JPS6353588A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、リフレッシュメモリに記憶された情報を表示
する表示装置に関するものである。

（従来の技術） 先ず、従来の表示装置について第３図及び第４図に従っ
て説明する。第３図は従来の表示装置の構成を示すブロ
ック図、第４図は該表示装置の動作タイミングチャート
である。

第３図において、１はリフレッシュメモリ回路、２ａは
ＣＰＵユニット、３は表示アドレス発生回路、４は表示
ユニット、５はタイミング発生回路、６はアドレス切換
え回路、７はビデオ信号発生回路である。

リフレッシュメモリ回路１はＣＰＵユニット２ａなどの
処理ユニットからの表示データの読み出し書き込み用の
ポートと、表示アドレス発生回路３からの表示読み出し
用ポートの２ポートメモリ構成となっており、少なくと
も１画面分以上の表示データを記憶する。ＣＰＵユニッ
ト２ａはリフレッシュメモリに対する読み出しまたは書
き込み（以下アクセスと呼ぶ）及び各種回路の動作の制
御を行う。表示アドレス発生回路３は表示ユニット４の
スキャニング動作に同期して表示すべきデータが記憶さ
れたリフレッシュメモリ上のアドレスを発生する。表示
ユニット４はビデオ信号発生回路７からのビデオ信号を
可視情報で表示する。タイミング発生回路５は、表示ユ
ニット４とリフレッシュメモリ回路１、表示アドレス発
生回路３、アドレス切換え回路６、ビデオ信号発生回路
７を同期して動作させる信号（複数）を発生する。アド
レス切換え回路６はタイミング信号Ｔに基づきＣＰＵユ
ニツ）２ａによるアクセスすべきアドレスと表示アドレ
ス発生回路３からの表示すべきアドレスとを切換える。

ビデオ信号発生回路７はリフレッシュメモリ回路１の表
示読み出し用ポートから頴次読み出されたデータをビデ
オ信号に変換して出力する。タイミング信号ＴはＣＰＵ
ユニット２ａからのアクセスのタイミングと、表示読み
出しのタイミングとを示す信号でちる。Ａはアドレス信
号である。データ信号Ｄ１は、ＣＰＵユニット２ａによ
るアクセスのデータである。データ信号ｎｚＬ表示ユニ
ット４に同期して読み出される表示データである。

上記の表示装置によれば、第４図に示すように、リフレ
ッシュメモリ回路１に対して表示アドレス発生回路３か
らの表示読み出しとＣＰＵユニツｌ’２ａによるアクセ
スが行われるようになっている。ＣＰＵユニツ）２ａに
よるアクセスではリフレッシュメモリ内の表示データの
格納、加工等の処理が行われる。

以下、この場合の動作につき述べる。まず、ＣＰＵユニ
ット２ａからはアクセスすべきアドレスがアドレス切換
え回路６に供給される。一方、表示アドレス発生回路３
は表示すべきアドレスをアドレス切換え回路６に供給す
る。両者のアドレスは、アドレス切換え回路６において
、第４図に示すごときタイミング信号Ｔにより切換えら
れ出力される（第４図の信号Ａ）。ここでタイミング信
号ＴはＣＰＵユニット２ａからのアクセスのタイミング
と、表示読み出しのタイミングとを示す信号であり、表
示ユニット４に同期してタイミング発生回路５により供
給される。第４図のり、はＣＰＵユニット２ａによるア
クセスのデータであり、Ｄ２は表示ユニット４に同期し
て読み出される表示データである。この表示データがビ
デオ信号発生回路７により、隣接した表示読み出しの時
間とＣＰＵユニツ）２ａからのアクセスの時間を加えた
時間に渡って出力されるビデオ信号に変換され、表示ユ
ニット４に表示される。ここでデータ信号Ｄ２で破線で
示した部分は、ＣＰＵユニット２ａによるアクセスのデ
ータが重畳されたものを示すが、ビデオ信号発生回路７
はタイミング発生回路５からのタイミング信号により動
作しているためこの重畳されたデータは無視する。

次に、２ポートメモリとして動作するリフレッシュメモ
リ回路１の具体的な構成例を第５図（ａ）及び（ｂ）に
示す。第５図（ａ）は、リフレッシュメモリ１ａに使用
されるメモリ素子が入“出力共通型の場合の例を示す。

ＣＰＵユニット２ａによる読み出しの場合、ラッチ１ｂ
によシ読み出されたデータをラッチし、リフレッシュメ
モリ１ａが後続の表示読み出し動作に移った後もデータ
を保証する。ＣＰＵユニット２ａによる書き込みの場合
は、ゲート１ｃにより、ＣＰＵユニツ）２ｂからの書き
込みデータが前後の表示読み出し動作の期間に重ならな
いよう制御される。第５図（ｂ）はメモリ素子が入出力
分離呈の例でちゃ、この場合はＣＰＵユニツ）２ｂから
の書き込みデータと表示読み出しデータが重なることは
ないのでゲートＩＣが不要になる。

以上が基本的な表示動作であるが、リフレッシュメモリ
内のデータを高速に処理したい場合は、従来、第３図に
破線で示すように、ＣＰＵユニツ）２ａとは別の専用処
理ユニットを付加し、ＣＰＵユニット２ａと並列動作を
行わせていた。第３図ではこの専用処理ユニットとして
圧縮伸張プロセッサ２ｂとイメージ入力制御回路２ｃを
付加した例を示す。圧縮伸張プロセッサ２ｂはリフレッ
シュメモリ内のデータの圧縮コードへの変換や、圧縮コ
ードを元の可視的なデータへ変換する伸張処理を行う処
理ユニットである。一方、イメージ入力制御回路２Ｃは
図示せぬイメージ入力装置からのデータｔ　ＩＪフレッ
シュメモリへ直接格納する処理ユニットである。これら
の専用処理ユニット２ｂおよび２ＣはＣＰＵユニット２
ａ自身の動作との競合を避けるため、ＣＰＵユニッ）２
ａに対してバスの使用要求信号を出しＣＰＵユニット２
ａからの使用許可信号を受けてリフレッシュメモリ回路
１へのアクセスを行う。

（発明が解決しようとする問題点） しかしながら、従来の構成の装置では次のような欠点が
あった。

■　ＣＰＵユニットとは別の専用処理ユニットがリフレ
ッシュメモリにアクセスしている間は、ＣＰＵユニット
自身がリフレッシュメモリ以外のアクセスを行う場合も
バスの使用が保留されるため、ＣＰＵユニット自身の処
理速度が低下する。あるいはその低下をある程度の範囲
におさえるためには、専用処理ユニットのリフレッシュ
メモリへのアクセスを制限せざるを得す、専用処理ユニ
ットの性能を十分に発輝できない。

■　ＣＰＵユニットのバスの使用権の制御とリフレッシ
ュメモリのアドレスの切換え回路が非同期で動作するた
め、リフレッシュメモリのアクセスの時間が長くなる。

本発明は、以上述べたような、ＣＰＵユニット以外の専
用処理ユニットを付加した場合のＣＰＵユニット自身の
処理速度が低下するという問題点と、リフレッシュメモ
リのアクセス時間が長いという問題点を除去し、専用処
理ユニットの付加が容易に実現でき、かつその専用処理
ユニットの性能を十分に発揮させることのできるコスト
／性能比の優れた表示装置を提供することを目的とする
。

（問題点を解決するための手段） 本発明は、前記従来技術の問題点を解決するため、時分
割で動作する書き込み読み出し用ポートと表示読み出し
用ポートを有し、少なくとも１画面分以上のデータを記
憶するリフレッシュメモリ回路と、リフレッシュメモリ
回路の表示読み出し用ポートから順次読み出されたデー
タをビデオ店号に変換するビデオ信号発生回路と、ビデ
オ信号発生回路からのビデオ信号に基づき可視表示を行
う表示ユニットと、表示ユニットに同期して、リフレッ
シュメモリ回路に記憶された表示すべきデータのアドレ
スを発生する表示アドレス発生回路と、各々ゲート回路
を介してリフレッシュメモリ回路の書き込み読み出し用
ポートに接続され、リフレッシュメモリ回路に対するア
クセスを行う複数の処理ユニットと、複数の処理ユニッ
トからのアクセス要求信号を入力し、複数の処理ユニッ
トに対するアクセス許可信号と、リフレッシュメモリ回
路の２つのポートのうちどちらが動作可能かを示すタイ
ミング信号とを出力する競合制御回路と、リフレッシュ
メモリ回路と、ビデオ信号発生回路と、表示ユニットと
、表示アドレス発生回路と、競合制御回路とを同期して
動作させるだめの信号を出力するタイミング発生回路と
を設け、ゲート回路は、競合制御回路からのアクセス許
可信号とタイミング信号とを受取り、アドレスとデータ
を入出力し、表示アドレス発生回路は、競合制御回路か
らのタイミング信号により表示すべきデータのアドレス
を出力するようにしたものである。

（作用） 本発明では処理二二ツ）（ＣＰＵユニットを含ム）カリ
フレッシュメモリ回路にアクセスを要求するときには、
ゲート回路を通じて競合制御回路にアクセス要求信号を
出力する。競合制御回路はこのアクセス要求信号を受け
て、アクセス許可信号と、リフレッシュメモリ回路の２
つのポートのどちらが動作可能かを示すタイミング信号
を出力する。ゲート回路はこれらの信号を受取り、アド
レスとデータを入出力し、一方表示アドレス発生回路は
タイミング信号によジ表示すべきデータのアドレスを出
力する。したがって、ＣＰＵユニットと専用処理ユニッ
トを並行動作させた場合でも、ＣＰＵユニットの処理速
度が低下することなく、かつ専用処理ユニットの性能が
十分発揮できるようになる。そしてリフレッシュメモリ
のアクセスに要する時間が短縮され、前記従来技術の問
題点が解決される。

（実施例） 以下、本発明の実施例につき詳細に説明する。

第１図は本実施例の表示装置の構成を示すブロック図、
第２図は該装置の動作タイミングチャートである。この
表示装置はリフレッシュメモリ回路１、ＣＰＵユニット
２ａ１圧縮伸張プロセツサ２ｂ、イメージ入力制御回路
２ｃ、表示アドレス発生回路３、表示ユニット４、タイ
ミング発生回路５、ビデオ信号発生回路７、競合制御回
路８及びゲート回路９ａ、９ｂ、９ｃから構成される。

第１図において第３図と同様な回路には同じ符号を付し
重複を避けるため詳細説明を省略する。ここではＣＰＵ
ユニッ）２ａ以外の専用処理ユニットとして圧縮伸長プ
ロセッサ２ｂとイメージ入力制御回路２ｃを付加した例
を示すが、本発明はこれに限定されるものでなく、他の
種々の専用処理ユニットを設置することが可能である。

本実施例の表示装置の構成上の特徴は、競合制御回路８
とゲート回路９ａ、９ｂ、９ｃを設けたことにある。競
合制御回路８はタイミング発生回路５の出力と、ＣＰＵ
ユニツ）２ａ、圧縮伸張プロセッサ２ｂ、イメージ入力
制御回路２ｃからのリフレッシュメモリに対するアクセ
ス要求信号を受取り、表示ユニット４に同期して各処理
ユニットの競合制御を行う。一方、ゲート回路９ａ、９
ｂ。

９ｃはそれぞれＣＰＵユニット２ａ　、圧縮伸長プロセ
ッサ２ｂ、イメージ入力制御回路２ｃとリフレッシュメ
モリ回路工の間に設けられている。各処理ユニット２ａ
、２ｂ、２ｃはゲート回路９ａ。

９ｂ、９ｃを介して各３本のアクセス要求信号線とアク
セス応答信号線Ｃ１，Ｃ，、Ｃ３で競合制御回路８に接
続されている。なお、図中ＢはＣＰＵユニット２ａのバ
スである。

次に動作について説明する。リフレッシュメモリ回路１
は第３図の場合と同様２ポート構成になっており、これ
ら２つのポートにより第２図に示すように表示読み出し
と処理ユニット２ａ、２ｂ。

２ｃによるアクセスとが交互に行われる。例えば第２図
は処理ユニッ）２ｂと２０によるアクセスがある場合を
示す。処理二二ッ）２ｂがリフレッシュメモリ回路１に
アクセスしようとするとき、ゲート回路９ｂを介してア
クセス要求信号（Ｒｅｇ）が競合制御回路８に供給され
る。競合制御回路８はこれを受け、アクセス許可信号（
Ａｃｋ）と、リフレッシュメモリ回路１の２つのポート
のどちらが動作可能かを示すタイミング信号Ｔを出力す
る。

両信号はゲート回路９ｂに供給され、一方タイミング信
号Ｔは表示アドレス発生回路３に供給される。これによ
り、表示アドレス発生回路３は表示すべきデータのアド
レスを出力し、ゲート回路９ｂはアドレスとデータの入
出力を行い、処理ユニット２ｂのアクセスが行われる。

処理二二ッ）２ｃによるアクセスも同様にして行われる
。なお第２図中Ｒはリフレッシュメモリのレディ信号で
ある。

（発明の効果） 以上、詳細に説明したように、本発明によれば、ＣＰＵ
ユニット等の複数の処理ユニットを各々簡単なゲート回
路を通してリフレッシュメモリ回路に接続し、競合制御
回路を表示ユニットに同期して動作させるようにした。

したがって、ＣＰＵユニットとそれ以外の専用処理ユニ
ットを並行動作させた場合でも、ＣＰＵユニットの処理
速度を低下させることなく、かつ、専用処理ユニットの
性能を十分に発揮させることができるようになる。

また、リフレッシュメモリのアクセスに要する時間を短
縮させることが可能になる。さらに、専用処理ユニット
と競合制御回路およびリフレッシュメモリ回路との接続
方法が専用処理ユニットの特性とは無関係であり、かつ
簡単な構成となっているので、この種の表示装置の用途
に合せて柔軟に専用処理ユニットの選択および追加が可
能となる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例の表示装置の構成を示すブロ
ック図、第２図は第１図の装置の動作タイミングチャー
ト、第３図は従来の表示装置の構成を示すブロック図、
第４図は第３図の装置の動作タイミングチャート、第５
図（ａ）及び（ｂ）はリフレッシュメモリ回路の構成例
を示す図である。 １・・・リフレッシュメモリ回路、２ａ・・・ＣＰＵユ
ニット、２ｂ・・・圧縮伸張プロセッサ、２Ｃ・・・イ
メージ入力制御回路、３・・・表示アドレス発生回路、
４・・・表示ユニット、５・・・タイミング発生回路、
７・・・ビデオ信号発生回路、８・・・競合制御回路、
９ａ。 ９ｂ、９ｃ・・・ゲート回路。 Ｙｌ　巴りら茅＆、中〃１毛９λミンク゛共−Ｆ第２図

Claims (1)

1. 【特許請求の範囲】 時分割で動作する書き込み読み出し用ポートと表示読み
   出し用ポートを有し、少なくとも１画面分以上のデータ
   を記憶するリフレッシュメモリ回路と、 リフレッシュメモリ回路の表示読み出し用ポートから順
   次読み出されたデータをビデオ信号に変換するビデオ信
   号発生回路と、 ビデオ信号発生回路からのビデオ信号に基づき可視表示
   を行う表示ユニットと、 表示ユニットに同期して、リフレッシュメモリ回路に記
   憶された表示すべきデータのアドレスを発生する表示ア
   ドレス発生回路と、 各々ゲート回路を介してリフレッシュメモリ回路の書き
   込み読み出し用ポートに接続され、リフレッシュメモリ
   回路に対する書き込み読み出しを行う複数の処理ユニッ
   トと、 複数の処理ユニットからの書き込みまたは読み出し要求
   信号を入力し、複数の処理ユニットに対する書き込みま
   たは読み出し許可信号と、リフレッシュメモリ回路の２
   つのポートのうちどちらが動作可能かを示すタイミング
   信号とを出力する競合制御回路と、 リフレッシュメモリ回路と、ビデオ信号発生回路と、表
   示ユニットと、表示アドレス発生回路と、競合制御回路
   とを同期して動作させるための信号を出力するタイミン
   グ発生回路とを有し、 ゲート回路は、競合制御回路からの書き込みまたは読み
   出し許可信号とタイミング信号とを受取り、アドレスと
   データを入出力し、 表示アドレス発生回路は、競合制御回路からのタイミン
   グ信号により表示すべきデータのアドレスを出力するこ
   とを特徴とする表示装置。