JPS61156089A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はビデオＲＡＭ方式を用いてプロセッサと表示制
御回路の基本クロックが非同期な表示装置に関し、特に
ディスク装置、カセッ）ＭＴ波装置の高速のデータ転送
を必要とする入出力機器を持つ表示装置に関する。

（従来の技術） 従来、この種の表示装置は、プロセッサから映像メモリ
へのデータの書き込みあるいはデータの読み出しの際５
表示制御回路によるデータの書き込みあるいはデータの
読み出しが終了するまでプロセッサに対してレディ信号
をインアクティブにし、プロセッサの書き込み、読み出
しサイクルを待たせる方式が一般的であり。この待ち時
間が長い場合高速のデータ転送を行なう入出力機器への
プロセッサのサービスが間に合わない為、入出力機器の
制御回路に専用のプロセッサ及びバッフ丁メモＩｊ　を
用意し高速のデータ転送はその入出力制御回路が分担す
る方式がとられており、このため入出力制御回路が複雑
で高価になるという欠点があった。

（発明の目的） 本発明の目的は、このような欠点金除き、高速のデータ
転送を必要とする入出力機器が動作しているか否かによ
ってレディ制御回路の出力を無効あるいは有効としてプ
ロセッサの負荷を軽減し、プロセッサが直接に高速のデ
ータ転送を行なう入出力機器の制御をできる入出力制御
回路によって。

簡単な構成で安価な表示装置全提供することにある。

（発明の構成）。

本発明の構成は、映像メモ＋７１−プロセッサのメモリ
空間にマツピングするビデオＲＡＭ方式の表示制御回路
を有する表示装置において、前記表示制御回路が、前記
プロセッサからの書き込みデータにより制御されるツリ
ツブフロップと、前記プロセッサが映像メモリのデータ
の読み出し・書き込みを行なう際読み出しデータが用意
されるまで、あるいは賽き込み動作が終了するまで前記
プロセッサの読み出しサイクル・書き込みサイクルを待
せる信号を発生するレディ制御回路と、前記フリップ７
０ツブの出力により前記レディ制御回路の出力をゲート
するゲート回路とを備え、前記フリップフロップの出力
に従って前記レディ制御回路の出力を有効あるいは無効
として前記プロセッサの読み出し・書き込みサイクルを
停止あるいは作動させることを特徴とする。

（実施例） 次に本発明の実施例を図面を用いて説明する。

第１図は本発明の一実施例の表示制御回路のブロック図
である。通常、表示制御回路２０は、Ｃ几Ｔコ／トロー
ラ１からの表示アドレスを表示アドレスラッチ２にラッ
チし、プロセッサアドレスと表示アドレスを時分割する
マルチプレクサ４ｔ−通して映像メモリ５に表示アドレ
スを与え、読み出されたデータをパラレル響シリアル変
換回路６ｔ−介してビデオ信号に変換しディスプレイ７
に表示を行なっている。

この状態において、プロセッサ１６から表示制御回路２
０に表示制御回路のタイミングと非同期の映像メモリ書
き込みがきた場合、この表示制御回路２０のタイミング
で書き込み信号の同期合わせが行なわれ、プロセッサア
ドレスがプロセッサアドレスラッチ３に２ツチされ、マ
ルチプレクサ４全介して映像メモリ５に供給され、書き
込みデータはデータラッチ９を介して映像メモリ５に与
えられる。

フリップフロップ１１が２値の一方の場合、ゲート回路
１３によりレディ制御回路１２の出力が有効となり、プ
ロセッサ１６の書き込みサイクルは、レディ傭号がアク
ティブになるまで、すなわち表示制御回路が映像メモリ
５にデータを書き込むまで、待たされる。また、フリッ
プフロップ１１が２値の他方の場合には、レディ制御回
路１２の出力が無効となり、レディ信号がインアクティ
ブにならないためプロセッサ１６は、書き込みサイクル
を終了し、次の命令の実行を行なうことができる。

プロセッサ１６からの映像メモリアドレス、書き込みデ
ータは、プロセッサアドレスラッチ３及びデータラッチ
９にラッチされているため、表示制御回路２０１Ｃで、
映像メモリ５に臀き込みを行なうことができる。

また、プロセッサ１６から映像メモリのデータを読み取
る場合には、レディ制御回路１２の出力カフリップフロ
ツブ１１により有効の場合、プロセッサの読井出しサイ
クルは、レディ信号がアクティブになるまで、すなわち
表示制御回路により所定の映像メモリアドレスからデー
タを読み出し。

読み出しデータラッチ８にラッチされるまで待たされる
。

レディ制御回路１２がフリップフロップＩＩＶｃより無
効の場合には、プロセッサ１６の読み出しサイクルが、
データが表示制御回路１２によ夕映像メモリ５よりデー
タが読み出され、読み出しデータラッチ８ｖｃラツチさ
れる以前に終了する場合が必るため、同一映像メモリア
ドレスを２度読みする必要があるが、これにプログラム
によって対処することができる。

（発明の効果） 本発明は、以上説明したように、クリップフロップ１１
に本＋７高速のデータ転送を行なう入出力機器が動作す
る場合は、レディ制御回路の出力を無効としてプロセッ
サの負荷を軽減し、その入出力機器が非動作の場合には
、レディ制御回路の出力？有効とし融通性のめる安価な
表示装置が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の表示制御回路のブロック図
である。図において。 １・・・・・・ＣＩ−ＬＴコントローラ、２・・・・・
・表示アドレスラッチ、３・・・・・・プロセッサアド
レスラッチ、４・・・・・・アドレスマルチプレクサ、
５・・・・・・映像メモリ。 ６・・・・・・パラレルシリアル変換回路、７・・・・
・・ディスプレイ、８・・・・・・読み出しデータラッ
チ、９・・・・・・臀き込みデータラッチ、１０・・・
・・・タイミング制御回路、１１・・・・・・フリップ
フロップ、１２・・・・・・レディ制御回路、１３・・
・・・・ゲート回路、１４・・・・・・システムアドレ
スバス、１５・・・・・・システムデータノくス、１６
・・・・・・プロセッサ、２０・・・・・・表示制御回
路、である。

Claims (1)

【特許請求の範囲】
1. 映像メモリをプロセッサのメモリ空間にマッピングする
   ビデオＲＡＭ方式の表示制御回路を有する表示装置にお
   いて、前記表示制御回路が、前記プロセッサからの書き
   込みデータにより制御されるフリップフロップと、前記
   プロセッサが映像メモリのデータの読み出し書き込みを
   行なう際読み出しデータが用意されるまで、あるいは書
   き込み動作が終了するまで前記プロセッサの読み出しサ
   イクル・書き込みサイクルを待せる信号を発生するレデ
   ィ制御回路と、前記フリップフロップの出力により前記
   レディ制御回路の出力をゲートするゲート回路とを備え
   、前記フリップフロップの出力に従って前記レディ制御
   回路の出力を有効あるいは無効として前記プロセッサの
   読み出し・書き込みサイクルを停止あるいは作動させる
   ことを特徴とする表示装置。