JP3116361B2 - カラーパレット装置 - Google Patents
カラーパレット装置Info
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- JP3116361B2 JP3116361B2 JP02208945A JP20894590A JP3116361B2 JP 3116361 B2 JP3116361 B2 JP 3116361B2 JP 02208945 A JP02208945 A JP 02208945A JP 20894590 A JP20894590 A JP 20894590A JP 3116361 B2 JP3116361 B2 JP 3116361B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カラーパレット（ルックアップテーブルと
も呼ばれる）装置に関するものであり、特に高速動作に
適したカラーパレット装置に関するものである。
も呼ばれる）装置に関するものであり、特に高速動作に
適したカラーパレット装置に関するものである。
第３図に、従来のカラーパレット装置のブロック図を
示し、第４図に、第３図のカラーパレット装置に於ける
タイミングチャート図を示す。140がカラーパレット装
置である。120はディスプレイコントローラ、140のカラ
ーパレット装置に、ピクセルデータ125と、基準クロッ
ク126を供給する。131は記憶装置であり、シングルポー
トRAM（Random Access Memory）で構成されておりRAM
を通常パレットRAMとよばれている。121はシステム全体
の制御を行なうマイクロプロセッサ（以下MPUと称す）
であり124は140のカラーパレット装置との間でデータ転
送するデータバス、123は読みだし信号、122は書き込み
信号である。124、123、122信号により、MPUはパレット
RAMへ変換データの書き込み、読みだしを行なう。132は
MPUインターフェイス装置であり、MPUからパレットRAM
の書き込み、又は読みだしの要求が来た場合に140のカ
ラーパレット装置内部の制御及びインターフェイスを行
なう。133はパレットRAMとの間でデータ転送を行なうデ
ータバスである。120のディスプレイコントローラから
送られてきた基準クロック126は、127のクロックバッフ
ァ装置に入力される。クロックバッファ装置は入力され
た基準クロックから143、144、145、146のフリップフロ
ップ（以下F/Fと称す）にクロック136を供給している。
示し、第４図に、第３図のカラーパレット装置に於ける
タイミングチャート図を示す。140がカラーパレット装
置である。120はディスプレイコントローラ、140のカラ
ーパレット装置に、ピクセルデータ125と、基準クロッ
ク126を供給する。131は記憶装置であり、シングルポー
トRAM（Random Access Memory）で構成されておりRAM
を通常パレットRAMとよばれている。121はシステム全体
の制御を行なうマイクロプロセッサ（以下MPUと称す）
であり124は140のカラーパレット装置との間でデータ転
送するデータバス、123は読みだし信号、122は書き込み
信号である。124、123、122信号により、MPUはパレット
RAMへ変換データの書き込み、読みだしを行なう。132は
MPUインターフェイス装置であり、MPUからパレットRAM
の書き込み、又は読みだしの要求が来た場合に140のカ
ラーパレット装置内部の制御及びインターフェイスを行
なう。133はパレットRAMとの間でデータ転送を行なうデ
ータバスである。120のディスプレイコントローラから
送られてきた基準クロック126は、127のクロックバッフ
ァ装置に入力される。クロックバッファ装置は入力され
た基準クロックから143、144、145、146のフリップフロ
ップ（以下F/Fと称す）にクロック136を供給している。
第４図を基に動作について説明する。第１ステージと
して、125より入力されたピクセル アドレスは、143の
F/Fを通して130のピクセル アドレス レジスタに入力
され、クロック136により、アドレス レジスタに取り
込まれる。第２ステージとしてアドレス レジスタ出力
が、144のF/Fを通して、パレットRAMへのアドレス139に
供給し、パレットRAMは139により指定されたアドレスの
データを145のF/Fを通して135のディスプレイ表示デー
タレジスタに出力する。第３ステージとして、135のデ
ィスプレイ表示レジスタは、パレットRAMより出力され
たデータを、クロック136により取り込む。第４ステー
ジとして、ディスプレイ表示レジスタに取り込まれたデ
ータは、148のDA変換器によりアナログ信号127より出力
される。即ち、４クロック目で、取り込んだピクセルア
ドレスに対応した信号が出力されるパイプライン処理を
行っている。
して、125より入力されたピクセル アドレスは、143の
F/Fを通して130のピクセル アドレス レジスタに入力
され、クロック136により、アドレス レジスタに取り
込まれる。第２ステージとしてアドレス レジスタ出力
が、144のF/Fを通して、パレットRAMへのアドレス139に
供給し、パレットRAMは139により指定されたアドレスの
データを145のF/Fを通して135のディスプレイ表示デー
タレジスタに出力する。第３ステージとして、135のデ
ィスプレイ表示レジスタは、パレットRAMより出力され
たデータを、クロック136により取り込む。第４ステー
ジとして、ディスプレイ表示レジスタに取り込まれたデ
ータは、148のDA変換器によりアナログ信号127より出力
される。即ち、４クロック目で、取り込んだピクセルア
ドレスに対応した信号が出力されるパイプライン処理を
行っている。
従来の技術では、上述した各装置に於ける処理が、外
部から供給された基準クロックの、１クロックの間で行
なわれていた。このシステムに於いて、カラーパレット
装置自体の動作速度を決めている処理が、パレットRAM
の読みだしアクセスの部分である。何故ならパレットRA
Mの読みだしアクセスには、メモリセルの選択のための
ワードラインの活性化、メモリセルからのビット線への
データの読みだし、更にビット線データの増幅が行なわ
れるためであり、高速なカラーパレット装置を実現する
ためにはパレットRAMの読みだしアクセスを高速にする
必要があった。パレットRAMの読みだしアクセスを高速
化するための手段としては、プロセスの微細化又はBiCM
OS等を用いて高速化を図らねばならず、高価格な装置に
なるという問題点を有する。そこで本発明はこの様な問
題点を解決するもので、その目的とするところは、低価
格な高速カラーパレット装置を提供するところにある。
部から供給された基準クロックの、１クロックの間で行
なわれていた。このシステムに於いて、カラーパレット
装置自体の動作速度を決めている処理が、パレットRAM
の読みだしアクセスの部分である。何故ならパレットRA
Mの読みだしアクセスには、メモリセルの選択のための
ワードラインの活性化、メモリセルからのビット線への
データの読みだし、更にビット線データの増幅が行なわ
れるためであり、高速なカラーパレット装置を実現する
ためにはパレットRAMの読みだしアクセスを高速にする
必要があった。パレットRAMの読みだしアクセスを高速
化するための手段としては、プロセスの微細化又はBiCM
OS等を用いて高速化を図らねばならず、高価格な装置に
なるという問題点を有する。そこで本発明はこの様な問
題点を解決するもので、その目的とするところは、低価
格な高速カラーパレット装置を提供するところにある。
1.本発明のカラーパレット装置は、表示データを変換し
たディスプレイ表示データを記憶する記憶装置を有し、
与えられたピクセルデータと基準クロックとに基づき順
次前記ディスプレイ表示データをアナログ信号に変換し
次段に出力するカラーパレット装置であって、前記記憶
装置は、記憶データの書き込み及び読み出しが可能な第
１のポートと読み出しが可能な第２のポートとを備えた
マルチポートRAMであり、前記基準クロックに従って前
記ピクセルデータを順次入力し、出力が第１及び第２の
ピクセルアドレスレジスタにそれぞれ接続され、第１の
クロックに従って、入力された前記ピクセルデータの出
力先を前記第１のピクセルアドレスレジスタか又は前記
第２のピクセルアドレスレジスタかのいずれかに選択す
る入力選択装置と、前記入力選択装置から出力された前
記ピクセルデータをそれぞれ格納する前記第１及び第２
のピクセルアドレスレジスタと、前記第１のポートには
前記第１のピクセルアドレスレジスタからの前記ピクセ
ルデータを入力し、前記第２のポートには前記第２のピ
クセルアドレスレジスタからの前記ピクセルデータを入
力し、それぞれ入力された前記ピクセルデータに対応し
た前記ディスプレイ表示データを所定のポートからそれ
ぞれ出力する前記マルチポートRAMと、前記第１のポー
トが出力する前記ディスプレイ表示データを入力し該前
記ディスプレイ表示データを格納する第１のディスプレ
イ表示データレジスタと、前記第２のポートが出力する
前記ディスプレイ表示データを入力し該前記ディスプレ
イ表示データを格納する第２のディスプレイ表示データ
レジスタと、前記第１及び第２のディスプレイ表示デー
タレジスタから出力された前記ディスプレイ表示データ
をそれぞれ入力し、第２のクロックに従って、前記第１
のディスプレイ表示データレジスタからの前記ディスプ
レイ表示データか又は前記第２のディスプレイ表示デー
タレジスタからの前記ディスプレイ表示データかのいず
れかを選択してDAコンバータに出力する出力選択装置
と、前記出力選択装置より出力された前記ディスプレイ
表示データをディスプレイ表示のためのアナログ信号に
変換し次段に出力する前記DAコンバータと、を有し、前
記入力選択装置は、前記第１のクロックに従って出力先
として第１のピクセルアドレスレジスタと第２のピクセ
ルアドレスレジスタとを交互に選択し、前記出力選択装
置はこれに対応して前記第１のディスプレイ表示データ
レジスタからの前記ディスプレイ表示データと前記第２
のディスプレイ表示データレジスタからの前記ディスプ
レイ表示データとを交互に選択し出力するよう構成され
たことを特徴とする。
たディスプレイ表示データを記憶する記憶装置を有し、
与えられたピクセルデータと基準クロックとに基づき順
次前記ディスプレイ表示データをアナログ信号に変換し
次段に出力するカラーパレット装置であって、前記記憶
装置は、記憶データの書き込み及び読み出しが可能な第
１のポートと読み出しが可能な第２のポートとを備えた
マルチポートRAMであり、前記基準クロックに従って前
記ピクセルデータを順次入力し、出力が第１及び第２の
ピクセルアドレスレジスタにそれぞれ接続され、第１の
クロックに従って、入力された前記ピクセルデータの出
力先を前記第１のピクセルアドレスレジスタか又は前記
第２のピクセルアドレスレジスタかのいずれかに選択す
る入力選択装置と、前記入力選択装置から出力された前
記ピクセルデータをそれぞれ格納する前記第１及び第２
のピクセルアドレスレジスタと、前記第１のポートには
前記第１のピクセルアドレスレジスタからの前記ピクセ
ルデータを入力し、前記第２のポートには前記第２のピ
クセルアドレスレジスタからの前記ピクセルデータを入
力し、それぞれ入力された前記ピクセルデータに対応し
た前記ディスプレイ表示データを所定のポートからそれ
ぞれ出力する前記マルチポートRAMと、前記第１のポー
トが出力する前記ディスプレイ表示データを入力し該前
記ディスプレイ表示データを格納する第１のディスプレ
イ表示データレジスタと、前記第２のポートが出力する
前記ディスプレイ表示データを入力し該前記ディスプレ
イ表示データを格納する第２のディスプレイ表示データ
レジスタと、前記第１及び第２のディスプレイ表示デー
タレジスタから出力された前記ディスプレイ表示データ
をそれぞれ入力し、第２のクロックに従って、前記第１
のディスプレイ表示データレジスタからの前記ディスプ
レイ表示データか又は前記第２のディスプレイ表示デー
タレジスタからの前記ディスプレイ表示データかのいず
れかを選択してDAコンバータに出力する出力選択装置
と、前記出力選択装置より出力された前記ディスプレイ
表示データをディスプレイ表示のためのアナログ信号に
変換し次段に出力する前記DAコンバータと、を有し、前
記入力選択装置は、前記第１のクロックに従って出力先
として第１のピクセルアドレスレジスタと第２のピクセ
ルアドレスレジスタとを交互に選択し、前記出力選択装
置はこれに対応して前記第１のディスプレイ表示データ
レジスタからの前記ディスプレイ表示データと前記第２
のディスプレイ表示データレジスタからの前記ディスプ
レイ表示データとを交互に選択し出力するよう構成され
たことを特徴とする。
2.また前記において、前記マルチポートRAMへは前記基
準クロックの概略２倍の周期をもつクロックに基づきア
クセスが行われることを特徴とする。
準クロックの概略２倍の周期をもつクロックに基づきア
クセスが行われることを特徴とする。
3.また前記において、前記第１のクロック及び前記第２
のクロックは前記基準クロックに基づいて作成されるこ
とを特徴とする。
のクロックは前記基準クロックに基づいて作成されるこ
とを特徴とする。
4.また前記において、マイクロプロセッサと前記記憶装
置とのインターフェースをするMPUインターフェースを
有し、前記ディスプレイ表示データはマイクロプロセッ
サによって与えられることを特徴とする。
置とのインターフェースをするMPUインターフェースを
有し、前記ディスプレイ表示データはマイクロプロセッ
サによって与えられることを特徴とする。
5.更に、前記において、一の半導体集積回路として形成
されたことを特徴とする。
されたことを特徴とする。
以下に本発明について、実施例に基いて説明する。第
１図は、本発明の実施例を示す図で本発明によるカラー
パレット装置である。第２図は、第１図のカラーパレッ
ト装置のタイミングチヤート図である。
１図は、本発明の実施例を示す図で本発明によるカラー
パレット装置である。第２図は、第１図のカラーパレッ
ト装置のタイミングチヤート図である。
100がカラーパレット装置である。200はディスプレイ
コントローラ、100のカラーパレット装置に、ピクセル
データ210と、基準クロック220を供給する。109は記憶
装置であり、第１のポートがリード／ライト可能で、第
２のポートがリードのみ可能なデュアルポートRAMで構
成されている。300はシステム全体の制御を行なうMPUで
あり330は100のカラーパレット装置との間でデータ転送
する330はデータバス、310は読みだし信号、320は書き
込み信号である。310、320、330信号により、MPUはパレ
ットRAMへ変換データの書き込み、読みだしを行なう。1
02はMPUインターフェイス装置であり、MPUからパレット
RAMの書き込み、又は読みだしの要求が来た場合に100の
カラーパレット装置内部の制御及びインターフェイスを
行なう。127はパレットRAMとの間でデータ転送を行なう
データバスである。200はディスプレイコントローラか
ら送られてきた基準クロック220は、101のクロックジェ
ネレイター クロックバッファ装置に入力される。クロ
ックジェネレイター クロックバッファ装置は入力され
た基準クロックから136、137、138の内部クロックを発
生し、103、107、108、110、111、のF/Fにクロック136
を供給し、また104、114の入力及び出力選択装置にクロ
ック137と138を供給している。210より入力されたピク
セルアドレスは、137のクロックにより入力選択装置を
介して、ピクセルアドレスレジスタ１、またはピクセル
アドレスレジスタ２に取り込まれ、パレットRAMへのア
ドレス125と126を供給する。パレットRAMは125または12
6により指定されたアドレスのデータを112、113のディ
スプレイ表示データレジスタ１またはディスプレイ表示
レジスタ２が取り込む。データレジスタ１または２に取
り込まれたデータは、114の出力選択装置を介して135の
データバスより出力される。
コントローラ、100のカラーパレット装置に、ピクセル
データ210と、基準クロック220を供給する。109は記憶
装置であり、第１のポートがリード／ライト可能で、第
２のポートがリードのみ可能なデュアルポートRAMで構
成されている。300はシステム全体の制御を行なうMPUで
あり330は100のカラーパレット装置との間でデータ転送
する330はデータバス、310は読みだし信号、320は書き
込み信号である。310、320、330信号により、MPUはパレ
ットRAMへ変換データの書き込み、読みだしを行なう。1
02はMPUインターフェイス装置であり、MPUからパレット
RAMの書き込み、又は読みだしの要求が来た場合に100の
カラーパレット装置内部の制御及びインターフェイスを
行なう。127はパレットRAMとの間でデータ転送を行なう
データバスである。200はディスプレイコントローラか
ら送られてきた基準クロック220は、101のクロックジェ
ネレイター クロックバッファ装置に入力される。クロ
ックジェネレイター クロックバッファ装置は入力され
た基準クロックから136、137、138の内部クロックを発
生し、103、107、108、110、111、のF/Fにクロック136
を供給し、また104、114の入力及び出力選択装置にクロ
ック137と138を供給している。210より入力されたピク
セルアドレスは、137のクロックにより入力選択装置を
介して、ピクセルアドレスレジスタ１、またはピクセル
アドレスレジスタ２に取り込まれ、パレットRAMへのア
ドレス125と126を供給する。パレットRAMは125または12
6により指定されたアドレスのデータを112、113のディ
スプレイ表示データレジスタ１またはディスプレイ表示
レジスタ２が取り込む。データレジスタ１または２に取
り込まれたデータは、114の出力選択装置を介して135の
データバスより出力される。
第２図を基に動作について説明する。まず、210より
入力されたピクセル アドレスは、103のF/Fを通して10
4の入力選択装置に入り、105、106のピクセル アドレ
ス レジスタ１または２が選択し入力され、クロック13
7により、ピクセル アドレス レジスタに取り込まれ
る。次に、アドレス レジスタ出力が、136の内部クロ
ックによりクロック供給された107、108のF/Fに取り込
んで、パレットRAMへのアドレス125、126を供給する。
即ち、２倍の基準クロック期間で、アドレスレジスタか
らアドレスデータが出力されることとなり、パレットRA
Mは125、126により指定されたアドレスのデータを、２
クロックで読みだしすることになる。そして、109のデ
ュアルポートRAMからの128、129の出力が112と113のデ
ィスプレイ表示データレジスタ１または２に出力する。
これにより、２クロックの周期でパレットRAMが動作す
ることができる。次に、ディスプレイ表示レジスタ１ま
たは２に取り込まれたデータは、114の出力選択装置に
より132、133を、基準クロックの期間で410にデータが
出力され、116のDA変換器によりアナログ信号410より出
力される。即ち、４クロック目で、取り込んだピクセル
アドレスに対応した信号が出力されるパイプライン処理
を行っている。
入力されたピクセル アドレスは、103のF/Fを通して10
4の入力選択装置に入り、105、106のピクセル アドレ
ス レジスタ１または２が選択し入力され、クロック13
7により、ピクセル アドレス レジスタに取り込まれ
る。次に、アドレス レジスタ出力が、136の内部クロ
ックによりクロック供給された107、108のF/Fに取り込
んで、パレットRAMへのアドレス125、126を供給する。
即ち、２倍の基準クロック期間で、アドレスレジスタか
らアドレスデータが出力されることとなり、パレットRA
Mは125、126により指定されたアドレスのデータを、２
クロックで読みだしすることになる。そして、109のデ
ュアルポートRAMからの128、129の出力が112と113のデ
ィスプレイ表示データレジスタ１または２に出力する。
これにより、２クロックの周期でパレットRAMが動作す
ることができる。次に、ディスプレイ表示レジスタ１ま
たは２に取り込まれたデータは、114の出力選択装置に
より132、133を、基準クロックの期間で410にデータが
出力され、116のDA変換器によりアナログ信号410より出
力される。即ち、４クロック目で、取り込んだピクセル
アドレスに対応した信号が出力されるパイプライン処理
を行っている。
上記の実施例においては、パレットRAMを第１のポー
トがリード／ライン可能で、第２のポートがリードのみ
可能なデュアルポートとして説明しているが、第１のポ
ートがリード／ライト可能で、第２及び３のポートがリ
ードのみ可能なトリプルポート等マルチポートにより実
現することができる。
トがリード／ライン可能で、第２のポートがリードのみ
可能なデュアルポートとして説明しているが、第１のポ
ートがリード／ライト可能で、第２及び３のポートがリ
ードのみ可能なトリプルポート等マルチポートにより実
現することができる。
以上述べた様に本発明によれば、デュアルポートRAM
にすることにより読みだしアクセスの期間を基準クロッ
クの２倍に広げることができパレットRAMのアクセスを
高速にすることなく、カラーパレット装置の高速化を図
ることができる。これによりプロセスの微細化をせず、
BiCMOS等の工程の増加をする事なく、従来のプロセス技
術を用いたままでカラーパレット装置の高速化を実現で
き、低価格な高速カラーパレット装置を容易に提供する
ことができるという効果がある。
にすることにより読みだしアクセスの期間を基準クロッ
クの２倍に広げることができパレットRAMのアクセスを
高速にすることなく、カラーパレット装置の高速化を図
ることができる。これによりプロセスの微細化をせず、
BiCMOS等の工程の増加をする事なく、従来のプロセス技
術を用いたままでカラーパレット装置の高速化を実現で
き、低価格な高速カラーパレット装置を容易に提供する
ことができるという効果がある。
第１図は、本発明のカラーパレット装置の実施例を示す
ブロック図。第２図は、本発明第１図のカラーパレット
装置の動作を示すタイミングチャート図。第３図は、従
来のカラーパレット装置を示すブロック図。第４図は、
従来の第３図のカラーパレット装置の動作を示すタイミ
ングチャート図。
ブロック図。第２図は、本発明第１図のカラーパレット
装置の動作を示すタイミングチャート図。第３図は、従
来のカラーパレット装置を示すブロック図。第４図は、
従来の第３図のカラーパレット装置の動作を示すタイミ
ングチャート図。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/40
Claims (5)
- 【請求項１】表示データを変換したディスプレイ表示デ
ータを記憶する記憶装置を有し、与えられたピクセルデ
ータと基準クロックとに基づき順次前記ディスプレイ表
示データをアナログ信号に変換し次段に出力するカラー
パレット装置であって、 前記記憶装置は、記憶データの書き込み及び読み出しが
可能な第１のポートと読み出しが可能な第２のポートと
を備えたマルチポートRAMであり、 前記基準クロックに従って前記ピクセルデータを順次入
力し、出力が第１及び第２のピクセルアドレスレジスタ
にそれぞれ接続され、第１のクロックに従って、入力さ
れた前記ピクセルデータの出力先を前記第１のピクセル
アドレスレジスタか又は前記第２のピクセルアドレスレ
ジスタかのいずれかに選択する入力選択装置と、 前記入力選択装置から出力された前記ピクセルデータを
それぞれ格納する前記第１及び第２のピクセルアドレス
レジスタと、 前記第１のポートには前記第１のピクセルアドレスレジ
スタからの前記ピクセルデータを入力し、前記第２のポ
ートには前記第２のピクセルアドレスレジスタからの前
記ピクセルデータを入力し、それぞれ入力された前記ピ
クセルデータに対応した前記ディスプレイ表示データを
所定のポートからそれぞれ出力する前記マルチポートRA
Mと、 前記第１のポートが出力する前記ディスプレイ表示デー
タを入力し該前記ディスプレイ表示データを格納する第
１のディスプレイ表示データレジスタと、前記第２のポ
ートが出力する前記ディスプレイ表示データを入力し該
前記ディスプレイ表示データを格納する第２のディスプ
レイ表示データレジスタと、 前記第１及び第２のディスプレイ表示データレジスタか
ら出力された前記ディスプレイ表示データをそれぞれ入
力し、第２のクロックに従って、前記第１のディスプレ
イ表示データレジスタからの前記ディスプレイ表示デー
タか又は前記第２のディスプレイ表示データレジスタか
らの前記ディスプレイ表示データかのいずれかを選択し
てDAコンバータに出力する出力選択装置と、 前記出力選択装置より出力された前記ディスプレイ表示
データをディスプレイ表示のためのアナログ信号に変換
し次段に出力する前記DAコンバータと、を有し、 前記入力選択装置は、前記第１のクロックに従って出力
先として第１のピクセルアドレスレジスタと第２のピク
セルアドレスレジスタとを交互に選択し、前記出力選択
装置はこれに対応して前記第１のディスプレイ表示デー
タレジスタからの前記ディスプレイ表示データと前記第
２のディスプレイ表示データレジスタからの前記ディス
プレイ表示データとを交互に選択し出力するよう構成さ
れたことを特徴とするカラーパレット装置。 - 【請求項２】請求項１において、前記マルチポートRAM
へは前記基準クロックの概略２倍の周期をもつクロック
に基づきアクセスが行われることを特徴とするカラーパ
レット装置。 - 【請求項３】請求項１又は２において、前記第１のクロ
ック及び前記第２のクロックは前記基準クロックに基づ
いて作成されることを特徴とするカラーパレット装置。 - 【請求項４】請求項１乃至３のうちいずれかの一項にお
いて、 マイクロプロセッサと前記記憶装置とのインターフェー
スをするMPUインターフェースを有し、 前記ディスプレイ表示データはマイクロプロセッサによ
って与えられることを特徴とするカラーパレット装置。 - 【請求項５】請求項１乃至４のうちいずれかの一項にお
いて、一の半導体集積回路として形成されたことを特徴
とするカラーパレット装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02208945A JP3116361B2 (ja) | 1990-08-07 | 1990-08-07 | カラーパレット装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02208945A JP3116361B2 (ja) | 1990-08-07 | 1990-08-07 | カラーパレット装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493988A JPH0493988A (ja) | 1992-03-26 |
| JP3116361B2 true JP3116361B2 (ja) | 2000-12-11 |
Family
ID=16564745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02208945A Expired - Fee Related JP3116361B2 (ja) | 1990-08-07 | 1990-08-07 | カラーパレット装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116361B2 (ja) |
-
1990
- 1990-08-07 JP JP02208945A patent/JP3116361B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0493988A (ja) | 1992-03-26 |
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