JPH07169262A

JPH07169262A - 半導体記憶装置

Info

Publication number: JPH07169262A
Application number: JP5313120A
Authority: JP
Inventors: Kazuyoshi Nishi; 和義西; Toshiki Mori; 俊樹森
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-12-14
Filing date: 1993-12-14
Publication date: 1995-07-04

Abstract

(57)【要約】【目的】シリアルアクセスを連続的に行なうことを小
規模の回路により実現する。【構成】シリアルアクセスメモリ内のデータを順次Ｓ
ＯＵＴとして出力し、シリアルアクセスポインタ１１の
アドレスが第二シリアルアクセスメモリ７内を示してい
る時に、行アドレスＲＯＷをロウデコーダ２に入力して
メモリセルアレイ１内の任意の一行を選択し、一行分の
メモリセル内のデータをセンスアンプ３で増幅し、転送
ゲート活性化信号ＤＴ１の転送ゲート４への入力と、転
送データ取り込み信号ＤＴ２によりセンスアンプ３で増
幅したデータを第一シリアルアクセスメモリ６と第三シ
リアルアクセスメモリ８に取り込む。次に、シリアルア
クセスポインタ１１のアドレスが第三シリアルアクセス
メモリ８内に移った時に、自動転送制御信号ＤＴ３によ
り第一シリアルアクセスメモリ６から第二シリアルアク
セスメモリ７へデータを転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特に、例えばグラフィクスシステムに用
いられる画像メモリに利用すると有用な半導体記憶装置
に関する。

【０００２】

【従来の技術】グラフィックスシステムに用いられる画
像メモリは、図形データ書き込み用のランダムポートを
備えたランダムアクセスメモリ部と、表示装置への表示
データ読み出し用としてシリアルポートを備えたシリア
ルアクセスメモリ部とを内蔵している。

【０００３】これら二つのアクセスメモリ部間でのデー
タの移動は、データ転送動作により行ない、シリアルポ
ートを用いることにより、表示データ読み出しのための
メモリアクセス回数を減らすことができる構成となって
いるが、画面データの処理においては、汎用の半導体記
憶装置と同様の機能と動作を行なうもので構成されてお
り、グラフィクスシステムにおける画面データ処理速度
の向上には、半導体記憶装置内でのデータ処理速度の向
上が必要となってくる。

【０００４】従来の２５６Ｋビットの記憶容量の時の画
像メモリでは、メモリセルアレイ内の１ワード線上のメ
モリセルに対応するビット幅のシリアルアクセスメモリ
を内蔵しており、表示装置への表示データ読み出し用と
して使用する場合は、最終シリアルアドレスのデータ読
み出し直後に、次の先頭シリアルアドレスのデータを連
続的にシリアルアクセスする必要があるために、シリア
ルアクセスメモリ部と同期をとるためのリアルタイムデ
ータ転送動作を行なわなければならなかった。

【０００５】このリアルタイムデータ転送動作は、最終
シリアルアドレスのデータ読み出し直後と次の先頭シリ
アルアドレスのデータ読み出し前との間で、シリアルア
クセスメモリ部と同期をとってデータ転送動作を行なう
ため、データ転送タイミングの時間的制約が非常に厳し
いという問題点があった。

【０００６】この問題点を解決するために、記憶容量が
１Ｍビット以降の画像メモリでは、データ転送タイミン
グを緩和するために、スプリットデータ転送動作又はス
ペシャルデータ転送動作を用意するようになった。

【０００７】スプリットデータ転送動作は、メモリセル
アレイ内の１ワード線上のメモリセルに対応するビット
幅のシリアルアクセスメモリを二分割して使用し、一方
のシリアルアクセスメモリ上でシリアルアクセスが行な
われている間に、シリアルアクセスの行なわれていない
方のシリアルアクセスメモリへとデータ転送動作を行な
い、このデータ転送動作を二つのシリアルアクセスメモ
リに対して交互に行なうことにより、メモリセルアレイ
内の１ワード線上のメモリセルに対応するデータをシリ
アルアクセスメモリ部へと転送することを実現し、デー
タ転送タイミングの時間的制約を緩和していた。

【０００８】しかし、スプリットデータ転送動作では、
データ転送動作を２回行なわなければメモリセルアレイ
内の１ワード線上のメモリセル内データをシリアルアク
セスメモリ部へとデータ転送できないため、時間がかか
るという問題点があった。

【０００９】また、スペシャルデータ転送動作は上記２
つの問題点を解決できるものであるが、他の問題点もあ
り、以下に、スペシャルデータ転送動作について詳細説
明を行なう。

【００１０】まず、従来の半導体記憶装置を、その構成
を示す図５と共に説明する。図５において、１はメモリ
セルアレイで、データを蓄える機能を有し、２はロウデ
コーダでメモリセルアレイ１内の行方向を選択する機能
を有し、１２ａ、１２ｂはワード線で、それぞれメモリ
セル一行分をアクセス可能にする機能を有する。１３
ａ、１３ｄはビット線で、それぞれメモリセルへのアク
セス時にデータを外部へ、あるいはメモリセルへ伝える
機能を有する。

【００１１】３はセンスアンプで、メモリセルアレイ１
内の列方向の情報を増幅する機能を有し、１４ａ、１４
ｄは第一データ線で、データを伝達する機能を有し、１
５ａ、１５ｄは第二データ線で、データを伝達する機能
を有し、４は転送ゲートで、第一データ線１４ａ、１４
ｄと第二データ線１５ａ、１５ｄとを接続する機能を有
する。

【００１２】５は第一転送制御回路で、データ転送制御
信号ＤＴの入力により転送ゲート活性化信号ＤＴ１と転
送データ取り込み信号ＤＴ２を制御する機能を有し、２
５ａ、２５ｂはシリアルアクセスメモリで、それぞれ１
ワード線分のデータを蓄える機能を有し、３０は第四転
送制御回路で、制御信号ＣＴ２と転送データ取り込み信
号ＤＴ２の入力により転送データ取り込み信号ＤＴ７、
ＤＴ６を制御する機能を有する。

【００１３】２８ａ、２８ｂ、２８ｃ、２８ｄは第七デ
ータ線で、シリアルアクセスメモリ２５ａ、２５ｂとシ
リアルデータセレクタ２６ａ、２６ｂ間のデータの伝達
をする機能を有し、２６ａ、２６ｂはシリアルデータセ
レクタで、データを選択しそれぞれシリアルアクセスデ
ータＳＤＡＴ１、ＳＤＡＴ２として出力する機能を有
し、２９は制御回路で、シリアルアクセスポインタ信号
ＰＴと転送データ取り込み信号ＤＴ２の入力により制御
信号ＣＴ２と状態フラグ信号ＱＳＦ３を制御する機能を
有する。

【００１４】１１はシリアルアクセスポインタで、シリ
アルクロックＳＣの入力によりシリアルアクセスポイン
タ値ＰＴを制御する機能を有し、２７はデータ出力セレ
クタで、制御信号ＣＴ２の入力によりシリアルアクセス
データＳＤＡＴ１、ＳＤＡＴ２のどちらかを選択し、シ
リアルアクセスデータＳＯＵＴとして出力する機能を有
する。

【００１５】次に、以上のように構成された半導体記憶
装置について、スペシャルリードデータ転送動作につい
て説明する。

【００１６】スペシャルリードデータ転送動作は、メモ
リセルアレイ１内の１本のワード線上に接続されている
複数のメモリセル内のデータをシリアルアクセスが行な
われていないシリアルアクセスメモリ２５ａ又は２５ｂ
へ書き込む動作であり、これを使用することにより、一
方のシリアルアクセスメモリを用いてシリアルアクセス
を行ないながら次のワード線上のデータをシリアルアク
セスが行われていない他方のシリアルアクセスメモリへ
データ転送して準備することができ、一方のシリアルア
クセスメモリからのシリアルアクセスが終了後に他方の
シリアルアクセスメモリへと切り替えることにより連続
的にシリアルアクセスを行なうことを可能とする。

【００１７】ここでは、シリアルアクセスが図５のシリ
アルアクセスメモリ２５ａからシリアルアクセスメモリ
２５ｂへ移った後に、ワード線１２ａ上のメモリセル内
のデータをシリアルアクセスメモリ２５ａへスペシャル
リードデータ転送する動作を図６のタイミング図を参照
しながら説明する。

【００１８】まず、図６の区間Ｓ０ではメモリセルアレ
イ１は待機状態であり、シリアルアクセスポインタ値Ｐ
Ｔにより制御回路２９から制御信号ＣＴ２が第四転送制
御回路３０とデータ出力セレクタ２７に出力されてお
り、シリアルアクセスメモリ２５ａがシリアルアクセス
可能状態となっており、状態フラグ信号ＱＳＦ３が低レ
ベルとして外部に出力されており、リードデータ転送が
不可能な状態となっている。

【００１９】また、シリアルアクセスメモリ２５ａに対
してはシリアルアクセスが行なわれており、制御信号Ｃ
Ｔ２によりデータ出力セレクタ２７からはシリアルアク
セスデータＳＤＡＴ１がシリアルアクセスデータＳＯＵ
Ｔとして出力されている。

【００２０】続いて、シリアルアクセスポインタ値ＰＴ
が最終アドレスを示した後、先頭アドレスに戻ると、シ
リアルアクセスポインタ値ＰＴにより制御回路２９から
制御信号ＣＴ２が第四転送制御回路３０とデータ出力セ
レクタ２７に出力され、シリアルアクセスメモリ２５ｂ
がシリアルアクセス可能状態となり、シリアルクロック
ＳＣの立ち上がりからｔＳＱＤ時間後に状態フラグ信号
ＱＳＦ３が高レベルとして外部に出力されて、シリアル
アクセスメモリ２５ａに対してスペシャルリードデータ
転送が可能となる。

【００２１】次に、区間Ｓ１では、まずアドレスとし
て、行アドレスＲＯＷが入力されており、制御信号／Ｒ
ＡＳが低レベルになることにより、行アドレスＲＯＷが
取り込まれ、ロウデコーダ２に入力され、ワード線１２
ａが選択される。ワード線１２ａが選択されることによ
り、このワード線１２ａに接続されている１行分のメモ
リセルが選択され、メモリセル内のデータがビット線１
３ａ、１３ｄ上に現れる。

【００２２】これと同時に、センスアンプ駆動信号ＳＡ
Ｅがセンスアンプ３に入力されることにより、ビット線
１３ａ、１３ｄ上のデータが増幅され、第一データ線１
４ａ、１４ｄ上に出力され、前記のメモリセルアレイ１
内の１行分のメモリセル内のデータが増幅される。

【００２３】その後、データ転送制御信号ＤＴが第一転
送制御回路５に入力されることにより、転送ゲート活性
化信号ＤＴ１が立上り、転送ゲート４が活性化され、第
一データ線１４ａ、１４ｄ上のデータが第二データ線１
５ａ、１５ｄ上に伝達される。

【００２４】次に、第一転送制御回路５から転送データ
取り込み信号ＤＴ２が第四転送制御回路３０に入力され
ることにより、転送データ取り込み信号ＤＴ７が立ち上
がり、シリアルアクセスメモリ２５ａに出力され、第二
データ線１５ａ、１５ｄ上のデータがシリアルアクセス
メモリ２５ａ内に取り込まれ、第七データ線２８ａ、２
８ｄ上に出力される。

【００２５】この時、転送データ取り込み信号ＤＴ６は
非活性状態であり、シリアルアクセスメモリ２５ｂ内の
データは書き換わらない。また、転送データ取り込み信
号ＤＴ２が制御回路２９に入力されることにより、制御
信号／ＲＡＳの立ち下がりからｔＲＱＤ時間後に状態フ
ラグ信号ＱＳＦ３が低レベルとして外部に出力され、ス
ペシャルリードデータ転送が不可能となる。

【００２６】図６の区間Ｓ２で制御信号／ＲＡＳが高レ
ベルになると、ワード線１２ａが低レベルになり、セン
スアンプ駆動信号ＳＡＥが低レベルになり、ビット線１
３ａ、１３ｄがプリチャージされ、メモリセルアレイは
待機状態になる。

【００２７】次に、シリアルアクセスポインタ値ＰＴが
最終アドレスを示した後、先頭アドレスに戻ると、前記
と同様にシリアルアクセスポインタ値ＰＴにより制御回
路２９から制御信号ＣＴ２が第四転送制御回路３０とデ
ータ出力セレクタ２７に出力され、シリアルアクセス可
能状態となるが、今回はシリアルアクセスメモリ２５ａ
がシリアルアクセス可能状態となり、シリアルクロック
ＳＣの立ち上がりからｔＳＱＤ時間後に状態フラグ信号
ＱＳＦ３が高レベルとして外部に出力されて、シリアル
アクセスメモリ２５ｂに対してスペシャルリードデータ
転送が可能となる。

【００２８】続いてもう一度、スペシャルリードデータ
転送を行なうと、前記と同様に行なわれ、ワード線１２
ｂ上のメモリセル内のデータがシリアルアクセスメモリ
２５ｂに対してスペシャルリードデータ転送される。

【００２９】このようにして、２つのシリアルアクセス
メモリ２５ａ、２５ｂに対して交互にデータ転送するこ
とができる。

【００３０】また、データ転送が可能な期間は、シリア
ルアクセスがデータ転送の対象になっていないシリアル
アクセスメモリで行なわれている期間であり、つまり図
６では、シリアルアクセスメモリ２５ａの先頭アドレス
と最終アドレスによるシリアルアクセスデータSOUTの内
容をそれぞれＳＯａ、ＳＯｂとし、シリアルアクセスメ
モリ２５ｂの先頭アドレスと最終アドレスによるシリア
ルアクセスデータSOUTの内容をそれぞれＳＯｃ、ＳＯｄ
とした場合に、状態フラグ信号ＱＳＦ３が高レベルとな
った時間ｔ１からシリアルアクセスメモリ２５ａの先頭
アドレスをアクセス開始する時間ｔ２までの期間であ
り、データ転送とシリアルアクセスとのタイミング制約
を緩和でき、シリアルアクセスを連続的に行なう場合
に、次の行アドレスのデータ転送が容易に行なえる。

【００３１】

【発明が解決しようとする課題】グラフィクスシステム
では、シリアルアクセスデータを画面表示用として使用
する場合が多く、連続的にデータを読み出すことが不可
欠である。

【００３２】しかしながら上記従来の構成では、シリア
ルアクセスデータを連続的に読み出す場合でのデータ転
送タイミングを緩和できるが、シリアルアクセスメモリ
部を２ワード線分持つ必要があり、チップ面積が大きく
なるという第一の課題を有し、また、内部制御が複雑に
なるという第二の課題を有していた。

【００３３】本発明は上記課題を解決するもので、デー
タ転送タイミング制限の緩和が可能でかつチップ面積を
小さくするとともに内部制御を簡単にすることができる
半導体記憶装置を提供することを目的とする。

【００３４】

【課題を解決するための手段】本発明は、前記課題を解
決するための第一の手段として、マトリックス状に配置
されたメモリセルにより構成されたメモリセルアレイ
と、前記行アドレスにより指定された前記メモリセルア
レイの一行のデータを増幅するセンスアンプと、前記セ
ンスアンプとデータ転送を制御する転送ゲートと、前記
メモリセルアレイ内の１ワード線上のメモリセルデータ
内の一部のデータであり列アドレスが最上位側のデータ
を蓄える第一シリアルアクセスメモリ及び第二シリアル
アクセスメモリと、前記メモリセルアレイ内の１ワード
線上のメモリセルデータ内の残りのデータを蓄える第三
シリアルアクセスメモリとを有し、前記第一シリアルア
クセスメモリあるいは前記第二シリアルアクセスメモリ
いずれか一方のデータを選択的に出力する手段と、デー
タ転送時に前記第一シリアルアクセスメモリと前記第二
シリアルアクセスメモリのうちシリアルアクセスが行な
われていない方にデータを転送する手段とを有する構成
とするものである。

【００３５】また、第二の手段として、マトリックス状
に配置されたメモリセルにより構成されたメモリセルア
レイと、前記行アドレスにより指定された前記メモリセ
ルアレイの一行のデータを増幅するセンスアンプと、前
記センスアンプとデータ転送を制御する転送ゲートと、
前記メモリセルアレイ内の１ワード線上のメモリセルデ
ータ内の一部のデータであり列アドレスが最上位側のデ
ータを蓄える第一シリアルアクセスメモリ及び第二シリ
アルアクセスメモリと、前記メモリセルアレイ内の１ワ
ード線上のメモリセルデータ内の残りのデータを蓄える
第三シリアルアクセスメモリとを有し、データ転送時に
前記メモリセルアレイの一行のデータを前記第一シリア
ルアクセスメモリと前記第三シリアルアクセスメモリと
に転送する手段と、シリアルアクセスのポインタ値が前
記第三シリアルアクセスメモリの最下位ビットを示した
時に前記第一シリアルアクセスメモリから前記第二シリ
アルアクセスメモリへデータを自動転送させる第三転送
制御回路とを有する構成とするものである。

【００３６】

【作用】第一の手段での構成により、シリアルアクセス
データを連続読み出しする場合でのデータ転送タイミン
グ制限の緩和の機能を小さな回路規模で実現することが
できる。

【００３７】また、第二の手段での構成により、シリア
ルアクセスデータを連続読み出しする場合でのデータ転
送タイミング制限の緩和の機能を小さな回路規模で実現
するとともに、簡単な内部制御を実現することができ
る。

【００３８】

【実施例】

（実施例１）図１は本発明の実施例１における半導体記
憶装置の構成図である。

【００３９】図１において、１はメモリセルアレイで、
データを蓄える機能を有し、２はロウデコーダでメモリ
セルアレイ１内の行方向を選択する機能を有し、１２
ａ、１２ｂはワード線で、それぞれメモリセル一行分を
アクセス可能にする機能を有し、１３ａ、１３ｂ、１３
ｃ、１３ｄはビット線で、それぞれメモリセルへのアク
セス時にデータを外部へ、あるいはメモリセルへ伝える
機能を有する。

【００４０】３はセンスアンプで、メモリセルアレイ１
内の列方向の情報を増幅する機能を有し、１４ａ、１４
ｂ、１４ｃ、１４ｄは第一データ線で、データを伝達す
る機能を有し、１５ａ、１５ｂ、１５ｃ、１５ｄは第二
データ線で、データを伝達する機能を有し、４は転送ゲ
ートで、第一データ線１４ａ、１４ｂ、１４ｃ、１４ｄ
と第二データ線１５ａ、１５ｂ、１５ｃ、１５ｄとを接
続する機能を有する。

【００４１】５は第一転送制御回路で、データ転送制御
信号ＤＴの入力により転送ゲート活性化信号ＤＴ１と転
送データ取り込み信号ＤＴ２を制御する機能を有し、２
０及び２１は第一シリアルアクセスメモリ及び第二シリ
アルアクセスメモリで、それぞれメモリセルアレイ１内
の１ワード線上の一部のデータを蓄える機能を有し、図
１においては列アドレスが最上位側のメモリセル２ビッ
ト分のデータを蓄える構成としている。

【００４２】８は第三シリアルアクセスメモリで、メモ
リセルアレイ１内の１ワード線上のデータの内、前記第
一シリアルアクセスメモリ２０のビット幅分を除いた残
りの全ビット分のデータを蓄える機能を有する。

【００４３】つまり、第一シリアルアクセスメモリ２０
と第二シリアルアクセスメモリ２１とは同一ビット幅で
アドレスが一対一に対応しており、第三シリアルアクセ
スメモリ８と第一シリアルアクセスメモリ２０とを合わ
せてメモリセルアレイ１内の１ワード線分のメモリセル
に対応している。

【００４４】２３は第二転送制御回路で、選択信号ＣＴ
１と転送データ取り込み信号ＤＴ２の入力により転送デ
ータ取り込み信号ＤＴ４、ＤＴ５を制御する機能を有す
る。

【００４５】１８ａ、１８ｂ、１８ｃ、１８ｄ、１８
ｅ、１８ｆは第五データ線で、データの伝達をする機能
を有し、１９ｃ、１９ｄは第六データ線で、データの伝
達をする機能を有し、２２はデータセレクタで、選択信
号ＣＴ１の入力により第五データ線１８ｃ、１８ｄと第
五データ線１８ｅ、１８ｆのどちらかを第六データ線１
９ｃ、１９ｄに接続する機能を有し、９はシリアルデー
タセレクタで、データを選択しシリアルアクセスデータ
ＳＯＵＴとして出力する機能を有し、２４は第一制御回
路で、シリアルアクセスポインタ信号ＰＴと転送データ
取り込み信号ＤＴ２の入力により選択信号ＣＴ１と状態
フラグ信号ＱＳＦ２を制御する機能を有する。

【００４６】１１はシリアルアクセスポインタで、シリ
アルクロックＳＣの入力によりシリアルアクセスポイン
タ値ＰＴを制御する機能を有する。

【００４７】次に、以上のように構成された半導体記憶
装置について、リードデータ転送動作について説明す
る。

【００４８】リードデータ転送動作は、メモリセルアレ
イ１内の１本のワード線上に接続されている複数のメモ
リセル内のデータを第三シリアルアクセスメモリ８と第
一シリアルアクセスメモリ２０又は第二シリアルアクセ
スメモリ２１へ書き込む動作である。

【００４９】ここでは、シリアルアクセスが図１の第三
シリアルアクセスメモリ８から第一シリアルアクセスメ
モリ２０へ移った後に、ワード線１２ａ上のメモリセル
内のデータを第三シリアルアクセスメモリ８、第二シリ
アルアクセスメモリ２１へリードデータ転送する動作を
図２のタイミング図を参照しながら説明する。

【００５０】まず、図２の区間Ｓ０ではメモリセルアレ
イ１は待機状態であり、シリアルアクセスポインタ値Ｐ
Ｔにより第一シリアルアクセスメモリ２０と第二シリア
ルアクセスメモリ２１のうち、どちらへのデータ転送が
可能であるかを示す選択信号ＣＴ１が第一制御回路２４
から第二転送制御回路２３とデータセレクタ２２に出力
されており、第一シリアルアクセスメモリ２０がシリア
ルアクセス可能状態となっており、状態フラグ信号ＱＳ
Ｆ２が低レベルとして外部に出力されており、リードデ
ータ転送が不可能な状態となっている。

【００５１】また、第三シリアルアクセスメモリ８に対
してはシリアルアクセスが行なわれており、選択信号Ｃ
Ｔ１により第一シリアルアクセスメモリ２０がシリアル
アクセス可能状態となっている。

【００５２】続いて、シリアルアクセスポインタ値ＰＴ
が第三シリアルアクセスメモリ８の最終アドレスを示し
た後、第一シリアルアクセスメモリ２０の先頭アドレス
を示すと、シリアルアクセスポインタ値ＰＴにより第一
制御回路２４から状態フラグ信号ＱＳＦ２が高レベルと
してシリアルクロックＳＣの立ち上がりからｔＳＱＤ時
間後に外部に出力されて、シリアルアクセスメモリ８、
２１に対してリードデータ転送が可能となる。

【００５３】次に、区間Ｓ１では、まずアドレスとし
て、行アドレスＲＯＷが入力されており、制御信号／Ｒ
ＡＳが低レベルになることにより、行アドレスＲＯＷが
取り込まれ、ロウデコーダ２に入力され、ワード線１２
ａが選択される。

【００５４】ワード線１２ａが選択されることにより、
このワード線１２ａに接続されている１行分のメモリセ
ルが選択され、メモリセル内のデータがビット線１３
ａ、１３ｂ、１３ｃ、１３ｄ上に現れる。

【００５５】これと同時に、センスアンプ駆動信号ＳＡ
Ｅがセンスアンプ３に入力されることにより、ビット線
１３ａ、１３ｂ、１３ｃ、１３ｄ上のデータが増幅さ
れ、第一データ線１４ａ、１４ｂ、１４ｃ、１４ｄ上に
出力され、結果的に前記のメモリセルアレイ１内の１行
分のメモリセル内のデータが増幅される。

【００５６】その後、データ転送制御信号ＤＴが第一転
送制御回路５に入力されることにより、転送ゲート活性
化信号ＤＴ１が立上り、転送ゲート４が活性化され、第
一データ線１４ａ、１４ｂ、１４ｃ、１４ｄ上のデータ
が第二データ線１５ａ、１５ｂ、１５ｃ、１５ｄ上に伝
達される。

【００５７】次に、第一転送制御回路５から転送データ
取り込み信号ＤＴ２が第二転送制御回路２３に入力され
ることと選択信号ＣＴ１の値により、転送データ取り込
み信号ＤＴ４が立ち上がり、第二シリアルアクセスメモ
リ２１に出力され、第二データ線１５ｃ、１５ｄ上のデ
ータが第二シリアルアクセスメモリ２１内に取り込ま
れ、第五データ線１８ｅ、１８ｆ上に出力される。

【００５８】この時、転送データ取り込み信号ＤＴ５は
非活性状態であり、第一シリアルアクセスメモリ２０内
のデータは書き換わらない。

【００５９】このように、データ転送時に前記第一シリ
アルアクセスメモリと前記第二シリアルアクセスメモリ
のうちシリアルアクセスが行なわれていない方を選択す
る第一制御回路からの選択信号ＣＴ１の値により、第二
転送制御回路２３から転送データ取り込み信号ＤＴ４又
はＤＴ５が、第一シリアルアクセスメモリ２０と第二シ
リアルアクセスメモリ２１のうちシリアルアクセスが行
なわれていない方に送られることにより、データ転送時
に第一シリアルアクセスメモリと第二シリアルアクセス
メモリのうちシリアルアクセスが行なわれていない方に
データを転送する手段を実現している。

【００６０】また、転送データ取り込み信号ＤＴ２が第
三シリアルアクセスメモリ８に入力されることにより、
第二データ線１５ａ、１５ｂ上のデータが第三シリアル
アクセスメモリ８内に取り込まれ、第五データ線１８
ａ、１８ｂ上に出力され、転送データ取り込み信号ＤＴ
２が第一制御回路２４に入力されることにより、制御信
号／ＲＡＳの立ち下がりからｔＲＱＤ時間後に状態フラ
グ信号ＱＳＦ２が低レベルとして外部に出力され、リー
ドデータ転送が不可能となる。

【００６１】図２の区間Ｓ２で制御信号／ＲＡＳが高レ
ベルになると、ワード線１２ａが低レベルになり、セン
スアンプ駆動信号ＳＡＥが低レベルになり、ビット線１
３ａ、１３ｂ、１３ｃ、１３ｄがプリチャージされ、メ
モリセルアレイは待機状態になる。

【００６２】次に、シリアルアクセスが進行し、シリア
ルアクセスポインタ値ＰＴが第一シリアルアクセスメモ
リ２０の最終アドレスを示した後、第三シリアルアクセ
スメモリ８の先頭アドレスに戻ると、前記と同様にシリ
アルアクセスポインタ値ＰＴにより第一制御回路２４か
ら選択信号ＣＴ１が第二転送制御回路２３とデータセレ
クタ２２に出力され、今回は第二シリアルアクセスメモ
リ２１がシリアルアクセス可能状態となり、状態フラグ
信号ＱＳＦ２が高レベルとしてシリアルクロックＳＣの
立ち上がりからｔＳＱＤ時間後に外部に出力されて、第
三シリアルアクセスメモリ８、第一シリアルアクセスメ
モリ２０に対してリードデータ転送が可能となる。

【００６３】このように、シリアルアクセスポインタ値
ＰＴにより第一制御回路２４から選択信号ＣＴ１がデー
タセレクタ２２に出力され、シリアルアクセスの終了し
たシリアルアクセスメモリからシリアルアクセス可能な
シリアルアクセスメモリへと第六データ線が切り替わる
ことにより、第一シリアルアクセスメモリあるいは第二
シリアルアクセスメモリいずれか一方のデータを選択的
に出力する手段を実現している。

【００６４】このようにして、リードデータ転送ができ
る。また、データ転送が可能な期間はシリアルアクセス
が第一シリアルアクセスメモリ２０又は第二シリアルア
クセスメモリ２１で行なわれている期間であり、つま
り、図２では第三シリアルアクセスメモリ８の先頭アド
レスと最終アドレスによるシリアルアクセスデータSOUT
の内容をそれぞれＳＯａ、ＳＯｂとし、第二シリアルア
クセスメモリ２１の先頭アドレスと最終アドレスによる
シリアルアクセスデータSOUTの内容をそれぞれＳＯｃ、
ＳＯｄとした場合に、状態フラグＱＳＦ２が高レベルと
なった時間ｔ１から第三シリアルアクセスメモリ８の先
頭アドレスをアクセス開始する時間ｔ２までの期間であ
り、データ転送とシリアルアクセスとのタイミング制約
を緩和でき、シリアルアクセスを連続的に行なう場合
に、次の行アドレスのデータ転送が容易に行なえる。

【００６５】なお、前記説明では、第一シリアルアクセ
スメモリ２０、第二シリアルアクセスメモリ２１のビッ
ト幅を２ビットとした場合について説明したが、第一シ
リアルアクセスメモリ２０、第二シリアルアクセスメモ
リ２１のビット幅を１ビットあるいは３ビット以上にし
た場合についても同様にして説明可能であり、第一シリ
アルアクセスメモリ２０、第二シリアルアクセスメモリ
２１のビット幅を３ビット以上にした場合には、データ
転送時のシリアルアクセスとのタイミング制約はさらに
緩和される。

【００６６】（実施例２）図３は本発明の実施例２にお
ける半導体記憶装置の構成図である。

【００６７】図３において、１はメモリセルアレイで、
データを蓄える機能を有し、２はロウデコーダでメモリ
セルアレイ１内の行方向を選択する機能を有し、１２
ａ、１２ｂはワード線で、それぞれメモリセル一行分を
アクセス可能にする機能を有し、１３ａ、１３ｂ、１３
ｃ、１３ｄはビット線で、それぞれメモリセルへのアク
セス時にデータを外部へ、あるいはメモリセルへ伝える
機能を有する。

【００６８】３はセンスアンプで、メモリセルアレイ１
内の列方向の情報を増幅する機能を有し、１４ａ、１４
ｂ、１４ｃ、１４ｄは第一データ線で、データを伝達す
る機能を有し、１５ａ、１５ｂ、１５ｃ、１５ｄ、１６
ｃ、１６ｄは第三データ線で、データを伝達する機能を
有し、４は転送ゲートで、第一データ線１４ａ、１４
ｂ、１４ｃ、１４ｄと第二データ線１５ａ、１５ｂ、１
５ｃ、１５ｄとを接続する機能を有する。

【００６９】５は第一転送制御回路で、データ転送制御
信号ＤＴの入力により転送ゲート活性化信号ＤＴ１と転
送データ取り込み信号ＤＴ２を制御する機能を有し、６
は第一シリアルアクセスメモリ、７は第二シリアルアク
セスメモリで、それぞれメモリセルアレイ１内の１ワー
ド線上の一部のデータを蓄える機能を有し、図３におい
ては列アドレスが最上位側のメモリセル２ビット分のデ
ータを蓄える構成としている。

【００７０】８は第三シリアルアクセスメモリで、メモ
リセルアレイ１内の１ワード線上の前記第二シリアルア
クセスメモリ７のビット幅分を除いた残りの全ビット分
のデータを蓄える機能を有する。

【００７１】つまり、第一シリアルアクセスメモリ６と
第二シリアルアクセスメモリ７とは同一ビット幅でアド
レスが一対一に対応しており、第三シリアルアクセスメ
モリ８と第二シリアルアクセスメモリ７とを合わせてメ
モリセルアレイ１内の１ワード線分のメモリセルに対応
している。

【００７２】１７ａ、１７ｂ、１７ｃ、１７ｄは第四デ
ータ線で、シリアルアクセスメモリとシリアルデータセ
レクタ間のデータの伝達をする機能を有し、９はシリア
ルデータセレクタで、データを選択しシリアルアクセス
データＳＯＵＴとして出力する機能を有し、１０は第三
制御回路で、シリアルアクセスポインタ信号ＰＴと転送
データ取り込み信号ＤＴ２の入力により自動転送制御信
号ＤＴ３と状態フラグ信号ＱＳＦ１を制御する機能を有
する。

【００７３】１１はシリアルアクセスポインタで、シリ
アルクロックＳＣの入力によりシリアルアクセスポイン
タ値ＰＴを制御する機能を有する。

【００７４】次に、以上のように構成された半導体記憶
装置について、リードデータ転送動作について説明す
る。

【００７５】リードデータ転送動作は、メモリセルアレ
イ１内の１本のワード線上に接続されている複数のメモ
リセル内のデータを第三シリアルアクセスメモリ８と第
一シリアルアクセスメモリ６へ書き込む動作である。

【００７６】ここでは、シリアルアクセスが図３の第三
シリアルアクセスメモリ８から第二シリアルアクセスメ
モリ７へ移った後に、ワード線１２ａ上のメモリセル内
のデータを第三シリアルアクセスメモリ８、第一シリア
ルアクセスメモリ６へリードデータ転送後、シリアルア
クセスが第二シリアルアクセスメモリ７から第三シリア
ルアクセスメモリ８へ移った後、第一シリアルアクセス
メモリ６から第二シリアルアクセスメモリ７へ自動デー
タ転送する動作を図４のタイミング図を参照しながら説
明する。

【００７７】まず、図４の区間Ｓ０ではメモリセルアレ
イ１は待機状態であり、シリアルアクセスポインタ値Ｐ
Ｔにより第三転送制御回路１０から自動転送制御信号Ｄ
Ｔ３が低レベルとして第二シリアルアクセスメモリ７に
出力されており、状態フラグ信号ＱＳＦ１が低レベルと
して外部に出力されており、リードデータ転送が不可能
な状態となっている。

【００７８】また、第三シリアルアクセスメモリ８に対
してはシリアルアクセスが行なわれており、シリアルア
クセスデータＳＯＵＴとして出力されている。

【００７９】続いて、シリアルアクセスポインタ値ＰＴ
が第三シリアルアクセスメモリ８の最終アドレスを示し
た後、第二シリアルアクセスメモリ７の先頭アドレスを
示すと、シリアルアクセスポインタ値ＰＴにより第三転
送制御回路１０から状態フラグ信号ＱＳＦ１が高レベル
としてシリアルクロックＳＣの立ち上がりからｔＳＱＤ
時間後に外部に出力されて、第三シリアルアクセスメモ
リ８、第一シリアルアクセスメモリ６に対してリードデ
ータ転送が可能となる。

【００８０】次に、区間Ｓ１では、まずアドレスとし
て、行アドレスＲＯＷが入力されており、制御信号／Ｒ
ＡＳが低レベルになることにより、行アドレスＲＯＷが
取り込まれ、ロウデコーダ２に入力され、ワード線１２
ａが選択される。ワード線１２ａが選択されることによ
り、このワード線１２ａに接続されている１行分のメモ
リセルが選択され、メモリセル内のデータがビット線１
３ａ、１３ｂ、１３ｃ、１３ｄ上に現れる。

【００８１】これと同時に、センスアンプ駆動信号ＳＡ
Ｅがセンスアンプ３に入力されることにより、ビット線
１３ａ、１３ｂ、１３ｃ、１３ｄ上のデータが増幅さ
れ、第一データ線１４ａ、１４ｂ、１４ｃ、１４ｄ上に
出力され、結果的に前記のメモリセルアレイ１内の１行
分のメモリセル内のデータが増幅される。

【００８２】その後、データ転送制御信号ＤＴが第一転
送制御回路５に入力されることにより、転送ゲート活性
化信号ＤＴ１が立上り、転送ゲート４が活性化され、第
一データ線１４ａ、１４ｂ、１４ｃ、１４ｄ上のデータ
が第二データ線１５ａ、１５ｂ、１５ｃ、１５ｄ上に伝
達される。次に、第一転送制御回路５から転送データ取
り込み信号ＤＴ２が第三シリアルアクセスメモリ８、第
一シリアルアクセスメモリ６に出力され、第二データ線
１５ａ、１５ｂ上のデータが第三シリアルアクセスメモ
リ８内に取り込まれ、第四データ線１７ａ、１７ｂ上に
出力され、第二データ線１５ｃ、１５ｄ上のデータが第
一シリアルアクセスメモリ６内に取り込まれ、第三デー
タ線１６ｃ、１６ｄ上に出力される。

【００８３】このように、第一転送制御回路５から転送
データ取り込み信号ＤＴ２が第三シリアルアクセスメモ
リ８、第一シリアルアクセスメモリ６に出力され、第二
データ線１５ａ、１５ｂ、１５ｃ、１５ｄ上のデータが
第一シリアルアクセスメモリ６と第三シリアルアクセス
メモリ８とに取り込まれることにより、データ転送時に
転送ゲートより出力されたデータを第一シリアルアクセ
スメモリと第三シリアルアクセスメモリとに転送する手
段を実現している。

【００８４】この時、自動転送制御信号ＤＴ３は非活性
状態であり、第二シリアルアクセスメモリ７内のデータ
は書き換わらない。また、転送データ取り込み信号ＤＴ
２が第三転送制御回路１０に入力されることにより、制
御信号／ＲＡＳの立ち下がりからｔＲＱＤ時間後に状態
フラグ信号ＱＳＦ１が低レベルとして外部に出力され、
リードデータ転送が不可能となる。

【００８５】図４の区間Ｓ２で制御信号／ＲＡＳが高レ
ベルになると、ワード線１２ａが低レベルになり、セン
スアンプ駆動信号ＳＡＥが低レベルになり、ビット線１
３ａ、１３ｂ、１３ｃ、１３ｄがプリチャージされ、メ
モリセルアレイは待機状態になる。

【００８６】次に、シリアルアクセスが進行し、シリア
ルアクセスポインタ値ＰＴが第二シリアルアクセスメモ
リ７の最終アドレスを示した後、第三シリアルアクセス
メモリ８の先頭アドレスに戻ると、シリアルアクセスポ
インタ値ＰＴの入力により第三転送制御回路１０から自
動転送制御信号ＤＴ３が第二シリアルアクセスメモリ７
に出力され、第三データ線１６ｃ、１６ｄ上のデータが
第二シリアルアクセスメモリ７内に取り込まれ、結果と
してワード線１２ａに接続されている１行分のメモリセ
ル内のデータが第二シリアルアクセスメモリ７と第三シ
リアルアクセスメモリ８に転送されたことになる。この
ように、シリアルアクセスのポインタ値が第三シリアル
アクセスメモリの最下位ビットを示した時に第一シリア
ルアクセスメモリから第二シリアルアクセスメモリへデ
ータを自動転送させる手段を実現している。

【００８７】さらにシリアルアクセスが進行し、シリア
ルアクセスポインタ値ＰＴが第三シリアルアクセスメモ
リ８の最終アドレスを示した後、第二シリアルアクセス
メモリ７の先頭アドレスを示すと、シリアルアクセスポ
インタ値ＰＴにより第三転送制御回路１０から状態フラ
グ信号ＱＳＦ１が高レベルとしてシリアルクロックＳＣ
の立ち上がりからｔＳＱＤ時間後に外部に出力されて、
前記と同様に第三シリアルアクセスメモリ８、第一シリ
アルアクセスメモリ６に対してリードデータ転送が可能
となる。

【００８８】このようにして、リードデータ転送ができ
る。また、データ転送が可能な期間はシリアルアクセス
が第一シリアルアクセスメモリ７で行なわれている期間
であり、つまり、図４では第三シリアルアクセスメモリ
８の先頭アドレスと最終アドレスによるシリアルアクセ
スデータSOUTの内容をそれぞれＳＯａ、ＳＯｂとし、第
二シリアルアクセスメモリ７の先頭アドレスと最終アド
レスによるシリアルアクセスデータSOUTの内容をそれぞ
れＳＯｃ、ＳＯｄとした場合に、状態フラグＱＳＦ１が
高レベルとなった時間ｔ１から第三シリアルアクセスメ
モリ８の先頭アドレスをアクセス開始する時間ｔ２まで
の期間であり、データ転送とシリアルアクセスとのタイ
ミング制約を緩和でき、シリアルアクセスを連続的に行
なう場合に、次の行アドレスのデータ転送が容易に行な
える。

【００８９】なお、前記説明では、第一シリアルアクセ
スメモリ６、第二シリアルアクセスメモリ７のビット幅
を２ビットとした場合について説明したが、第一シリア
ルアクセスメモリ６、第二シリアルアクセスメモリ７の
ビット幅を１ビットあるいは３ビット以上にした場合に
ついても同様にして説明可能であり、第一シリアルアク
セスメモリ６、第二シリアルアクセスメモリ７のビット
幅を３ビット以上にした場合には、データ転送時のシリ
アルアクセスとのタイミング制約はさらに緩和される。

【００９０】

【発明の効果】本発明の第一の実施例の効果としては、
シリアルアクセスメモリ及びシリアルデータセレクタ
を含むシリアルアクセスメモリ部の回路規模を従来に比
べ小さくできるため、半導体記憶装置のチップサイズを
小さくでき、半導体記憶装置を安価にできるので極めて
有用である。

【００９１】また本発明の第二の実施例の効果として
は、シリアルアクセスメモリ及びシリアルデータセレク
タを含むシリアルアクセスメモリ部の回路規模を従来に
比べ小さくできるとともに、制御が簡単になるので極め
て有用である。

【図面の簡単な説明】

【図１】本発明の実施例１における半導体記憶装置の構
成図

【図２】同実施例装置の動作時のタイミング図

【図３】本発明の実施例２における半導体記憶装置の構
成図

【図４】同実施例装置の動作時のタイミング図

【図５】従来の半導体記憶装置の構成図

【図６】従来の半導体記憶装置の動作時のタイミング図

【符号の説明】

１メモリセルアレイ３センスアンプ４転送ゲート５第一転送制御回路１０第三転送制御回路２３第二転送制御回路６、２０第一シリアルアクセスメモリ７、２１第二シリアルアクセスメモリ８第三シリアルアクセスメモリ９シリアルデータセレクタ１１シリアルアクセスポインタ１３ａ、１３ｂ、１３ｃ、１３ｄビット線１４、１４ｂ、１４ｃ、１４ｄ第一データ線１５ａ、１５ｂ、１５ｃ、１５ｄ第二データ線１６ｃ、１６ｄ第三データ線１７ａ、１７ｂ、１７ｃ、１７ｄ第四データ線１８ａ、１８ｂ、１８ｃ、１８ｄ第五データ線１９ｃ、１９ｄ第六データ線２２データセレクタ２４第一制御回路

Claims

【特許請求の範囲】

【請求項１】マトリックス状に配置されたメモリセルに
より構成されたメモリセルアレイと、行アドレスにより
指定された前記メモリセルアレイの一行のデータを増幅
するセンスアンプと、データ転送を制御する転送ゲート
と、前記メモリセルアレイ内の１ワード線上のメモリセ
ルデータ内の一部のデータを蓄える第一シリアルアクセ
スメモリ及び第二シリアルアクセスメモリと、前記メモ
リセルアレイ内の１ワード線上のメモリセルデータ内の
残りのデータを蓄える第三シリアルアクセスメモリとを
有し、前記第一シリアルアクセスメモリあるいは前記第
二シリアルアクセスメモリのいずれか一方のデータを選
択的に出力する手段と、データ転送時に前記第一シリア
ルアクセスメモリと前記第二シリアルアクセスメモリの
うちシリアルアクセスが行なわれていない方にデータを
転送する手段とを有することを特徴とする半導体記憶装
置。
【請求項２】メモリセルアレイ内の１ワード線上のメモ
リセルデータ内の一部のデータが、列アドレスが最上位
側のデータであることを特徴とする請求項１記載の半導
体記憶装置。
【請求項３】第一シリアルアクセスメモリあるいは第二
シリアルアクセスメモリのいずれか一方のデータを選択
的に出力する手段が、前記第一シリアルアクセスメモリ
内のデータと前記第二シリアルアクセスメモリ内のデー
タのいずれか一方を選択するデータセレクタと、前記デ
ータセレクタからの出力データを外部へ出力するシリア
ルデータセレクタとにより成ることを特徴とする請求項
１記載の半導体記憶装置。
【請求項４】データ転送時に第一シリアルアクセスメモ
リと第二シリアルアクセスメモリのうちシリアルアクセ
スが行なわれていない方にデータを転送する手段が、デ
ータ転送時に前記第一シリアルアクセスメモリと前記第
二シリアルアクセスメモリのうちシリアルアクセスが行
なわれていない方を選択する第一制御回路と、前記第一
制御回路からの選択信号により前記第一シリアルアクセ
スメモリと前記第二シリアルアクセスメモリのうちシリ
アルアクセスが行なわれていない方に転送データを取り
込ませる転送データ取り込み信号を送る第二転送制御回
路とにより成ることを特徴とする請求項１記載の半導体
記憶装置。
【請求項５】マトリックス状に配置されたメモリセルに
より構成されたメモリセルアレイと、行アドレスにより
指定された前記メモリセルアレイの一行のデータを増幅
するセンスアンプと、データ転送を制御する転送ゲート
と、前記メモリセルアレイ内の１ワード線上のメモリセ
ルデータ内の一部のデータを蓄える第一シリアルアクセ
スメモリ及び第二シリアルアクセスメモリと、前記メモ
リセルアレイ内の１ワード線上のメモリセルデータ内の
残りのデータを蓄える第三シリアルアクセスメモリとを
有し、データ転送時に前記転送ゲートより出力されたデ
ータを前記第一シリアルアクセスメモリと前記第三シリ
アルアクセスメモリとに転送する手段と、シリアルアク
セスのポインタ値が前記第二シリアルアクセスメモリか
ら前記第三シリアルアクセスメモリへ移行した後に、前
記第一シリアルアクセスメモリから前記第二シリアルア
クセスメモリへデータを自動転送させる手段とを有する
ことを特徴とする半導体記憶装置。
【請求項６】メモリセルアレイ内の１ワード線上のメモ
リセルデータ内の一部のデータが、列アドレスが最上位
側のデータであることを特徴とする請求項５記載の半導
体記憶装置。
【請求項７】データ転送時に転送ゲートより出力された
データを第一シリアルアクセスメモリと第三シリアルア
クセスメモリとに転送する手段が、前記第一シリアルア
クセスメモリと前記第三シリアルアクセスメモリに転送
データを取り込ませる転送データ取り込み信号を送る第
一転送制御回路とにより成ることを特徴とする請求項５
記載の半導体記憶装置。
【請求項８】シリアルアクセスのポインタ値が第二シリ
アルアクセスメモリから第三シリアルアクセスメモリへ
移行した後に、第一シリアルアクセスメモリから前記第
二シリアルアクセスメモリへデータを自動転送させる手
段が、前記第二シリアルアクセスメモリへ転送データを
取り込ませる転送データ取り込み信号を送る第三転送制
御回路により成ることを特徴とする請求項５記載の半導
体記憶装置。