JP2000195253A - Dram及びdramのデ―タ・アクセス方法 - Google Patents
Dram及びdramのデ―タ・アクセス方法Info
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
Abstract
(57)【要約】
【目的】 DRAMのロウ・アドレスが毎回変わる連続
したランダム・ロウ・アクセスの場合でも、バースト間
の空き時間を最小化又は全く無くし、実質的なデータ転
送レートをクロック周波数で与えられる最大値に近づけ
る又はそれと同一にする。 【構成】 複数のDRAMセルと、複数のDRAMセル
の各々に対応付けられたセンス・アンプと、複数のDR
AMセルのうちでアクセスするセルに対応するセンス・
アンプのみを活性化する手段とを含むDRAMであり、
バースト長分のセンス・アンプのみを活性化させる。
したランダム・ロウ・アクセスの場合でも、バースト間
の空き時間を最小化又は全く無くし、実質的なデータ転
送レートをクロック周波数で与えられる最大値に近づけ
る又はそれと同一にする。 【構成】 複数のDRAMセルと、複数のDRAMセル
の各々に対応付けられたセンス・アンプと、複数のDR
AMセルのうちでアクセスするセルに対応するセンス・
アンプのみを活性化する手段とを含むDRAMであり、
バースト長分のセンス・アンプのみを活性化させる。
Description
【0001】
【発明の属する技術分野】本発明は、DRAM(Dynami
c Random access memory)及びDRAMのデータ・アク
セス(読み出し/書き込み)方法に関する。
c Random access memory)及びDRAMのデータ・アク
セス(読み出し/書き込み)方法に関する。
【0002】
【従来の技術】大容量RAMとしてダイナミックRAM
(DRAM)が一般に用いられている。DRAMでは、
図3に示すように、ロウ・アドレス(ワード線82)と
カラム・アドレス(ビット線84)でメモリ・セルを指
定し、指定されたメモリ・セルからデータを読み出す、
又はメモリ・セルにデータを書き込む。データの読み出
しタイミングの概略は、ほぼ図4(a)のように表すこ
とができる。まず、ロウ・デコーダ72にアドレス信号
が入力されてロウ・アドレスが指定される。すると、指
定されたロウ・アドレスに対応するワード線80上の全
データが、ビット線84を通してセンス・アンプ74に
読み出される。次に、カラム・デコーダ76にアドレス
信号が入力されてカラム・アドレスが指定される。する
と、センス・アンプ74に読み出されたデータの中か
ら、指定されたカラム・アドレスに対応するビット線上
のデータが特定され、出力される。このように、ロウ・
アドレスとカラム・アドレスを指定してデータを読み出
す、又は書き込む。
(DRAM)が一般に用いられている。DRAMでは、
図3に示すように、ロウ・アドレス(ワード線82)と
カラム・アドレス(ビット線84)でメモリ・セルを指
定し、指定されたメモリ・セルからデータを読み出す、
又はメモリ・セルにデータを書き込む。データの読み出
しタイミングの概略は、ほぼ図4(a)のように表すこ
とができる。まず、ロウ・デコーダ72にアドレス信号
が入力されてロウ・アドレスが指定される。すると、指
定されたロウ・アドレスに対応するワード線80上の全
データが、ビット線84を通してセンス・アンプ74に
読み出される。次に、カラム・デコーダ76にアドレス
信号が入力されてカラム・アドレスが指定される。する
と、センス・アンプ74に読み出されたデータの中か
ら、指定されたカラム・アドレスに対応するビット線上
のデータが特定され、出力される。このように、ロウ・
アドレスとカラム・アドレスを指定してデータを読み出
す、又は書き込む。
【0003】ただし、同一ワード線上(同一ロウ・アド
レス)のデータを続けて読み出す場合は、既にセンス・
アンプに目的のデータが読み出されているので、ワード
線上のデータを新たにセンス・アンプ74に読み出す必
要はない。そのため、データの読み出しタイミングの概
略は、ほぼ図4(b)のように表すことができる。この
ように同一ワード線上のデータを連続して読み出す場合
は、カラム・アドレスを指定するだけでよいので、図4
(a)よりも高速にデータを出力することができる。
レス)のデータを続けて読み出す場合は、既にセンス・
アンプに目的のデータが読み出されているので、ワード
線上のデータを新たにセンス・アンプ74に読み出す必
要はない。そのため、データの読み出しタイミングの概
略は、ほぼ図4(b)のように表すことができる。この
ように同一ワード線上のデータを連続して読み出す場合
は、カラム・アドレスを指定するだけでよいので、図4
(a)よりも高速にデータを出力することができる。
【0004】さらに、シンクロナスDRAM(SDRA
M)では、図4(b)のようなカラム・アドレスの指定
は行わずに、アドレスを内部で自動生成して、クロック
に同期してデータを出力する。データの読み出しタイミ
ングの概略は、ほぼ図5のように表すことができる。こ
の場合は、読み出し開始アドレス(ロウ・アドレス,カ
ラム・アドレス)及びバンクを指定すると、後はクロッ
クに同期して所定のバースト長のデータが連続して出力
される。このように、SDRAMは1クロック毎にデー
タを出力するため、図4(b)のページ・モードよりも
更に高速にデータを出力することができる。
M)では、図4(b)のようなカラム・アドレスの指定
は行わずに、アドレスを内部で自動生成して、クロック
に同期してデータを出力する。データの読み出しタイミ
ングの概略は、ほぼ図5のように表すことができる。こ
の場合は、読み出し開始アドレス(ロウ・アドレス,カ
ラム・アドレス)及びバンクを指定すると、後はクロッ
クに同期して所定のバースト長のデータが連続して出力
される。このように、SDRAMは1クロック毎にデー
タを出力するため、図4(b)のページ・モードよりも
更に高速にデータを出力することができる。
【0005】近年では、MPUの動作速度の向上に対す
るDRAMの動作速度の向上は大幅に遅れており、DR
AMの動作速度の向上が重要な課題となっている。その
ため、バンド巾の大きなSDRAMがメモリの主流にな
ってきている。SDRAMは、同一ワード線上(同一ロ
ウ・アドレス)のデータがラッチされたセンス・アンプ
から、バースト長が2,4又は8ビット等の連続したア
ドレスのデータを高速クロックに同期して読み書きする
バースト・モードを用いてバンド巾を向上させている。
しかし、ここで新たな部分はデータをクロックに同期し
て連続出力している方式だけであり、メモリとしての基
本的構成は通常のDRAMとほとんど変わらない。つま
り、センス・アンプに読み出されたデータの扱いについ
ては、図4(b)に示したぺージ・モードの場合とほと
んど同じ方法を用いており、それをパイプ・ライン等の
新しい方法で連続的にアクセスできるようにしているだ
けである。
るDRAMの動作速度の向上は大幅に遅れており、DR
AMの動作速度の向上が重要な課題となっている。その
ため、バンド巾の大きなSDRAMがメモリの主流にな
ってきている。SDRAMは、同一ワード線上(同一ロ
ウ・アドレス)のデータがラッチされたセンス・アンプ
から、バースト長が2,4又は8ビット等の連続したア
ドレスのデータを高速クロックに同期して読み書きする
バースト・モードを用いてバンド巾を向上させている。
しかし、ここで新たな部分はデータをクロックに同期し
て連続出力している方式だけであり、メモリとしての基
本的構成は通常のDRAMとほとんど変わらない。つま
り、センス・アンプに読み出されたデータの扱いについ
ては、図4(b)に示したぺージ・モードの場合とほと
んど同じ方法を用いており、それをパイプ・ライン等の
新しい方法で連続的にアクセスできるようにしているだ
けである。
【0006】したがって、クロックに同期して連続でデ
ータを扱う以外の通常のDRAMの問題点は、全て欠点
として残している。例えば、ロウ・アドレスを指定して
からのアクセス・タイムやカラム・アドレスを指定して
からのアクセス・タイムは、通常のDRAMとほとんど
同じである。また、サイクル・タイムもなんら速くでき
る要素はない。さらに、最初のアクセス・タイムが遅い
ことやサイクル・タイムが長いと言うことは、単にそれ
らのレイテンシ(Latency)が長いことはもちろ
んだが、異なったロウ・アドレスに連続してアクセスし
た場合は、データをバースト・モードで処理している区
間と区間の間に長い空き時間が生じてしまい、実質的な
データ転送レートが上がらないという大きな問題が生じ
る。
ータを扱う以外の通常のDRAMの問題点は、全て欠点
として残している。例えば、ロウ・アドレスを指定して
からのアクセス・タイムやカラム・アドレスを指定して
からのアクセス・タイムは、通常のDRAMとほとんど
同じである。また、サイクル・タイムもなんら速くでき
る要素はない。さらに、最初のアクセス・タイムが遅い
ことやサイクル・タイムが長いと言うことは、単にそれ
らのレイテンシ(Latency)が長いことはもちろ
んだが、異なったロウ・アドレスに連続してアクセスし
た場合は、データをバースト・モードで処理している区
間と区間の間に長い空き時間が生じてしまい、実質的な
データ転送レートが上がらないという大きな問題が生じ
る。
【0007】また、これらDRAMおよびSDRAMで
は、センス・アンプにラッチされたデータに対してカラ
ム・アドレスのみを指定することにより、高速なアクセ
スを実現している。そのため、活性化されたワード線上
のデータをできるだけ有効に利用するために、非常に大
きなぺージ長が通常用いられている。例えば、64Mビ
ットDRAMでのぺージ長は、512ビットから102
4ビットあり、チップ全体では8k個から16k個(1
k=1024)ものセンス・アンプが同時に活性化され
る。しかし,SDRAMでは、バースト・モードを繰り
返した場合でも、使用されているのはせいぜい256ビ
ットであり、DRAMでは更にこれより少なくなる。こ
れは必要のない多数のセンス・アンプを活性化させてお
り、非常に利用効率の悪い使い方である。
は、センス・アンプにラッチされたデータに対してカラ
ム・アドレスのみを指定することにより、高速なアクセ
スを実現している。そのため、活性化されたワード線上
のデータをできるだけ有効に利用するために、非常に大
きなぺージ長が通常用いられている。例えば、64Mビ
ットDRAMでのぺージ長は、512ビットから102
4ビットあり、チップ全体では8k個から16k個(1
k=1024)ものセンス・アンプが同時に活性化され
る。しかし,SDRAMでは、バースト・モードを繰り
返した場合でも、使用されているのはせいぜい256ビ
ットであり、DRAMでは更にこれより少なくなる。こ
れは必要のない多数のセンス・アンプを活性化させてお
り、非常に利用効率の悪い使い方である。
【0008】この同時に活性化するセンス・アンプの数
は、DRAMの世代が進歩していくと増える傾向にあ
る。このような大量の数のセンスアンプの活性化は、リ
ストアやプリチャージの時間があまり短くならず、アク
セス・タイムとサイクル・タイムが向上しない原因の一
つになっている。このことはSDRAMやRAMBUS
でも同じで、50〜60nsのRAS(Row address str
obe)アクセス・タイム(RAS Latency),2
5〜30nsのアドレス・アクセス・タイム(CAS(C
olumn address strobe) Latency),80〜9
0nsのサイクル・タイムが64Mビット・クラスの現
状である。これらの時間が長いと、異なったロウ・アド
レス間に連続でアクセスする場合に、バーストとバース
トとの間に長い空き時間が生じてしまい、実質的なデー
タ転送レートを上げることが困難になる。このことは、
これから益々多くなるマルチ・タスク環境では、ランダ
ムにロウ・アドレスが変化するメモリの使い方が主にな
ることから、大きな問題となる。
は、DRAMの世代が進歩していくと増える傾向にあ
る。このような大量の数のセンスアンプの活性化は、リ
ストアやプリチャージの時間があまり短くならず、アク
セス・タイムとサイクル・タイムが向上しない原因の一
つになっている。このことはSDRAMやRAMBUS
でも同じで、50〜60nsのRAS(Row address str
obe)アクセス・タイム(RAS Latency),2
5〜30nsのアドレス・アクセス・タイム(CAS(C
olumn address strobe) Latency),80〜9
0nsのサイクル・タイムが64Mビット・クラスの現
状である。これらの時間が長いと、異なったロウ・アド
レス間に連続でアクセスする場合に、バーストとバース
トとの間に長い空き時間が生じてしまい、実質的なデー
タ転送レートを上げることが困難になる。このことは、
これから益々多くなるマルチ・タスク環境では、ランダ
ムにロウ・アドレスが変化するメモリの使い方が主にな
ることから、大きな問題となる。
【0009】
【発明が解決しようとする課題】本発明の目的は、DR
AMのロウ・アドレスが毎回変わる連続したランダム・
ロウ・アクセスの場合でも、バースト間の空き時間を最
小化又は全く無くし、実質的なデータ転送レートをクロ
ック周波数で与えられる最大値に近づける又はそれと同
一にすることである。
AMのロウ・アドレスが毎回変わる連続したランダム・
ロウ・アクセスの場合でも、バースト間の空き時間を最
小化又は全く無くし、実質的なデータ転送レートをクロ
ック周波数で与えられる最大値に近づける又はそれと同
一にすることである。
【0010】
【課題を解決するための手段】本発明のDRAMの要旨
とするところは、複数のDRAMセルと、該複数のDR
AMセルの各々に対応付けられたセンス・アンプと、前
記複数のDRAMセルのうちでアクセスするセルに対応
するセンス・アンプのみを活性化する手段とを含むこと
にある。
とするところは、複数のDRAMセルと、該複数のDR
AMセルの各々に対応付けられたセンス・アンプと、前
記複数のDRAMセルのうちでアクセスするセルに対応
するセンス・アンプのみを活性化する手段とを含むこと
にある。
【0011】本発明のDRAMのデータ・アクセス(読
み出し/書き込み)方法の要旨とするところは、複数の
DRAMセルの中からアクセスするセルを選択するステ
ップと、前記選択されたセルに対応するセンス・アンプ
のみを活性化するステップとを含むことにある。
み出し/書き込み)方法の要旨とするところは、複数の
DRAMセルの中からアクセスするセルを選択するステ
ップと、前記選択されたセルに対応するセンス・アンプ
のみを活性化するステップとを含むことにある。
【0012】
【発明の実施の形態】次に、本発明に係るDRAM及び
DRAMのデータ処理方法の実施の形態について、図面
に基づいて詳しく説明する。図1は本発明に係るDRA
Mチップの1/8を示したものである。このDRAMは
32個の入出力(I/O)を備えており、図1のDRA
M10には全体の1/8、すなわち4個のI/Oが含ま
れる。ワード線22には1k(1024)個のメモリ・
セルが含まれる。また、この全体の1/8のDRAM1
0は、4つのI/Oの各々に8ビットのバースト転送を
行う。そのため、同時に活性化するセンス・アンプの数
は、一回のバースト長8の4I/O分、すなわち32個
に限定する。
DRAMのデータ処理方法の実施の形態について、図面
に基づいて詳しく説明する。図1は本発明に係るDRA
Mチップの1/8を示したものである。このDRAMは
32個の入出力(I/O)を備えており、図1のDRA
M10には全体の1/8、すなわち4個のI/Oが含ま
れる。ワード線22には1k(1024)個のメモリ・
セルが含まれる。また、この全体の1/8のDRAM1
0は、4つのI/Oの各々に8ビットのバースト転送を
行う。そのため、同時に活性化するセンス・アンプの数
は、一回のバースト長8の4I/O分、すなわち32個
に限定する。
【0013】本実施例では、1k個のメモリ・セルに渡
るワード線22に対して、セグメント・ワード・ライン
等の手法により32個のメモリ・セル20のみを指定
し、センス・アンプ部26内のメモリ・セル20に対応
するセンス・アンプのみを活性化させる。図2は図1の
DRAM10の要部拡大図であり、セグメント・ワード
・ラインの一例を示している。図2では、全カラムにわ
たるワード線22に対して、例えば4本の短いセグメン
ト・ワード線(301,302,・・・,332)が設
けられている。各セグメント・ワード線(301,30
2,・・・,332)には、32個のメモリ・セルが含
まれる。また、同一カラムにわたるセグメント・ワード
線(301,302,・・・,332)ごとに、アクセ
スするセグメント・ワード線を指定するSD(セグメン
ト・デコーダ)ドライバ(401,402,・・・,4
32)が設けられている。
るワード線22に対して、セグメント・ワード・ライン
等の手法により32個のメモリ・セル20のみを指定
し、センス・アンプ部26内のメモリ・セル20に対応
するセンス・アンプのみを活性化させる。図2は図1の
DRAM10の要部拡大図であり、セグメント・ワード
・ラインの一例を示している。図2では、全カラムにわ
たるワード線22に対して、例えば4本の短いセグメン
ト・ワード線(301,302,・・・,332)が設
けられている。各セグメント・ワード線(301,30
2,・・・,332)には、32個のメモリ・セルが含
まれる。また、同一カラムにわたるセグメント・ワード
線(301,302,・・・,332)ごとに、アクセ
スするセグメント・ワード線を指定するSD(セグメン
ト・デコーダ)ドライバ(401,402,・・・,4
32)が設けられている。
【0014】また、各セグメント・ワード線(301,
302,・・・,332)に対応するセンス・アンプ群
(101,102,・・・,132)が設けられてい
る。各センス・アンプ群(101,102,・・・,1
32)は、32個のセンス・アンプを含む。また、各セ
ンス・アンプ群(101,102,・・・,132)ご
とに、各群の32個のセンス・アンプを活性化させるD
SN(distributed set‐node d
river)ドライバ(201,202,・・・,23
2)が設けられている。
302,・・・,332)に対応するセンス・アンプ群
(101,102,・・・,132)が設けられてい
る。各センス・アンプ群(101,102,・・・,1
32)は、32個のセンス・アンプを含む。また、各セ
ンス・アンプ群(101,102,・・・,132)ご
とに、各群の32個のセンス・アンプを活性化させるD
SN(distributed set‐node d
river)ドライバ(201,202,・・・,23
2)が設けられている。
【0015】そのため、例えば、SDドライバ401で
セグメント・ワード線301のいずれか1つを指定し、
この指定されたワード線に対応するセンス・アンプ群1
01のセンス・アンプを、DSNドライバ201で活性
化することができる。また、DRAM10は、DSNド
ライバで活性化されたセンス・アンプのデータ出力信号
を受け取るプリフェッチ・ラッチ回路14と、プリフェ
ッチ・ラッチ回路14に接続された出力バッファ18
と、センス・アンプ部26に接続されたプリロード・ラ
ッチ回路16とを含む。
セグメント・ワード線301のいずれか1つを指定し、
この指定されたワード線に対応するセンス・アンプ群1
01のセンス・アンプを、DSNドライバ201で活性
化することができる。また、DRAM10は、DSNド
ライバで活性化されたセンス・アンプのデータ出力信号
を受け取るプリフェッチ・ラッチ回路14と、プリフェ
ッチ・ラッチ回路14に接続された出力バッファ18
と、センス・アンプ部26に接続されたプリロード・ラ
ッチ回路16とを含む。
【0016】従って、SDドライバ(401,402,
・・・,432)及びDSNドライバ(201,20
2,・・・,232)を用いて、32個だけのセンス・
アンプを駆動し、ワード線22上の32個のメモリ・セ
ル20のデータをプリフェッチ・ラッチ回路14に収
め、出力バッファ18から4つの各出力に8ビット・バ
ーストでデータを読み出す。また、プリフェッチ・ラッ
チ回路14にデータをプリフェッチしたすぐ後に、自動
的にプリチャージを行う。
・・・,432)及びDSNドライバ(201,20
2,・・・,232)を用いて、32個だけのセンス・
アンプを駆動し、ワード線22上の32個のメモリ・セ
ル20のデータをプリフェッチ・ラッチ回路14に収
め、出力バッファ18から4つの各出力に8ビット・バ
ーストでデータを読み出す。また、プリフェッチ・ラッ
チ回路14にデータをプリフェッチしたすぐ後に、自動
的にプリチャージを行う。
【0017】一方、書き込み時は、4つの各入力に8ビ
ット・バーストで入力されたデータは、プリロード・ラ
ッチ回路16に一旦収納され、32データが全て入力さ
れた時点で32個のメモリ・セル20に同時に書き込ま
れる。また、データがプリロード・ラッチ回路16にプ
リロードされ、一括でライト・バックされた後に、自動
的にプリチャージが行われる。
ット・バーストで入力されたデータは、プリロード・ラ
ッチ回路16に一旦収納され、32データが全て入力さ
れた時点で32個のメモリ・セル20に同時に書き込ま
れる。また、データがプリロード・ラッチ回路16にプ
リロードされ、一括でライト・バックされた後に、自動
的にプリチャージが行われる。
【0018】このように、データのプリフェッチ後ある
いはライト・バック後には、自動的にプリチャージが行
われる。図1に示したDRAM10は全体の8分の1で
あるので、チップ全体では32×8=256個のセンス
・アンプが活性化される。なお、リフレッシュ時には、
コマンドで1kのワード線に含まれる全てのセグメント
・ワード・ラインとセンス・アンプのセット・ノード・
ドライバを駆動して、1k(チップ全体では8k)個の
センス・アンプを活性化する従来と同じ方法をとること
もできる。
いはライト・バック後には、自動的にプリチャージが行
われる。図1に示したDRAM10は全体の8分の1で
あるので、チップ全体では32×8=256個のセンス
・アンプが活性化される。なお、リフレッシュ時には、
コマンドで1kのワード線に含まれる全てのセグメント
・ワード・ラインとセンス・アンプのセット・ノード・
ドライバを駆動して、1k(チップ全体では8k)個の
センス・アンプを活性化する従来と同じ方法をとること
もできる。
【0019】本実施例では全体で32の入出力構成をし
ており、最大で8ビットのバースト長であれば、チップ
全体で256個だけのセンス・アンプしか同時に活性化
しない。チップ全体でわずか256個のセンス・アンプ
しか活性化しないので、ワード線の負荷容量およびセン
ス・アンプのセット・ノードの負荷容量を大幅に低減す
ることができる。これにより、アクセス・タイムおよび
リストア・タイムが短くなり、プリチャージ時間を大幅
に短縮することができる。
ており、最大で8ビットのバースト長であれば、チップ
全体で256個だけのセンス・アンプしか同時に活性化
しない。チップ全体でわずか256個のセンス・アンプ
しか活性化しないので、ワード線の負荷容量およびセン
ス・アンプのセット・ノードの負荷容量を大幅に低減す
ることができる。これにより、アクセス・タイムおよび
リストア・タイムが短くなり、プリチャージ時間を大幅
に短縮することができる。
【0020】また、プリフェッチおよびプリロードと自
動プリチャージの組み合わせにより、プリチャージやロ
ウ・アドレスの活性化はデータのバースト転送中に行わ
れる。メモリ・セル・アレイの理論的な最小サイクル・
タイムは、ワード線の立ち上がりからビット線のイコラ
イズまでの時間になるが、これらは前述のように少ない
センス・アンプの同時活性化で更に短くなる。そのた
め、従来では80ns位のサイクル・タイムが、本発明
のDRAMでは30ns以下になる。これは、30ns
以下の時間で次々に異なるロウ・アドレスにアクセスで
きることを示しており、バースト長が短くても、バース
トとバーストの間に空き時間が全くない完全なシームレ
スのアクセスを実現できる。すなわち、従来のぺージ・
モードを全く排してそれより高速の実質的なデータ転送
レートをロウ−ロウ間で得ることができる。
動プリチャージの組み合わせにより、プリチャージやロ
ウ・アドレスの活性化はデータのバースト転送中に行わ
れる。メモリ・セル・アレイの理論的な最小サイクル・
タイムは、ワード線の立ち上がりからビット線のイコラ
イズまでの時間になるが、これらは前述のように少ない
センス・アンプの同時活性化で更に短くなる。そのた
め、従来では80ns位のサイクル・タイムが、本発明
のDRAMでは30ns以下になる。これは、30ns
以下の時間で次々に異なるロウ・アドレスにアクセスで
きることを示しており、バースト長が短くても、バース
トとバーストの間に空き時間が全くない完全なシームレ
スのアクセスを実現できる。すなわち、従来のぺージ・
モードを全く排してそれより高速の実質的なデータ転送
レートをロウ−ロウ間で得ることができる。
【0021】また、従来からロウ・アクセス・タイムt
RACとページ・モードでのアドレス・アクセス・タイ
ムtAA(SDRAMではRAC LatencyとC
ASLatency)との関係は、ほとんど全てtRA
CがtAAの2倍になっている。そして、DRAMが進
歩することによって、この差は大幅ではないが縮まって
きている。本発明は、DRAM,SDRAM,RAMB
US等全ての既存の方式に共通なページ・モードを用い
ていない。そのため、従来のように8k個〜16k個に
もなる同時に活性化するセンス・アンプの数を大幅に減
らすことができ、アクセス・タイムやサイクル・タイム
を短くすることができる。よって、本発明のDRAMで
は、tRAC(RAS Latency)をtAA(C
ASLatency)にさらに近づけることができる。
そのため、大量のセンス・アンプにラッチしたデータに
頼らずに、どのロウ・アドレスにアクセスする場合でも
短いレイテンシでデータを処理出来ることになり、実質
的なデータ転送レートを常に高く保つことができる。
RACとページ・モードでのアドレス・アクセス・タイ
ムtAA(SDRAMではRAC LatencyとC
ASLatency)との関係は、ほとんど全てtRA
CがtAAの2倍になっている。そして、DRAMが進
歩することによって、この差は大幅ではないが縮まって
きている。本発明は、DRAM,SDRAM,RAMB
US等全ての既存の方式に共通なページ・モードを用い
ていない。そのため、従来のように8k個〜16k個に
もなる同時に活性化するセンス・アンプの数を大幅に減
らすことができ、アクセス・タイムやサイクル・タイム
を短くすることができる。よって、本発明のDRAMで
は、tRAC(RAS Latency)をtAA(C
ASLatency)にさらに近づけることができる。
そのため、大量のセンス・アンプにラッチしたデータに
頼らずに、どのロウ・アドレスにアクセスする場合でも
短いレイテンシでデータを処理出来ることになり、実質
的なデータ転送レートを常に高く保つことができる。
【0022】また、本発明では活性化するセンス・アン
プが限定されているので、動作電流を低減させることが
できる。従来の8k個〜16k個のセンス・アンプと比
較して、本発明では256個のセンス・アンプしか活性
化しないので、ビット・ラインの充放電電流が1/64
〜1/32になる。そのため、80nsで8k個〜16
k個のセンス・アンプを活性化させる場合に比べて、3
0nsの様な高速のサイクル・タイムで動作させても、
本発明のDRAMは動作電流をはるかに低く抑えること
ができる。
プが限定されているので、動作電流を低減させることが
できる。従来の8k個〜16k個のセンス・アンプと比
較して、本発明では256個のセンス・アンプしか活性
化しないので、ビット・ラインの充放電電流が1/64
〜1/32になる。そのため、80nsで8k個〜16
k個のセンス・アンプを活性化させる場合に比べて、3
0nsの様な高速のサイクル・タイムで動作させても、
本発明のDRAMは動作電流をはるかに低く抑えること
ができる。
【0023】以上、本発明に係るDRAM及びDRAM
のデータ読み出し/書き込み方法の実施例について、図
面に基づいて種々説明したが、本発明は図示したDRA
M及びDRAMのデータ読み出し/書き込み方法に限定
されるものではない。例えば、限定して活性化するセン
ス・アンプは特に限定はされず、バースト長や入出力数
等に合わせて任意数のセンス・アンプを活性化すること
ができる。その他、本発明はその趣旨を逸脱しない範囲
で当業者の知識に基づき種々なる改良,修正,変形を加
えた態様で実施できるものである。
のデータ読み出し/書き込み方法の実施例について、図
面に基づいて種々説明したが、本発明は図示したDRA
M及びDRAMのデータ読み出し/書き込み方法に限定
されるものではない。例えば、限定して活性化するセン
ス・アンプは特に限定はされず、バースト長や入出力数
等に合わせて任意数のセンス・アンプを活性化すること
ができる。その他、本発明はその趣旨を逸脱しない範囲
で当業者の知識に基づき種々なる改良,修正,変形を加
えた態様で実施できるものである。
【0024】
【発明の効果】本発明のDRAM及びDRAMのデータ
・アクセス(読み出し/書き込み)方法によれば、同時
に活性化するセンス・アンプ数をバースト長分に限定し
ている。同時に活性化するセンス・アンプ数を限定する
ことにより、プリチャージ時間等が短縮され、サイクル
・タイムを短くすることができる。その結果、異なるロ
ウ・アドレス間のアクセスも高速に行うことができる。
・アクセス(読み出し/書き込み)方法によれば、同時
に活性化するセンス・アンプ数をバースト長分に限定し
ている。同時に活性化するセンス・アンプ数を限定する
ことにより、プリチャージ時間等が短縮され、サイクル
・タイムを短くすることができる。その結果、異なるロ
ウ・アドレス間のアクセスも高速に行うことができる。
【図1】本発明のDRAMの一実施例を示す要部拡大構
成図である。
成図である。
【図2】図1に示すDRAMの要部拡大構成図である。
【図3】従来のDRAMの一例を示す要部拡大構成図で
ある。
ある。
【図4】DRAMのデータ読み出しの概要を示すタイミ
ング図である。
ング図である。
【図5】SDRAMのデータ読み出しの概要を示すタイ
ミング図である。
ミング図である。
10:DRAM 14:プリフェッチ・ラッチ回路 16:プリロード・ラッチ回路 18:出力バッファ 20:ワード線(32個のメモリ・セル部分) 22,82:ワード線 24,72:ロウ・デコーダ 26:センス・アンプ部 28,76:カラム・デコーダ 70:DRAM(従来) 74:センス・アンプ 80:ワード線 84:ビット線 101,102,132:センス・アンプ群 201,202,231,232:DSNドライバ 301,302,332:セグメント・ワード線 401,402,431,432:セグメント・デコー
ダ・ドライバ(SDドライバ)
ダ・ドライバ(SDドライバ)
フロントページの続き (72)発明者 砂永 登志男 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 渡辺 晋平 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Fターム(参考) 5B024 AA15 BA09 CA16
Claims (6)
- 【請求項1】 複数のDRAMセルと、 該複数のDRAMセルの各々に対応付けられたセンス・
アンプと、 前記複数のDRAMセルのうちでアクセスするセルに対
応するセンス・アンプのみを活性化する手段とを含むD
RAM。 - 【請求項2】 活性化する手段は、所定のバースト長に
対応するセンス・アンプのみを活性化するドライバ回路
を含むことを特徴とする請求項1記載のDRAM。 - 【請求項3】 さらに、ドライバ回路により活性化され
たセンス・アンプのデータ出力信号を受け取るプリフェ
ッチ回路と、該プリフェッチ回路に接続された出力バッ
ファ回路を含むことを特徴とする請求項2記載のDRA
M。 - 【請求項4】 さらに、センス・アンプに接続されたプ
リロード回路を含むことを特徴とする請求項3記載のD
RAM。 - 【請求項5】 複数のDRAMセルと、該複数のDRA
Mセルの各々に対応付けられたセンス・アンプとを有す
るDRAMセルのアクセス方法であって、 前記複数のDRAMセルの中からアクセスするセルを選
択するステップと、 前記選択されたセルに対応するセンス・アンプのみを活
性化するステップと、を含むことを特徴とするDRAM
のデータ・アクセス方法。 - 【請求項6】 前記活性化するステップは、所定のバー
スト長に対応するセンス・アンプのみを活性化すること
を特徴とする請求項5記載のDRAMのデータ・アクセ
ス方法。
Priority Applications (4)
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---|---|---|---|
JP37035898A JP3362775B2 (ja) | 1998-12-25 | 1998-12-25 | Dram及びdramのデータ・アクセス方法 |
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---|---|---|---|
JP37035898A JP3362775B2 (ja) | 1998-12-25 | 1998-12-25 | Dram及びdramのデータ・アクセス方法 |
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---|---|
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JP3362775B2 JP3362775B2 (ja) | 2003-01-07 |
Family
ID=18496709
Family Applications (1)
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---|---|---|---|
JP37035898A Expired - Fee Related JP3362775B2 (ja) | 1998-12-25 | 1998-12-25 | Dram及びdramのデータ・アクセス方法 |
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TW (1) | TW437071B (ja) |
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WO2005045846A1 (ja) * | 2003-11-06 | 2005-05-19 | International Business Machines Corporation | 半導体記憶装置及びそのバースト動作方法 |
JP2008541334A (ja) * | 2005-05-31 | 2008-11-20 | インテル コーポレイション | メモリ技術用の部分ページスキーム |
JP2012503839A (ja) * | 2008-09-30 | 2012-02-09 | インテル コーポレイション | デバイス幅を可変とし、プリフェッチ及びページサイズをスケーラブルとする共通メモリデバイス |
JP2015521337A (ja) * | 2012-06-28 | 2015-07-27 | インテル・コーポレーション | Dramにおける電力低減のための構成 |
US10447476B2 (en) | 2008-09-04 | 2019-10-15 | Intel Corporation | Multi-key graphic cryptography for encrypting file system acceleration |
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TWI410970B (zh) | 2005-07-29 | 2013-10-01 | Ibm | 控制記憶體的方法及記憶體系統 |
JP4234126B2 (ja) * | 2005-09-28 | 2009-03-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | メモリ、メモリ・アクセス制御方法 |
JP5072274B2 (ja) * | 2005-09-29 | 2012-11-14 | エスケーハイニックス株式会社 | メモリ装置の書き込み回路 |
JP4769548B2 (ja) | 2005-11-04 | 2011-09-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
JP5343734B2 (ja) * | 2009-06-26 | 2013-11-13 | 富士通株式会社 | 半導体記憶装置 |
US20140219007A1 (en) | 2013-02-07 | 2014-08-07 | Nvidia Corporation | Dram with segmented page configuration |
US8988946B1 (en) * | 2014-07-07 | 2015-03-24 | Sandisk Technologies Inc. | Selective sense amplifier enablement |
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JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
US5600605A (en) * | 1995-06-07 | 1997-02-04 | Micron Technology, Inc. | Auto-activate on synchronous dynamic random access memory |
JP2904076B2 (ja) * | 1995-11-10 | 1999-06-14 | 日本電気株式会社 | 半導体記憶装置 |
KR100253564B1 (ko) * | 1997-04-25 | 2000-05-01 | 김영환 | 고속 동작용 싱크로노스 디램 |
TW378330B (en) * | 1997-06-03 | 2000-01-01 | Fujitsu Ltd | Semiconductor memory device |
JPH11162174A (ja) * | 1997-11-25 | 1999-06-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
1998
- 1998-12-25 JP JP37035898A patent/JP3362775B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-05 TW TW088117187A patent/TW437071B/zh not_active IP Right Cessation
- 1999-11-15 KR KR1019990050507A patent/KR100323966B1/ko not_active IP Right Cessation
- 1999-12-16 US US09/464,912 patent/US6252794B1/en not_active Expired - Lifetime
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US9361970B2 (en) | 2012-06-28 | 2016-06-07 | Intel Corporation | Configuration for power reduction in DRAM |
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Publication number | Publication date |
---|---|
US6252794B1 (en) | 2001-06-26 |
KR20000047637A (ko) | 2000-07-25 |
KR100323966B1 (ko) | 2002-02-16 |
TW437071B (en) | 2001-05-28 |
JP3362775B2 (ja) | 2003-01-07 |
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