JP2004288225A - Ｄｒａｍ及びアクセス方法 - Google Patents
Ｄｒａｍ及びアクセス方法 Download PDFInfo
- Publication number
- JP2004288225A JP2004288225A JP2001095368A JP2001095368A JP2004288225A JP 2004288225 A JP2004288225 A JP 2004288225A JP 2001095368 A JP2001095368 A JP 2001095368A JP 2001095368 A JP2001095368 A JP 2001095368A JP 2004288225 A JP2004288225 A JP 2004288225A
- Authority
- JP
- Japan
- Prior art keywords
- line
- sub
- signal
- block
- dram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
【課題】本発明は、Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓにおいて、高いデータレートを得ることができるＤＲＡＭ及びＤＲＡＭへのアクセス方法を提供することにある。
【解決手段】本発明は、複数本のメインワード線１４から１本を選択することによって、５１２本の副ワード線１６から８本の副ワード線１６が選択され、副ワード線１６を選択する信号及びＥｎａｂｌｅシグナルによって１本の副ワード線１６が選択されるように構成した。
【選択図】 図２
【解決手段】本発明は、複数本のメインワード線１４から１本を選択することによって、５１２本の副ワード線１６から８本の副ワード線１６が選択され、副ワード線１６を選択する信号及びＥｎａｂｌｅシグナルによって１本の副ワード線１６が選択されるように構成した。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において、アクセスを複数に分割したブロックに限定して行い、そのＲｏｗ Ａｄｄｒｅｓｓのラッチ、センスアンプの活性化、さらにＷｒｉｔｅ−ｂａｃｋ後のＰｒｅｃｈａｒｇｅ（プリチャージ）までを、全てこのブロック内の回路による信号でコントロールする事により、あたかも非常に多数のバンクがある様なアクセスを可能にする方法に関し、Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓでの高いデータレートを得るＤＲＡＭ及びアクセス方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭの速度はＭＰＵなどに比べて遅く、コンピュータの性能向上の大きな障害になっている。特にＲｏｗ Ａｄｄｒｅｓｓが連続して変わる動作（Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓ）ではアクセス時間が長い事に加えて、前のアクセスのＰｒｅｃｈａｒｇｅにも時間がかかり、ＤＲＡＭの動作は大変に遅くなる。Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓになるのをできるだけ防ぐ為に、最近の高性能ＤＲＡＭであるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ），ＳＤＲＡＭ ＤＤＲ（ＳＤＲＡＭ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ），Ｒａｍｂｕｓなど全てがバンクを設けている。ＤＲＡＭの高速化の為に、同じページ内のカラムアドレスにアクセスされる様、プログラムやメモリへのマッピングに工夫が成されている。
【０００３】
しかし、個々のプログラム間ではその様な事が出来ず、必ず別のＲｏｗ Ａｄｄｒｅｓｓへのアクセスとなる。バンクを設ける事により、次のＲｏｗ Ａｄｄｒｅｓｓが今アクセス中のＲｏｗと別のバンクであれば、この現在アクセス中のＲｏｗをＰｒｅｃｈａｒｇｅせずに、次のＲｏｗ Ａｄｄｒｅｓｓへのアクセスを開始出来る。従って、前回のバーストが終了すると同時に次回のバーストが始まり、データバスは時間的空間のない高速処理が可能となる。
【０００４】
この様に次から次へとＢａｎｋ Ｃｏｎｆｌｉｃｔ無しに別のバンクに移るには、かなりバンクの数を増やさなければ効果が無い。バンクごとにＡｃｔｉｖｅ， Ｐｒｅｃｈａｒｇｅ， Ｒｅａｄ， Ｗｒｉｔｅの信号とこの信号のコントロールが必要である。多数バンクを設けることはチップサイズの増大をもたらすので、ＳＤＲＡＭでは４バンクしか設けられない。
【０００５】
Ｒａｍｂｕｓはチップサイズ増大によって、７２Ｍｂで１６バンク、１４４Ｍｂで３２バンクとしている。Ｒａｍｂｕｓの場合には、サイクルタイムが長い事と、Ｓｈａｒｅｄ Ｓｅｎｓｅ Ａｍｐをまたいでバンクを構成しているので、一回のＲｏｗ Ａｃｃｅｓｓで３バンクが実質的に占有されてしまう為、後述の様に多大なチップサイズの増大を行い、３２バンクに増加しても効果は少ない。従って、どの種類のＤＲＡＭもＲａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓに対しては高いデータレートを出す事は出来ないのが現状である。
【０００６】
上記の内容を、１２８Ｍｂ（８Ｍｂｘ１６）の同一ハードウエアーを例にとり詳細に説明する。図３に示すように従来のＳＤＲＡＭ４０の場合は４バンクであり、１バンク当り３２Ｍｂとなるが、これらは独立したブロックとなっている。１回のＲｏｗ Ａｃｃｅｓｓで８Ｋｂのセンスアンプが活性化される。１本のビット線には５１２本のワード線が直交して横切っている。従って、これは５１２ｘ８Ｋ＝４Ｍｂのセルアレーの入っているブロックを活性化している事になる。３２Ｍｂある１つのバンク内には、８個のブロックから成っている。同じバンク内の別のＲｏｗ Ａｄｄｒｅｓｓはアクセス出来ない仕組になっている。
【０００７】
しかし、現実には絶対にアクセス出来ないＲｏｗ Ａｄｄｒｅｓｓは同じ４Ｍｂのブロック内の他の５１１本のワード線のみである。センスアンプを共有していない他の７ブロックのワード線は同じバンクであっても、本当はアクセス可能である。にもかかわらずこのブロック単位をバンクとしないのは、バンクが多くなると、バンクのコントロールの複雑さ、シグナルラインの増加の為、チップサイズが大きくなるからである。１６あるデータＩ／Ｏパッドへは、各バンクから１６のデータラインがそれぞれ繋がっており、バンクが増えると、Ｉ／Ｏパッドへの結線が増大する。
【０００８】
一方、Ｒａｍｂｕｓ４２は、センスアンプを共有する５１２本のワード線で囲まれる４Ｍｂのブロック単位でバンクを構成し、ＳＤＲＡＭより多い全チップで３２バンクとしている。データラインの混雑を避ける為、図４の様な縦積み構造であるが、各バンクへのコントロールシグナルの多さから、チップサイズの増大は防げない。また、これ以上バンクを増やすと、ページ長が短くなり、ページミスの確率が増えるので、活性化させたバンクの数を増やしておかねばならない。
【０００９】
しかし、新たなＲｏｗ Ａｃｃｅｓｓに利用出来るバンクが少なくなり、Ｂａｎｋ Ｃｏｎｆｌｉｃｔの確率が増えて、肝心のバンクの数を増やす目的であるＢａｎｋ Ｃｏｎｆｌｉｃｔの削減が得られない。従って、バンクの数を増やして、多くのバンクを活性化しないでおけば、Ｂａｎｋ Ｃｏｎｆｌｉｃｔの確率は下げられるが、ページのヒット率は下がってしまう。この様に、ページモードで高いヒット率を期待する事と、バンク数の多さでＢａｎｋ Ｃｏｎｆｌｉｃｔを避けようという事は、互いに矛盾する特性で、バンク数を増やしても減らしても、どちらにしても結果的にあまり性能向上には繋がらない。ページミスとＢａｎｋ Ｃｏｎｆｌｉｃｔの二つの課題をバンク数で解決するのは本質的に無理である。
【００１０】
【発明が解決しようとする課題】
そこで本発明は、Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓにおいて、高いデータレートを得ることができるＤＲＡＭ及びＤＲＡＭへのアクセス方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明のＤＲＡＭの要旨とするところは、データを記憶する複数のセグメントで構成されたブロックと、複数の副ワード線の内、所定本数の副ワード線を選択するメインワード線と、前記複数のセグメントの内１個と所定本数の副ワード線の内１本とを選択するコーナー・ブロックと、を含むＤＲＡＭにおいて、前記コーナー・ブロックが、前記所定本数の副ワード線の内１本を選択する信号が送信される複数本のＧｌｏｂａｌ Ｚ−Ｌｉｎｅと、セグメントを選択する信号が送信されるセグメント選択線と、副ワード線とセグメント選択線が接続された複数のＮＡＮＤ回路と、該ＮＡＮＤ回路からの所定信号によって動作する複数のラッチ回路と、を含むことにある。
【００１２】
また、本発明のアクセス方法の要旨とするところは、１つのブロックがセグメント・デコーダーによって複数に分割されており、該ブロック内の複数の副ワード線から所望の副ワード線を選択するＤＲＡＭのアクセス方法であって、メインワード線をアクティブにすることによって、前記複数の副ワード線から所定本数の副ワード線を選択するステップと、コーナー・ブロックに含まれる複数本のＧｌｏｂａｌ Ｚ−Ｌｉｎｅの内、所望のＧｌｏｂａｌ Ｚ−Ｌｉｎｅとセグメント選択線とをアクティブにすることによって、該コーナー・ブロックに含まれる複数本のＬｏｃａｌ Ｚ−Ｌｉｎｅの内、該所望のＧｌｏｂａｌ Ｚ−Ｌｉｎｅに対応したＬｏｃａｌ Ｚ−Ｌｉｎｅをアクティブにするステップと、前記所定本数の副ワード線の中から、アクティブになった前記Ｌｏｃａｌ Ｚ−Ｌｉｎｅに対応した副ワード線を選択するステップと、を含むことにある。
【００１３】
【発明の実施の形態】
本発明のＤＲＡＭ及びアクセス方法について、実施の形態を図面を基に説明する。
【００１４】
図１に示す本発明のＤＲＡＭ１０は、Ｒａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリをベースにしており、ページモードを使用していないため、ページ長は必要ない。理想的にはバースト長に充分なセンスアンプ（ＳＡ）の数のみで良い。従って、極端に小さなブロック１２の活性化と非常に多くのブロック１２を持つ事が出来、ページヒット及びミスを考慮せずに、Ｂａｎｋ Ｃｏｎｆｌｉｃｔのみを少なくすることだけを目的とし、出来るだけブロック１２の数を増やす事で、Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓ性能の向上を達成できる。
【００１５】
データラインの混雑を防ぐ為、ＤＲＡＭ１０は、１６本のＩ／Ｏを４分割し３２Ｍｂに分割されたアレー１５から４Ｉ／Ｏを取出す構造である。ＤＲＡＭ１０のブロック１２は、５１２本のワード線と５１２本のビットラインペアがマトリックス状に配置されており、それぞれの格子にデータを記憶するセルを有する。ブロック１２は、５１２Ｘ５１２＝２５６Ｋｂのデータが記憶できる。アレー１５は３２Ｍｂであるため、１つのアレー１５におけるブロック１２の数は１２８個である。
【００１６】
１つが２５６ｋｂのブロック１２の構造を図２に示す。ブロック１２は、ロウ（Ｒｏｗ）のセグメント・デコーダー（Ｓｅｇｍｅｎｔ Ｒｏｗ Ｄｅｃｏｄｅｒ）２０で４個のセグメント２１に分割されている。ブロック１２内の５１２本あるビットラインペアー（Ｂｉｔ Ｌｉｎｅ Ｐａｉｒｓ）１８は、ロウのセグメント・デコーダー２０によって４分割されている。１０２４本のビットラインペアー１８に渡る１本のメインワード線（Ｍａｉｎ Ｗｏｒｄ Ｌｉｎｅｓ）１４から、８本のＰｏｌｙｃｉｄｅで構成された副ワード線１６が選択され、この８本のうち１本が選択されるように構成されている。１つのブロック１２にメインワード線１４は６４本である。Ｐｏｌｙｃｉｄｅの副ワード線１６はセグメント・デコーダー２０の左右両端に２５６本のビットラインペアー１８に渡って配置されている。１つのセグメント・デコーダー２０内では、４本の内１本の副ワード線１６が選択される。
【００１７】
図２の右端がセグメント・デコーダー２０及びコーナー・ブロック（ＣＢ）２４の回路構成である。コーナー・ブロック２４は４本の副ワード線１６の内、１本の副ワード線１６を選択する信号が送信されるＧｌｏｂａｌ Ｚ−Ｌｉｎｅ２６と、セグメント２１を選択する信号であるＥｎａｂｌｅシグナルが送信されるセグメント選択線２８と、４個のＮＡＮＤ回路３０と、ラッチ回路３２を含む。その他、Ｒｅｓｅｔ信号が入力されるＲｅｓｅｔ線３６を含む。
【００１８】
ロウのセグメント・デコーダー２０には、ラッチ回路３２に接続された４本のＬｏｃａｌ Ｚ−Ｌｉｎｅ３４が含まれる。４本のＬｏｃａｌ Ｚ−Ｌｉｎｅ３４の内、１本のＬｏｃａｌ Ｚ−Ｌｉｎｅ３４をアクティブにすることによって、Ｌｏｃａｌ Ｚ−Ｌｉｎｅ３４に接続された副ワード線１６が選択される。各セグメント２１には、センスアンプ（ＳＡ）２３が設けられている。
【００１９】
次に、副ワード線１６の選択の方法、即ち、本発明のＤＲＡＭ１０のアクセス方法について説明する。メインワード線１４を選択することにより、８本の副ワード線１６が選択される。メインワード線１４の選択方法は後述する。
【００２０】
３２Ｍｂに分割されたアレー１５の下から４本のＧｌｏｂａｌ Ｚ−Ｌｉｎｅ２６の内１本にロウのプレデコーダーの出力シグナルがデータ・ラインペア（Ｄａｔａ Ｌｉｎｅ Ｐａｉｒｓ）２２で上がってくる。即ち、４本のＧｌｏｂａｌ Ｚ−Ｌｉｎｅ２６の内１本に副ワード線１６を選択する信号が供給される。データ・ラインペア２２は、１つのブロック１２に１６本である。コーナー・ブロック２４のセグメント選択線２８にもＥｎａｂｌｅシグナルを送信する。Ｅｎａｂｌｅシグナルも上記の出力シグナルと同様に供給される。副ワード線１６を選択する信号及びＥｎａｂｌｅシグナルはハイ（Ｈｉｇｈ）のパルスであり、この信号によって、４個のＮＡＮＤ回路３０の出力の内、１個がロウ（Ｌｏｗ）になる。またこのパルスは一連のタイミングチェーンを開始するシグナルでもある。
【００２１】
コーナー・ブロック２４内で、ＮＡＮＤ回路３０からロウの信号を受け取ったラッチ回路３２が、そのラッチ回路３２に接続されたＬｏｃａｌ Ｚ−Ｌｉｎｅ３４をハイにラッチする。ラッチ後、Ｅｎａｂｌｅシグナルのパルスはロウ（Ｌｏｗ）になる。このようにラッチ回路３２はロウの信号で動作し、４本のＬｏｃａｌ Ｚ−Ｌｉｎｅ３４から１本が選択される。セグメント・デコーダー２０内でハイになったＬｏｃａｌ Ｚ−Ｌｉｎｅ３４に接続された副ワード線１６が活性化させられる。言い換えると、メインワード線１４で選択された８本の副ワード線１６の内、１本の副ワード線１６が選択されたことになる。
【００２２】
上記のことをまとめると、メインワード線１４によって５１２本の副ワード線１６から８本（所定本数）の副ワード線１６を選択し、副ワード線１６を選択する信号及びＥｎａｂｌｅシグナルによって１本の副ワード線１６が選択される。
【００２３】
また、メインワード線１４も図２に示すメイン・ロウ・デコーダ（Ｍａｉｎ Ｒｏｗ Ｄｅｃｏｄｅｒ）３８によって、同様の手法でラッチされる事により、２５６Ｋｂのブロック１２で、２５６本のビットラインペアー１８に渡る２本のＰｏｌｙｃｉｄｅの副ワード線１６が活性化される。即ち、２本の副ワード線１６によって５１２本のビットラインペアー１８が活性化される。
【００２４】
ＣＢ２４内にはセンスアンプのセットノードを駆動する回路も入っている。その回路の駆動シグナルを受けて、再書き込みが完了した事を知らせる信号であるＲｅｓｅｔ信号を発生する回路などもＣＤ２４内に含み、ＣＢ２４内でＲｅｓｅｔ信号を発生で発生させ、ラッチ回路３２に供給される。Ｒｅｓｅｔ信号はデータの再書き込みの終了を示す信号である。この信号をＬｏｃａｌ Ｚ−Ｌｉｎｅ３４のラッチの解除に使う事により、副ワード線１６のリストアーが出来る。Ｒｅｓｅｔ信号は更に任意の時間の遅延の後、センスアンプのセットノードのリストアーにも使用される。
【００２５】
この様に、読み出し時と書き込み時ともに、副ワード線１６の活性化からＰｒｅｃｈａｒｇｅに至るまでの一連の動作が、このＣＢ２４内の回路で発生する信号で、逐次処理される。この一連の動作が終了する前に、他の２５６Ｋｂのブロック１２に次のロウアクセスが来ても、最初にアクセスされたブロック１２はＧｌｏｂａｌ Ｚ−Ｌｉｎｅ２６の変化に影響されず、そのブロック１２の処理を続ける事が出来る。また同時に、次の２５６Ｋｂのブロック１２の処理も並行して進み、独自のシグナルでサイクルを完了する事が出来る。この様に、ブロック１２は特別なバンクとしてのＧｌｏｂａｌなシグナルがなくても、あたかもバンクと同一の動作が行えるので、Ｖｉｒｔｕａｌ Ｂａｎｋ（ＶＢ）と呼ぶ。このＶＢ構造は、バンクコントロールシグナル無しに、非常に多数のバンクを有するようなバンク化が行える。
【００２６】
Ｒａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリで用いたバースト長に渡るデータのＰｒｅｆｅｔｃｈ後、あるいは同じくバースト長に渡る書き込みデータのセルへの一括書き込み後に自動的にＰｒｅｃｈａｒｇｅを行う方式に、ロウアクセスをパイプライン式に短い周期アクセスさせるこの本発明のアクセス方法を適用する事で、バンクコントロール無しに実質的に多くのＶＢを設置出来、データレートの高速化が可能となる。
【００２７】
本発明では、ページモードを廃しており、ページヒット、ミスと言う概念が不要であり、Ｂａｎｋ Ｃｏｎｆｌｉｃｔが無ければ完全にＲｏｗ−ｔｏ−ＲｏｗのアクセスでもＳｅａｍｌｅｓｓ動作が出来、データレートはいつもピーク値である。従ってＢａｎｋ Ｃｏｎｆｌｉｃｔの確率と言う観点ら従来技術と本発明の性能比較を表１に行う。
【００２８】
【表１】
【００２９】
メモリシステムバスが６４ビット幅（但しＲａｍｂｕｓは１６ビット幅とする）、３２バイトのキャッシュラインを想定しての比較である。Ｂａｎｋ Ｃｏｎｆｌｉｃｔの観点で、もう一つ重要な項目は、サイクルタイムとバーストに必要な時間との比である。３２バイトのキャッシュラインを６４ビット幅で処理するには、４ビットバーストである。Ｒａｍｂｕｓの場合は１６ビット幅なので、１６ビットバーストである。Ｒａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓがＳｅａｍｌｅｓになる確率をこの表１では求めている。
【００３０】
先ず、サイクルタイムがバースト時間と等しいか、それより短いと、バンクは全く無くてもどのアドレスでもＲｏｗ−ｔｏ−ＲｏｗでＳｅａｍｌｅｓｓであるので、その確率は１００％となる。サイクルタイムがバーストタイムの２倍の時には、今アクセスされているバンクは次の次のＲｏｗ Ａｃｃｅｓｓ には使える様に成るので、次のサイクルで使えるのは２バンクであれば、その内の別の１個であるから、確率は５０％となる。このサイクルタイムとバーストタイムの比はＲａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリでは１か２であるので、いつも高い確率でＢａｎｋ Ｃｏｎｆｌｉｃｔ に成らずＳｅａｍｌｅｓｓ動作の成功率が高い。
【００３１】
これに比べ、従来のＳＤＲＡＭＤＤＲやＲａｍｂｕｓはサイクルタイムが長く、この比は４乃至５と非常に大きい。この場合，Ｓｅａｍｌｅｓｓが成功するには、この４乃至５サイクル続けてＢａｎｋ Ｃｏｎｆｌｉｃｔを避けなければ成らない。従って、必然的に高い確率は得られない。例えばＳＤＲＡＭ ＤＤＲにおいて、上記の比が４で４バンクの場合、最初のＲｏｗ Ａｃｃｅｓｓはどこのバンクでも良いが、２回目が４バンクの内３バンクしか使えず、３回目はそれが２になり，４回目では最初のバンクはまだＰｒｅｃｈａｒｇｅを完了してなく使用できず、残っている１個のみである事から、４サイクルが全てＢａｎｋ Ｃｏｎｆｌｉｃｔ無しでＳｅａｍｌｅｓｓが完成する確率は（１×３／４×２／４×１／４）×１００＝９．３７５％となる。一般的にバンク数がＢで、サイクルタイムとバーストタイムの比をＲとすれば、成功確率は以下の式１で与えられる。
【００３２】
【式１】
【００３３】
Ｒａｍｂｕｓの場合にはＳｈａｒｅｄ Ｓｅｎｓｅ Ａｍｐでバンクが１つ使われると、その上下のバンクはセンスアンプが使われており、合計で３バンクしか使えないので、以下の式２となり、バンクの数の割には成功確率は低い。
【００３４】
【式２】
【００３５】
一方本発明の場合、Ｒが１か２のＲａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリであり、２バンクでも上記の確率は５０％となりバンク数が増えると急速に高くなる。１６バンクでも９４％にも成り、１２８Ｍｂで可能な１２８バンクでは、９９．３％にも成り、これはほぼ常にどんなアドレスでのＲｏｗ−ｔｏ−Ｒｏｗ ＡｃｃｅｓｓでもＳｅａｍｌｅｓｓ動作が出来ることを示している。また、ＲａｍｂｕｓのようなＳｈａｒｅｄ Ｓｅｎｓｅ Ａｍｐであっても、１６バンクでも８１％にも成る。
【００３６】
その他、本発明のＶＢ方式は、テスト時間の大幅削減による低コスト化を行える。通常のＳＤＲＡＭやＲａｍｂｕｓのバンク構成では、バンクを活性化しておいたまま、他のバンクにアクセスが行く為、これらを組み合せた形での様々なテストが必要になる。バンク数が増えるとこの組み合せ数は膨大になり、テストコストの大幅上昇につながる。その為にもバンク数は増やせない。事実Ｒａｍｂｕｓの１６バンクとか３２バンクでも同時に活性化しておけるのは４バンクに限られている。これは、ページ長を短くしている事に成り、ページヒットを上げられないことにも成っている。一方、本発明では、バンクコントロールが不要で、またセンスアンプを活性化したまま、別のバンクをアクセスする事が無いので、その様な複雑な組み合せテストは要らない。本発明のＤＲＡＭ１０は、全く通常のＲａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓを短い周期でまわすテストで良い。
【００３７】
また本発明は、ワード線の選択からＰｒｅｃｈａｒｇｅ完了までの動作ロウアクセス動作をＣＢ内で発生させたシグナルで処理する方法の発明であり、（１）Ｒａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリで用いたＰｒｅｆｅｔｃｈ後、一括書き込み後の自動Ｐｒｅｃｈａｒｇｅ方法、（２）Ｒａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリで用いたＣｙｃｌｅ／Ｂｕｒｓｔタイム比２の様な小さい方法、との組み合せでより大きな効果が得られる。
【００３８】
以上、本発明の実施形態について上記に記載したが、本発明の実施の形態は上記に限定されるものではない。例えば、コーナー・ブロック２４のラッチ回路３２がハイの信号で動作する回路に変更することも可能である。この場合、ＮＡＮＤ回路３０は、ＡＮＤ回路に変更される。
【００３９】
その他、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正及び変形を加えた態様で実施できるものである。
【００４０】
【発明の効果】
本発明のＤＲＡＭ及びアクセス方法によると、従来技術でのバンクの位置づけが、先ずページモードの多用で、ページミス時の為にバンクを設けるという発想から抜出した。即ち、ページモードを廃し、ブロックの活性化でサイクルタイムの大幅短縮をはかり、Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓ性能そのものを改善した。本発明は、このブロックの活性化を上手く利用して、従来の様な、バンクコントロール無しに、あたかも実質的に、はるかに多数のバンクを有している様な動作を可能にし、データレートが８０％以上に向上された。
【図面の簡単な説明】
【図１】本発明のＤＲＡＭの構成を示す図である。
【図２】図１のＤＲＡＭの構造を４段階で示した図である。
【図３】従来のＳＤＲＡＭの構成を示す図である。
【図４】従来のＲＡＭＢＵＳの構成を示す図である。
【符号の説明】
１０：ＤＲＡＭ
１２：ブロック（ＶＢ）
１４：メインワード線
１５：３２Ｍｂに分割されたアレー
１６：副ワード線
１８：ビットラインペアー
２０：ロウのセグメント・デコーダー
２１：セグメント
２２：データ・ラインペア
２３：センスアンプ
２４：コーナー・ブロック
２６：Ｇｌｏｂａｌ Ｚ−Ｌｉｎｅ
２８：セグメント選択線
３０：ＮＡＮＤ回路
３２：ラッチ回路
３４：Ｌｏｃａｌ Ｚ−Ｌｉｎｅ
３６：Ｒｅｓｅｔ線
３８：メインロウデコーダ
４０：ＳＤＲＡＭ
４２：Ｒａｍｂｕｓ
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において、アクセスを複数に分割したブロックに限定して行い、そのＲｏｗ Ａｄｄｒｅｓｓのラッチ、センスアンプの活性化、さらにＷｒｉｔｅ−ｂａｃｋ後のＰｒｅｃｈａｒｇｅ（プリチャージ）までを、全てこのブロック内の回路による信号でコントロールする事により、あたかも非常に多数のバンクがある様なアクセスを可能にする方法に関し、Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓでの高いデータレートを得るＤＲＡＭ及びアクセス方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭの速度はＭＰＵなどに比べて遅く、コンピュータの性能向上の大きな障害になっている。特にＲｏｗ Ａｄｄｒｅｓｓが連続して変わる動作（Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓ）ではアクセス時間が長い事に加えて、前のアクセスのＰｒｅｃｈａｒｇｅにも時間がかかり、ＤＲＡＭの動作は大変に遅くなる。Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓになるのをできるだけ防ぐ為に、最近の高性能ＤＲＡＭであるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ），ＳＤＲＡＭ ＤＤＲ（ＳＤＲＡＭ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ），Ｒａｍｂｕｓなど全てがバンクを設けている。ＤＲＡＭの高速化の為に、同じページ内のカラムアドレスにアクセスされる様、プログラムやメモリへのマッピングに工夫が成されている。
【０００３】
しかし、個々のプログラム間ではその様な事が出来ず、必ず別のＲｏｗ Ａｄｄｒｅｓｓへのアクセスとなる。バンクを設ける事により、次のＲｏｗ Ａｄｄｒｅｓｓが今アクセス中のＲｏｗと別のバンクであれば、この現在アクセス中のＲｏｗをＰｒｅｃｈａｒｇｅせずに、次のＲｏｗ Ａｄｄｒｅｓｓへのアクセスを開始出来る。従って、前回のバーストが終了すると同時に次回のバーストが始まり、データバスは時間的空間のない高速処理が可能となる。
【０００４】
この様に次から次へとＢａｎｋ Ｃｏｎｆｌｉｃｔ無しに別のバンクに移るには、かなりバンクの数を増やさなければ効果が無い。バンクごとにＡｃｔｉｖｅ， Ｐｒｅｃｈａｒｇｅ， Ｒｅａｄ， Ｗｒｉｔｅの信号とこの信号のコントロールが必要である。多数バンクを設けることはチップサイズの増大をもたらすので、ＳＤＲＡＭでは４バンクしか設けられない。
【０００５】
Ｒａｍｂｕｓはチップサイズ増大によって、７２Ｍｂで１６バンク、１４４Ｍｂで３２バンクとしている。Ｒａｍｂｕｓの場合には、サイクルタイムが長い事と、Ｓｈａｒｅｄ Ｓｅｎｓｅ Ａｍｐをまたいでバンクを構成しているので、一回のＲｏｗ Ａｃｃｅｓｓで３バンクが実質的に占有されてしまう為、後述の様に多大なチップサイズの増大を行い、３２バンクに増加しても効果は少ない。従って、どの種類のＤＲＡＭもＲａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓに対しては高いデータレートを出す事は出来ないのが現状である。
【０００６】
上記の内容を、１２８Ｍｂ（８Ｍｂｘ１６）の同一ハードウエアーを例にとり詳細に説明する。図３に示すように従来のＳＤＲＡＭ４０の場合は４バンクであり、１バンク当り３２Ｍｂとなるが、これらは独立したブロックとなっている。１回のＲｏｗ Ａｃｃｅｓｓで８Ｋｂのセンスアンプが活性化される。１本のビット線には５１２本のワード線が直交して横切っている。従って、これは５１２ｘ８Ｋ＝４Ｍｂのセルアレーの入っているブロックを活性化している事になる。３２Ｍｂある１つのバンク内には、８個のブロックから成っている。同じバンク内の別のＲｏｗ Ａｄｄｒｅｓｓはアクセス出来ない仕組になっている。
【０００７】
しかし、現実には絶対にアクセス出来ないＲｏｗ Ａｄｄｒｅｓｓは同じ４Ｍｂのブロック内の他の５１１本のワード線のみである。センスアンプを共有していない他の７ブロックのワード線は同じバンクであっても、本当はアクセス可能である。にもかかわらずこのブロック単位をバンクとしないのは、バンクが多くなると、バンクのコントロールの複雑さ、シグナルラインの増加の為、チップサイズが大きくなるからである。１６あるデータＩ／Ｏパッドへは、各バンクから１６のデータラインがそれぞれ繋がっており、バンクが増えると、Ｉ／Ｏパッドへの結線が増大する。
【０００８】
一方、Ｒａｍｂｕｓ４２は、センスアンプを共有する５１２本のワード線で囲まれる４Ｍｂのブロック単位でバンクを構成し、ＳＤＲＡＭより多い全チップで３２バンクとしている。データラインの混雑を避ける為、図４の様な縦積み構造であるが、各バンクへのコントロールシグナルの多さから、チップサイズの増大は防げない。また、これ以上バンクを増やすと、ページ長が短くなり、ページミスの確率が増えるので、活性化させたバンクの数を増やしておかねばならない。
【０００９】
しかし、新たなＲｏｗ Ａｃｃｅｓｓに利用出来るバンクが少なくなり、Ｂａｎｋ Ｃｏｎｆｌｉｃｔの確率が増えて、肝心のバンクの数を増やす目的であるＢａｎｋ Ｃｏｎｆｌｉｃｔの削減が得られない。従って、バンクの数を増やして、多くのバンクを活性化しないでおけば、Ｂａｎｋ Ｃｏｎｆｌｉｃｔの確率は下げられるが、ページのヒット率は下がってしまう。この様に、ページモードで高いヒット率を期待する事と、バンク数の多さでＢａｎｋ Ｃｏｎｆｌｉｃｔを避けようという事は、互いに矛盾する特性で、バンク数を増やしても減らしても、どちらにしても結果的にあまり性能向上には繋がらない。ページミスとＢａｎｋ Ｃｏｎｆｌｉｃｔの二つの課題をバンク数で解決するのは本質的に無理である。
【００１０】
【発明が解決しようとする課題】
そこで本発明は、Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓにおいて、高いデータレートを得ることができるＤＲＡＭ及びＤＲＡＭへのアクセス方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明のＤＲＡＭの要旨とするところは、データを記憶する複数のセグメントで構成されたブロックと、複数の副ワード線の内、所定本数の副ワード線を選択するメインワード線と、前記複数のセグメントの内１個と所定本数の副ワード線の内１本とを選択するコーナー・ブロックと、を含むＤＲＡＭにおいて、前記コーナー・ブロックが、前記所定本数の副ワード線の内１本を選択する信号が送信される複数本のＧｌｏｂａｌ Ｚ−Ｌｉｎｅと、セグメントを選択する信号が送信されるセグメント選択線と、副ワード線とセグメント選択線が接続された複数のＮＡＮＤ回路と、該ＮＡＮＤ回路からの所定信号によって動作する複数のラッチ回路と、を含むことにある。
【００１２】
また、本発明のアクセス方法の要旨とするところは、１つのブロックがセグメント・デコーダーによって複数に分割されており、該ブロック内の複数の副ワード線から所望の副ワード線を選択するＤＲＡＭのアクセス方法であって、メインワード線をアクティブにすることによって、前記複数の副ワード線から所定本数の副ワード線を選択するステップと、コーナー・ブロックに含まれる複数本のＧｌｏｂａｌ Ｚ−Ｌｉｎｅの内、所望のＧｌｏｂａｌ Ｚ−Ｌｉｎｅとセグメント選択線とをアクティブにすることによって、該コーナー・ブロックに含まれる複数本のＬｏｃａｌ Ｚ−Ｌｉｎｅの内、該所望のＧｌｏｂａｌ Ｚ−Ｌｉｎｅに対応したＬｏｃａｌ Ｚ−Ｌｉｎｅをアクティブにするステップと、前記所定本数の副ワード線の中から、アクティブになった前記Ｌｏｃａｌ Ｚ−Ｌｉｎｅに対応した副ワード線を選択するステップと、を含むことにある。
【００１３】
【発明の実施の形態】
本発明のＤＲＡＭ及びアクセス方法について、実施の形態を図面を基に説明する。
【００１４】
図１に示す本発明のＤＲＡＭ１０は、Ｒａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリをベースにしており、ページモードを使用していないため、ページ長は必要ない。理想的にはバースト長に充分なセンスアンプ（ＳＡ）の数のみで良い。従って、極端に小さなブロック１２の活性化と非常に多くのブロック１２を持つ事が出来、ページヒット及びミスを考慮せずに、Ｂａｎｋ Ｃｏｎｆｌｉｃｔのみを少なくすることだけを目的とし、出来るだけブロック１２の数を増やす事で、Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓ性能の向上を達成できる。
【００１５】
データラインの混雑を防ぐ為、ＤＲＡＭ１０は、１６本のＩ／Ｏを４分割し３２Ｍｂに分割されたアレー１５から４Ｉ／Ｏを取出す構造である。ＤＲＡＭ１０のブロック１２は、５１２本のワード線と５１２本のビットラインペアがマトリックス状に配置されており、それぞれの格子にデータを記憶するセルを有する。ブロック１２は、５１２Ｘ５１２＝２５６Ｋｂのデータが記憶できる。アレー１５は３２Ｍｂであるため、１つのアレー１５におけるブロック１２の数は１２８個である。
【００１６】
１つが２５６ｋｂのブロック１２の構造を図２に示す。ブロック１２は、ロウ（Ｒｏｗ）のセグメント・デコーダー（Ｓｅｇｍｅｎｔ Ｒｏｗ Ｄｅｃｏｄｅｒ）２０で４個のセグメント２１に分割されている。ブロック１２内の５１２本あるビットラインペアー（Ｂｉｔ Ｌｉｎｅ Ｐａｉｒｓ）１８は、ロウのセグメント・デコーダー２０によって４分割されている。１０２４本のビットラインペアー１８に渡る１本のメインワード線（Ｍａｉｎ Ｗｏｒｄ Ｌｉｎｅｓ）１４から、８本のＰｏｌｙｃｉｄｅで構成された副ワード線１６が選択され、この８本のうち１本が選択されるように構成されている。１つのブロック１２にメインワード線１４は６４本である。Ｐｏｌｙｃｉｄｅの副ワード線１６はセグメント・デコーダー２０の左右両端に２５６本のビットラインペアー１８に渡って配置されている。１つのセグメント・デコーダー２０内では、４本の内１本の副ワード線１６が選択される。
【００１７】
図２の右端がセグメント・デコーダー２０及びコーナー・ブロック（ＣＢ）２４の回路構成である。コーナー・ブロック２４は４本の副ワード線１６の内、１本の副ワード線１６を選択する信号が送信されるＧｌｏｂａｌ Ｚ−Ｌｉｎｅ２６と、セグメント２１を選択する信号であるＥｎａｂｌｅシグナルが送信されるセグメント選択線２８と、４個のＮＡＮＤ回路３０と、ラッチ回路３２を含む。その他、Ｒｅｓｅｔ信号が入力されるＲｅｓｅｔ線３６を含む。
【００１８】
ロウのセグメント・デコーダー２０には、ラッチ回路３２に接続された４本のＬｏｃａｌ Ｚ−Ｌｉｎｅ３４が含まれる。４本のＬｏｃａｌ Ｚ−Ｌｉｎｅ３４の内、１本のＬｏｃａｌ Ｚ−Ｌｉｎｅ３４をアクティブにすることによって、Ｌｏｃａｌ Ｚ−Ｌｉｎｅ３４に接続された副ワード線１６が選択される。各セグメント２１には、センスアンプ（ＳＡ）２３が設けられている。
【００１９】
次に、副ワード線１６の選択の方法、即ち、本発明のＤＲＡＭ１０のアクセス方法について説明する。メインワード線１４を選択することにより、８本の副ワード線１６が選択される。メインワード線１４の選択方法は後述する。
【００２０】
３２Ｍｂに分割されたアレー１５の下から４本のＧｌｏｂａｌ Ｚ−Ｌｉｎｅ２６の内１本にロウのプレデコーダーの出力シグナルがデータ・ラインペア（Ｄａｔａ Ｌｉｎｅ Ｐａｉｒｓ）２２で上がってくる。即ち、４本のＧｌｏｂａｌ Ｚ−Ｌｉｎｅ２６の内１本に副ワード線１６を選択する信号が供給される。データ・ラインペア２２は、１つのブロック１２に１６本である。コーナー・ブロック２４のセグメント選択線２８にもＥｎａｂｌｅシグナルを送信する。Ｅｎａｂｌｅシグナルも上記の出力シグナルと同様に供給される。副ワード線１６を選択する信号及びＥｎａｂｌｅシグナルはハイ（Ｈｉｇｈ）のパルスであり、この信号によって、４個のＮＡＮＤ回路３０の出力の内、１個がロウ（Ｌｏｗ）になる。またこのパルスは一連のタイミングチェーンを開始するシグナルでもある。
【００２１】
コーナー・ブロック２４内で、ＮＡＮＤ回路３０からロウの信号を受け取ったラッチ回路３２が、そのラッチ回路３２に接続されたＬｏｃａｌ Ｚ−Ｌｉｎｅ３４をハイにラッチする。ラッチ後、Ｅｎａｂｌｅシグナルのパルスはロウ（Ｌｏｗ）になる。このようにラッチ回路３２はロウの信号で動作し、４本のＬｏｃａｌ Ｚ−Ｌｉｎｅ３４から１本が選択される。セグメント・デコーダー２０内でハイになったＬｏｃａｌ Ｚ−Ｌｉｎｅ３４に接続された副ワード線１６が活性化させられる。言い換えると、メインワード線１４で選択された８本の副ワード線１６の内、１本の副ワード線１６が選択されたことになる。
【００２２】
上記のことをまとめると、メインワード線１４によって５１２本の副ワード線１６から８本（所定本数）の副ワード線１６を選択し、副ワード線１６を選択する信号及びＥｎａｂｌｅシグナルによって１本の副ワード線１６が選択される。
【００２３】
また、メインワード線１４も図２に示すメイン・ロウ・デコーダ（Ｍａｉｎ Ｒｏｗ Ｄｅｃｏｄｅｒ）３８によって、同様の手法でラッチされる事により、２５６Ｋｂのブロック１２で、２５６本のビットラインペアー１８に渡る２本のＰｏｌｙｃｉｄｅの副ワード線１６が活性化される。即ち、２本の副ワード線１６によって５１２本のビットラインペアー１８が活性化される。
【００２４】
ＣＢ２４内にはセンスアンプのセットノードを駆動する回路も入っている。その回路の駆動シグナルを受けて、再書き込みが完了した事を知らせる信号であるＲｅｓｅｔ信号を発生する回路などもＣＤ２４内に含み、ＣＢ２４内でＲｅｓｅｔ信号を発生で発生させ、ラッチ回路３２に供給される。Ｒｅｓｅｔ信号はデータの再書き込みの終了を示す信号である。この信号をＬｏｃａｌ Ｚ−Ｌｉｎｅ３４のラッチの解除に使う事により、副ワード線１６のリストアーが出来る。Ｒｅｓｅｔ信号は更に任意の時間の遅延の後、センスアンプのセットノードのリストアーにも使用される。
【００２５】
この様に、読み出し時と書き込み時ともに、副ワード線１６の活性化からＰｒｅｃｈａｒｇｅに至るまでの一連の動作が、このＣＢ２４内の回路で発生する信号で、逐次処理される。この一連の動作が終了する前に、他の２５６Ｋｂのブロック１２に次のロウアクセスが来ても、最初にアクセスされたブロック１２はＧｌｏｂａｌ Ｚ−Ｌｉｎｅ２６の変化に影響されず、そのブロック１２の処理を続ける事が出来る。また同時に、次の２５６Ｋｂのブロック１２の処理も並行して進み、独自のシグナルでサイクルを完了する事が出来る。この様に、ブロック１２は特別なバンクとしてのＧｌｏｂａｌなシグナルがなくても、あたかもバンクと同一の動作が行えるので、Ｖｉｒｔｕａｌ Ｂａｎｋ（ＶＢ）と呼ぶ。このＶＢ構造は、バンクコントロールシグナル無しに、非常に多数のバンクを有するようなバンク化が行える。
【００２６】
Ｒａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリで用いたバースト長に渡るデータのＰｒｅｆｅｔｃｈ後、あるいは同じくバースト長に渡る書き込みデータのセルへの一括書き込み後に自動的にＰｒｅｃｈａｒｇｅを行う方式に、ロウアクセスをパイプライン式に短い周期アクセスさせるこの本発明のアクセス方法を適用する事で、バンクコントロール無しに実質的に多くのＶＢを設置出来、データレートの高速化が可能となる。
【００２７】
本発明では、ページモードを廃しており、ページヒット、ミスと言う概念が不要であり、Ｂａｎｋ Ｃｏｎｆｌｉｃｔが無ければ完全にＲｏｗ−ｔｏ−ＲｏｗのアクセスでもＳｅａｍｌｅｓｓ動作が出来、データレートはいつもピーク値である。従ってＢａｎｋ Ｃｏｎｆｌｉｃｔの確率と言う観点ら従来技術と本発明の性能比較を表１に行う。
【００２８】
【表１】
メモリシステムバスが６４ビット幅（但しＲａｍｂｕｓは１６ビット幅とする）、３２バイトのキャッシュラインを想定しての比較である。Ｂａｎｋ Ｃｏｎｆｌｉｃｔの観点で、もう一つ重要な項目は、サイクルタイムとバーストに必要な時間との比である。３２バイトのキャッシュラインを６４ビット幅で処理するには、４ビットバーストである。Ｒａｍｂｕｓの場合は１６ビット幅なので、１６ビットバーストである。Ｒａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓがＳｅａｍｌｅｓになる確率をこの表１では求めている。
【００３０】
先ず、サイクルタイムがバースト時間と等しいか、それより短いと、バンクは全く無くてもどのアドレスでもＲｏｗ−ｔｏ−ＲｏｗでＳｅａｍｌｅｓｓであるので、その確率は１００％となる。サイクルタイムがバーストタイムの２倍の時には、今アクセスされているバンクは次の次のＲｏｗ Ａｃｃｅｓｓ には使える様に成るので、次のサイクルで使えるのは２バンクであれば、その内の別の１個であるから、確率は５０％となる。このサイクルタイムとバーストタイムの比はＲａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリでは１か２であるので、いつも高い確率でＢａｎｋ Ｃｏｎｆｌｉｃｔ に成らずＳｅａｍｌｅｓｓ動作の成功率が高い。
【００３１】
これに比べ、従来のＳＤＲＡＭＤＤＲやＲａｍｂｕｓはサイクルタイムが長く、この比は４乃至５と非常に大きい。この場合，Ｓｅａｍｌｅｓｓが成功するには、この４乃至５サイクル続けてＢａｎｋ Ｃｏｎｆｌｉｃｔを避けなければ成らない。従って、必然的に高い確率は得られない。例えばＳＤＲＡＭ ＤＤＲにおいて、上記の比が４で４バンクの場合、最初のＲｏｗ Ａｃｃｅｓｓはどこのバンクでも良いが、２回目が４バンクの内３バンクしか使えず、３回目はそれが２になり，４回目では最初のバンクはまだＰｒｅｃｈａｒｇｅを完了してなく使用できず、残っている１個のみである事から、４サイクルが全てＢａｎｋ Ｃｏｎｆｌｉｃｔ無しでＳｅａｍｌｅｓｓが完成する確率は（１×３／４×２／４×１／４）×１００＝９．３７５％となる。一般的にバンク数がＢで、サイクルタイムとバーストタイムの比をＲとすれば、成功確率は以下の式１で与えられる。
【００３２】
【式１】
Ｒａｍｂｕｓの場合にはＳｈａｒｅｄ Ｓｅｎｓｅ Ａｍｐでバンクが１つ使われると、その上下のバンクはセンスアンプが使われており、合計で３バンクしか使えないので、以下の式２となり、バンクの数の割には成功確率は低い。
【００３４】
【式２】
一方本発明の場合、Ｒが１か２のＲａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリであり、２バンクでも上記の確率は５０％となりバンク数が増えると急速に高くなる。１６バンクでも９４％にも成り、１２８Ｍｂで可能な１２８バンクでは、９９．３％にも成り、これはほぼ常にどんなアドレスでのＲｏｗ−ｔｏ−Ｒｏｗ ＡｃｃｅｓｓでもＳｅａｍｌｅｓｓ動作が出来ることを示している。また、ＲａｍｂｕｓのようなＳｈａｒｅｄ Ｓｅｎｓｅ Ａｍｐであっても、１６バンクでも８１％にも成る。
【００３６】
その他、本発明のＶＢ方式は、テスト時間の大幅削減による低コスト化を行える。通常のＳＤＲＡＭやＲａｍｂｕｓのバンク構成では、バンクを活性化しておいたまま、他のバンクにアクセスが行く為、これらを組み合せた形での様々なテストが必要になる。バンク数が増えるとこの組み合せ数は膨大になり、テストコストの大幅上昇につながる。その為にもバンク数は増やせない。事実Ｒａｍｂｕｓの１６バンクとか３２バンクでも同時に活性化しておけるのは４バンクに限られている。これは、ページ長を短くしている事に成り、ページヒットを上げられないことにも成っている。一方、本発明では、バンクコントロールが不要で、またセンスアンプを活性化したまま、別のバンクをアクセスする事が無いので、その様な複雑な組み合せテストは要らない。本発明のＤＲＡＭ１０は、全く通常のＲａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓを短い周期でまわすテストで良い。
【００３７】
また本発明は、ワード線の選択からＰｒｅｃｈａｒｇｅ完了までの動作ロウアクセス動作をＣＢ内で発生させたシグナルで処理する方法の発明であり、（１）Ｒａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリで用いたＰｒｅｆｅｔｃｈ後、一括書き込み後の自動Ｐｒｅｃｈａｒｇｅ方法、（２）Ｒａｎｄｏｍ Ｒｏｗ ＡｃｃｅｓｓでのＳｅａｍｌｅｓｓな動作をねらったメモリで用いたＣｙｃｌｅ／Ｂｕｒｓｔタイム比２の様な小さい方法、との組み合せでより大きな効果が得られる。
【００３８】
以上、本発明の実施形態について上記に記載したが、本発明の実施の形態は上記に限定されるものではない。例えば、コーナー・ブロック２４のラッチ回路３２がハイの信号で動作する回路に変更することも可能である。この場合、ＮＡＮＤ回路３０は、ＡＮＤ回路に変更される。
【００３９】
その他、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正及び変形を加えた態様で実施できるものである。
【００４０】
【発明の効果】
本発明のＤＲＡＭ及びアクセス方法によると、従来技術でのバンクの位置づけが、先ずページモードの多用で、ページミス時の為にバンクを設けるという発想から抜出した。即ち、ページモードを廃し、ブロックの活性化でサイクルタイムの大幅短縮をはかり、Ｒａｎｄｏｍ Ｒｏｗ Ａｃｃｅｓｓ性能そのものを改善した。本発明は、このブロックの活性化を上手く利用して、従来の様な、バンクコントロール無しに、あたかも実質的に、はるかに多数のバンクを有している様な動作を可能にし、データレートが８０％以上に向上された。
【図面の簡単な説明】
【図１】本発明のＤＲＡＭの構成を示す図である。
【図２】図１のＤＲＡＭの構造を４段階で示した図である。
【図３】従来のＳＤＲＡＭの構成を示す図である。
【図４】従来のＲＡＭＢＵＳの構成を示す図である。
【符号の説明】
１０：ＤＲＡＭ
１２：ブロック（ＶＢ）
１４：メインワード線
１５：３２Ｍｂに分割されたアレー
１６：副ワード線
１８：ビットラインペアー
２０：ロウのセグメント・デコーダー
２１：セグメント
２２：データ・ラインペア
２３：センスアンプ
２４：コーナー・ブロック
２６：Ｇｌｏｂａｌ Ｚ−Ｌｉｎｅ
２８：セグメント選択線
３０：ＮＡＮＤ回路
３２：ラッチ回路
３４：Ｌｏｃａｌ Ｚ−Ｌｉｎｅ
３６：Ｒｅｓｅｔ線
３８：メインロウデコーダ
４０：ＳＤＲＡＭ
４２：Ｒａｍｂｕｓ
Claims (7)
- データを記憶する複数のセグメントで構成されたブロックと、複数の副ワード線の内、所定本数の副ワード線を選択するメインワード線と、前記複数のセグメントの内１個と所定本数の副ワード線の内１本とを選択するコーナー・ブロックと、を含むＤＲＡＭにおいて、
前記コーナー・ブロックが、前記所定本数の副ワード線の内１本を選択する信号が送信される複数本のＧｌｏｂａｌ Ｚ−Ｌｉｎｅと、セグメントを選択する信号が送信されるセグメント選択線と、副ワード線とセグメント選択線が接続された複数のＮＡＮＤ回路と、該ＮＡＮＤ回路からの所定信号によって動作する複数のラッチ回路と、を含む請求項１に記載のＤＲＡＭ。 - 前記ラッチ回路に接続され、該ラッチ回路が動作することによってアクティブになるＬｏｃａｌ Ｚ−Ｌｉｎｅを含む請求項１に記載のＤＲＡＭ。
- 前記コーナー・ブロックに前記センスアンプのセットノードを駆動するための信号を発生させる回路を含む請求項１乃至２に記載のＤＲＡＭ。
- 前記セットノードを駆動するための信号によって、データの再書き込みの完了を示すＲｅｓｅｔ信号を発生する回路を前記コーナー・ブロックに有する請求項３に記載のＤＲＡＭ。
- １つのブロックがセグメント・デコーダーによって複数に分割されており、該ブロック内の複数の副ワード線から所望の副ワード線を選択するＤＲＡＭのアクセス方法であって、
メインワード線をアクティブにし、前記複数の副ワード線から所定本数の副ワード線を選択するステップと、
コーナー・ブロックに含まれる複数本のＧｌｏｂａｌ Ｚ−Ｌｉｎｅの内、所望のＧｌｏｂａｌ Ｚ−Ｌｉｎｅとセグメント選択線とをアクティブにし、該コーナー・ブロックに含まれる複数本のＬｏｃａｌ Ｚ−Ｌｉｎｅの内、該所望のＧｌｏｂａｌ Ｚ−Ｌｉｎｅに対応したＬｏｃａｌ Ｚ−Ｌｉｎｅをアクティブにするステップと、
前記所定本数の副ワード線の中から、アクティブになった前記Ｌｏｃａｌ Ｚ−Ｌｉｎｅに対応した副ワード線を選択するステップと、
を含むアクセス方法。 - 前記ブロックごとにセンスアンプを有し、前記コーナー・ブロックから該センスアンプのセットノードを駆動させる信号を発信するステップを含む請求項５に記載のアクセス方法。
- 前記アクティブになったＬｏｃａｌ Ｚ−Ｌｉｎｅを前記コーナー・ブロックの回路によってリセットするステップを含む請求項５乃至６に記載のアクセス方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001095368A JP2004288225A (ja) | 2001-03-29 | 2001-03-29 | Ｄｒａｍ及びアクセス方法 |
| CNA028074661A CN1526139A (zh) | 2001-03-29 | 2002-03-06 | Dram及访问方法 |
| US10/473,632 US6925028B2 (en) | 2001-03-29 | 2002-03-06 | DRAM with multiple virtual bank architecture for random row access |
| PCT/JP2002/002093 WO2002080180A1 (fr) | 2001-03-29 | 2002-03-06 | Memoire dram et procede d'acces |
| KR10-2003-7011332A KR20030096265A (ko) | 2001-03-29 | 2002-03-06 | Ｄｒａｍ 및 액세스 방법 |
| JP2002578507A JPWO2002080180A1 (ja) | 2001-03-29 | 2002-03-06 | Ｄｒａｍ及びアクセス方法 |
| TW091105898A TWI298882B (en) | 2001-03-29 | 2002-03-26 | Dram and access method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001095368A JP2004288225A (ja) | 2001-03-29 | 2001-03-29 | Ｄｒａｍ及びアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004288225A true JP2004288225A (ja) | 2004-10-14 |
Family
ID=18949428
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001095368A Pending JP2004288225A (ja) | 2001-03-29 | 2001-03-29 | Ｄｒａｍ及びアクセス方法 |
| JP2002578507A Pending JPWO2002080180A1 (ja) | 2001-03-29 | 2002-03-06 | Ｄｒａｍ及びアクセス方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002578507A Pending JPWO2002080180A1 (ja) | 2001-03-29 | 2002-03-06 | Ｄｒａｍ及びアクセス方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6925028B2 (ja) |
| JP (2) | JP2004288225A (ja) |
| KR (1) | KR20030096265A (ja) |
| CN (1) | CN1526139A (ja) |
| TW (1) | TWI298882B (ja) |
| WO (1) | WO2002080180A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4064884B2 (ja) | 2003-08-05 | 2008-03-19 | 信越化学工業株式会社 | 磁界発生装置及び磁界調整方法 |
| US8250295B2 (en) | 2004-01-05 | 2012-08-21 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| US7289386B2 (en) | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
| US7532537B2 (en) * | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
| US20060277355A1 (en) * | 2005-06-01 | 2006-12-07 | Mark Ellsberry | Capacity-expanding memory device |
| US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
| US8417870B2 (en) | 2009-07-16 | 2013-04-09 | Netlist, Inc. | System and method of increasing addressable memory space on a memory board |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US9496009B2 (en) * | 2012-06-06 | 2016-11-15 | Mosys, Inc. | Memory with bank-conflict-resolution (BCR) module including cache |
| US10324841B2 (en) | 2013-07-27 | 2019-06-18 | Netlist, Inc. | Memory module with local synchronization |
| US9734889B2 (en) | 2014-12-22 | 2017-08-15 | Empire Technology Development Llc | Reconfigurable row DRAM |
| WO2023077019A1 (en) * | 2021-10-29 | 2023-05-04 | Atieva, Inc. | Secure over the air flashing for dual bank memories |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
| US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| JP2812099B2 (ja) | 1992-10-06 | 1998-10-15 | 日本電気株式会社 | 半導体メモリ |
| JP3908338B2 (ja) * | 1997-06-30 | 2007-04-25 | 富士通株式会社 | 半導体記憶装置 |
-
2001
- 2001-03-29 JP JP2001095368A patent/JP2004288225A/ja active Pending
-
2002
- 2002-03-06 KR KR10-2003-7011332A patent/KR20030096265A/ko not_active Application Discontinuation
- 2002-03-06 CN CNA028074661A patent/CN1526139A/zh active Pending
- 2002-03-06 US US10/473,632 patent/US6925028B2/en not_active Expired - Fee Related
- 2002-03-06 JP JP2002578507A patent/JPWO2002080180A1/ja active Pending
- 2002-03-06 WO PCT/JP2002/002093 patent/WO2002080180A1/ja active Application Filing
- 2002-03-26 TW TW091105898A patent/TWI298882B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2002080180A1 (ja) | 2004-10-21 |
| US6925028B2 (en) | 2005-08-02 |
| TWI298882B (en) | 2008-07-11 |
| US20040190362A1 (en) | 2004-09-30 |
| CN1526139A (zh) | 2004-09-01 |
| KR20030096265A (ko) | 2003-12-24 |
| WO2002080180A1 (fr) | 2002-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7433258B2 (en) | Posted precharge and multiple open-page RAM architecture | |
| KR100816053B1 (ko) | 셀프 카피 기능을 가지는 메모리 장치, 메모리 시스템 및듀얼 포트 메모리 장치 | |
| US7187608B2 (en) | System and method for controlling the access and refresh of a memory | |
| US8369168B2 (en) | Devices and system providing reduced quantity of interconnections | |
| JPH03212891A (ja) | 半導体記憶装置およびキャッシュシステム | |
| JP4199658B2 (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
| JPH0757457A (ja) | メモリ装置 | |
| JPH02297791A (ja) | メモリ・サブシステム | |
| US11869628B2 (en) | Apparatuses and methods to perform low latency access of a memory | |
| JP7185804B2 (ja) | バンク割り当てを備えたマルチポート不揮発性メモリデバイスおよび関連するシステムおよび方法 | |
| JP2004288225A (ja) | Ｄｒａｍ及びアクセス方法 | |
| US7350018B2 (en) | Method and system for using dynamic random access memory as cache memory | |
| JP3362775B2 (ja) | Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法 | |
| US20060020739A1 (en) | Burst counter controller and method in a memory device operable in a 2-bit prefetch mode | |
| JP2004310989A (ja) | 改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ｆｃｒａｍ及びこれに対するデータマスキング方法 | |
| JPH08328949A (ja) | 記憶装置 | |
| US5745429A (en) | Memory having and method for providing a reduced access time | |
| JP3966506B2 (ja) | 半導体記憶装置 | |
| JPH10326491A (ja) | メモリ装置、ｓｒａｍセル、およびデータ転送方法 | |
| JPH01138684A (ja) | 半導体記憶装置 | |
| JP2003317470A (ja) | 半導体記憶装置 | |
| JPH1186535A (ja) | 半導体記憶装置 | |
| JPH07153262A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040708 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050809 |