TW437071B - DRAM and data access method for DRAM - Google Patents

Description

43707 1 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（） 發明領域： 本發明係為一種動態隨機存取記憶體（Dynamic Random Access Memory, DRAM)及該 DRAM 的資料存取方 法。 發明背景： 動態隨機存取記憶體（Dynamic RAM, DRAM)—般當 作大量儲存的隨機存取記憶體（RAM)使用。在DRAM中， 記憶體晶胞（memory cell)的位址係利用一橫排位址（r〇w address)(等於一個字元線（w〇rd line)82)，以及一直行位址 (column address)(等於一個位元線（bit line)84)來指定，如 圖3所示，因此資料可由所指定的記憶體晶胞中來讀取或 .寫入。資料讀取的時序可顯示於第4 (a)圖。首先，一位址 s?l號輸入一橫排解碼器（row dec〇der)72以指定一橫排的 位址。然後’在一字元線（w 〇 r d 1 i n e) 8 0上符合於該指定的 橫排位址的所有資料，便透過位元線（bit line)84被讀取到 感應放大器（sense amplifiers)74。接下來，一位址就號便 被輸入至一直行解碼器（c〇1uran decoder)76以指定一直行 位址。然後，在已讀取至該感應放大器7 4的資料之間’ 在位元線上對應於該指定之直行位址的資料便被輸出。如 此’資料便可藉由指定一诺讲位址與一直行位址來執行資 抖的锦寫。 然而，當在同一條字元線上（即具有相同的橫排位址） 的資料連續地被讀取時，由於標的資料早已讀取至感應放 第2頁 本紙張尺/艾適用中固國家標準（CNS)A4規格（21〇 X 297公髮） (請先閲讀背面之注意事項再填寫本頁) -------;1 訂----- 緣' A7 ;«707 1 --2Z_____ 五、發明說明（） 大器中了，因此不必再將同一字元線上的資料讀取至感應 放大器7 4中。依此’在此情沉下，資料讀取的時序圖便 如第4(b)圖所示。.依此方式，當同一字元線上的資料連績 地被讀取時，只要指定直行的位址即可。因此，資料的讀 取可比第4 (a)圖所示的時序更快速„ 甚且，在同步動態隨機存取記憶體（SDRAM)中，位址 係自動地產生，而不須如第4(b)圖中所示一樣要指定一直 行位址，以與時脈同步地輸出資料。此資料讀取的時序如 第5圊所示。在此情況下，藉由指定一讀取的起始位址（橫 排及直行的位址）及一暫存區（bank)，具有一預定脈衝長度 之資料，便可與時脈同步地連績輸出。如此，由於S DRAM 是依據每一時酿來輸出資料，因此資料可比第4(b)圖所示 .之頁模式（page mode)的時序更快地被輸出。 近年來，在DRAM的操作速度中，一代至一代的改良 遠落後於微處理器的改良，因此DRAM的操作速度改善便 成為一重要的問題。依此’具有大頻寬的SDRAM便成為 領先的β憶體。S D R A Μ的頻寬可利用脈衝模式（b u r s t ^ 〇 d e) 來增加，其中在具有2，4，或8位元的脈衝長度之連續位 址中的資料’便碩取或寫入一感應放大器，以與一快速時 脈同步地將資料栓鎖在同一字元線（即具有相同的橫排位 址）上。然而，除了應用在與時脈同步地連續輸出資料的 系統外，以記憶體而言，SDRAM在基本結構上與DRAM 並無太大的不同。換而言之’除了資料可用新的方法，如 管線（pipeline)處理’連續地存取外，資料讀入感應放大器 第3頁 本紙張尺度適用t國國家標準（CNSM4規格（2!ϋ X 297公釐） ί請先閲讀背面之注意事項再填寫本頁) -------^1 — I I 丨 ----- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消费合作社印制取 43T07 1 a7 B7 五、發明說明（） 的方式，主要仍以與第4(b)圖相同的頁模式處理。 依此，除了可以與時脈同步連績地處理資料外，所有 一般DRAM的缺點在SDRAiM中仍舊為缺點。例如，從 SDRAM所指定之橫排位址與直行位址的存取次數而言， 基本上與一般的DRAM相同。而且’ SDRam並無特別可 改善週期時間（c y c I e t i m e )的方法。甚且’由於初始的存取 時間與週期時間非常長，處理這些時間的延遲也就更長 了。而且，當不同的橫排位址被連續地存取時，在脈衝模 式下資料處理間的間隔中，將無可避免地造成長時間的間 置。依此，便造成資料傳輸率無法改善的嚴重問題^ 甚且，在DRAM及SDRAM中，單由指定一直行位址 且已被感應放大器所栓鎖住的資料，便可達到快速的資料 存取。依此’為了儘可能有效地利用在已啟動之字元線上 的資料，一般使用非常大的頁長度。例如，64-Mbit的DRAM 有512至10 24位元的頁長度，而在整個晶片中，8K至 1 6K( 1 I 024)個感應放大器將同時被啟動。然而，即使當 脈衝重覆’一個SDRAM中最多只使用256位元，而DRAM 所使用的位元更少。因此，啟動的大部份是無用的感應放 大器，而使感應放大器的使用率非當低。 依據D R A Μ —代一代的發展，感應放大器同時被啟動 的數目驅於增加。啟動如此龐大數目的感應放大器，乃為 造成復原（restore)及預先充電（precharge)次數的降低，以 及改善存取與週期時間的阻礙原因之一，這對S D R A Μ及 RAMBUS而言亦是如此。而且在這樣64-Mbit等級的裝置 第A·頁 本紙張尺度適用中國國家標準（CNS)A‘l规格（210 X 297公釐） (請先間讀背面之注意事項再填寫本頁)

s n n n IP— t— —J^aJ· n K 線' 43707 1 Λ7 __Ι£ 五、發明說明（） {請先閱讀背面之注意事項再填寫本頁) 中’目前大多具備 RAS(R〇w Address Strobe)50 至 60 ns 的存取時間（RAS latency)，25至30 ns的位址存取時間 (Column address strobe latency)，及 80 至 90 ns 的遇期時 間。當這些時間過長，在對不同橫排位址連績存取的脈衝 之間’便會產生過長的延遲時間，而使主要的資料傳輸難 以改善。這將造成嚴重的問題，因為將來的發展中記憶體 在多工（multi-task)的環境下，將被用來隨機地改變橫排位 址。 發明目的及概述： 本發明之目的在於減少或去除脈衝之間的延遲時 間，即使是在橫排位址隨每一次的D R A Μ存取而改變時， -且連續隨機地以橫排位址執行橫排的存取時，仍然如此， 以使資料傳輸率逼近或達到依據時脈頻率所能得到的最 大值。 經濟部智慧財產局員工消費合作社印制农 本發明之DRAM少包含複數個DRAM晶胞；複數個 感應放大器，係對應於該複數個DRAM晶胞；及啟動裝 置，用以在複數個D R A Μ晶胞中，只針對一對應於一個所 欲存取之晶胞的感應放大器而啟動。 本發明之由動態隨機存取記憶體（DRAM)存取資料的 方法包含步驟：在該複數個DRAM晶胞中，選擇一所欲存 取之晶胞；及只啟動對應於該所欲存取之晶胞之感應放大 器。 本紙張尺度適用中國國.家標準（CNS)A4規格（210 X 297公沒） A7 TO 7 t _B7_ 五、發明說明（） 圖式簡單說明： 第1圖為一放大圖，顯示本發明之實施例之DRAM的主要 部份的結構。 第2圖為一放大圖，顯示第I圖之DRAM的主要部份的結 構。 第3圖為一放大圖，顯示習知之DRAM案例的主要部份的 結構。 第4 (a)及4(b)·圖顯示自DRAM讀取資料的時序圖。 第5圖顯示自SDRAM讀取資料的時序圖。 圖號 對照說明： 10 DRAM 14 預先擷取栓鎖電路 1 6 預先載入栓鎖電路 18 輸出緩衝器 20 字元線（對應於3 2 記憶體晶胞） 22 字元線 82 字元線 24 橫排解碼器 72 橫排解碼器 26 感應放大器單元 28 直行解碼器 76 直行解碼器 70 (習知之）DRAM 74 感應放大器 80 字元線 84 位元線 10 1 感應放大器群組 102 感應放大器群組 132 感應放大器群组 20 1 DSN驅動器 202 D S N驅動器 23 1 DSN驅動器 232 D S N驅動器 30 1 字元線區段 302 字元線區段 第6頁 本紙張尺度適用中固画家標準（CNS)A.l規格（210x297公t ) (請先間讀背面之注意事項再填寫本頁) / 裝.-------；I 訂----- 線 經濟部智慧財產局員工消費合作社印製 Λ7 Β7 五、發明說明（） 3 3 2 字元線區段 4 ϋ i 區段解碼驅動器 402 區段解碼驅動器 431 區段解碼驅動器 (請先閱讀背面之注意事項再填寫本頁) 43 2 區段解碼驅動器 發明詳細說明： 本發明之DRAM的實施例及該DRAM的資料存取方 法將依據圖示詳細描述。第I圖顯帝本發明之1 / 8個d R A Μ 晶片的部份。整個DRAM包含32個輸入/輸出（I/〇s),而 如第1圓所示之DRAM 1 0包含所有輸入/輸出（I/〇s)的八 分之一’也就是’ 4個輸出/輪入。一個字元線22包含 1Κ(1024)的記憶體晶胞（memory ce 丨 1)。而且，DRAM 10， 為整個DRAM的八分之一，執行8位元的脈衝模式（burst .mode)傳輸至4個輸入/輸出的每一個。依此，同時被啟動 的感應放大器數目便限定為，脈衝長度，8，與輸入/輸出 之總數，4，的乘積，即3 2。 經濟部智慧財產局員工消費合作杜印製 在本發明之實施例中，就包含1 κ之記憶體晶胞的字 元線2 2而言，單是3 2個記憶體晶胞2 0便可被使用一區 段的字元線等的技術來指定，如此便可只啟動感應放大器 單元26中對應於記憶體晶胞20的感應放大器。第2圖為 第1圖之D R Α Μ 1 0之主要部份的放大圖’以顯示一字元 線的區段之一例。在第2圖中，字元線22係向全部的直 行延伸’並具有4個小區段的字元線3 〇〖，3 0 2，…及3 3 2 » 每一小區段的字元線3 0 1，3 0 2 1…及J J 2 ’包含j 2個a己 憶體晶胞。而且，每一组相對應於同一直行的字元線區段 第7肓 本紙張尺度適用中國國家標準（CNS)A4規格OUO X 297公釐） ” 43707 1 r A/ _____B7_______ 五、發明說明（） 30 1，302 ’ 及332，皆具有一區段解碼驅動器（segment decoder driver > SD driver)401，402’ ...，或 403，以指定 所要存取的字元線區段。 而且，每一组的字元線區段3 0 I，3 〇 2，...及3 3 2相對 應於每一個感應放大器群組101，102，...，及132。每一 組感應放大器群组1 0 1，1 0 2，...，及1 3 2包含3 2個感應 放大器。每一组感應放大器群組101，丨〇2，…，及132也 具有一個 DSN(Distributed Set-Node)驅動器 2〇1，202，，··， 或2 3 2以驅動包含於該群組中的3 2個感應放大器> 依此’例如，可用區段解碼驅動器4 0 1來指定其中一 個字元線的區段3 0 1，3 02，…及3 3 2，以啟動DSN驅動器 2 0 I所指定之字元線所對應的感應放大器群组1 〇 1中的感 應放大器。而且，DRAM 10包含一個預先擷取之栓鎖電路 (prefetch! at chcircuit)14，以接收DSN驅動器所啟動之感 應放大器的資料輸出訊號，一與預先擷取之栓鎖電路1 4 連接的輸出緩衝器1 8，以及一與感應放大器單元2 6相連 的預先載入栓鎖電路（Dreload latch circuit)16。 依此，只有3 2個感應放大器是使用區段解碼驅動器 401 ’ 402，…’及 432，及 DSN 驅動器 201，202，-·•，及 2 3 2來驅動，以將位於同一條字元線22上的3 2個記憶體 晶胞20中的資料，栓鎖在預先擷取之栓鎖電路1 4中，並 在8位元的脈衝模式中，透過輸出缓衝器1 8將資料讀取 至4個輸出。而且，在預先擷取之栓鎖電路1 4執行預先 的資料擷取後，立即執行自動預先充電。 第8頁 本紙張尺度適用中國國家標準（CNS)AJ規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) ^^1 ^^1 ^^1 ϋ I'1 n -V5 線' 經濟部智慧財產局員工消t合作社印製 A7 437071 ---------B7___ 五、發明說明（） 另一方面，在寫入的動作中，在S位元的脈衝模式中 W輸入至4個輸入中的資料，曾一度被預先載入栓鎖電路 1 6所栓鎖住’而且當3 2個資料全部輸入時，資料將同時 寫入3 2個記憶體晶胞2 0中。而且，在資料預先載入預先 栽入检鎖電路1 6中，並批次地窝回時，便自動地執行預 先充電- 依此方式’在資料预先掏取或窝回之後，便自動地執 行預先充電。由於第1圖中的DRAM 1 〇，相當於整個DRAM 的八分之一，在整個晶片中，便有32χ8 = 256個感應放大 器被啟動。在重置（refresh)時，包含在1 κ字元線的所有 的字元線區段’以及感應放大器的SN驅動器，可依據指 令而被驅動’就如同習知之技術驅動1 κ(整個晶片有8K) .的感應放大器一般。 本實施例的DRAM總共有32個輸入/輸出，而且當脈 衝長度在最大時有8位元’在整個晶片中只有2 5 6個感應 放大器同時被啟動。由於在整個晶片中只有2 5 6個感應放 大器同時被啟動’所以每一個字元線的負載容量，及感應 放大器的每一集合點（set-node)的負載容量，可大幅地降 低。結果，存取時間及回復時間可縮短，而且預先充電的 時間也可大幅縮短。 而且，藉由結合預先擷取或預先載入與預先充電，一 個横排位址的預先充電及啟動，便可在資料的脈衝模式傳 輸時被執行。一記憶體晶胞陣列邏輯上最少的週期時間， 是從字元線上升至等於位元線均等的時間，該週期時間可 第9頁 本紙張尺度適.用中關.家標华（CNS)A4規格⑽X 士公爱)' --- (請先閲讀背面之注意事項再填寫本頁) 绛 經濟部智慧財產局員工消费合作社印製

A7

43 T117 J --------一 _R7__ 五、發明說明（） 藉由同步啟動上述之少數的感應放大器，而更進一步地縮 短。依此，在本發明之DRAM中，習知約為SO ns的週期 時間可減少為3 0ns或更少。這意謂著，存取不同的橫排 位址可在3 0 n s内成功地完成。因此，即使脈衝的長度非 常短’亦可在脈衝之間的延遲時間内，完成一沒有延遲的 操缝式存取（seamlessaccess)。換言之，存取不同的橫排， 可以完全不需利用習知之頁模式，而達到更高的資料傳輸 率 〇 而且’習知之橫排存取時間tRAC與位址存取時間 tAA之間的關係在頁模式下（在SDRAM中，RAC延遲時間 及CAS延遲時間之間），橫排的存取時間tRAC —般比位 址存取時間tAA長兩倍。依據DRAM的發展，tRAC與tAA 之間的差異越來越少，雖然幅度不大。在本發明中，頁模 式一般用在現行之DRAM系統，而SDRAM及RAMBUS 則不用。因此，感應放大器同時被啟動的數3，通常為8 K 到1 6 K，便可大幅地降低，而使存取時間及週期時間可縮 短。依此，橫排存取時間tRAC(或RAS延遲）與位址存取 時間tAA(或CAS延遲）之間的差異在本發明中可更進一步 地縮小。因此’無論要存取的哪一橫排的位址，資料仍然 可以以很短的延遲來處理，而不必使用到检鎖在大量的感 應放大器中的資料。結果，資料的傳輸率便可一直保持很 高的狀態。 而且，由於本發明之被啟動的感應放大器的數目有 限，動作電流（operation current)可以降低。與習知技術中 第10頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） <請先閱讀背面之注意事項再填寫本頁) ''褒-------—訂----- 線 經濟部智慧財產局員工消費合作社印製 43T07 Λ7 B7 i、發明說明（ 大器相較，在本發明中 元線的充 分之 同時啟動8 K至1 6 K的感應放 不到2 5 6的感應放大器同時被啟動’因此’一位 電/放電電流可降低至習知技術中所用電流的六 四 6Κ：的 一至三十二分之一。依此，與在8ns中啟動SK：至 感應放大器相較，在3 Ons的快速週期時間中’本 DRAM的動作電流可更小。 依據本發明之DRAM，及該DRAM的資料存取（讀厂寫） 方法，感應放大器同時被啟動的數目限制在等於脈衝長度 的數目。由於感應放大器同時被啟動的數目有限，所以預 先充電等的時間便可縮短，而且週期時間也可縮短。結 果’存取不同之橫排位址的時間便可變得更快了。 DRAM之實施例，及本發明之DRAM的資料存取方法 已依據圖示說明詳述如上，但本發明之範圍並不限制於圖 示中的描述。例如，啟動感應放大器的數量並未加以限 制，但任意數之感應放大器可依據脈衝長度，輸入/輸出等 的數目而被啟動。而且’凡依本發明申請專利範園所作之 均等改良，變化與修飾，皆仍屬本創作專利涵蓋之範圍 内。 發明 -------^—訂---------^ V). (請先閲讀背面之注急事項再填寫本頁} 經濟部智慧財產局員工消f合作社印刺^ 第11頁 本紙張尺度適用中國國家標準（CNS)A4規格（2.10 X 297公釐）

Claims (1)

1. t〇71

   A8 B8 C8 D8 少包含：

   個DRAM晶 @動態隨機存取記憶體（ 複數個DRAM晶胞： 旅數個感應放太器，係對應於 胞. 戚動裝置，用以在該複數個dram晶胞中，只針對 /對應於一個所欲存取之dram晶胞的感應放大器而 啟動° ”如申請專利範圍第1項所述之DRAM ’其中上述之敌動 裝置包含： 一驅動電路，用以啟動符合於一預定之脈衝長度之 數目的感應放大器。 3如申請專利範圍第2項所述之DRAM ’更包含： 一預先擷取電路，用以接收上述之驅動電路所啟動 之感應放大益·所輸出之資料輸出訊號，及 一輸出緩衝電路，用以速接至該預先擷取電路。 4. 如申請專利範園第3項所述之DRAM，更包含： 一預先載入電路，用以連接至上述之感應放大器D 5. —動態隨機存取記憶體（DRAM)的資料存取方法，該 DRAM包含複數個DRAM晶胞及感應放大器，及该感應 放大器係分別對應於該複數個D R A Μ晶胞，包含步驟： 第12頁 本紙張&度適用中國國家標準（CNS)A‘丨規格 χ 297公釐） ------------ I I-----訂---------線 (請先閱讀背面之注急事項再反寫本頁) 經濟部智慧財產局員工消f合作社印製 43707 1 y CS D8 申請專利範圍 在該複數個 DRAM晶胞中，選擇一所欲存取之晶 胞；及 只啟動對應於該所欲存取之晶胞之感應放大器。 6.如申請專利範圍第5項所述之DRAM的資料存取方法， 其中上述之啟動一感應放大器的步驟係單獨啟動符合 於一預定脈衝長度之數目的感應放大器。 ^^1 1-ιί ...... . ^—^1 1 -- - - .^nt ; I. \' « . (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局员工消費合作社印製 第13頁 本紙張尺度適用中國國·家標準（CNS ) A4规格（210X297公釐）