JP2904076B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に同期型半導体記憶装置の書き込み制御回路に関
する。
し、特に同期型半導体記憶装置の書き込み制御回路に関
する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、半導体記
憶装置の高速化を要望する声が高まっている。しかし、
プロセス微細化の物理的限界や、大容量化に伴うチップ
サイズの増大等により、この要望は必ずしも果たせてい
るとは言えない。そこで、この問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型半導体記
憶装置が提案されている（特開昭６１−１４８６９２号
公報「記憶装置」、特願平４−６７７９５号公報「半導
体メモリ装置」、特願平６−２３２７３２号公報「半導
体記憶装置」等）。
憶装置の高速化を要望する声が高まっている。しかし、
プロセス微細化の物理的限界や、大容量化に伴うチップ
サイズの増大等により、この要望は必ずしも果たせてい
るとは言えない。そこで、この問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型半導体記
憶装置が提案されている（特開昭６１−１４８６９２号
公報「記憶装置」、特願平４−６７７９５号公報「半導
体メモリ装置」、特願平６−２３２７３２号公報「半導
体記憶装置」等）。
【０００３】この内部パイプライン構造を持つ同期型半
導体記憶装置は、リードの際、アドレスアクセスパスを
複数の段に分割し、時分割でリードすることでサイクル
タイムを短くすることができる。よって、ライトにおい
てもこの短いサイクルタイムの間にセンスアンプへのデ
ータライトを行う必要がある。
導体記憶装置は、リードの際、アドレスアクセスパスを
複数の段に分割し、時分割でリードすることでサイクル
タイムを短くすることができる。よって、ライトにおい
てもこの短いサイクルタイムの間にセンスアンプへのデ
ータライトを行う必要がある。
【０００４】図８は、従来の半導体記憶装置の一例を示
す回路図である。
す回路図である。
【０００５】入力部は、複数のアドレス（端子）ＡＤＤ
を入力する複数の入力回路１と、複数の制御入力（端
子）ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢをそれぞれ入
力する複数の入力回路２〜５と、外部クロック（端子）
ＣＬＫを入力する入力回路６と、入出力（端子）ＤＱを
入力する入力回路７とから構成される。
を入力する複数の入力回路１と、複数の制御入力（端
子）ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢをそれぞれ入
力する複数の入力回路２〜５と、外部クロック（端子）
ＣＬＫを入力する入力回路６と、入出力（端子）ＤＱを
入力する入力回路７とから構成される。
【０００６】内部回路は、入力回路６の出力を入力し同
期信号ＩＣＬＫ１を出力する同期信号発生回路８と、同
期信号ＩＣＬＫ１を一定時間遅らせて同期信号ＩＣＬＫ
１Ｄを出力するディレイ素子ＤＬ３と、入力回路２〜５
の出力を入力し、同期信号ＩＣＬＫ１に同期してリード
活性化信号ＲＥＮ及びライト活性化信号ＷＥＮを出力す
るコマンドデコーダ９と、リード活性化信号ＲＥＮ、ラ
イト活性化信号ＷＥＮ及びバースト終了信号ＢＳＴＥＮ
Ｄを入力し、パイプライン活性化信号ＰＥＮを出力する
パイプライン活性化回路１０と、入力回路１の出力、パ
イプライン活性化信号ＰＥＮ及び内部同期信号ＩＣＬＫ
１を入力し、複数の内部アドレス信号ＩＡＤＤ、プレー
ト選択信号ＰＳＥＬ１及びバースト終了信号ＢＳＴＥＮ
Ｄを出力するバーストカウンタ１１と、複数の内部アド
レス信号ＩＡＤＤを入力し複数のカラム選択線ＹＳＷを
出力するカラムデコーダ１２Ａと、プレート選択信号Ｐ
ＳＥＬ１を入力しプレート選択信号ＰＳＥＬ２を出力す
るバッファ１９と、入力回路７の出力を入力しライトバ
スＷＢＵＳ１にライトデータを出力するバッファ２０
と、パイプライン活性化信号ＰＥＮ、ライト活性化信号
ＷＥＮ及び同期信号ＩＣＬＫ１Ｄを入力しライトパルス
ＷＰを出力するライトパルス発生回路１３Ｃと、プレー
ト選択信号ＰＳＥＬ２及びライトパルスＷＰを入力しラ
イトスイッチＷＳＷを出力するアンドゲートＡＮと、ラ
イトスイッチＷＳＷ及びライトバスＷＢＵＳ１を入力し
ライトバス対ＷＢＵＳ２Ｔ／Ｎにライトデータを出力す
るライトバッファ１４と、メモリセル１５と、カラム選
択線ＹＳＷ及びライトバス対ＷＢＵＳ２Ｔ／Ｎを入力し
メモリセル１５とデジット線対ＤＴ／Ｎで接続されたセ
ンスアンプ１６とで構成されている。
期信号ＩＣＬＫ１を出力する同期信号発生回路８と、同
期信号ＩＣＬＫ１を一定時間遅らせて同期信号ＩＣＬＫ
１Ｄを出力するディレイ素子ＤＬ３と、入力回路２〜５
の出力を入力し、同期信号ＩＣＬＫ１に同期してリード
活性化信号ＲＥＮ及びライト活性化信号ＷＥＮを出力す
るコマンドデコーダ９と、リード活性化信号ＲＥＮ、ラ
イト活性化信号ＷＥＮ及びバースト終了信号ＢＳＴＥＮ
Ｄを入力し、パイプライン活性化信号ＰＥＮを出力する
パイプライン活性化回路１０と、入力回路１の出力、パ
イプライン活性化信号ＰＥＮ及び内部同期信号ＩＣＬＫ
１を入力し、複数の内部アドレス信号ＩＡＤＤ、プレー
ト選択信号ＰＳＥＬ１及びバースト終了信号ＢＳＴＥＮ
Ｄを出力するバーストカウンタ１１と、複数の内部アド
レス信号ＩＡＤＤを入力し複数のカラム選択線ＹＳＷを
出力するカラムデコーダ１２Ａと、プレート選択信号Ｐ
ＳＥＬ１を入力しプレート選択信号ＰＳＥＬ２を出力す
るバッファ１９と、入力回路７の出力を入力しライトバ
スＷＢＵＳ１にライトデータを出力するバッファ２０
と、パイプライン活性化信号ＰＥＮ、ライト活性化信号
ＷＥＮ及び同期信号ＩＣＬＫ１Ｄを入力しライトパルス
ＷＰを出力するライトパルス発生回路１３Ｃと、プレー
ト選択信号ＰＳＥＬ２及びライトパルスＷＰを入力しラ
イトスイッチＷＳＷを出力するアンドゲートＡＮと、ラ
イトスイッチＷＳＷ及びライトバスＷＢＵＳ１を入力し
ライトバス対ＷＢＵＳ２Ｔ／Ｎにライトデータを出力す
るライトバッファ１４と、メモリセル１５と、カラム選
択線ＹＳＷ及びライトバス対ＷＢＵＳ２Ｔ／Ｎを入力し
メモリセル１５とデジット線対ＤＴ／Ｎで接続されたセ
ンスアンプ１６とで構成されている。
【０００７】また、ライトパルス発生回路１３Ｃは、パ
イプライン活性化信号ＰＥＮ、ライト活性化信号ＷＥＮ
及び同期信号ＩＣＬＫ１Ｄを入力するＮＡＮＤゲートＮ
ＡＮ３と、ＮＡＮ３の出力を入力し一定時間遅らせて出
力するディレイ素子ＤＬ４と、ＮＡＮＤゲートＮＡＮ３
の出力及びディレイ素子ＤＬ４の出力を入力しライトパ
ルスＷＰを出力するＮＡＮＤゲートＮＡＮ４とで構成さ
れている。
イプライン活性化信号ＰＥＮ、ライト活性化信号ＷＥＮ
及び同期信号ＩＣＬＫ１Ｄを入力するＮＡＮＤゲートＮ
ＡＮ３と、ＮＡＮ３の出力を入力し一定時間遅らせて出
力するディレイ素子ＤＬ４と、ＮＡＮＤゲートＮＡＮ３
の出力及びディレイ素子ＤＬ４の出力を入力しライトパ
ルスＷＰを出力するＮＡＮＤゲートＮＡＮ４とで構成さ
れている。
【０００８】次に動作について説明する。
【０００９】図９は、図８の半導体装置の動作について
説明する動作波形図である。
説明する動作波形図である。
【００１０】サイクルＣ１の外部クロックＣＬＫの立ち
上がりでＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢの各入力
端子をライトコマンドとなるよう入力レベルを設定する
と、外部クロックＣＬＫを受けてＨｉｇｈとなる同期信
号ＩＣＬＫ１により、ライト活性化信号ＷＥＮがＨｉｇ
ｈとなり、これによりパイプライン活性化信号ＰＥＮも
Ｈｉｇｈとなる。
上がりでＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢの各入力
端子をライトコマンドとなるよう入力レベルを設定する
と、外部クロックＣＬＫを受けてＨｉｇｈとなる同期信
号ＩＣＬＫ１により、ライト活性化信号ＷＥＮがＨｉｇ
ｈとなり、これによりパイプライン活性化信号ＰＥＮも
Ｈｉｇｈとなる。
【００１１】ライトコマンドが入力されると、別途設定
された「バースト長」だけバーストカウンタ１１で内部
アドレスが生成される。「バースト長」とは、１回のラ
イトコマンド入力により何ビットのデータをライトする
かを示すもので、図のサイクルＣ１よりも先に設定され
ている。この例は、「バースト長＝２」に設定された場
合を示している。
された「バースト長」だけバーストカウンタ１１で内部
アドレスが生成される。「バースト長」とは、１回のラ
イトコマンド入力により何ビットのデータをライトする
かを示すもので、図のサイクルＣ１よりも先に設定され
ている。この例は、「バースト長＝２」に設定された場
合を示している。
【００１２】サイクルＣ１、Ｃ２でバースト長分（２ビ
ット）内部アドレスが生成されると、サイクルＣ３の同
期信号ＩＣＬＫ１のＨｉｇｈにより、バースト終了信号
ＢＳＴＥＮＤにＨｉｇｈのパルスが生じ、これによりパ
イプライン活性化信号ＰＥＮがＬｏｗとなる。プレート
選択信号ＰＳＥＬ１、及び内部アドレス信号ＩＡＤＤ
（図示しない）も同期信号ＩＣＬＫ１に同期して発生
し、カラム選択線ＹＳＷが選択される。ここでは、プレ
ート選択信号ＰＳＥＬ１はサイクルＣ２では切り替わら
ず、カラム選択線ＹＳＷは毎サイクル切り替わる場合を
示している。また、プレート選択信号ＰＳＥＬ１のデー
タはプレート選択信号ＰＳＥＬ２に伝達され、ライトバ
スＷＢＵＳ１にはライトデータが伝達される。
ット）内部アドレスが生成されると、サイクルＣ３の同
期信号ＩＣＬＫ１のＨｉｇｈにより、バースト終了信号
ＢＳＴＥＮＤにＨｉｇｈのパルスが生じ、これによりパ
イプライン活性化信号ＰＥＮがＬｏｗとなる。プレート
選択信号ＰＳＥＬ１、及び内部アドレス信号ＩＡＤＤ
（図示しない）も同期信号ＩＣＬＫ１に同期して発生
し、カラム選択線ＹＳＷが選択される。ここでは、プレ
ート選択信号ＰＳＥＬ１はサイクルＣ２では切り替わら
ず、カラム選択線ＹＳＷは毎サイクル切り替わる場合を
示している。また、プレート選択信号ＰＳＥＬ１のデー
タはプレート選択信号ＰＳＥＬ２に伝達され、ライトバ
スＷＢＵＳ１にはライトデータが伝達される。
【００１３】サイクルＣ１で、ライト活性化信号ＷＥ
Ｎ、パイプライン活性化信号ＰＥＮがともにＨｉｇｈと
なった後、同期信号ＩＣＬＫ１Ｄが同期信号ＩＣＬＫ１
から所定の遅延時間をもって発生すると、ＮＡＮＤゲー
トＮＡＮ３の出力がＬｏｗとなり（図示しない）ライト
パルスＷＰがＨｉｇｈになる。続いて同期信号ＩＣＬＫ
１ＤがＬｏｗとなると、所定の遅延時間の後ディレイ素
子ＤＬ４の出力がＨｉｇｈとなり（図示しない）、ライ
トパルスＷＰはＬｏｗになる。
Ｎ、パイプライン活性化信号ＰＥＮがともにＨｉｇｈと
なった後、同期信号ＩＣＬＫ１Ｄが同期信号ＩＣＬＫ１
から所定の遅延時間をもって発生すると、ＮＡＮＤゲー
トＮＡＮ３の出力がＬｏｗとなり（図示しない）ライト
パルスＷＰがＨｉｇｈになる。続いて同期信号ＩＣＬＫ
１ＤがＬｏｗとなると、所定の遅延時間の後ディレイ素
子ＤＬ４の出力がＨｉｇｈとなり（図示しない）、ライ
トパルスＷＰはＬｏｗになる。
【００１４】次にサイクルＣ２でも同様にライトパルス
ＷＰが発生するが、サイクルＣ３では、同期信号ＩＣＬ
Ｋ１ＤがＨｉｇｈとなる前にパイプライン活性化信号Ｐ
ＥＮがＬｏｗとなるため、ＮＡＮＤゲートＮＡＮ３の出
力はＨｉｇｈであり、ライトパルスＷＰはＬｏｗのまま
となる。また、ライトデータは、プレート選択信号ＰＳ
ＥＬ２がＨｉｇｈの間ライトパルスＷＰに応じて発生す
るライトスイッチＷＳＷがＨｉｇｈの時、ライトバス対
ＷＢＵＳ２Ｔ／Ｎに伝達される。
ＷＰが発生するが、サイクルＣ３では、同期信号ＩＣＬ
Ｋ１ＤがＨｉｇｈとなる前にパイプライン活性化信号Ｐ
ＥＮがＬｏｗとなるため、ＮＡＮＤゲートＮＡＮ３の出
力はＨｉｇｈであり、ライトパルスＷＰはＬｏｗのまま
となる。また、ライトデータは、プレート選択信号ＰＳ
ＥＬ２がＨｉｇｈの間ライトパルスＷＰに応じて発生す
るライトスイッチＷＳＷがＨｉｇｈの時、ライトバス対
ＷＢＵＳ２Ｔ／Ｎに伝達される。
【００１５】ここで、カラム選択線ＹＳＷ、プレート選
択信号ＰＳＥＬ２及びライトバスＷＢＵＳ１が切り替わ
った後、ライトスイッチＷＳＷがＨｉｇｈとなるよう
に、ディレイ素子ＤＬ３の遅れ量を調整することにより
同期信号ＩＣＬＫ１ＤのＨｉｇｈのタイミングを決め、
かつ、センスアンプ１６にライトが正確に行われた後、
ライトスイッチＷＳＷがＬｏｗとなるようにディレイ素
子ＤＬ４の遅れ量を調整すればよい。
択信号ＰＳＥＬ２及びライトバスＷＢＵＳ１が切り替わ
った後、ライトスイッチＷＳＷがＨｉｇｈとなるよう
に、ディレイ素子ＤＬ３の遅れ量を調整することにより
同期信号ＩＣＬＫ１ＤのＨｉｇｈのタイミングを決め、
かつ、センスアンプ１６にライトが正確に行われた後、
ライトスイッチＷＳＷがＬｏｗとなるようにディレイ素
子ＤＬ４の遅れ量を調整すればよい。
【００１６】以上より、ライト実行時間、つまりライト
パルスＷＰのＨｉｇｈ幅はディレイ素子ＤＬ４の遅れ量
等で決まり、これをｔＷＰ、またサイクルタイムをｔＣ
Ｋとすれば、ライトスイッチＷＳＷのＬｏｗ幅、ｔＷＰ
Ｂは、 ｔＷＰＢ＝ｔＣＫ−ｔＷＰ … となる。
パルスＷＰのＨｉｇｈ幅はディレイ素子ＤＬ４の遅れ量
等で決まり、これをｔＷＰ、またサイクルタイムをｔＣ
Ｋとすれば、ライトスイッチＷＳＷのＬｏｗ幅、ｔＷＰ
Ｂは、 ｔＷＰＢ＝ｔＣＫ−ｔＷＰ … となる。
【００１７】また、カラム選択線ＹＳＷ、プレート選択
線ＰＳＥＬ２及びライトバスＷＢＵＳ１の切り替えのた
めに最小限必要な、ライトパルスＷＰ、ライトスイッチ
ＷＳＷのＬｏｗ幅を、ｔＷＰＢmin とすると、サイクル
タイムｔＣＫは、 ｔＣＫ＞ｔＷＰ＋ｔＷＰmin … と表すことができる。
線ＰＳＥＬ２及びライトバスＷＢＵＳ１の切り替えのた
めに最小限必要な、ライトパルスＷＰ、ライトスイッチ
ＷＳＷのＬｏｗ幅を、ｔＷＰＢmin とすると、サイクル
タイムｔＣＫは、 ｔＣＫ＞ｔＷＰ＋ｔＷＰmin … と表すことができる。
【００１８】図１０はサイクルタイムｔＣＫが長いとき
の例を示しているが、ライト実行時間ｔＷＰは図９に示
す例と同じで、ｔＣＫに依存せず一定である。
の例を示しているが、ライト実行時間ｔＷＰは図９に示
す例と同じで、ｔＣＫに依存せず一定である。
【００１９】半導体記憶装置は、製造時のプロセス変動
（ばらつき）などにより、必要なライト実行時間（ｔＷ
Ｐ）は個々のデバイスによって異なる。したがって、大
多数のデバイスで正確にライトが行えるよう余裕をもっ
てディレイ素子ＤＬ４の遅れ量を決め、ライト実行時間
（ｔＷＰ）を設定する必要がある。
（ばらつき）などにより、必要なライト実行時間（ｔＷ
Ｐ）は個々のデバイスによって異なる。したがって、大
多数のデバイスで正確にライトが行えるよう余裕をもっ
てディレイ素子ＤＬ４の遅れ量を決め、ライト実行時間
（ｔＷＰ）を設定する必要がある。
【００２０】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、製造時のプロセス変動（ばらつき）を考慮し
て、最もライト実行時間が長く必要なプロセス条件のデ
バイスにあわせてｔＷＰを設定するため、標準なプロセ
ス条件で製造されたデバイスにおいては必要以上に長い
ｔＷＰとなり、サイクルタイムｔＣＫを悪化させるとい
う問題があった。
装置では、製造時のプロセス変動（ばらつき）を考慮し
て、最もライト実行時間が長く必要なプロセス条件のデ
バイスにあわせてｔＷＰを設定するため、標準なプロセ
ス条件で製造されたデバイスにおいては必要以上に長い
ｔＷＰとなり、サイクルタイムｔＣＫを悪化させるとい
う問題があった。
【００２１】つまり、全てのデバイスが、最もライト実
行時間が長く必要なプロセス条件のデバイスと、同等の
サイクルタイムｔＣＫとなってしまう。
行時間が長く必要なプロセス条件のデバイスと、同等の
サイクルタイムｔＣＫとなってしまう。
【００２２】リードのサイクルタイムが高速化されつつ
ある昨今では、ライトのサイクルタイムがスピードグレ
ードを決める場合も多く、この場合、スピードグレード
の悪いデバイスしか発生しないことになる。
ある昨今では、ライトのサイクルタイムがスピードグレ
ードを決める場合も多く、この場合、スピードグレード
の悪いデバイスしか発生しないことになる。
【００２３】また、ｔＷＰを標準なプロセス条件で製造
されたデバイスにあわせて設定すると、ライトが正確に
行われず不良品となるデバイスが多くなる。
されたデバイスにあわせて設定すると、ライトが正確に
行われず不良品となるデバイスが多くなる。
【００２４】また、特開平４−２４３０８５号公報「半
導体記憶装置」に、ライトのサイクルタイムｔＣＫを短
縮する手段として、「ライトバッファ等を１つのセンス
アンプに対して２つ用意して交互に動かす」ことが提案
されているが、この技術を用いても１回のライトに必要
なライト実行時間は変わらず、やはり最もライト実行時
間が長く必要なプロセス条件のデバイスにあわせてｔＷ
Ｐを設定する必要があり、上記問題が同様に露呈する。
導体記憶装置」に、ライトのサイクルタイムｔＣＫを短
縮する手段として、「ライトバッファ等を１つのセンス
アンプに対して２つ用意して交互に動かす」ことが提案
されているが、この技術を用いても１回のライトに必要
なライト実行時間は変わらず、やはり最もライト実行時
間が長く必要なプロセス条件のデバイスにあわせてｔＷ
Ｐを設定する必要があり、上記問題が同様に露呈する。
【００２５】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルと、該メモリセルとデジット線で
接続された複数のセンスアンプとを有し、該センスアン
プへのデータライトを制御するライトスイッチ信号は、
外部クロックが入力された後、所定の第一の遅延時間後
の第一のタイミングで非活性化状態となり、さらに所定
の第二の遅延時間後の第二のタイミングで活性化状態と
なり、少なくとも次の外部クロック入力まで活性化状態
が保持される。
は、複数のメモリセルと、該メモリセルとデジット線で
接続された複数のセンスアンプとを有し、該センスアン
プへのデータライトを制御するライトスイッチ信号は、
外部クロックが入力された後、所定の第一の遅延時間後
の第一のタイミングで非活性化状態となり、さらに所定
の第二の遅延時間後の第二のタイミングで活性化状態と
なり、少なくとも次の外部クロック入力まで活性化状態
が保持される。
【００２６】また、本発明の半導体記憶装置は、プレー
ト選択信号を入力し、前記ライトスイッチ信号の前記非
活性化状態と前記活性化状態は前記第一のタイミングで
動作する一定時間幅のパルス発生回路により発生すると
ともに前記プレート選択信号により前記ライトスイッチ
信号の最初の第二のタイミングまでは非活性化状態とす
る。
ト選択信号を入力し、前記ライトスイッチ信号の前記非
活性化状態と前記活性化状態は前記第一のタイミングで
動作する一定時間幅のパルス発生回路により発生すると
ともに前記プレート選択信号により前記ライトスイッチ
信号の最初の第二のタイミングまでは非活性化状態とす
る。
【００２７】また、カラム選択線の切り替わりが、前記
第一のタイミングの後、前記第二のタイミングまでの間
であるのが望ましく、前記外部クロックに同期して第一
の同期信号を発生させる同期信号発生回路と、該第一の
同期信号を所定時間遅延させ第二の同期信号を発生させ
る遅延回路とを有し、該第二の同期信号に同期して前記
ライトスイッチ信号は非活性化状態へと遷移し、該第二
の同期信号に同期して前記カラム選択線は切り替わるの
が望ましい。
第一のタイミングの後、前記第二のタイミングまでの間
であるのが望ましく、前記外部クロックに同期して第一
の同期信号を発生させる同期信号発生回路と、該第一の
同期信号を所定時間遅延させ第二の同期信号を発生させ
る遅延回路とを有し、該第二の同期信号に同期して前記
ライトスイッチ信号は非活性化状態へと遷移し、該第二
の同期信号に同期して前記カラム選択線は切り替わるの
が望ましい。
【００２８】さらに、ライトデータを伝達する第一のラ
イトバス信号と、該第一のライトバス信号及びライトス
イッチ信号を入力し前記複数のセンスアンプと第二のラ
イトバスで接続されたライトバッファを有し、前記第一
のライトバス信号の切り替わり、前記プレート選択信号
の切り替わりの少なくとも一方は、前記第二の同期信号
に同期するのが望ましく、また、ライトデータを伝達す
る第一のライトバス信号と、該第一のライトバス信号及
びライトスイッチ信号を入力し前記複数のセンスアンプ
と第二のライトバスで接続されたライトバッファを有
し、前記プレート選択信号の切り替わりは前記第二の同
期信号に同期するのが望ましい。
イトバス信号と、該第一のライトバス信号及びライトス
イッチ信号を入力し前記複数のセンスアンプと第二のラ
イトバスで接続されたライトバッファを有し、前記第一
のライトバス信号の切り替わり、前記プレート選択信号
の切り替わりの少なくとも一方は、前記第二の同期信号
に同期するのが望ましく、また、ライトデータを伝達す
る第一のライトバス信号と、該第一のライトバス信号及
びライトスイッチ信号を入力し前記複数のセンスアンプ
と第二のライトバスで接続されたライトバッファを有
し、前記プレート選択信号の切り替わりは前記第二の同
期信号に同期するのが望ましい。
【００２９】パイプライン活性化信号を出力するパイプ
ライン活性化回路と、ライト活性化信号を出力するコマ
ンドデコーダと、ライトマスク制御信号を出力するライ
トマスク制御回路とを有し、前記パイプライン活性化信
号が非活性か、前記ライト活性化信号が非活性か、前記
ライトマスク制御信号がライトマスクを活性化する状態
にあるかのいずれかの時は、前記第二のタイミング以降
も前記ライトスイッチを非活性化状態に保持するのが望
ましい。
ライン活性化回路と、ライト活性化信号を出力するコマ
ンドデコーダと、ライトマスク制御信号を出力するライ
トマスク制御回路とを有し、前記パイプライン活性化信
号が非活性か、前記ライト活性化信号が非活性か、前記
ライトマスク制御信号がライトマスクを活性化する状態
にあるかのいずれかの時は、前記第二のタイミング以降
も前記ライトスイッチを非活性化状態に保持するのが望
ましい。
【００３０】
【発明の実施の形態】図１は、本発明の一実施の形態を
示す回路図である。
示す回路図である。
【００３１】入力部は、複数のアドレス（端子）ＡＤＤ
を入力する複数の入力回路１と、複数のメモリ制御入力
（端子）ＲＡＳＢ、ＣＡＳＢ，ＷＥＢ、ＣＢＳをそれぞ
れ入力する複数の入力回路２〜５と、外部クロック（端
子）ＣＬＫを入力する入力回路６と、データ入力（端
子）ＤＱを入力する入力回路７とで構成される。
を入力する複数の入力回路１と、複数のメモリ制御入力
（端子）ＲＡＳＢ、ＣＡＳＢ，ＷＥＢ、ＣＢＳをそれぞ
れ入力する複数の入力回路２〜５と、外部クロック（端
子）ＣＬＫを入力する入力回路６と、データ入力（端
子）ＤＱを入力する入力回路７とで構成される。
【００３２】内部回路は入力回路６の出力を入力し同期
信号ＩＣＬＫ１を出力する同期信号発生回路８と、同期
信号ＩＣＬＫ１を一定時間遅らせて同期信号ＩＣＬＫ１
Ｄを出力するディレイ素子ＤＬ１と、入力回路２〜５の
出力を入力し、同期信号ＩＣＬＫ１に同期してリード活
性化信号ＲＥＮ及びライト活性化信号ＷＥＮを出力する
コマンドデコーダ９と、リード活性化信号ＲＥＮ、ライ
ト活性化信号ＷＥＮ及びバースト終了信号ＢＳＴＥＮＤ
を入力し、パイプライン活性化信号ＰＥＮを出力するパ
イプライン活性化回路１０と、入力回路１の出力、パイ
プライン活性化信号ＰＥＮ及び内部同期信号ＩＣＬＫ１
を入力し、複数の内部アドレス信号ＩＡＤＤ、プレート
選択信号ＰＳＥＬ１及びバースト終了信号ＢＳＴＥＮＤ
を出力するバーストカウンタ１１と、複数の内部アドレ
ス信号ＩＡＤＤを入力し複数のカラム選択線ＹＳＷを出
力するカラムデコーダ１２Ａと、プレート選択信号ＰＳ
ＥＬ１を入力し、同期信号ＩＣＬＫ１Ｄに同期してプレ
ート選択信号ＰＳＥＬ２を出力する複数のＤ−ラッチ回
路Ｒ１（１回路のみ図示している）と、入力回路７の出
力を入力し同期信号ＩＣＬＫ１Ｄに同期してライトバス
ＷＢＵＳ１にライトデータを出力する複数のＤ−ラッチ
回路Ｒ２（１回路のみ図示している）と、パイプライン
活性化信号ＰＥＮ、ライト活性化信号ＷＥＮ及び同期信
号ＩＣＬＫ１Ｄを入力しライトパルスＷＰを出力するラ
イトパルス発生回路１３Ａと、プレート選択信号ＰＳＥ
Ｌ２及びライトパルスＷＰを入力しライトスイッチＷＳ
Ｗを出力する複数個のアンドゲートＡＮ（１回路のみ図
示している）と、ライトスイッチＷＳＷ及びライトバス
ＷＢＵＳ１を入力しライトバス対ＷＢＵＳ２Ｔ／Ｎにラ
イトデータを出力するライトバッファ１４と、メモリセ
ル１５と、カラム選択線ＹＳＷ及びライトバス対ＷＢＵ
Ｓ２Ｔ／Ｎを入力しメモリセル１５とデジット線対ＤＴ
／Ｎで接続されたセンスアンプ１６とで構成されてい
る。
信号ＩＣＬＫ１を出力する同期信号発生回路８と、同期
信号ＩＣＬＫ１を一定時間遅らせて同期信号ＩＣＬＫ１
Ｄを出力するディレイ素子ＤＬ１と、入力回路２〜５の
出力を入力し、同期信号ＩＣＬＫ１に同期してリード活
性化信号ＲＥＮ及びライト活性化信号ＷＥＮを出力する
コマンドデコーダ９と、リード活性化信号ＲＥＮ、ライ
ト活性化信号ＷＥＮ及びバースト終了信号ＢＳＴＥＮＤ
を入力し、パイプライン活性化信号ＰＥＮを出力するパ
イプライン活性化回路１０と、入力回路１の出力、パイ
プライン活性化信号ＰＥＮ及び内部同期信号ＩＣＬＫ１
を入力し、複数の内部アドレス信号ＩＡＤＤ、プレート
選択信号ＰＳＥＬ１及びバースト終了信号ＢＳＴＥＮＤ
を出力するバーストカウンタ１１と、複数の内部アドレ
ス信号ＩＡＤＤを入力し複数のカラム選択線ＹＳＷを出
力するカラムデコーダ１２Ａと、プレート選択信号ＰＳ
ＥＬ１を入力し、同期信号ＩＣＬＫ１Ｄに同期してプレ
ート選択信号ＰＳＥＬ２を出力する複数のＤ−ラッチ回
路Ｒ１（１回路のみ図示している）と、入力回路７の出
力を入力し同期信号ＩＣＬＫ１Ｄに同期してライトバス
ＷＢＵＳ１にライトデータを出力する複数のＤ−ラッチ
回路Ｒ２（１回路のみ図示している）と、パイプライン
活性化信号ＰＥＮ、ライト活性化信号ＷＥＮ及び同期信
号ＩＣＬＫ１Ｄを入力しライトパルスＷＰを出力するラ
イトパルス発生回路１３Ａと、プレート選択信号ＰＳＥ
Ｌ２及びライトパルスＷＰを入力しライトスイッチＷＳ
Ｗを出力する複数個のアンドゲートＡＮ（１回路のみ図
示している）と、ライトスイッチＷＳＷ及びライトバス
ＷＢＵＳ１を入力しライトバス対ＷＢＵＳ２Ｔ／Ｎにラ
イトデータを出力するライトバッファ１４と、メモリセ
ル１５と、カラム選択線ＹＳＷ及びライトバス対ＷＢＵ
Ｓ２Ｔ／Ｎを入力しメモリセル１５とデジット線対ＤＴ
／Ｎで接続されたセンスアンプ１６とで構成されてい
る。
【００３３】また、ライトパルス発生回路１３Ａは、パ
イプライン活性化信号ＰＥＮ、ライト活性化信号ＷＥＮ
及び同期信号ＩＣＬＫ１Ｄを入力するＮＡＮＤゲートＮ
ＡＮ１と、ＮＡＮＤゲートＮＡＮ１の出力を入力するイ
ンバータＩＮＶ１と、インバータＩＮＶ１の出力を入力
するディレイ素子ＤＬ２、及びディレイ素子ＤＬ２の出
力を入力するＮＯＲゲートＮＯＲ１と同期信号ＩＣＬＫ
１Ｄを入力しライトパルスＷＰを出力するＮＯＲゲート
ＮＯＲ２とのフリップフロップとで構成されている。
イプライン活性化信号ＰＥＮ、ライト活性化信号ＷＥＮ
及び同期信号ＩＣＬＫ１Ｄを入力するＮＡＮＤゲートＮ
ＡＮ１と、ＮＡＮＤゲートＮＡＮ１の出力を入力するイ
ンバータＩＮＶ１と、インバータＩＮＶ１の出力を入力
するディレイ素子ＤＬ２、及びディレイ素子ＤＬ２の出
力を入力するＮＯＲゲートＮＯＲ１と同期信号ＩＣＬＫ
１Ｄを入力しライトパルスＷＰを出力するＮＯＲゲート
ＮＯＲ２とのフリップフロップとで構成されている。
【００３４】次に動作について説明する。
【００３５】図２は、本発明の一実施の形態の動作につ
いて説明する動作波形図である。
いて説明する動作波形図である。
【００３６】サイクルＣ１の外部クロックＣＬＫの立ち
上がりでＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢの各入力
端子がライトコマンドとなるような入力レベルに設定さ
れると、外部クロックＣＬＫを受けてＨｉｇｈとなる同
期信号ＩＣＬＫ１により、ライト活性化信号ＷＥＮがＨ
ｉｇｈとなり、これによりパイプライン活性化信号ＰＥ
ＮもＨｉｇｈとなる。
上がりでＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢの各入力
端子がライトコマンドとなるような入力レベルに設定さ
れると、外部クロックＣＬＫを受けてＨｉｇｈとなる同
期信号ＩＣＬＫ１により、ライト活性化信号ＷＥＮがＨ
ｉｇｈとなり、これによりパイプライン活性化信号ＰＥ
ＮもＨｉｇｈとなる。
【００３７】パイプライン活性化信号ＰＥＮがＨｉｇｈ
となると、バーストカウンタ１１は、カラムアドレスを
生成する。カラムアドレスのうち一部は内部アドレスＩ
ＡＤＤとしてカラムデコーダに出力されカラムの選択に
使用され、他の一部はプレート選択信号（ＰＳＥＬ１，
２）として出力されプレート選択に使用される。
となると、バーストカウンタ１１は、カラムアドレスを
生成する。カラムアドレスのうち一部は内部アドレスＩ
ＡＤＤとしてカラムデコーダに出力されカラムの選択に
使用され、他の一部はプレート選択信号（ＰＳＥＬ１，
２）として出力されプレート選択に使用される。
【００３８】なお、メモリセルのセンスアンプに対する
プレート選択信号と内部アドレスＩＡＤＤの関係につい
ては、センスアンプはある台数毎にセンスアンプ列を形
成し該センスアンプ列の複数個の内の１つを選択するの
がプレート選択信号（ＰＳＥＬ１，２）であり、そのセ
ンスアンプ列の内の１つのセンスアンプを選択するのが
内部アドレスという関係にある。
プレート選択信号と内部アドレスＩＡＤＤの関係につい
ては、センスアンプはある台数毎にセンスアンプ列を形
成し該センスアンプ列の複数個の内の１つを選択するの
がプレート選択信号（ＰＳＥＬ１，２）であり、そのセ
ンスアンプ列の内の１つのセンスアンプを選択するのが
内部アドレスという関係にある。
【００３９】パイプライン活性化信号ＰＥＮがＨｉｇｈ
となった後の前記バーストカウンタ１１からは、最初の
サイクルはアドレス入力データＡＤＤに応じた内部アド
レスＩＡＤＤ（図示しない）が出力されるが、次のサイ
クルからはバーストカウンタ１１でこのアドレスの更新
が行われ生成される内部アドレスＩＡＤＤを引き続き出
力される。即ち、バーストカウンタ１１では、ライトコ
マンド入力サイクルで入力されたアドレスデータＡＤＤ
からサイクル毎に最下位ビットからカウントアップし、
バースト長分だけの内部アドレスを順に出力する。ま
た、前記バースト長分の前記出力後にバースト終了信号
ＢＳＴＥＮＤのＨｉｇｈが出力される。
となった後の前記バーストカウンタ１１からは、最初の
サイクルはアドレス入力データＡＤＤに応じた内部アド
レスＩＡＤＤ（図示しない）が出力されるが、次のサイ
クルからはバーストカウンタ１１でこのアドレスの更新
が行われ生成される内部アドレスＩＡＤＤを引き続き出
力される。即ち、バーストカウンタ１１では、ライトコ
マンド入力サイクルで入力されたアドレスデータＡＤＤ
からサイクル毎に最下位ビットからカウントアップし、
バースト長分だけの内部アドレスを順に出力する。ま
た、前記バースト長分の前記出力後にバースト終了信号
ＢＳＴＥＮＤのＨｉｇｈが出力される。
【００４０】図２の例では、バースト長が２ビットのた
め、サイクルＣ１、Ｃ２でバースト長分（２ビット）の
内部アドレスが生成されると、サイクルＣ３の同期信号
ＩＣＬＫ１のＨｉｇｈにより、バースト終了信号ＢＳＴ
ＥＮＤにＨｉｇｈのパルスが生じ、これによりパイプラ
イン活性化信号ＰＥＮがＬｏｗとなる。プレート選択信
号ＰＳＥＬ１、及び内部アドレス信号ＩＡＤＤ（図示し
ない）も同期信号ＩＣＬＫ１に同期して発生し、カラム
選択線ＹＳＷが選択される。ここでは、プレート選択信
号ＰＳＥＬ１はサイクルＣ２では切り替わらず、カラム
選択線ＹＳＷは毎サイクル切り替わる場合を示してい
る。
め、サイクルＣ１、Ｃ２でバースト長分（２ビット）の
内部アドレスが生成されると、サイクルＣ３の同期信号
ＩＣＬＫ１のＨｉｇｈにより、バースト終了信号ＢＳＴ
ＥＮＤにＨｉｇｈのパルスが生じ、これによりパイプラ
イン活性化信号ＰＥＮがＬｏｗとなる。プレート選択信
号ＰＳＥＬ１、及び内部アドレス信号ＩＡＤＤ（図示し
ない）も同期信号ＩＣＬＫ１に同期して発生し、カラム
選択線ＹＳＷが選択される。ここでは、プレート選択信
号ＰＳＥＬ１はサイクルＣ２では切り替わらず、カラム
選択線ＹＳＷは毎サイクル切り替わる場合を示してい
る。
【００４１】同期信号ＩＣＬＫ１Ｄは同期信号ＩＣＬＫ
１から所定の遅延時間をもって発生し、この同期信号Ｉ
ＣＬＫ１ＤのＨｉｇｈに同期してプレート選択信号ＰＳ
ＥＬ１のデータが選択プレートに対応するＤ−ラッチ回
路Ｒ１にラッチされプレート選択信号ＰＳＥＬ２として
伝達され、一方、ライトバスＷＢＵＳ１にはライトデー
タが伝達される。
１から所定の遅延時間をもって発生し、この同期信号Ｉ
ＣＬＫ１ＤのＨｉｇｈに同期してプレート選択信号ＰＳ
ＥＬ１のデータが選択プレートに対応するＤ−ラッチ回
路Ｒ１にラッチされプレート選択信号ＰＳＥＬ２として
伝達され、一方、ライトバスＷＢＵＳ１にはライトデー
タが伝達される。
【００４２】また、サイクルＣ１で、ライト活性化信号
ＷＥＮがＨｉｇｈとなった後同期信号ＩＣＬＫ１ＤがＨ
ｉｇｈとなると、ＮＡＮＤゲートＮＡＮ１の出力がＬｏ
ｗとなり（図示しない）、所定の遅れの後ライトパルス
ＷＰがＨｉｇｈになる。次にサイクルＣ２で同期信号Ｉ
ＣＬＫ１ＤがＨｉｇｈとなると、ＮＯＲゲートＮＯＲ
１、ＮＯＲ２のフリップフロップはリセットされライト
パルスＷＰは一旦Ｌｏｗになるが、ＮＡＮＤゲートＮＡ
Ｎ１の出力がＬｏｗとなり（図示しない）、ライトパル
スＷＰは再び所定の遅れの後Ｈｉｇｈになる。
ＷＥＮがＨｉｇｈとなった後同期信号ＩＣＬＫ１ＤがＨ
ｉｇｈとなると、ＮＡＮＤゲートＮＡＮ１の出力がＬｏ
ｗとなり（図示しない）、所定の遅れの後ライトパルス
ＷＰがＨｉｇｈになる。次にサイクルＣ２で同期信号Ｉ
ＣＬＫ１ＤがＨｉｇｈとなると、ＮＯＲゲートＮＯＲ
１、ＮＯＲ２のフリップフロップはリセットされライト
パルスＷＰは一旦Ｌｏｗになるが、ＮＡＮＤゲートＮＡ
Ｎ１の出力がＬｏｗとなり（図示しない）、ライトパル
スＷＰは再び所定の遅れの後Ｈｉｇｈになる。
【００４３】サイクルＣ３でも同期信号ＩＣＬＫ１Ｄが
Ｈｉｇｈとなると前記フリップフロップはリセットされ
ライトパルスＷＰはＬｏｗとなる。しかしこの時パイプ
ライン活性化信号ＰＥＮはＬｏｗとなっているためＮＡ
ＮＤゲートＮＡＮ１の出力はＨｉｇｈであり、ライトパ
ルスＷＰはＬｏｗのままとなる。また、ライトデータは
同期信号ＩＣＬＫ１Ｄに同期してライトバスＷＢＵＳ１
に出力される。そして、プレート選択信号ＰＳＥＬ２が
Ｈｉｇｈの間、選択プレートに対応するアンド回路ＡＮ
を介してライトパルスＷＰに応じてライトスイッチＷＳ
Ｗが発生し、該ライトスイッチＷＳＷがＨｉｇｈの時、
ライトバス対ＷＢＵＳ２Ｔ／ＮにライトデータＷＢＵＳ
１が伝達される。
Ｈｉｇｈとなると前記フリップフロップはリセットされ
ライトパルスＷＰはＬｏｗとなる。しかしこの時パイプ
ライン活性化信号ＰＥＮはＬｏｗとなっているためＮＡ
ＮＤゲートＮＡＮ１の出力はＨｉｇｈであり、ライトパ
ルスＷＰはＬｏｗのままとなる。また、ライトデータは
同期信号ＩＣＬＫ１Ｄに同期してライトバスＷＢＵＳ１
に出力される。そして、プレート選択信号ＰＳＥＬ２が
Ｈｉｇｈの間、選択プレートに対応するアンド回路ＡＮ
を介してライトパルスＷＰに応じてライトスイッチＷＳ
Ｗが発生し、該ライトスイッチＷＳＷがＨｉｇｈの時、
ライトバス対ＷＢＵＳ２Ｔ／ＮにライトデータＷＢＵＳ
１が伝達される。
【００４４】ここで、カラム選択線ＹＳＷの切り替わり
と、プレート選択信号ＰＳＥＬ２及びライトバスＷＢＵ
Ｓ１の切り替わりがほぼ同時となり、またライトスイッ
チＷＳＷがカラム選択線ＹＳＷの切り替わりより早くＬ
ｏｗとなるように、ディレイ素子ＤＬ１の遅れ量を調整
することにより同期信号ＩＣＬＫ１ＤのＨｉｇｈのタイ
ミングを決め、かつ、プレート選択信号ＰＳＥＬ２が切
り替わった後にライトパルスＷＰがＨｉｇｈとなり、カ
ラム選択線ＹＳＷ及びライトバスＷＢＵＳ１が切り替わ
った後にライトスイッチＷＳＷがＨｉｇｈとなるように
ディレイ素子ＤＬ２の遅れ量を調整すれば、ライトバス
対ＷＢＵＳ２Ｔ／Ｎにライトデータが表れている間は、
カラム選択線が切り替わることなくセンスアンプに正確
にライトされる。
と、プレート選択信号ＰＳＥＬ２及びライトバスＷＢＵ
Ｓ１の切り替わりがほぼ同時となり、またライトスイッ
チＷＳＷがカラム選択線ＹＳＷの切り替わりより早くＬ
ｏｗとなるように、ディレイ素子ＤＬ１の遅れ量を調整
することにより同期信号ＩＣＬＫ１ＤのＨｉｇｈのタイ
ミングを決め、かつ、プレート選択信号ＰＳＥＬ２が切
り替わった後にライトパルスＷＰがＨｉｇｈとなり、カ
ラム選択線ＹＳＷ及びライトバスＷＢＵＳ１が切り替わ
った後にライトスイッチＷＳＷがＨｉｇｈとなるように
ディレイ素子ＤＬ２の遅れ量を調整すれば、ライトバス
対ＷＢＵＳ２Ｔ／Ｎにライトデータが表れている間は、
カラム選択線が切り替わることなくセンスアンプに正確
にライトされる。
【００４５】以上より、ライトパルスＷＰのＬｏｗ幅は
サイクルタイムに依存せず、これをｔＷＰＢ、またサイ
クルタイムをｔＣＫとすると、ライト実行時間、つまり
ライトパルスＨｉｇｈ幅ｔＷＰは、 ｔＷＰ＝ｔＣＫ−ｔＷＰＢ … と、サイクルタイムｔＣＫに依存する形で表せる。
サイクルタイムに依存せず、これをｔＷＰＢ、またサイ
クルタイムをｔＣＫとすると、ライト実行時間、つまり
ライトパルスＨｉｇｈ幅ｔＷＰは、 ｔＷＰ＝ｔＣＫ−ｔＷＰＢ … と、サイクルタイムｔＣＫに依存する形で表せる。
【００４６】図３は、サイクルタイムｔＣＫが長いとき
の例を示しており、ライト実行時間ｔＷＰがｔＣＫに依
存して長くなっている。
の例を示しており、ライト実行時間ｔＷＰがｔＣＫに依
存して長くなっている。
【００４７】なお、本発明においては、ライトパルスＨ
ｉｇｈ幅をｔＷＰをサイクルタイムｔＣＫに依存するよ
うな特性を持たせるための具体的手段として、ライトパ
ルスＷＰのＬｏｗ幅を一定時間幅のパルスを発生するパ
ルス発生回路を用いて構成している。図１の実施の形態
においては、フリップフロップ回路と遅延素子ＤＬ２に
より構成した一定時間幅のパルスを生成するライトパル
ス発生回路１３Ａを採用しているが、これは原理的には
各種の単安定回路等の一定幅のパルス発生回路が利用で
きることは言うまでもない。この場合、プレート選択信
号によりライトスイッチ信号の最初の波形処理を必要と
することは前記実施の形態の場合と同様である。また、
本発明は、このような単安定型のパルス発生器を必ずし
も必須とするものではなく、要はクロックパルスの各サ
イクルの所定の（第二）タイミングから、次のクロック
の前記タイミングより一定期間前の（第一）タイミング
まで活性化状態が保持されるようにクロックに同期して
信号を発生する回路を利用することで実施できることは
明らかである。
ｉｇｈ幅をｔＷＰをサイクルタイムｔＣＫに依存するよ
うな特性を持たせるための具体的手段として、ライトパ
ルスＷＰのＬｏｗ幅を一定時間幅のパルスを発生するパ
ルス発生回路を用いて構成している。図１の実施の形態
においては、フリップフロップ回路と遅延素子ＤＬ２に
より構成した一定時間幅のパルスを生成するライトパル
ス発生回路１３Ａを採用しているが、これは原理的には
各種の単安定回路等の一定幅のパルス発生回路が利用で
きることは言うまでもない。この場合、プレート選択信
号によりライトスイッチ信号の最初の波形処理を必要と
することは前記実施の形態の場合と同様である。また、
本発明は、このような単安定型のパルス発生器を必ずし
も必須とするものではなく、要はクロックパルスの各サ
イクルの所定の（第二）タイミングから、次のクロック
の前記タイミングより一定期間前の（第一）タイミング
まで活性化状態が保持されるようにクロックに同期して
信号を発生する回路を利用することで実施できることは
明らかである。
【００４８】図４は、本発明の他の実施の形態を示す回
路図である。
路図である。
【００４９】図１に示す実施の形態との相違として、カ
ラムデコーダ１２Ａに代わり、複数の内部アドレス信号
ＩＡＤＤを入力し複数のカラム選択信号ＹＳＷ０を出力
するカラムデコーダ１２Ｂを備え、カラム選択信号ＹＳ
Ｗ０を入力し同期信号ＩＣＬＫ１Ｄに同期してカラム選
択線ＹＳＷを出力する複数のＤ−ラッチ回路Ｒ３を備え
ている。
ラムデコーダ１２Ａに代わり、複数の内部アドレス信号
ＩＡＤＤを入力し複数のカラム選択信号ＹＳＷ０を出力
するカラムデコーダ１２Ｂを備え、カラム選択信号ＹＳ
Ｗ０を入力し同期信号ＩＣＬＫ１Ｄに同期してカラム選
択線ＹＳＷを出力する複数のＤ−ラッチ回路Ｒ３を備え
ている。
【００５０】その他の構成要素は図１に示す実施の形態
と同一であり、同一構成要素には同じ符号を付してあ
る。
と同一であり、同一構成要素には同じ符号を付してあ
る。
【００５１】図５は、図４に示す実施の形態の動作につ
いて説明する動作波形図である。
いて説明する動作波形図である。
【００５２】カラム選択線ＹＳＷは同期信号ＩＣＬＫ１
Ｄに同期して切り替わる。よって、カラム選択線ＹＳ
Ｗ、プレート選択信号ＰＳＥＬ２及びライトバスＷＢＵ
Ｓ１の切り替わりをほぼ同時にするのがより容易とな
り、またライトパルスＷＰ及びライトスイッチＷＳＷの
タイミング制御もより容易となる。
Ｄに同期して切り替わる。よって、カラム選択線ＹＳ
Ｗ、プレート選択信号ＰＳＥＬ２及びライトバスＷＢＵ
Ｓ１の切り替わりをほぼ同時にするのがより容易とな
り、またライトパルスＷＰ及びライトスイッチＷＳＷの
タイミング制御もより容易となる。
【００５３】図６は、さらに本発明の他の実施の形態を
示す回路図である。
示す回路図である。
【００５４】図１、図４に示す実施の形態では前述のと
おりライトコマンドを入力すると、バースト長だけ内部
でアドレスが生成され書き込み動作が行われる。図６の
実施の形態では、そのうちの何ビットかのアドレスでデ
ータを書き替えたくない場合に外部からライトマスクコ
マンドを入力することで書き込みを禁止するようにした
実施の形態である。
おりライトコマンドを入力すると、バースト長だけ内部
でアドレスが生成され書き込み動作が行われる。図６の
実施の形態では、そのうちの何ビットかのアドレスでデ
ータを書き替えたくない場合に外部からライトマスクコ
マンドを入力することで書き込みを禁止するようにした
実施の形態である。
【００５５】図１、図４に示す実施の形態との相違とし
て、入力端子ＤＱＭを入力する入力回路１７と、入力回
路１７の出力を入力し同期信号ＩＣＬＫ１Ｄに同期して
ライトマスク制御信号ＷＭＳＫＢを出力するライトマス
ク制御回路１８とを備え、ライトパルス発生回路１３Ａ
に代わり、ライトパルス発生回路１３Ｂを備えている。
て、入力端子ＤＱＭを入力する入力回路１７と、入力回
路１７の出力を入力し同期信号ＩＣＬＫ１Ｄに同期して
ライトマスク制御信号ＷＭＳＫＢを出力するライトマス
ク制御回路１８とを備え、ライトパルス発生回路１３Ａ
に代わり、ライトパルス発生回路１３Ｂを備えている。
【００５６】また、ライトパルス発生回路１３Ｂは、パ
イプライン活性化信号ＰＥＮ、ライト活性化信号ＷＥ
Ｎ、ライトマスク制御回路ＷＭＳＫＢ及び同期信号ＩＣ
ＬＫ１Ｄを入力するＮＡＮＤゲートＮＡＮ２と、ＮＡＮ
ＤゲートＮＡＮ２の出力を入力するインバータＩＮＶ１
と、インバータＩＮＶ１の出力を入力するディレイ素子
ＤＬ２、及びディレイ素子ＤＬ２の出力を入力するＮＯ
ＲゲートＮＯＲ１と同期信号ＩＣＬＫ１Ｄを入力しライ
トパルスＷＰを出力するＮＯＲゲートＮＯＲ２とのフリ
ップフロップとで構成されている。
イプライン活性化信号ＰＥＮ、ライト活性化信号ＷＥ
Ｎ、ライトマスク制御回路ＷＭＳＫＢ及び同期信号ＩＣ
ＬＫ１Ｄを入力するＮＡＮＤゲートＮＡＮ２と、ＮＡＮ
ＤゲートＮＡＮ２の出力を入力するインバータＩＮＶ１
と、インバータＩＮＶ１の出力を入力するディレイ素子
ＤＬ２、及びディレイ素子ＤＬ２の出力を入力するＮＯ
ＲゲートＮＯＲ１と同期信号ＩＣＬＫ１Ｄを入力しライ
トパルスＷＰを出力するＮＯＲゲートＮＯＲ２とのフリ
ップフロップとで構成されている。
【００５７】その他の構成要素は図１、図４に示す実施
の形態と同一であり、同一構成要素には同じ符号を付し
てある。
の形態と同一であり、同一構成要素には同じ符号を付し
てある。
【００５８】図７は、図６に示す実施の形態の動作につ
いて説明する動作波形図である。
いて説明する動作波形図である。
【００５９】ライトでバースト中のサイクルＣｎの外部
クロックＣＬＫの立ち上がりで、マスクコマンドとなる
ように入力端子ＤＱＭのレベルを設定すると、外部クロ
ックＣＬＫを受けてＨｉｇｈとなる同期信号ＩＣＬＫ１
により、ライトマスク制御信号ＷＭＳＫＢがＬｏｗとな
り、サイクルＣｎで同期信号ＩＣＬＫ１ＤがＨｉｇｈと
なってもＮＡＮＤゲートＮＡＮ２の出力はＨｉｇｈのま
まである。
クロックＣＬＫの立ち上がりで、マスクコマンドとなる
ように入力端子ＤＱＭのレベルを設定すると、外部クロ
ックＣＬＫを受けてＨｉｇｈとなる同期信号ＩＣＬＫ１
により、ライトマスク制御信号ＷＭＳＫＢがＬｏｗとな
り、サイクルＣｎで同期信号ＩＣＬＫ１ＤがＨｉｇｈと
なってもＮＡＮＤゲートＮＡＮ２の出力はＨｉｇｈのま
まである。
【００６０】したがって同期信号ＩＣＬＫ１ＤがＨｉｇ
ｈとなりライトパルスが一旦Ｌｏｗとなると、サイクル
Ｃｎ中はＬｏｗのまま維持され、このサイクルのライト
は行われないようマスクされる。次にサイクルＣｎ＋１
でマスクコマンドを入力しないと、同期信号ＩＣＬＫ１
によりライトマスク信号ＷＭＳＫＢはＨｉｇｈとなるの
で、同期信号ＩＣＬＫ１ＤがＨｉｇｈとなると、ＮＡＮ
ＤゲートＮＡＮ２の出力がＬｏｗとなり（図示しな
い）、所定の遅れの後ライトパルスＷＰがＨｉｇｈにな
る。
ｈとなりライトパルスが一旦Ｌｏｗとなると、サイクル
Ｃｎ中はＬｏｗのまま維持され、このサイクルのライト
は行われないようマスクされる。次にサイクルＣｎ＋１
でマスクコマンドを入力しないと、同期信号ＩＣＬＫ１
によりライトマスク信号ＷＭＳＫＢはＨｉｇｈとなるの
で、同期信号ＩＣＬＫ１ＤがＨｉｇｈとなると、ＮＡＮ
ＤゲートＮＡＮ２の出力がＬｏｗとなり（図示しな
い）、所定の遅れの後ライトパルスＷＰがＨｉｇｈにな
る。
【００６１】よって、ライトマスク制御を行う際にも、
ライトパルスＷＰ及びライトスイッチＷＳＷのタイミン
グ制御が容易である。
ライトパルスＷＰ及びライトスイッチＷＳＷのタイミン
グ制御が容易である。
【００６２】このように、ライトマスクは１回の入力で
１サイクルのデータの書き込みのみ禁止するもので、次
サイクルからは再び書き込みを開始し、書き込み禁止中
もパイプライン活性化信号ＰＳＥＬ１、ＰＳＥＬ２は活
性化状態のままとしている。
１サイクルのデータの書き込みのみ禁止するもので、次
サイクルからは再び書き込みを開始し、書き込み禁止中
もパイプライン活性化信号ＰＳＥＬ１、ＰＳＥＬ２は活
性化状態のままとしている。
【００６３】
【発明の効果】以上説明したように本発明は、ライト実
行時間がサイクルタイムｔＣＫに依存して長くなるよう
構成したので、製造時のプロセス変動（ばらつき）によ
りデバイス毎に必要なｔＷＰが違っても、それぞれのデ
バイスの最小サイクルタイム動作時に必要最小限のｔＷ
Ｐとなるという効果を有する。
行時間がサイクルタイムｔＣＫに依存して長くなるよう
構成したので、製造時のプロセス変動（ばらつき）によ
りデバイス毎に必要なｔＷＰが違っても、それぞれのデ
バイスの最小サイクルタイム動作時に必要最小限のｔＷ
Ｐとなるという効果を有する。
【００６４】よって、短いライト実行時間でライト可能
なデバイスは、サイクルタイムｔＣＫが短縮でき、長い
ライト実行時間が必要なデバイスも、スピードグレード
を下げ長いサイクルタイムｔＣＫで動作させれば正確に
ライトが行われ、不良品となることはない。
なデバイスは、サイクルタイムｔＣＫが短縮でき、長い
ライト実行時間が必要なデバイスも、スピードグレード
を下げ長いサイクルタイムｔＣＫで動作させれば正確に
ライトが行われ、不良品となることはない。
【００６５】最もライト実行時間が長く必要なプロセス
条件のデバイスと、最もライト実行時間が短くてよいプ
ロセス条件のデバイスとの必要なｔＷＰの差をΔｔＷＰ
とすれば、本発明のサイクルタイムｔＣＫ（ＮＥＷ）
は、従来技術におけるサイクルタイムをｔＣＫ（ＯＬ
Ｄ）とすると、最高で、 ｔＣＫ（ＮＥＷ）＝ｔＣＫ（ＯＬＤ）−ΔｔＷＰ … のサイクルタイムｔＣＫ短縮効果がある。
条件のデバイスと、最もライト実行時間が短くてよいプ
ロセス条件のデバイスとの必要なｔＷＰの差をΔｔＷＰ
とすれば、本発明のサイクルタイムｔＣＫ（ＮＥＷ）
は、従来技術におけるサイクルタイムをｔＣＫ（ＯＬ
Ｄ）とすると、最高で、 ｔＣＫ（ＮＥＷ）＝ｔＣＫ（ＯＬＤ）−ΔｔＷＰ … のサイクルタイムｔＣＫ短縮効果がある。
【００６６】また、従来、ｔＷＰを決めるディレイ素子
の遅れ量の設定は、設計時の重要課題の一つであり、ま
た製品化後も最適化のための拡散マスク変更を行うな
ど、多大な設計工数が必要であったが、本発明によれ
ば、ｔＷＰはサイクルタイムｔＣＫに依存して変動する
ため、最適化設計が容易で、大幅な設計工数削減の効果
もある。
の遅れ量の設定は、設計時の重要課題の一つであり、ま
た製品化後も最適化のための拡散マスク変更を行うな
ど、多大な設計工数が必要であったが、本発明によれ
ば、ｔＷＰはサイクルタイムｔＣＫに依存して変動する
ため、最適化設計が容易で、大幅な設計工数削減の効果
もある。
【図１】本発明の実施の形態を示す回路図である。
【図２】図１に示す実施の形態の動作について説明する
波形図である。
波形図である。
【図３】図１に示す実施の形態の動作について説明する
波形図である。
波形図である。
【図４】本発明の他の実施の形態を示す回路図である。
【図５】図４に示す実施の形態の動作について説明する
波形図である。
波形図である。
【図６】本発明の他の実施の形態を示す回路図である。
【図７】図６に示す実施の形態の動作について説明する
波形図である。
波形図である。
【図８】従来の技術の一例を示す回路図である。
【図９】図８に示す例の動作について説明する波形図で
ある。
ある。
【図１０】図８に示す例の動作について説明する波形図
である。
である。
１，２，３，４，５，６，７，１７ 入力回路 ８ 同期信号発生回路 ９ コマンドデコーダ １０ パイプライン活性化回路 １１ バーストカウンタ １２Ａ，１２Ｂ カラムデコーダ １３Ａ，１３Ｂ，１３Ｃ ライトパルス発生回路 １８ ライトマスク制御回路 １９，２０ バッファ Ｒ１，Ｒ２，Ｒ３ Ｄ−ラッチ回路 ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４ ディレイ素子 ＡＮ ＡＮＤゲート ＮＡＮ１，ＮＡＮ２，ＮＡＮ３，ＮＡＮ４ ＮＡＮＤ
ゲート ＩＮＶ１ インバータ ＮＯＲ１，ＮＯＲ２ ＮＯＲゲート
ゲート ＩＮＶ１ インバータ ＮＯＲ１，ＮＯＲ２ ＮＯＲゲート
Claims (8)
- 【請求項１】 複数のメモリセルと、該メモリセルとデ
ジット線で接続された複数のセンスアンプとを有し、該
センスアンプへのデータライトを制御するライトスイッ
チ信号は、外部クロックが入力された後、少なくとも所
定の第一の遅延時間後の第一のタイミングまでには非活
性化状態となり、さらに所定の第二の遅延時間後の第二
のタイミングで活性化状態となり、前記活性化状態は少
なくとも次の外部クロック入力まで保持される半導体記
憶装置であって、プレート選択信号を入力し、前記ライ
トスイッチ信号の前記非活性化状態と前記活性化状態は
前記第一のタイミングで動作する一定時間幅のパルス発
生回路により発生するとともに前記プレート選択信号に
より前記ライトスイッチ信号の最初の第二のタイミング
までは非活性化状態に保持されることを特徴とする半導
体記憶装置。 - 【請求項２】 複数のメモリセルと、該メモリセルとデ
ジット線で接続された複数のセンスアンプとを有し、該
センスアンプへのデータライトを制御するライトスイッ
チ信号は、外部クロックが入力された後、少なくとも所
定の第一の遅延時間後の第一のタイミングまでには非活
性化状態となり、さらに所定の第二の遅延時間後の第二
のタイミングで活性化状態となり、前記活性化状態は少
なくとも次の外部クロック入力まで保持される半導体記
憶装置であって、カラム選択線の切り替わりが、前記第
一のタイミングの後、前記第二のタイミングまでの間で
あることを特徴とする半導体記憶装置。 - 【請求項３】 カラム選択線の切り替わりが、前記第一
のタイミングの後、前記第二のタイミングまでの間であ
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記外部クロックに同期して第一の同期
信号を発生させる同期信号発生回路と、該第一の同期信
号を所定時間遅延させ第二の同期信号を発生させる遅延
回路とを有し、該第二の同期信号に同期して前記ライト
スイッチは非活性化状態へと遷移し、該第二の同期信号
に同期して前記カラム選択線は切り替わることを特徴と
する請求項２又は３記載の半導体記憶装置。 - 【請求項５】 ライトデータを伝達する第一のライトバ
ス信号と、該第一のライトバス信号及びライトスイッチ
信号を入力し前記複数のセンスアンプと第二のライトバ
スで接続されたライトバッファを有し、前記第一のライ
トバス信号の切り替わりは、前記第二の同期信号に同期
することを特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】 ライトデータを伝達する第一のライトバ
ス信号と、該第一のライトバス信号及びライトスイッチ
信号を入力し前記複数のセンスアンプと第二のライトバ
スで接続されたライトバッファを有し、前記プレート選
択信号の切り替わりは前記第二の同期信号に同期するこ
とを特徴とする請求項４記載の半導体記憶装置。 - 【請求項７】 パイプライン活性化信号を出力するパイ
プライン活性化回路と、ライト活性化信号を出力するコ
マンドデコーダと、ライトマスク制御信号を出力するラ
イトマスク制御回路とを有し、前記パイプライン活性化
信号が非活性か、前記ライト活性化信号が非活性か、前
記ライトマスク制御信号がライトマスクを活性化する状
態にあるかのいずれかの時は、前記第二のタイミング以
降も前記ライトスイッチを非活性化状態に保持すること
を特徴とする請求項１、２、３、４、５又は６記載の半
導体記憶装置。 - 【請求項８】 複数のメモリセルと、該メモリセルとデ
ジット線で接続された複数のセンスアンプとを有し、該
センスアンプへのデータライトを制御するライトスイッ
チ信号は、外部クロックが入力された後、少なくとも所
定の第一の遅延時間後の第一のタイミングまでには非活
性化状態となり、さらに所定の第二の遅延時間後の第二
のタイミングで活性化状態となり、前記活性化状態は少
なくとも次の外部クロック入力まで保持される半導体記
憶装置であって、パイプライン活性化信号を出力するパ
イプライン活性化回路と、ライト活性化信号を出力する
コマンドデコーダと、ライトマスク制御信号を出力する
ライトマスク制御回路とを有し、前記パイプライン活性
化信号が非活性か、前記ライト活性化信号が非活性か、
前記ライトマスク制御信号がライトマスクを活性化する
状態にあるかのいずれかの時は、前記第二のタイミング
以降も前記ライトスイッチを非活性化状態に保持するこ
とを特徴とする半導体記憶装置。
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