KR100277848B1 - 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 전원전압의 레벨에 관계없이 항상 융통성 있는 TWP보상이 가능하도록 하는데 적당한 반도체 메모리장치에 관한 것으로서, 전원전압의 레벨에 따라 패드로부터 입력되는 라이트 인에이블신호를 그대로 출력하거나 또는 딜레이시켜 라이트 제어 구동신호의 디스에이블 시점을 제어하여 라이트 펄스 폭 타이밍을 보상하는 라이트 펄스 폭 타이밍 보상부와, 상기 라이트 펄스 폭 타이밍 보상부에서 출력되는 라이트 제어 구동신호와 칩 선택신호 및 셀 선택신호를 받아 상기 셀에 데이터를 라이트하기 위한 제어신호를 출력하는 WCDN 발생부와, 입력데이터 및 상기 WCDN 발생부에서 출력되는 제어신호를 받아 상기 셀로 데이터(DATA) 및 데이터바(DATAB)를 라이트하는 데이터 입력부를 포함하는 것을 특징으로 한다.

Description

반도체 메모리장치
본 발명은 반도체장치에 관한 것으로서, 특히 메모리에 데이터 라이트(write)시 저전압 및 고전압특성에 따라 라이트 펄스 폭 타이밍(write pulse width timing)(이하, TWP라고 약칭함)을 개선시키는데 적당하도록 한 반도체 메모리장치에 관한 것이다.
이하, 종래 기술에 따른 반도체 메모리장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 기술에 따른 반도체 메모리장치의 구성블록도이다.
패드(PAD)로부터 라이트 인에이블 신호(WET)가 입력되면 논리연산을 통해 라이트 제어 구동신호(WCD)를 출력하는 WCD 발생부(11)와, 상기 라이트 제어 구동신호(WCD)와, 칩 선택 신호(CS) 및 셀 선택 신호(Z-DEC)를 받아 제어신호(WCDN)를 발생하는 WCDN 발생부(13)와, 상기 WCDN 발생부(13)의 제어신호(WCDN) 및 입력되는 데이터 신호를 받아 논리연산을 통해 하이레벨의 데이터와 로우레벨의 데이터를 메모리 셀로 출력하는 데이터 입력부(15)를 포함하여 구성된다.
여기서, 상기 셀 선택신호(Z-DEC)는 사용하고자 하는 셀을 선택했음을 알리는 신호를 말하는 것으로서, 블록으로 정의된 셀 중 어느 셀을 선택하였는지를 상기 WCDN 발생부(13)로 알려준다.
상기 WCD 발생부(11)는 입력되는 라이트 인에이블 신호(WET)를 반전시키는 인버터(INT1)와, 상기 인버터(INT1)의 신호를 다시 반전시키는 인버터(INT2)와, 상기 인버터(INT2)의 출력신호와 상기 라이트 인에이블 신호(WET)를 논리 연산하는 낸드게이트(NAND1)와, 상기 낸드게이트(NAND1)의 출력신호를 반전시키는 인버터(INT3)로 구성된다.
그리고 상기 데이터 입력부(15)는 입력되는 데이터신호를 반전시키는 인버터(INT4)와, 상기 인버터(INT4)의 출력신호와 상기 WCDN 발생부(13)에서 발생된 제어신호(WCDN)를 논리 연산하는 노아게이트(NOR1)와, 상기 입력되는 데이터신호와 상기 WCDN 발생부(13)에서 발생된 제어신호(WCDN)를 논리 연산하는 노아게이트(NOR2)와, 상기 각 노아게이트(NOR1, NOR2)의 출력신호를 각각 반전시키는 인버터(INT5, INT6)와, 입력되는 CWEN을 반전시키는 인버터(INT7)와, 상기 인버터(INT7)의 입력단과 출력단 사이에 구성되는 트랜스퍼 게이트(TG1)와, 상기 트랜스퍼 게이트(TG1)와 직렬접속되는 트랜스퍼 게이트(TG2)로 구성된다.
여기서, 상기 트랜스퍼 게이트(TG1)를 통해 하이레벨의 데이터가 출력되고 상기 트랜스퍼 게이트(TG2)를 통해 로우레벨의 데이터가 출력된다.
상기 CWEN는 상기 패드를 통해 입력되는 제어신호 중 하나로써 데이터를 셀에 저장하고자 할 때 상기 트랜지스퍼 게이트(TG1, TG2)를 턴-온시키기 위한 제어신호이다.
이와 같이 구성된 종래 반도체 메모리장치의 동작을 도 2를 참조하여 설명하면 다음과 같다.
즉, 도 2에 도시한 바와 같이, 패드(PAD)로부터 라이트 인에이블신호(WET)가 입력되면 WCD 발생부(11)는 라이트 제어 구동신호(WCD)를 발생한다.
이때 상기 라이트 인에이블신호(WET)의 디스에이블되는 시점과 라이트 제어구동신호(WCD)의 디스에이블시점을 비교하면 딜레이 시간(td)이 존재함을 알 수 있다.
WCD 발생부(11)는 패드로부터 입력되는 라이트 인에이블신호(WET)를 받아 라이트 제어 구동신호(WCD)를 발생하는데 상기 라이트 제어 구동신호(WCD)는 셀에 데이터를 라이트하는데 필요한 내부 인에이블신호이다.
따라서, 라이트 제어 구동신호(WCD)의 폭과 인에이블 및 디스에이블 타임이 매우 중요하다.
즉, 저전압의 경우는, 라이트 제어 구동신호(WCD)의 인에이블 시점을 가능한 한 빠르게, 디스에이블 시점은 늦으면 늦은 만큼 좋다.
한편, 고전압의 경우는 라이트 제어 구동신호(WCD)의 디스에이블 시점은 빠른 쪽이 좋다.
도 2에는 도시되지 않았지만, WCDN 발생부(13)는 라이트 제어 구동신호(WCD)와, 셀 선택신호(Z-DEC)를 받아 상기 데이터 입력부(15)를 제어하는 제어신호(WCDN)를 발생한다.
상기 데이터 입력부(15)는 상기 WCDN 발생부(13)에서 발생된 제어신호(WCDN)의 제어를 받아 선택된 셀로 데이터를 라이트(Write)하게 된다.
이때, 전원전압이 낮은 경우에 라이트 펄스 폭 타이밍(WPT : Write Pulse Timing)을 개선시키려면 라이트 제어 구동신호(WCD)의 인에이블 시점을 빠르게 하거나 또는 디스에이블 시점을 느리게 하여야 한다.
하지만, 라이트 제어 구동신호(WCD)의 디스에이블 시점을 딜레이시키면 데이터 입력부(15)를 제어하는 제어신호(WCDN)의 디스에블 시점이 느려지게 되고 이는 라이트 리커버리 타이밍(WRT : Write Recovery Timing)이 나빠지는 원인이 된다.
물론, 라이트 제어 구동신호(WCD)의 인에이블 시점을 빠르게 하는 방법도 있지만 상기 인에이블 시점을 빠르게 하는 데에는 한계가 있다.
즉, 어드레스 셋-업 타임(Address setup time) 때문에 인에이블 시점을 너무 빠르게 할 수도 없다.
결과적으로 셀에 데이터를 라이트하는 시점은 라이트 제어 구동신호(WCD)를 받아 동작하는 WCD 발생부(13)가 데이터 입력부(15)를 제어하는 제어신호(WCDN)를 출력하는 시점이다.
따라서, 라이트 제어 구동신호(WCD)의 인에이블 시점이 빨라지게 되면 데이터 입력부(15)를 제어하는 제어신호(WCDN)의 인에이블 시점도 빨라지게 되고 이와 반대로 라이트 제어 구동신호(WCD)이 디스에이블 시점이 느려지면 데이터 입력부(15)를 제어하는 제어신호(WCDN)의 디스에이블 시점도 느려지게 된다.
여기서, 전원전압이 저전압일 경우, 상기 라이트 제어 구동신호(WCD)의 디스에이블 시점을 느리게 할 수가 없었다.
예를 들어, 셀에 데이터를 라이트(Write) 및 리드(Read)를 반복함에 있어서, 라이트 제어 구동신호(WCD)가 인에이블되어 셀에 데이터를 라이트(Write)하게 되는 경우, 라이트 제어 구동신호(WCD)의 디스에이블 시점은 될 수 있는 한 빠르게 하여야 한다.
그렇지 않으면 데이터를 셀에 완전하게 라이트하지 않았음에도 불구하고 데이터 리드타이밍으로 바뀌게 되는 문제가 발생하기 때문이다.
이와 같이 라이트 제어 구동신호(WCD)의 디스에이블 시점이 느려지게 되면 라이트 리커버리 타이밍이 나빠지게 되는 원인이 된다.
이와 같은 종래 반도체 메모리장치는 라이트 리커버리 타임은 전원전압의 레벨이 저전압일 때가 고전압일 때에 비해 마진을 확보할 수는 있지만 라이트 펄스폭 타임(TWP)을 보상하기 위해서는 라이트 제어 구동신호(WCD)의 인에이블 시점을 빠르게 하여야 한다.
하지만 라이트 제어 구동신호(WCD)의 인에이블 시점을 빠르게 하는 것은 어드레스 셋-업 타이밍으로 인하여 한계가 있다.
결과적으로 라이트 제어 구동신호(WCD)의 인에이블 시점이 빠르지 않다는 것은 고속의 SRAM을 구현할 수가 없다는 문제점이 발생한다.
이는 전원전압의 레벨에 따라 라이트 제어 구동신호(WCD)의 인에이블 및 디스에이블 시점을 조절할 수가 없으므로 장치의 효율성을 저하시킨다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서, 전원전압의 변화를 감지하여 저전압에서는 라이트 제어 구동신호(WCD)의 디스에이블 시점을 길게하고, 고전압에서는 라이트 제어 구동신호(WCD)의 디스에이블 시점을 빠르게 하여 라이트 펄스 폭 타임(TWP)을 개선시키는데 적당한 반도체 메모리장치를 제공하는데 그 목적이 있다.
제1도는 종래 반도체 메모리장치에 따른 회로적 구성도,
제2도는 종래 반도체 메모리장치에 따른 타이밍도,
제3도는 본 발명의 반도체 메모리장치에 따른 회로적 구성도,
제4a도 내지 4b는 본 발명의 반도체 메모리장치에 따른 타이밍도,
제5도는 본 발명의 반도체 메모리장치의 시뮬레이션 결과에 따른 그래프.
* 도면의 주요부분에 대한 부호의 설명
31 : TWP보상부 31a : WET딜레이부
31b : 전원전압 감지부 31c : WCD 출력부
33 : WCDN 발생부 35 : 데이터 입력부
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 전원전압의 레벨에 따라 패드로부터 입력되는 라이트 인에이블신호를 그대로 출력하거나 또는 딜레이시켜 라이트 제어 구동신호의 디스에이블 시점을 제어하여 라이트 펄스 폭 타이밍을 보상하는 라이트 펄스 폭 타이밍 보상부와, 상기 라이트 펄스 폭 타이밍 보상부에서 출력되는 라이트 제어 구동신호와 칩 선택신호 및 셀 선택신호를 받아 상기 셀에 데이터를 라이트하기 위한 제어신호를 출력하는 WCDN 발생부와, 입력데이터 및 상기 WCDN 발생부에서 출력되는 제어신호를 받아 상기 셀로 데이터(DATA) 및 데이터바(DATAB)를 라이트하는 데이터 입력부를 포함하는 것을 특징으로 한다.
이하, 본 발명의 반도체 메모리장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 반도체 메모리장치에 따른 회로적 구성도이다.
도 3에 도시한 바와 같이, 패드(PAD)로부터 입력되는 라이트 인에이블신호(WET)에 의해 라이트 펄스 폭 타이밍(TWP)을 보상하고 라이트 제어 구동신호(WCD)를 출력하는 라이트 펄스 폭 타이밍 보상부(이하, TWP보상부라 칭함)(31)와, 상기 TWP보상부(31)에서 출력되는 라이트 제어 구동신호(WCD)와, 칩 선택신호(CS) 및 셀 선택신호(Z-DEC)를 입력으로 하여 제어신호(WCDN)를 발생하는 WCDN 발생부(33)와, 상기 WCDN 발생부(33)에서 발생된 제어신호(WCDN)에 의해 선택된 셀(Cell)에 데이터를 입력하는 데이터 입력부(35)를 포함하여 구성된다.
여기서, 상기 TWP보상부(31)는 WET딜레이부(31a)와, 전원전압 감지부(31b)와, WCD 출력부(31c)를 포함하여 구성된다.
상기 WET딜레이부(31a)는 패드로부터 입력되는 라이트 인에이블신호(WET)신호를 반전시키는 인버터(INT1)와, 상기 인버터(INT1)와 직렬로 연결되어 각각 전단의 출력을 반전시키는 인버터(INT2, INT3, INT4)로 구성된다.
여기서, 상기 인버터들(INT1, INT2, INT3, INT4)은 라이트 인에이블신호(WET)를 보상하기 위해 라이트 인에이블신호(WET)를 일정시간동안 딜레이시킨다. 따라서, 딜레이시키고자 하는 만큼의 인버터의 수를 결정하는 것이 중요하다.
그리고 상기 전원전압 감지부(31b)는 전원전압단(Vcc)과 직렬로 연결된 4개의 앤모스 트랜지스터(NM1, NM2, NM3, NM4)와, 입력되는 칩 인에이블신호(CST)를 반전시키는 인버터(INT5)와, 상기 인버터(INT5)의 출력을 게이트입력으로 하고 드레인으로 전원전압이 인가되는 피모스 트랜지스터(PM1)와, 드레인이 상기 피모스 트랜지스터(PM1)의 소오스와 연결되고 상기 앤모스 트랜지스터(NM4)의 출력신호에 의해 도통 제어되는 피모스 트랜지스터(PM2)와, 상기 피모스 트랜지스터(PM2)와 직렬로 연결되고 상기 앤모스 트랜지스터(NM2)의 출력신호에 의해 도통 제어되는 앤모스 트랜지스터(NM5)와, 상기 앤모스 트랜지스터(NM5)와 직렬 연결되고 소오스가 접지단(Vss)과 연결되는 앤모스 트랜지스터(NM6)로 구성된다.
상기 WCD 출력부(31c)는 상기 칩 인에이블신호(CST)신호에 의해 도통 제어되고 드레인이 전원전압단에 그리고 소오스가 상기 피모스 트랜지스터(PM2)의 출력단에 연결되는 피모스 트랜지스터(PM3)와, 상기 피모스 트랜지스터(PM3)의 출력신호 및 상기 피모스 트랜지스터(PM3)의 출력신호와 인버터(INT6)에 의해 반전된 신호를 이용하여 상기 WET딜레이부(31a)의 출력을 선택적으로 출력시키는 트랜스퍼 게이트(TG1)와, 상기 전원전압에 의해 도통 제어되고 소오스는 접지단과 그리고 드레인은 상기 트랜스퍼 게이트(TG1)의 출력단과 연결되는 앤모스 트랜지스터(NM7)와, 상기 패드로부터 입력되는 라이트 인에이블신호(WET) 및 상기 앤모스 트랜지스터(NM7)에 의해 레벨이 조정된 트랜스퍼 게이트(TG1)의 출력신호를 입력으로 하여 논리 연산하는 노아게이트(NOR1)와, 상기 노아게이트(NOR1)의 출력을 반전시키는 인버터(INT7)와, 상기 인버터(INT7)의 출력을 반전시키는 인버터(INT8)와, 상기 인버터(INT8)의 출력 및 상기 노아게이트(NOR1)의 출력을 입력으로 하여 논리 연산하는 노아게이트(NOR2)를 포함하여 구성된다.
여기서, 상기 피모스 트랜지스터(PM3)의 출력신호가 하이레벨이면 현재 전원전압이 저전압임을 의미하고, 로우레벨이면 고전압임을 의미한다.
즉, 본 발명의 반도체 메모리장치는 전원전압이 저전압인지 아니면 고전압인지를 상기 전원전압 감지부(31b)에서 감지하여 저전압에서의 라이트 펄스 폭 타이밍(TWP)을 개선시키고자 하였다.
한편, 상기 데이터 입력부(35)의 구성은 아래와 같다.
외부에서 입력되는 데이터신호(DATAIN)와 상기 WCDN 발생부(33)의 출력신호를 논리 연산하는 노아게이트(NOR3)와, 상기 데이터신호를 반전시키는 인버터(INT9)와, 상기 인버터(INT9)의 출력신호와 상기 WCDN 발생부(33)에서 발생된 제어신호(WCDN)를 논리 연산하는 노아게이트(NOR4)와, 상기 노아게이트(NOR3)의 출력을 반전시키는 인버터(INT10)와, 상기 노아게이트(NOR4)의 출력을 반전시키는 인버터(INT11)와, 외부로부터 인가되는 제어신호(CWEN) 및 반전된 신호에 의해 도통 제어되어 상기 인버터(INT10)(INT11)의 출력을 선택적으로 셀(Cell)에 저장하는 트랜스퍼 게이트(TG2, TG3)로 구성된다.
이와 같이 구성된 본 발명의 반도체 메모리장치의 동작을 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 상기 전원전압 감지부(31b)에서 전원전압을 감지한 결과, 저전압일 경우와 고전압일 경우의 동작을 각각 설명하기로 한다.
도 4a는 전원전압이 저전압일 경우의 타이밍도로서, 전원전압이 저전압이므로 라이트 제어 구동신호(WCD)의 디스에이블 시점이 딜레이 되었음을 보여준다.
즉, 도 3 내지 도 4a에 도시한 바와 같이, 패드(PAD)로부터 라이트 인에이블신호(WET)가 입력되면, 상기 전원전압 감지부(31b)의 출력은 하이레벨을 나타낸다.
앞에서 설명한 바와 같이, 전원전압이 저전압일 때 상기 전원전압 감지부(31b)의 출력이 하이레벨이다.
따라서, 도 4a에 도시한 바와 같이, 패드(PAD)로부터 라이트 인에이블 신호(WET)가 입력될 때 전원전압 감지부(31b)의 출력 스위치는 하이레벨이다. 이 때문에 트랜스퍼 게이트(TG1)는 온되어 있다. 이 트랜스퍼 게이트의 입력에는 WET 지연부(31a)가 접속되어 있기 때문에, 라이트 인에이블 신호(WET)의 상승시에 NOR 게이트(11)로의 입력이 함께 로우가 되므로, 그 WET 지연부(31a)의 지연시간만큼 지연된다.
따라서 도 3의 WCD 출력부(31c)에서는 라이트 제어 드라이브신호(WCD)의 디스에이블 시점이 일정시간동안 딜레이된 신호가 출력된다.
상기 라이트 제어 구동신호(WCD)가 디스에이블되면 해당 워드라인이 인에이블되는데 라이트 제어 구동신호(WCD)의 디스에이블 시점과 워드라인이 인에이블되는 시점을 비교하여 보면 그 시간간격이 짧아짐을 볼 수 있다.
결과적으로 저전압에서는 라이트 제어 구동신호(WCD)의 디스에이블 시점을 딜레이시켜 마치 고전압에서 동작하는 것과 같이 라이트 리커버리 타임(TWR)을 딜레이시킴으로써 라이트 펄스 폭 타임(TWP)을 보상할 수 있다.
이어, 도 4b는 전원전압이 고전압일 경우의 타이밍도이다.
먼저, 전원전압이 고전압일 경우에는 상기 WET딜레이부(31a)를 디스에이블시켜 라이트 제어 구동신호(WCD)의 디스에이블 시점이 딜레이되지 않도록 함으로써 기존과 같은 라이트 리커버리 타임을 갖도록 하는 것이다.
즉, 전원전압 감지부(31b)가 전원전압의 레벨을 감지한 결과 고전압일 경우, 상기 전원전압 감지부(31b)는 로우레벨의 신호를 출력한다.
전원전압 감지부(31b)의 출력신호가 로우레벨이므로 상기 트랜스퍼 게이트(TG1)가 턴-온되지 못한다.
따라서, WET딜레이부(31a)의 출력신호가 WCD 출력부(31c)로 인가되지 못하고, 상기 패드로부터 인가되는 라이트 인에이블신호(WET)가 곧바로 WCD 출력부(31c)로 인가된다.
즉, 전원전압이 고전압일 경우에는 라이트 제어 구동신호(WCD)가 딜레이되지 않고 정상적으로 WCDN 발생부(33)로 인가된다.
상기 WCDN 발생부(33)는 칩 선택신호(CS)와, 라이트 제어 구동신호(WCD)를 받아 데이터 입력부(35)로 제어신호(WCDN)를 출력한다.
따라서 데이터 입력부(35)는 입력되는 제어신호(WCDN) 및 데이터신호를 논리 연산한 후 선택되어진 셀(Cell)로 데이터(DATA) 및 데이터바(DATAB)를 라이트(Write)한다.
도 5a 내지 5b는 본 발명의 라이트 펄스 폭 타임(WPT)보상에 따른 시뮬레이션 결과를 그래프로 도시한 것이다.
도 5a는 저전압에서 그리고 도 5b는 고전압에서의 라이트 펄스 폭 타임(WPT) 보상을 나타내었다.
도 5a 및 5b에 도시한 바와 같이, 저전압에서는 라이트 리커버리 타임(WRT)을 딜레이시키어 마치 고전압에서 동작하는 것과 동일한 효과를 얻고, 고전압에서는 정상적으로 동작하도록 하여 라이트 펄스 폭 타임(WPT)을 개선하였다.
이상에서 상술한 바와 같이 본 발명의 반도체 메모리장치는 다음과 같은 효과가 있다.
전원전압을 감지하여 저전압일 경우에는 라이트 리커버리 타임을 딜레이시키고 고전압에서는 정상적으로 동작하도록 하여 라이트 펄스 폭 타임을 보상할 수 있다.
따라서, 전원전압의 변화에 효과적으로 대응할 수 있으므로 장치의 효율성을 향상시킨다.

Claims (3)

  1. 전원전압의 레벨에 따라 패드로부터 입력되는 라이트 인에이블신호를 그대로 출력하거나 또는 딜레이시켜 라이트 제어 구동신호의 디스에이블 시점을 제어하여 라이트 펄스 폭 타이밍을 보상하는 라이트 펄스 폭 타이밍 보상부와,
    상기 라이트 펄스 폭 타이밍 보상부에서 출력되는 라이트 제어 구동신호와 칩 선택신호 및 셀 선택신호를 받아 상기 셀에 데이터를 라이트하기 위한 제어신호를 출력하는 WCDN 발생부와,
    입력데이터 및 상기 WCDN 발생부에서 출력되는 제어신호를 받아 상기 셀로 데이터(DATA) 및 데이터바(DATAB)를 라이트하는 데이터 입력부를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 TWP보상부는 패드로부터 입력되는 라이트 인에이블신호를 딜레이시키는 WET딜레이부와,
    전원전압의 레벨을 감지하여 상기 WET딜레이부의 출력을 스위칭하는 전원전압 감지부와,
    상기 WET딜레이부의 출력신호 또는 패드로부터 입력되는 라이트 인에이블신호를 받아 라이트 제어 구동신호를 출력하는 WCD출력부를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서,
    상기 WET딜레이부는 상기 전원전압 감지부의 출력이 하이레벨일 때만 신호를 출력하는 것을 특징으로 하는 반도체 메모리장치.
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KR100656432B1 (ko) * 2005-11-09 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 컬럼 선택신호 제어장치 및 방법
KR100808053B1 (ko) * 2006-09-29 2008-02-28 주식회사 하이닉스반도체 메모리장치의 딜레이 선택회로.
US7379364B2 (en) 2006-10-19 2008-05-27 Unity Semiconductor Corporation Sensing a signal in a two-terminal memory array having leakage current
FR3041807B1 (fr) * 2015-09-24 2017-12-08 Stmicroelectronics Rousset Procede de controle d'un cycle d'ecriture de memoire de type eeprom et dispositif correspondant

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764900A (en) 1986-03-24 1988-08-16 Motorola, Inc. High speed write technique for a memory
JP3591887B2 (ja) * 1994-09-12 2004-11-24 富士通株式会社 半導体記憶装置
JPH08129894A (ja) * 1994-10-28 1996-05-21 Nec Corp 不揮発性半導体記憶装置
JPH08235865A (ja) * 1995-02-28 1996-09-13 Nec Corp 半導体記憶装置
JP2904076B2 (ja) * 1995-11-10 1999-06-14 日本電気株式会社 半導体記憶装置
US5864509A (en) * 1997-02-21 1999-01-26 Cypress Semiconductor Corp. Method and apparatus for reducing continuous write cycle current in memory device
US5889728A (en) * 1998-02-10 1999-03-30 Cypress Semiconductor Corporation Write control method for memory devices

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