JP3591887B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3591887B2 JP3591887B2 JP21724394A JP21724394A JP3591887B2 JP 3591887 B2 JP3591887 B2 JP 3591887B2 JP 21724394 A JP21724394 A JP 21724394A JP 21724394 A JP21724394 A JP 21724394A JP 3591887 B2 JP3591887 B2 JP 3591887B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- output
- flop
- nand gate
- nand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
Landscapes
- Static Random-Access Memory (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に係り、特に、書き込みパルス幅の測定に基づく試験及び評価を行うのに適合された半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置は高速化が一層進み、書き込みパルス幅が１〜２ｎｓ程度の高速で動作するものも珍しくなくなってきた。
その一方で、そのような高速のパルスを発生できる試験装置は非常に高価であるか、又はそのような高速のパルスは発生できず、そのため、作成した回路の評価及び出荷保証に多大なコストを必要としたり、或いは書き込みパルス幅の測定自体が困難になるといった不都合が生じている。
【０００３】
そこで、かかる不都合な状況を回避するために、従来、半導体記憶装置（チップ）内に書き込みパルス発生回路を内蔵させることが行われている。
かかる方法の一例としては、半導体記憶装置の製造時に書き込みパルス発生回路で生成される書き込みパルス幅をハード的に（つまり固定的に）設定したものが知られている。
【０００４】
また、他の例としては、多数の試験用端子を設け、これらの端子に外部から制御信号を適宜印加して内蔵の書き込みパルス発生回路を制御することで、書き込みパルス幅を変更するようにしたものが知られている。
【０００５】
【発明が解決しようとする課題】
上述した従来技術のうち、書き込みパルス幅をハード的に設定する方式では、半導体記憶装置の製造後はその書き込みパルス幅を変更設定することができないため、その製品が設定された書き込みパルス幅で正常に動作するか否かといった単純な判定は可能であるが、書き込める限界のパルス幅等については測定ができないといった欠点がある。すなわち、もしも設定された書き込みパルス幅で書き込めない場合（つまりその製品が正常に動作しない場合）には、どの程度のパルス幅にすれば書き込みが可能であるのか等については、全く特定することができないといった問題があった。
【０００６】
一方、多数の試験用端子を設けて外部からの制御により書き込みパルス幅を変更する方式では、半導体チップ全体の端子数（つまり外部ピンの数）に制限があるため、試験専用に使用できる端子数も制限され、そのために書き込みパルス幅をきめ細かに設定することは困難であるといった問題がある。そのため、大まかな測定しか行えないといった課題があった。
【０００７】
本発明は、かかる従来技術における課題に鑑み創作されたもので、最少限の試験専用の外部端子を用いて試験用書き込みパルス幅を自由にきめ細かく設定できるようにすると共に、比較的安価な低速の試験装置を用いても高速のデバイスの実力に見合った試験用書き込みパルス幅を得ることができる半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、図１の原理構成図に示されるように、書き込み制御信号ＷＥＸに基づいて選択メモリセルへのデータ書き込みを制御する書き込み制御系１を備えた半導体記憶装置において、試験用の外部端子２と、前記外部端子から与えられる設定信号ＰＳ及び前記書き込み制御信号ＷＥＸに基づいて試験用書き込みパルスＴＷＰを発生し前記書き込み制御系に供給する書き込みパルス発生回路３とを具備し、前記書き込みパルス発生回路が、前記設定信号ＰＳに基づいて前記試験用書き込みパルスＴＷＰのパルス幅を可変に設定するパルス幅可変回路４を有することを特徴とする。
【０００９】
【作用】
上述した本発明の構成によれば、書き込みパルス発生回路３に設けられたパルス幅可変回路４は、試験時に外部端子２から与えられる設定信号ＰＳに基づいて試験用書き込みパルスＴＷＰのパルス幅を可変に設定するように機能する。つまり、試験用外部端子２から与える設定信号ＰＳの印加形態に応じて、ソフト的にパルス幅を可変に設定可能としている。
【００１０】
従って、本装置（デバイス）の製造後でも、その試験用書き込みパルスＴＷＰのパルス幅を自由にきめ細かく変更設定することができ、しかも、試験専用の外部端子の個数を最少限とすることができる。
また、本装置（デバイス）が出力できるパルス幅それ自体は、試験装置の性能に関係なく本デバイスの性能で決まるため、比較的安価な低速の試験装置を用いても、高速のデバイスの実力に見合った試験用書き込みパルス幅を得ることができる。
【００１１】
なお、本発明の他の構成上の特徴及び作用の詳細については、添付図面を参照しつつ以下に記述される実施例を用いて説明する。
【００１２】
【実施例】
図２には本発明の一実施例としてのＳＲＡＭ（スタティック型ランダムアクセスメモリ）の全体構成が示され、また、図３には本発明の特徴部分をなす書き込みパルス発生回路の一構成例が示される。
先ず図２を参照すると、１０は複数のワード線ＷＬ１ 〜ＷＬｍ と複数の相補ビット線対ＢＬ１，ＢＬＸ１ 〜ＢＬｎ，ＢＬＸｎ の交差部にスタティック型のメモリセルＭｉｊがマトリクス状に配列されて成るＳＲＡＭセルアレイを示す。図示の例では、各メモリセルＭｉｊは、情報記憶素子としてのフリップフロップＭと、この記憶素子Ｍの１対の入出力ノードと各ビット線ＢＬｊ ，ＢＬＸｊ の間に介在された１対のトランスファゲートトランジスタＱ１，Ｑ２ とを有している。
【００１３】
また、１１は外部からのロウアドレス信号ＡＤＲのバッファリングを行うロウアドレスバッファ、１２は外部からのコラムアドレス信号ＡＤＣのバッファリングを行うコラムアドレスバッファ、１３はロウアドレス信号ＡＤＲをデコードして複数のワード線ＷＬ１ 〜ＷＬｍ のいずれか１本を選択するロウデコーダ、１４はコラムアドレス信号ＡＤＣをデコードして複数のビット線対ＢＬ１，ＢＬＸ１ 〜ＢＬｎ，ＢＬＸｎ のいずれか１対を選択するコラムデコーダ、１５は選択されたビット線対を対応するデータ線対ＤＬ１，ＤＬＸ１ 〜ＤＬｎ，ＤＬＸｎ に接続するコラムゲート、１６は外部からの入力データＤＩＮのバッファリングを行うデータ入力バッファ、１７は書き込み制御端子Ｔ１ から与えられるアクティブ・ローのライトイネーブル信号（書き込み制御信号）ＷＥＸのバッファリングを行うＷＥバッファを示す。
【００１４】
また、１８は本発明の特徴部分をなす書き込みパルス発生回路を示し、外部端子Ｔ２ から与えられるクロック信号ＣＬＫと、試験用の外部端子Ｔ３ から与えられる設定信号ＰＳと、ＷＥバッファ１７を介して入力されるライトイネーブル信号ＷＥＸとに応答して試験用書き込みパルスＴＷＰを発生する。
また、１９は書き込みパルス発生回路１８から供給される書き込みパルスＴＷＰにより活性化されて、データ入力バッファ１６を介して入力される入力データＤＩＮの増幅を行うライトアンプ、２０はＷＥバッファ１７を介して入力されるライトイネーブル信号ＷＥＸの“Ｈ”レベル（つまり読み出しモード時）に応答して活性化され、選択メモリセルから対応するビット線対及びコラムゲート１５を介してデータ線対に読み出されたデータをセンスし増幅するセンスアンプ、２１はセンスアンプ２０の出力データのバッファリングを行い出力データＤＯＵＴ として外部に出力するデータ出力バッファを示す。
【００１５】
次に図３を参照すると、書き込みパルス発生回路１８は、４ビット構成のシフトレジスタ３０と、複数のゲートが多段的に接続されて成る遅延回路４０とを備えて構成されている。
シフトレジスタ３０は、設定信号ＰＳに応答するインバータ３１と、設定信号ＰＳをリセット（Ｒ）端子に入力し且つインバータ３１の出力をセット（Ｓ）端子に入力するＲＳフリップフロップ３２と、このフリップフロップ３２のＱ出力及びその反転出力をそれぞれＲ端子及びＳ端子に入力するＲＳフリップフロップ３３と、このフリップフロップ３３のＱ出力及びその反転出力をそれぞれＲ端子及びＳ端子に入力するＲＳフリップフロップ３４と、このフリップフロップ３４のＱ出力及びその反転出力をそれぞれＲ端子及びＳ端子に入力するＲＳフリップフロップ３５とを有している。また、各フリップフロップ３２〜３５のクロック入力端子ＣＫにはクロック信号ＣＬＫが入力される。
【００１６】
一方、遅延回路４０は、ライトイネーブル信号ＷＥＸに応答するインバータ４１と、このインバータの出力及びフリップフロップ３２のＱ出力に応答するＮＯＲゲート４２と、このＮＯＲゲートの出力に応答するインバータ４３と、このインバータの出力及びフリップフロップ３３のＱ出力に応答するＮＯＲゲート４４と、このＮＯＲゲートの出力に応答するインバータ４５と、このインバータの出力及びフリップフロップ３４のＱ出力に応答するＮＯＲゲート４６と、このＮＯＲゲートの出力に応答するインバータ４７と、このインバータの出力及びフリップフロップ３５のＱ出力に応答するＮＯＲゲート４８と、ＮＯＲゲート４２，４４，４６及び４８の各出力に応答するＮＯＲゲート４９と、このＮＯＲゲートの出力及びライトイネーブル信号ＷＥＸに応答するＮＯＲゲート５０とを有している。このＮＯＲゲート５０の出力、すなわち試験用書き込みパルスＴＷＰは、ライトアンプ１９（図２参照）に供給される。
【００１７】
以下、書き込みパルス発生回路１８の動作について、図４に示す動作タイミング図を参照しながら説明する。
＜期間ｔ１＞
先ず、書き込みパルスＴＷＰのパルス幅可変用の設定信号ＰＳとクロック信号ＣＬＫを用いて、シフトレジスタ３０を構成する４段構成のフリップフロップ３２〜３５のうち、３段目のフリップフロップ３４に“Ｈ”レベルを設定し、他の全てのフリップフロップに“Ｌ”レベルを設定する。ただし、以下の説明から分かるように、最終段のフリップフロップ３５については“Ｈ”レベル／“Ｌ”レベルのいずれでもよい。
【００１８】
このようにレベル設定を行うと、遅延回路４０において、ＮＯＲゲート４６，４８の各出力は、ライトイネーブル信号ＷＥＸのレベルに関係なく、“Ｌ”レベルに固定される。また、ＮＯＲゲート４２，４４には、シフトレジスタ３０のフリップフロップ３２，３３からそれぞれ“Ｌ”レベルの信号が入力されるので、ＮＯＲゲート４２，４４の各出力は、ライトイネーブル信号ＷＥＸのレベルに依存して決定される。
【００１９】
図４に示すように、初期状態（期間ｔ１）において、ライトイネーブル信号ＷＥＸは“Ｈ”レベル（つまり読み出しモード）にあるので、ＮＯＲゲート４２，４４の出力は共に“Ｈ”レベルを呈している。このためＮＯＲゲート４９の出力は“Ｌ”レベルを呈し、最終段のＮＯＲゲート５０の出力は、ライトイネーブル信号ＷＥＸが“Ｈ”レベルにあるので、“Ｌ”レベルを呈する。
【００２０】
＜期間ｔ２＞
上記の状態でライトイネーブル信号ＷＥＸを“Ｌ”レベルに切り換える（つまり書き込みモード）。これによって、最終段のＮＯＲゲート５０の２つの入力は共に“Ｌ”レベルとなり、従ってその出力は“Ｈ”レベルに変化する。
【００２１】
＜期間ｔ３＞
ライトイネーブル信号ＷＥＸが“Ｌ”レベルに変化したのを受けて、ＮＯＲゲート４２の入力がインバータ４１の遅延量だけ時間遅延して“Ｈ”レベルに切り換わり、これを受けてＮＯＲゲート４２の出力は“Ｌ”レベルに切り換わる。
つまり、ライトイネーブル信号ＷＥＸが“Ｌ”レベルに切り換わってからＮＯＲゲート４２の出力が“Ｌ”レベルに切り換わるまでの時間は、インバータ４１の遅延時間とＮＯＲゲート４２の遅延時間によって決定される。
【００２２】
この時点では、ＮＯＲゲート４９の入力のうちＮＯＲゲート４４の出力がまだ“Ｈ”レベル状態にあるので、ＮＯＲゲート４９の出力は“Ｌ”レベルのままである。
【００２３】
＜期間ｔ４＞
さらに、インバータ４３の出力レベルが“Ｈ”レベルに切り換わり、これを受けてＮＯＲゲート４４の出力が“Ｌ”レベルに切り換わる。この時点でＮＯＲゲート４９の４つの入力が全て“Ｌ”レベルとなるので、ＮＯＲゲート４９の出力は“Ｈ”レベルに変化する。
【００２４】
＜期間ｔ５＞
最終段のＮＯＲゲート５０は、一方の入力（つまりＮＯＲゲート４９の出力）が“Ｈ”レベルとなるので、その出力は元の“Ｌ”レベルに戻る。
このように、最終段のＮＯＲゲート５０から出力される試験用書き込みパルスＴＷＰのパルス幅は、インバータ４１，４３、ＮＯＲゲート４２，４４及びＮＯＲゲート４９の各々の遅延時間によって決定される。
【００２５】
以上説明した試験用書き込みパルスＴＷＰの出力動作では、シフトレジスタ３０の３段目のフリップフロップ３４に“Ｈ”レベルを設定するようにしたが、この“Ｈ”レベル設定を他のフリップフロップに適宜変更することにより、出力パルス幅を変えることができる。
例えば、最終段のフリップフロップ３５に“Ｈ”レベルを設定し、他のフリップフロップ全てに“Ｌ”レベルを設定すれば、インバータ４５の遅延時間とＮＯＲゲート４６の遅延時間の分だけ更に長いパルス幅を持った試験用書き込みパルスＴＷＰを出力することができる（出力パルス幅の拡張）。
【００２６】
逆に、２段目のフリップフロップ３３に“Ｈ”レベルを設定し、他のフリップフロップに“Ｌ”レベルを設定すれば（但し、フリップフロップ３４，３５については“Ｈ”レベル／“Ｌ”レベルのいずれでもよい）、インバータ４３の遅延時間とＮＯＲゲート４４の遅延時間の分だけ短いパルス幅を持った試験用書き込みパルスＴＷＰを出力することができる（出力パルス幅の短縮）。
【００２７】
以上説明したように、本実施例に係るＳＲＡＭの構成によれば、書き込みパルス発生回路１８にプログラマブルな記憶部分（シフトレジスタ３０）を持たせ、本ＳＲＡＭの試験時に外部端子Ｔ３ から設定信号ＰＳを適宜入力することで、そのシフトレジスタ３０に所望のデータ、すなわち所望とする書き込みパルス幅に応じたデータ、を書き込むようにしている。つまり、試験用外部端子Ｔ３ から与える設定信号ＰＳの印加形態に応じて、ソフト的に書き込みパルス幅を可変に設定可能としている。
【００２８】
従って、本ＳＲＡＭの製造時はもちろんのこと、製造後でも試験用書き込みパルスＴＷＰのパルス幅を自由にきめ細かく変更設定することができる。しかも、試験用に使用される外部端子の個数を最少限（本実施例の場合、設定信号ＰＳ用の外部端子Ｔ３ とクロック信号ＣＬＫ用の外部端子Ｔ２ の２個）とすることができる。
【００２９】
また、本デバイスが出力できるパルス幅それ自体は、試験装置の性能に関係なく、本デバイスの性能で決まるため、比較的安価な低速の試験装置を用いても、高速のデバイスの実力に見合った試験用書き込みパルスＴＷＰを得ることができる。
なお、シフトレジスタ３０を構成する各フリップフロップ３２〜３５は、本ＳＲＡＭの電源投入時に全て“Ｌ”レベルに設定されるように設計するのが好ましい。このようにすれば、電源投入直後の各フリップフロップ３２〜３５の出力は全て“Ｌ”レベルであるので、プログラムしない時（つまり、外部端子Ｔ３ から設定信号ＰＳを入力していない時）の書き込みパルス幅は、書き込みパルス発生回路１８が出力できる最大のパルス幅又は書き込み制御端子Ｔ１ に入力されたライトイネーブル信号ＷＥＸのパルス幅のうちの小さい方が出力される。従って、通常のＳＲＡＭに書き込みパルス発生回路１８を付加しても、製品の機能上は変わりがないようにすることができる。
【００３０】
以下、本ＳＲＡＭの電源投入時にシフトレジスタ３０を構成する各フリップフロップを“Ｌ”レベルに設定するための回路構成例について、図５〜図８を参照しながら説明する。
図５には各フリップフロップの第１の構成例が示される。
図中、１０１〜１０４は図３におけるＲＳフリップフロップ３２〜３５の各々を構成するＮＡＮＤゲートを示す。ＮＡＮＤゲート１０１及び１０２の一方の入力端はそれぞれセット（Ｓ）端子及びリセット（Ｒ）端子に接続され、他方の入力端はそれぞれクロック信号のレベル反転信号用の入力端子ＣＫＸに接続されており、また、各ＮＡＮＤゲート１０１，１０２の出力端はそれぞれＮＡＮＤゲート１０３，１０４の一方の入力端に接続されている。ＮＡＮＤゲート１０３及び１０４の出力端は、それぞれＮＡＮＤゲート１０４の他方の入力端及びフリップフロップ１０３の他方の入力端に接続されている。また、１０５及び１０６はそれぞれトランスミッションゲートを示し、Ｓ端子及びＲ端子をそれぞれ対応するフリップフロップ１０１及び１０２に接続する。各トランスミッションゲート１０５，１０６は、クロック信号のレベル反転信号（ＣＫＸ）に応答するｐチャネルトランジスタとクロック信号（ＣＫ）に応答するｎチャネルトランジスタとが並列接続された構成を有している。
【００３１】
また、１０７は第２のリセット（Ｒ）端子を示し、この端子から入力されるリセット信号は、ＮＡＮＤゲート１０４の入力端に入力される。
このように、図５に示す回路構成では、電源投入後に、ＲＳフリップフロップ１０１〜１０４に追加された第２のＲ端子１０７に信号を印加することにより、当該フリップフロップをリセット（つまりＱ出力を“Ｌ”レベルに設定）することが可能となる。
【００３２】
図６には各フリップフロップの第２の構成例が示される。
図示の回路構成は、図５に示す第１の構成例と比較して、▲１▼リセット（Ｒ）端子１０７を備えていないこと、▲２▼高電位の電源ラインＶｃｃとＮＡＮＤゲート１０１，１０４の各出力端との間に比較的高抵抗の抵抗器１１１，１１４を設けたこと、▲３▼ＮＡＮＤゲート１０２，１０３の各出力端と低電位の電源ラインＶｓｓとの間に比較的高抵抗の抵抗器１１２，１１３を設けたこと、において異なっている。他の構成及びその作用については、図５に示す第１の構成例と同じであるので、その説明は省略する。
【００３３】
なお、各抵抗器１１１〜１１４を設けるに際しては、電源投入後にその出力レベルを“Ｈ”レベル（又は“Ｌ”レベル）に初期設定したいＮＡＮＤゲートについては、その出力端と高電位の電源ラインＶｃｃ（又は低電位の電源ラインＶｓｓ）との間に抵抗器を設けるようにする。従って、図示の例では、電源投入後、ＮＡＮＤゲート１０１，１０４の出力レベルは“Ｈ”レベルに設定され、ＮＡＮＤゲート１０２，１０３の出力レベルは“Ｌ”レベルに設定される。
【００３４】
このようにして、図６に示す回路構成では、電源投入後に、ＲＳフリップフロップをリセット（つまりＱ出力を“Ｌ”レベルに設定）することができる。
図７には各フリップフロップの第３の構成例が示される。
図示の回路構成は、図５に示す第１の構成例と比較して、リセット（Ｒ）端子１０７を備えていない点を除いて、外見上は同じ構成を有している。但し、各ＮＡＮＤゲート１０１〜１０４は、各々のスレッショルドレベルが所定値に選定されている。
【００３５】
すなわち、図示の例では、ＮＡＮＤゲート１０１，１０４については“Ｈ”レベルが出力されるようにそのスレッショルドレベルを高めに設定し、ＮＡＮＤゲート１０２，１０３については“Ｌ”レベルが出力されるようにそのスレッショルドレベルを低めに設定している。
以下、各ＮＡＮＤゲート１０１〜１０４のスレッショルドレベルの設定又は変更の仕方について、図８を参照しながら説明する。
【００３６】
図８は各ＮＡＮＤゲートの回路構成を示すもので、高電位の電源ラインＶｃｃと低電位の電源ラインＶｓｓの間に接続され且つそれぞれ一方の入力ＩＮ１に応答するＣＭＯＳゲート（ｐチャネルトランジスタＱＰ１及びｎチャネルトランジスタＱＮ１）と、同じく電源ラインＶｃｃとＶｓｓの間に接続され且つそれぞれ他方の入力ＩＮ２に応答するＣＭＯＳゲート（ｐチャネルトランジスタＱＰ２及びｎチャネルトランジスタＱＮ２）により構成されている。なお、各ＣＭＯＳゲートの出力端はＮＡＮＤゲートの出力端ＯＵＴに接続されている。
【００３７】
この構成において、各トランジスタの駆動能力を表すファクタをβ（トランジスタのゲート幅（Ｗ）に比例し、ゲート長（Ｌ）に反比例する；β∝Ｗ／Ｌ）とし、ｐチャネルトランジスタＱＰ１，ＱＰ２のβ（βＰ ）に対するｎチャネルトランジスタＱＮ１，ＱＮ２のβ（βＮ ）の比をβＲ とすると、このβＲ （＝βＮ ／βＰ ）を適宜調整することにより、入力信号のスレッショルドレベルを変えることができる。
【００３８】
通常、βＲ ＞１の場合には、スレッショルドレベルは電源電圧の１／２よりも低く、従って、ＮＡＮＤゲートは入力信号を“Ｈ”レベルと認識し、“Ｌ”レベルを出力することができる。一方、βＲ ＜１の場合には、スレッショルドレベルは電源電圧の１／２よりも高く、従って、ＮＡＮＤゲートは入力信号を“Ｌ”レベルと認識し、“Ｈ”レベルを出力することができる。ここで、βＰ ，βＮ の値は、トランジスタのゲート幅（Ｗ）とゲート長（Ｌ）を適宜調整することで自由に変えられる。
【００３９】
このように、図７，図８に示す回路構成では、ＲＳフリップフロップを構成する各ＮＡＮＤゲートのスレッショルドレベルを予め所定値に設定しているので、電源投入時に、当該フリップフロップをリセット（つまりＱ出力を“Ｌ”レベルに設定）することが可能となる。
なお、図示はしないが、図７の回路構成に図６の回路構成を組み込んだ回路構成とすることも可能である。
【００４０】
上述した実施例では説明の簡単化のため、シフトレジスタ３０を構成するフリップフロップの個数を４個としたが、設けるフリップフロップの個数を更に増やすことにより試験用書き込みパルスＴＷＰのパルス幅の調整範囲を拡大できることは、当業者には明らかであろう。
この場合、設定できる出力パルス幅の刻みは、遅延回路４０に使用される各素子（インバータ、ＮＯＲゲート）の各々の遅延時間の組み合わせによって決定される。例えば、ＧａＡｓ，ＥＣＬ等の高速デバイスでは、上記素子の遅延時間は概ね３０ｐｓ〜５０ｐｓであるので、出力パルス幅の刻みとしては１００ｐｓ程度が可能である。
【００４１】
【発明の効果】
以上説明したように本発明によれば、最少限の試験専用の外部端子を用いてその外部端子に設定信号を適宜印加することにより、本装置の製造後でもその試験用書き込みパルス幅を自由にきめ細かく変更設定することができ、しかも、試験専用の外部端子の個数を最少限とすることができる。
【００４２】
また、本装置（デバイス）が出力できるパルス幅それ自体は、試験装置の性能に関係なく、本デバイスの性能で決まるため、比較的安価な低速の試験装置を用いても、例えばＧａＡｓ，ＥＣＬ等の高速デバイスの書き込みパルス幅の測定に基づく試験をきめ細かく行うことが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の原理構成図である。
【図２】本発明の一実施例としてのＳＲＡＭの全体構成を示すブロック図である。
【図３】図２における書き込みパルス発生回路の一構成例を示す回路図である。
【図４】図３の回路の動作タイミング図である。
【図５】図３における各フリップフロップの第１の構成例を示す回路図である。
【図６】図３における各フリップフロップの第２の構成例を示す回路図である。
【図７】図３における各フリップフロップの第３の構成例を示す回路図である。
【図８】図７におけるＮＡＮＤゲートの構成例を示す回路図である。
【符号の説明】
１…書き込み制御系
２…試験用の外部端子
３…書き込みパルス発生回路
４…パルス幅可変回路
１８…書き込みパルス発生回路
３０…シフトレジスタ
４０…遅延回路
ＷＥＸ…書き込み制御信号（ライトイネーブル信号）
ＴＷＰ…試験用書き込みパルス
ＰＳ…（試験用書き込みパルスのパルス幅可変用の）設定信号
Ｔ３ …試験用の外部端子
【産業上の利用分野】
本発明は、半導体記憶装置に係り、特に、書き込みパルス幅の測定に基づく試験及び評価を行うのに適合された半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置は高速化が一層進み、書き込みパルス幅が１〜２ｎｓ程度の高速で動作するものも珍しくなくなってきた。
その一方で、そのような高速のパルスを発生できる試験装置は非常に高価であるか、又はそのような高速のパルスは発生できず、そのため、作成した回路の評価及び出荷保証に多大なコストを必要としたり、或いは書き込みパルス幅の測定自体が困難になるといった不都合が生じている。
【０００３】
そこで、かかる不都合な状況を回避するために、従来、半導体記憶装置（チップ）内に書き込みパルス発生回路を内蔵させることが行われている。
かかる方法の一例としては、半導体記憶装置の製造時に書き込みパルス発生回路で生成される書き込みパルス幅をハード的に（つまり固定的に）設定したものが知られている。
【０００４】
また、他の例としては、多数の試験用端子を設け、これらの端子に外部から制御信号を適宜印加して内蔵の書き込みパルス発生回路を制御することで、書き込みパルス幅を変更するようにしたものが知られている。
【０００５】
【発明が解決しようとする課題】
上述した従来技術のうち、書き込みパルス幅をハード的に設定する方式では、半導体記憶装置の製造後はその書き込みパルス幅を変更設定することができないため、その製品が設定された書き込みパルス幅で正常に動作するか否かといった単純な判定は可能であるが、書き込める限界のパルス幅等については測定ができないといった欠点がある。すなわち、もしも設定された書き込みパルス幅で書き込めない場合（つまりその製品が正常に動作しない場合）には、どの程度のパルス幅にすれば書き込みが可能であるのか等については、全く特定することができないといった問題があった。
【０００６】
一方、多数の試験用端子を設けて外部からの制御により書き込みパルス幅を変更する方式では、半導体チップ全体の端子数（つまり外部ピンの数）に制限があるため、試験専用に使用できる端子数も制限され、そのために書き込みパルス幅をきめ細かに設定することは困難であるといった問題がある。そのため、大まかな測定しか行えないといった課題があった。
【０００７】
本発明は、かかる従来技術における課題に鑑み創作されたもので、最少限の試験専用の外部端子を用いて試験用書き込みパルス幅を自由にきめ細かく設定できるようにすると共に、比較的安価な低速の試験装置を用いても高速のデバイスの実力に見合った試験用書き込みパルス幅を得ることができる半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、図１の原理構成図に示されるように、書き込み制御信号ＷＥＸに基づいて選択メモリセルへのデータ書き込みを制御する書き込み制御系１を備えた半導体記憶装置において、試験用の外部端子２と、前記外部端子から与えられる設定信号ＰＳ及び前記書き込み制御信号ＷＥＸに基づいて試験用書き込みパルスＴＷＰを発生し前記書き込み制御系に供給する書き込みパルス発生回路３とを具備し、前記書き込みパルス発生回路が、前記設定信号ＰＳに基づいて前記試験用書き込みパルスＴＷＰのパルス幅を可変に設定するパルス幅可変回路４を有することを特徴とする。
【０００９】
【作用】
上述した本発明の構成によれば、書き込みパルス発生回路３に設けられたパルス幅可変回路４は、試験時に外部端子２から与えられる設定信号ＰＳに基づいて試験用書き込みパルスＴＷＰのパルス幅を可変に設定するように機能する。つまり、試験用外部端子２から与える設定信号ＰＳの印加形態に応じて、ソフト的にパルス幅を可変に設定可能としている。
【００１０】
従って、本装置（デバイス）の製造後でも、その試験用書き込みパルスＴＷＰのパルス幅を自由にきめ細かく変更設定することができ、しかも、試験専用の外部端子の個数を最少限とすることができる。
また、本装置（デバイス）が出力できるパルス幅それ自体は、試験装置の性能に関係なく本デバイスの性能で決まるため、比較的安価な低速の試験装置を用いても、高速のデバイスの実力に見合った試験用書き込みパルス幅を得ることができる。
【００１１】
なお、本発明の他の構成上の特徴及び作用の詳細については、添付図面を参照しつつ以下に記述される実施例を用いて説明する。
【００１２】
【実施例】
図２には本発明の一実施例としてのＳＲＡＭ（スタティック型ランダムアクセスメモリ）の全体構成が示され、また、図３には本発明の特徴部分をなす書き込みパルス発生回路の一構成例が示される。
先ず図２を参照すると、１０は複数のワード線ＷＬ１ 〜ＷＬｍ と複数の相補ビット線対ＢＬ１，ＢＬＸ１ 〜ＢＬｎ，ＢＬＸｎ の交差部にスタティック型のメモリセルＭｉｊがマトリクス状に配列されて成るＳＲＡＭセルアレイを示す。図示の例では、各メモリセルＭｉｊは、情報記憶素子としてのフリップフロップＭと、この記憶素子Ｍの１対の入出力ノードと各ビット線ＢＬｊ ，ＢＬＸｊ の間に介在された１対のトランスファゲートトランジスタＱ１，Ｑ２ とを有している。
【００１３】
また、１１は外部からのロウアドレス信号ＡＤＲのバッファリングを行うロウアドレスバッファ、１２は外部からのコラムアドレス信号ＡＤＣのバッファリングを行うコラムアドレスバッファ、１３はロウアドレス信号ＡＤＲをデコードして複数のワード線ＷＬ１ 〜ＷＬｍ のいずれか１本を選択するロウデコーダ、１４はコラムアドレス信号ＡＤＣをデコードして複数のビット線対ＢＬ１，ＢＬＸ１ 〜ＢＬｎ，ＢＬＸｎ のいずれか１対を選択するコラムデコーダ、１５は選択されたビット線対を対応するデータ線対ＤＬ１，ＤＬＸ１ 〜ＤＬｎ，ＤＬＸｎ に接続するコラムゲート、１６は外部からの入力データＤＩＮのバッファリングを行うデータ入力バッファ、１７は書き込み制御端子Ｔ１ から与えられるアクティブ・ローのライトイネーブル信号（書き込み制御信号）ＷＥＸのバッファリングを行うＷＥバッファを示す。
【００１４】
また、１８は本発明の特徴部分をなす書き込みパルス発生回路を示し、外部端子Ｔ２ から与えられるクロック信号ＣＬＫと、試験用の外部端子Ｔ３ から与えられる設定信号ＰＳと、ＷＥバッファ１７を介して入力されるライトイネーブル信号ＷＥＸとに応答して試験用書き込みパルスＴＷＰを発生する。
また、１９は書き込みパルス発生回路１８から供給される書き込みパルスＴＷＰにより活性化されて、データ入力バッファ１６を介して入力される入力データＤＩＮの増幅を行うライトアンプ、２０はＷＥバッファ１７を介して入力されるライトイネーブル信号ＷＥＸの“Ｈ”レベル（つまり読み出しモード時）に応答して活性化され、選択メモリセルから対応するビット線対及びコラムゲート１５を介してデータ線対に読み出されたデータをセンスし増幅するセンスアンプ、２１はセンスアンプ２０の出力データのバッファリングを行い出力データＤＯＵＴ として外部に出力するデータ出力バッファを示す。
【００１５】
次に図３を参照すると、書き込みパルス発生回路１８は、４ビット構成のシフトレジスタ３０と、複数のゲートが多段的に接続されて成る遅延回路４０とを備えて構成されている。
シフトレジスタ３０は、設定信号ＰＳに応答するインバータ３１と、設定信号ＰＳをリセット（Ｒ）端子に入力し且つインバータ３１の出力をセット（Ｓ）端子に入力するＲＳフリップフロップ３２と、このフリップフロップ３２のＱ出力及びその反転出力をそれぞれＲ端子及びＳ端子に入力するＲＳフリップフロップ３３と、このフリップフロップ３３のＱ出力及びその反転出力をそれぞれＲ端子及びＳ端子に入力するＲＳフリップフロップ３４と、このフリップフロップ３４のＱ出力及びその反転出力をそれぞれＲ端子及びＳ端子に入力するＲＳフリップフロップ３５とを有している。また、各フリップフロップ３２〜３５のクロック入力端子ＣＫにはクロック信号ＣＬＫが入力される。
【００１６】
一方、遅延回路４０は、ライトイネーブル信号ＷＥＸに応答するインバータ４１と、このインバータの出力及びフリップフロップ３２のＱ出力に応答するＮＯＲゲート４２と、このＮＯＲゲートの出力に応答するインバータ４３と、このインバータの出力及びフリップフロップ３３のＱ出力に応答するＮＯＲゲート４４と、このＮＯＲゲートの出力に応答するインバータ４５と、このインバータの出力及びフリップフロップ３４のＱ出力に応答するＮＯＲゲート４６と、このＮＯＲゲートの出力に応答するインバータ４７と、このインバータの出力及びフリップフロップ３５のＱ出力に応答するＮＯＲゲート４８と、ＮＯＲゲート４２，４４，４６及び４８の各出力に応答するＮＯＲゲート４９と、このＮＯＲゲートの出力及びライトイネーブル信号ＷＥＸに応答するＮＯＲゲート５０とを有している。このＮＯＲゲート５０の出力、すなわち試験用書き込みパルスＴＷＰは、ライトアンプ１９（図２参照）に供給される。
【００１７】
以下、書き込みパルス発生回路１８の動作について、図４に示す動作タイミング図を参照しながら説明する。
＜期間ｔ１＞
先ず、書き込みパルスＴＷＰのパルス幅可変用の設定信号ＰＳとクロック信号ＣＬＫを用いて、シフトレジスタ３０を構成する４段構成のフリップフロップ３２〜３５のうち、３段目のフリップフロップ３４に“Ｈ”レベルを設定し、他の全てのフリップフロップに“Ｌ”レベルを設定する。ただし、以下の説明から分かるように、最終段のフリップフロップ３５については“Ｈ”レベル／“Ｌ”レベルのいずれでもよい。
【００１８】
このようにレベル設定を行うと、遅延回路４０において、ＮＯＲゲート４６，４８の各出力は、ライトイネーブル信号ＷＥＸのレベルに関係なく、“Ｌ”レベルに固定される。また、ＮＯＲゲート４２，４４には、シフトレジスタ３０のフリップフロップ３２，３３からそれぞれ“Ｌ”レベルの信号が入力されるので、ＮＯＲゲート４２，４４の各出力は、ライトイネーブル信号ＷＥＸのレベルに依存して決定される。
【００１９】
図４に示すように、初期状態（期間ｔ１）において、ライトイネーブル信号ＷＥＸは“Ｈ”レベル（つまり読み出しモード）にあるので、ＮＯＲゲート４２，４４の出力は共に“Ｈ”レベルを呈している。このためＮＯＲゲート４９の出力は“Ｌ”レベルを呈し、最終段のＮＯＲゲート５０の出力は、ライトイネーブル信号ＷＥＸが“Ｈ”レベルにあるので、“Ｌ”レベルを呈する。
【００２０】
＜期間ｔ２＞
上記の状態でライトイネーブル信号ＷＥＸを“Ｌ”レベルに切り換える（つまり書き込みモード）。これによって、最終段のＮＯＲゲート５０の２つの入力は共に“Ｌ”レベルとなり、従ってその出力は“Ｈ”レベルに変化する。
【００２１】
＜期間ｔ３＞
ライトイネーブル信号ＷＥＸが“Ｌ”レベルに変化したのを受けて、ＮＯＲゲート４２の入力がインバータ４１の遅延量だけ時間遅延して“Ｈ”レベルに切り換わり、これを受けてＮＯＲゲート４２の出力は“Ｌ”レベルに切り換わる。
つまり、ライトイネーブル信号ＷＥＸが“Ｌ”レベルに切り換わってからＮＯＲゲート４２の出力が“Ｌ”レベルに切り換わるまでの時間は、インバータ４１の遅延時間とＮＯＲゲート４２の遅延時間によって決定される。
【００２２】
この時点では、ＮＯＲゲート４９の入力のうちＮＯＲゲート４４の出力がまだ“Ｈ”レベル状態にあるので、ＮＯＲゲート４９の出力は“Ｌ”レベルのままである。
【００２３】
＜期間ｔ４＞
さらに、インバータ４３の出力レベルが“Ｈ”レベルに切り換わり、これを受けてＮＯＲゲート４４の出力が“Ｌ”レベルに切り換わる。この時点でＮＯＲゲート４９の４つの入力が全て“Ｌ”レベルとなるので、ＮＯＲゲート４９の出力は“Ｈ”レベルに変化する。
【００２４】
＜期間ｔ５＞
最終段のＮＯＲゲート５０は、一方の入力（つまりＮＯＲゲート４９の出力）が“Ｈ”レベルとなるので、その出力は元の“Ｌ”レベルに戻る。
このように、最終段のＮＯＲゲート５０から出力される試験用書き込みパルスＴＷＰのパルス幅は、インバータ４１，４３、ＮＯＲゲート４２，４４及びＮＯＲゲート４９の各々の遅延時間によって決定される。
【００２５】
以上説明した試験用書き込みパルスＴＷＰの出力動作では、シフトレジスタ３０の３段目のフリップフロップ３４に“Ｈ”レベルを設定するようにしたが、この“Ｈ”レベル設定を他のフリップフロップに適宜変更することにより、出力パルス幅を変えることができる。
例えば、最終段のフリップフロップ３５に“Ｈ”レベルを設定し、他のフリップフロップ全てに“Ｌ”レベルを設定すれば、インバータ４５の遅延時間とＮＯＲゲート４６の遅延時間の分だけ更に長いパルス幅を持った試験用書き込みパルスＴＷＰを出力することができる（出力パルス幅の拡張）。
【００２６】
逆に、２段目のフリップフロップ３３に“Ｈ”レベルを設定し、他のフリップフロップに“Ｌ”レベルを設定すれば（但し、フリップフロップ３４，３５については“Ｈ”レベル／“Ｌ”レベルのいずれでもよい）、インバータ４３の遅延時間とＮＯＲゲート４４の遅延時間の分だけ短いパルス幅を持った試験用書き込みパルスＴＷＰを出力することができる（出力パルス幅の短縮）。
【００２７】
以上説明したように、本実施例に係るＳＲＡＭの構成によれば、書き込みパルス発生回路１８にプログラマブルな記憶部分（シフトレジスタ３０）を持たせ、本ＳＲＡＭの試験時に外部端子Ｔ３ から設定信号ＰＳを適宜入力することで、そのシフトレジスタ３０に所望のデータ、すなわち所望とする書き込みパルス幅に応じたデータ、を書き込むようにしている。つまり、試験用外部端子Ｔ３ から与える設定信号ＰＳの印加形態に応じて、ソフト的に書き込みパルス幅を可変に設定可能としている。
【００２８】
従って、本ＳＲＡＭの製造時はもちろんのこと、製造後でも試験用書き込みパルスＴＷＰのパルス幅を自由にきめ細かく変更設定することができる。しかも、試験用に使用される外部端子の個数を最少限（本実施例の場合、設定信号ＰＳ用の外部端子Ｔ３ とクロック信号ＣＬＫ用の外部端子Ｔ２ の２個）とすることができる。
【００２９】
また、本デバイスが出力できるパルス幅それ自体は、試験装置の性能に関係なく、本デバイスの性能で決まるため、比較的安価な低速の試験装置を用いても、高速のデバイスの実力に見合った試験用書き込みパルスＴＷＰを得ることができる。
なお、シフトレジスタ３０を構成する各フリップフロップ３２〜３５は、本ＳＲＡＭの電源投入時に全て“Ｌ”レベルに設定されるように設計するのが好ましい。このようにすれば、電源投入直後の各フリップフロップ３２〜３５の出力は全て“Ｌ”レベルであるので、プログラムしない時（つまり、外部端子Ｔ３ から設定信号ＰＳを入力していない時）の書き込みパルス幅は、書き込みパルス発生回路１８が出力できる最大のパルス幅又は書き込み制御端子Ｔ１ に入力されたライトイネーブル信号ＷＥＸのパルス幅のうちの小さい方が出力される。従って、通常のＳＲＡＭに書き込みパルス発生回路１８を付加しても、製品の機能上は変わりがないようにすることができる。
【００３０】
以下、本ＳＲＡＭの電源投入時にシフトレジスタ３０を構成する各フリップフロップを“Ｌ”レベルに設定するための回路構成例について、図５〜図８を参照しながら説明する。
図５には各フリップフロップの第１の構成例が示される。
図中、１０１〜１０４は図３におけるＲＳフリップフロップ３２〜３５の各々を構成するＮＡＮＤゲートを示す。ＮＡＮＤゲート１０１及び１０２の一方の入力端はそれぞれセット（Ｓ）端子及びリセット（Ｒ）端子に接続され、他方の入力端はそれぞれクロック信号のレベル反転信号用の入力端子ＣＫＸに接続されており、また、各ＮＡＮＤゲート１０１，１０２の出力端はそれぞれＮＡＮＤゲート１０３，１０４の一方の入力端に接続されている。ＮＡＮＤゲート１０３及び１０４の出力端は、それぞれＮＡＮＤゲート１０４の他方の入力端及びフリップフロップ１０３の他方の入力端に接続されている。また、１０５及び１０６はそれぞれトランスミッションゲートを示し、Ｓ端子及びＲ端子をそれぞれ対応するフリップフロップ１０１及び１０２に接続する。各トランスミッションゲート１０５，１０６は、クロック信号のレベル反転信号（ＣＫＸ）に応答するｐチャネルトランジスタとクロック信号（ＣＫ）に応答するｎチャネルトランジスタとが並列接続された構成を有している。
【００３１】
また、１０７は第２のリセット（Ｒ）端子を示し、この端子から入力されるリセット信号は、ＮＡＮＤゲート１０４の入力端に入力される。
このように、図５に示す回路構成では、電源投入後に、ＲＳフリップフロップ１０１〜１０４に追加された第２のＲ端子１０７に信号を印加することにより、当該フリップフロップをリセット（つまりＱ出力を“Ｌ”レベルに設定）することが可能となる。
【００３２】
図６には各フリップフロップの第２の構成例が示される。
図示の回路構成は、図５に示す第１の構成例と比較して、▲１▼リセット（Ｒ）端子１０７を備えていないこと、▲２▼高電位の電源ラインＶｃｃとＮＡＮＤゲート１０１，１０４の各出力端との間に比較的高抵抗の抵抗器１１１，１１４を設けたこと、▲３▼ＮＡＮＤゲート１０２，１０３の各出力端と低電位の電源ラインＶｓｓとの間に比較的高抵抗の抵抗器１１２，１１３を設けたこと、において異なっている。他の構成及びその作用については、図５に示す第１の構成例と同じであるので、その説明は省略する。
【００３３】
なお、各抵抗器１１１〜１１４を設けるに際しては、電源投入後にその出力レベルを“Ｈ”レベル（又は“Ｌ”レベル）に初期設定したいＮＡＮＤゲートについては、その出力端と高電位の電源ラインＶｃｃ（又は低電位の電源ラインＶｓｓ）との間に抵抗器を設けるようにする。従って、図示の例では、電源投入後、ＮＡＮＤゲート１０１，１０４の出力レベルは“Ｈ”レベルに設定され、ＮＡＮＤゲート１０２，１０３の出力レベルは“Ｌ”レベルに設定される。
【００３４】
このようにして、図６に示す回路構成では、電源投入後に、ＲＳフリップフロップをリセット（つまりＱ出力を“Ｌ”レベルに設定）することができる。
図７には各フリップフロップの第３の構成例が示される。
図示の回路構成は、図５に示す第１の構成例と比較して、リセット（Ｒ）端子１０７を備えていない点を除いて、外見上は同じ構成を有している。但し、各ＮＡＮＤゲート１０１〜１０４は、各々のスレッショルドレベルが所定値に選定されている。
【００３５】
すなわち、図示の例では、ＮＡＮＤゲート１０１，１０４については“Ｈ”レベルが出力されるようにそのスレッショルドレベルを高めに設定し、ＮＡＮＤゲート１０２，１０３については“Ｌ”レベルが出力されるようにそのスレッショルドレベルを低めに設定している。
以下、各ＮＡＮＤゲート１０１〜１０４のスレッショルドレベルの設定又は変更の仕方について、図８を参照しながら説明する。
【００３６】
図８は各ＮＡＮＤゲートの回路構成を示すもので、高電位の電源ラインＶｃｃと低電位の電源ラインＶｓｓの間に接続され且つそれぞれ一方の入力ＩＮ１に応答するＣＭＯＳゲート（ｐチャネルトランジスタＱＰ１及びｎチャネルトランジスタＱＮ１）と、同じく電源ラインＶｃｃとＶｓｓの間に接続され且つそれぞれ他方の入力ＩＮ２に応答するＣＭＯＳゲート（ｐチャネルトランジスタＱＰ２及びｎチャネルトランジスタＱＮ２）により構成されている。なお、各ＣＭＯＳゲートの出力端はＮＡＮＤゲートの出力端ＯＵＴに接続されている。
【００３７】
この構成において、各トランジスタの駆動能力を表すファクタをβ（トランジスタのゲート幅（Ｗ）に比例し、ゲート長（Ｌ）に反比例する；β∝Ｗ／Ｌ）とし、ｐチャネルトランジスタＱＰ１，ＱＰ２のβ（βＰ ）に対するｎチャネルトランジスタＱＮ１，ＱＮ２のβ（βＮ ）の比をβＲ とすると、このβＲ （＝βＮ ／βＰ ）を適宜調整することにより、入力信号のスレッショルドレベルを変えることができる。
【００３８】
通常、βＲ ＞１の場合には、スレッショルドレベルは電源電圧の１／２よりも低く、従って、ＮＡＮＤゲートは入力信号を“Ｈ”レベルと認識し、“Ｌ”レベルを出力することができる。一方、βＲ ＜１の場合には、スレッショルドレベルは電源電圧の１／２よりも高く、従って、ＮＡＮＤゲートは入力信号を“Ｌ”レベルと認識し、“Ｈ”レベルを出力することができる。ここで、βＰ ，βＮ の値は、トランジスタのゲート幅（Ｗ）とゲート長（Ｌ）を適宜調整することで自由に変えられる。
【００３９】
このように、図７，図８に示す回路構成では、ＲＳフリップフロップを構成する各ＮＡＮＤゲートのスレッショルドレベルを予め所定値に設定しているので、電源投入時に、当該フリップフロップをリセット（つまりＱ出力を“Ｌ”レベルに設定）することが可能となる。
なお、図示はしないが、図７の回路構成に図６の回路構成を組み込んだ回路構成とすることも可能である。
【００４０】
上述した実施例では説明の簡単化のため、シフトレジスタ３０を構成するフリップフロップの個数を４個としたが、設けるフリップフロップの個数を更に増やすことにより試験用書き込みパルスＴＷＰのパルス幅の調整範囲を拡大できることは、当業者には明らかであろう。
この場合、設定できる出力パルス幅の刻みは、遅延回路４０に使用される各素子（インバータ、ＮＯＲゲート）の各々の遅延時間の組み合わせによって決定される。例えば、ＧａＡｓ，ＥＣＬ等の高速デバイスでは、上記素子の遅延時間は概ね３０ｐｓ〜５０ｐｓであるので、出力パルス幅の刻みとしては１００ｐｓ程度が可能である。
【００４１】
【発明の効果】
以上説明したように本発明によれば、最少限の試験専用の外部端子を用いてその外部端子に設定信号を適宜印加することにより、本装置の製造後でもその試験用書き込みパルス幅を自由にきめ細かく変更設定することができ、しかも、試験専用の外部端子の個数を最少限とすることができる。
【００４２】
また、本装置（デバイス）が出力できるパルス幅それ自体は、試験装置の性能に関係なく、本デバイスの性能で決まるため、比較的安価な低速の試験装置を用いても、例えばＧａＡｓ，ＥＣＬ等の高速デバイスの書き込みパルス幅の測定に基づく試験をきめ細かく行うことが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の原理構成図である。
【図２】本発明の一実施例としてのＳＲＡＭの全体構成を示すブロック図である。
【図３】図２における書き込みパルス発生回路の一構成例を示す回路図である。
【図４】図３の回路の動作タイミング図である。
【図５】図３における各フリップフロップの第１の構成例を示す回路図である。
【図６】図３における各フリップフロップの第２の構成例を示す回路図である。
【図７】図３における各フリップフロップの第３の構成例を示す回路図である。
【図８】図７におけるＮＡＮＤゲートの構成例を示す回路図である。
【符号の説明】
１…書き込み制御系
２…試験用の外部端子
３…書き込みパルス発生回路
４…パルス幅可変回路
１８…書き込みパルス発生回路
３０…シフトレジスタ
４０…遅延回路
ＷＥＸ…書き込み制御信号（ライトイネーブル信号）
ＴＷＰ…試験用書き込みパルス
ＰＳ…（試験用書き込みパルスのパルス幅可変用の）設定信号
Ｔ３ …試験用の外部端子
Claims (5)
- 書き込み制御信号に基づいて選択メモリセルへのデータ書き込みを制御する書き込み制御系を備えた半導体記憶装置において、
試験用の外部端子と、
前記外部端子から与えられる設定信号及び前記書き込み制御信号に基づいて試験用書き込みパルスを発生し前記書き込み制御系に供給する書き込みパルス発生回路とを具備し、
前記書き込みパルス発生回路が、前記設定信号に基づいて前記試験用書き込みパルスのパルス幅を可変に設定するパルス幅可変回路を有し、
前記パルス幅可変回路は、それぞれ所定の遅延時間を有する複数のゲートが多段的に接続され且つ初段のゲートが前記書き込み制御信号に応答する遅延回路と、前記複数のゲートのうち特定の複数のゲートの入力端にそれぞれ各ビット出力端が接続された複数ビット構成のシフトレジスタとを有し、前記シフトレジスタに前記設定信号を入力することで前記遅延回路における遅延量を所望の書き込みパルス幅に応じた量に可変設定し、
前記シフトレジスタは、前記設定信号に応答するインバータと、前記複数ビットに対応した数の複数の縦続接続されたＲＳ型フリップフロップとを有し、初段のフリップフロップは、前記設定信号によりリセットされ且つ前記インバータの出力によりセットされ、各フリップフロップの出力端はそれぞれ前記特定の複数のゲートの対応する入力端に接続されていることを特徴とする半導体記憶装置。 - 前記シフトレジスタを構成する各ＲＳ型フリップフロップの出力は、前記半導体記憶装置の電源投入時に“Ｌ”レベルとなるように設定されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記ＲＳ型フリップフロップは、セット入力及びクロック信号に応答する第１のＮＡＮＤゲートと、リセット入力及び前記クロック信号に応答する第２のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力及び当該フリップフロップの反転出力に応答して該フリップフロップの出力を生成する第３のＮＡＮＤゲートと、前記第２及び第３のＮＡＮＤゲートの出力並びに第２のリセット入力に応答して前記フリップフロップの反転出力を生成する第４のＮＡＮＤゲートとを有することを特徴とする請求項２に記載の半導体記憶装置。
- 前記ＲＳ型フリップフロップは、セット入力及びクロック信号に応答する第１のＮＡＮＤゲートと、リセット入力及び前記クロック信号に応答する第２のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力及び当該フリップフロップの反転出力に応答して該フリップフロップの出力を生成する第３のＮＡＮＤゲートと、前記第２及び第３のＮＡＮＤゲートの出力に応答して前記フリップフロップの反転出力を生成する第４のＮＡＮＤゲートと、前記第１及び第４のＮＡＮＤゲートの各出力端と高電位の電源ラインとの間に接続された抵抗器と、前記第２及び第３のＮＡＮＤゲートの各出力端と低電位の電源ラインとの間に接続された抵抗器とを有することを特徴とする請求項２に記載の半導体記憶装置。
- 前記ＲＳ型フリップフロップは、セット入力及びクロック信号に応答する第１のＮＡＮＤゲートと、リセット入力及び前記クロック信号に応答する第２のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力及び当該フリップフロップの反転出力に応答して該フリップフロップの出力を生成する第３のＮＡＮＤゲートと、前記第２及び第３のＮＡＮＤゲートの出力に応答して前記フリップフロップの反転出力を生成する第４のＮＡＮＤゲートとを有し、前記第１及び第４のＮＡＮＤゲートは電源投入時にそれぞれ“Ｈ”レベルを出力するように各々のスレッショルドレベルが高めに設定されており、前記第２及び第３のＮＡＮＤゲートは電源投入時にそれぞれ“Ｌ”レベルを出力するように各々のスレッショルドレベルが低めに設定されていることを特徴とする請求項２に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21724394A JP3591887B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体記憶装置 |
| US08/454,862 US5576996A (en) | 1994-09-12 | 1995-05-31 | Semiconductor memory device having a variably write pulse width capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21724394A JP3591887B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883498A JPH0883498A (ja) | 1996-03-26 |
| JP3591887B2 true JP3591887B2 (ja) | 2004-11-24 |
Family
ID=16701101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21724394A Expired - Lifetime JP3591887B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5576996A (ja) |
| JP (1) | JP3591887B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904076B2 (ja) * | 1995-11-10 | 1999-06-14 | 日本電気株式会社 | 半導体記憶装置 |
| JPH10228772A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3189745B2 (ja) * | 1997-06-27 | 2001-07-16 | 日本電気株式会社 | 同期式半導体記憶装置 |
| KR100277848B1 (ko) * | 1997-12-27 | 2001-01-15 | 김영환 | 반도체 메모리장치 |
| KR100532388B1 (ko) * | 1998-08-04 | 2006-01-27 | 삼성전자주식회사 | 직렬 출력 비교기를 갖는 메모리 집적회로 |
| US6489819B1 (en) | 1998-10-27 | 2002-12-03 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device allowing testing by low speed tester |
| GB9914069D0 (en) * | 1999-06-16 | 1999-08-18 | Sgs Thomson Microelectronics | Memory testing |
| JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
| US7266039B2 (en) * | 2005-07-08 | 2007-09-04 | Winbond Electronics Corp. | Circuitry and method for adjusting signal length |
| JP4957719B2 (ja) | 2006-02-28 | 2012-06-20 | 富士通株式会社 | Ｒａｍマクロ、そのタイミング生成回路 |
| JP2008097699A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体記憶装置 |
| US7710209B2 (en) * | 2007-03-16 | 2010-05-04 | Exar Corporation | Digital pulse frequency/pulse amplitude (DPFM/DPAM) controller for low-power switching-power supplies |
| US7882407B2 (en) * | 2007-12-17 | 2011-02-01 | Qualcomm Incorporated | Adapting word line pulse widths in memory systems |
| KR100907018B1 (ko) * | 2008-01-22 | 2009-07-08 | 주식회사 하이닉스반도체 | 라이트 제어 회로를 포함하는 반도체 집적 회로 |
| US7864625B2 (en) * | 2008-10-02 | 2011-01-04 | International Business Machines Corporation | Optimizing SRAM performance over extended voltage or process range using self-timed calibration of local clock generator |
| WO2011001562A1 (ja) * | 2009-06-30 | 2011-01-06 | パナソニック株式会社 | 半導体集積回路 |
| US8593852B2 (en) * | 2009-07-23 | 2013-11-26 | Kabushiki Kaisha Toshiba | Test device and test method for resistive random access memory and resistive random access memory device |
| KR102295058B1 (ko) * | 2015-08-19 | 2021-08-31 | 삼성전자주식회사 | 반도체 메모리 시스템 및 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법 |
| JP2018049672A (ja) * | 2016-09-20 | 2018-03-29 | 東芝メモリ株式会社 | メモリシステムおよびプロセッサシステム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681018B2 (ja) * | 1986-03-31 | 1994-10-12 | 三菱電機株式会社 | 半導体集積回路 |
| US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
| US5027323A (en) * | 1988-01-14 | 1991-06-25 | Hitachi, Ltd. | Write pulse signal generating circuit for a semiconductor memory device |
| JPH0713863B2 (ja) * | 1989-07-20 | 1995-02-15 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| US5144525A (en) * | 1990-09-27 | 1992-09-01 | Tektronix, Inc. | Analog acquisition system including a high speed timing generator |
-
1994
- 1994-09-12 JP JP21724394A patent/JP3591887B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-31 US US08/454,862 patent/US5576996A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5576996A (en) | 1996-11-19 |
| JPH0883498A (ja) | 1996-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3591887B2 (ja) | 半導体記憶装置 | |
| JP4988588B2 (ja) | 静的ランダムアクセスメモリ用のワード線ドライバ回路 | |
| JP3348432B2 (ja) | 半導体装置および半導体記憶装置 | |
| JP2001006370A (ja) | Ｓｒａｍ回路 | |
| KR0161510B1 (ko) | 반도체 메모리 장치 | |
| JP6991910B2 (ja) | 半導体装置 | |
| US5436865A (en) | Output circuit for semiconductor memory device realizing extended data output upon inactivation of CAS signal | |
| US6963518B2 (en) | Semiconductor memory having a pulse generator for generating column pulses | |
| JP3406698B2 (ja) | 半導体装置 | |
| JPH0453035B2 (ja) | ||
| US6072732A (en) | Self-timed write reset pulse generation | |
| US8451653B2 (en) | Semiconductor integrated circuit having a test function for detecting a defective cell | |
| US4931998A (en) | Semiconductor memory device which can suppress operation error due to power supply noise | |
| EP0352730A2 (en) | Semiconductor memory device provided with an improved system for detecting the positions using a redundant structure | |
| JPH07169272A (ja) | エッジ遷移検知装置 | |
| JPH0883491A (ja) | データ読出回路 | |
| JPH1027475A (ja) | 半導体集積回路装置 | |
| EP0313748B1 (en) | Sense amplifier control circuit | |
| JP3181759B2 (ja) | 半導体記憶装置 | |
| JP2848117B2 (ja) | 半導体記憶回路 | |
| US9001568B2 (en) | Testing signal development on a bit line in an SRAM | |
| JPS6286599A (ja) | 半導体記憶装置 | |
| JP3284281B2 (ja) | 半導体記憶装置 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JPS6258075B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040325 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040824 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |