JP3189745B2 - 同期式半導体記憶装置 - Google Patents
同期式半導体記憶装置Info
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、外部入力されるクロック信号に同期して動
作する半導体記憶装置に関する。
関し、特に、外部入力されるクロック信号に同期して動
作する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、電子回路を用いたシステムの高速
化に伴い、半導体記憶装置の高速化の要求が高まってい
る。半導体記憶装置の高速化を実現する手段の１つとし
て、同期式半導体記憶装置が提案されている。例えば、
最も多く用いられている半導体記憶装置として、ダイナ
ミックランダムアクセスメモリ（以下「ＤＲＡＭ」とい
う）があるが、従来は、非同期動作方式であったのに対
して、同期式のＤＲＡＭであるシンクロナスダイナミッ
クランダムアクセスメモリ（以下「ＳＤＲＡＭ」とい
う）が提案されている。
化に伴い、半導体記憶装置の高速化の要求が高まってい
る。半導体記憶装置の高速化を実現する手段の１つとし
て、同期式半導体記憶装置が提案されている。例えば、
最も多く用いられている半導体記憶装置として、ダイナ
ミックランダムアクセスメモリ（以下「ＤＲＡＭ」とい
う）があるが、従来は、非同期動作方式であったのに対
して、同期式のＤＲＡＭであるシンクロナスダイナミッ
クランダムアクセスメモリ（以下「ＳＤＲＡＭ」とい
う）が提案されている。
【０００３】図８は、ＳＤＲＡＭの回路構成の要部を示
す図である。図８を参照すると、ＳＤＲＡＭは、クロッ
ク信号発生回路１０１、コマンドデコーダー１０２、モ
ードレジスタ１０３、行アドレスバッファ１０４、列ア
ドレスバッファ１０５、行デコーダー１０６、メモリセ
ルアレイ１０７、ラッチ回路１０８、入出力バッファ１
０９、センスアンプ１１０、及び、列デコーダー１１１
を備えて構成されている。行アドレスバッファ１０４は
リフレッシュカウンタ回路（不図示）を備え、列アドレ
スバッファ回路１０５はバーストカウンタ回路（不図
示）を備えている。
す図である。図８を参照すると、ＳＤＲＡＭは、クロッ
ク信号発生回路１０１、コマンドデコーダー１０２、モ
ードレジスタ１０３、行アドレスバッファ１０４、列ア
ドレスバッファ１０５、行デコーダー１０６、メモリセ
ルアレイ１０７、ラッチ回路１０８、入出力バッファ１
０９、センスアンプ１１０、及び、列デコーダー１１１
を備えて構成されている。行アドレスバッファ１０４は
リフレッシュカウンタ回路（不図示）を備え、列アドレ
スバッファ回路１０５はバーストカウンタ回路（不図
示）を備えている。
【０００４】図８に示したＳＤＲＡＭの基本的な動作に
ついて以下に説明する。ＳＤＲＡＭの動作は、外部入力
されたクロック信号ＣＬＫに同期して動作する。外部入
力されるクロック信号ＣＬＫの立ち上がり時において、
入力される制御信号、ＣＳ（チップセレクト）バー、Ｒ
ＡＳ（ロウアドレスストローブ）バー、ＣＡＳ（カラム
アドレスストローブ）バー、ＷＥ（ライトイネーブル）
バーの電気的レベルの組み合わせで、動作がきまり、こ
れを「コマンド」と呼ぶ。
ついて以下に説明する。ＳＤＲＡＭの動作は、外部入力
されたクロック信号ＣＬＫに同期して動作する。外部入
力されるクロック信号ＣＬＫの立ち上がり時において、
入力される制御信号、ＣＳ（チップセレクト）バー、Ｒ
ＡＳ（ロウアドレスストローブ）バー、ＣＡＳ（カラム
アドレスストローブ）バー、ＷＥ（ライトイネーブル）
バーの電気的レベルの組み合わせで、動作がきまり、こ
れを「コマンド」と呼ぶ。
【０００５】データの書込みを行うときは、まず最初に
アクティブコマンドを入力し、外部入力されたアドレス
信号を行アドレスバッファ回路１０４で行アドレスとし
てラッチし、行デコーダー回路１０８でデコードして行
アドレスを決定し、メモリセル１０７のワード線（不図
示）を選択する。
アクティブコマンドを入力し、外部入力されたアドレス
信号を行アドレスバッファ回路１０４で行アドレスとし
てラッチし、行デコーダー回路１０８でデコードして行
アドレスを決定し、メモリセル１０７のワード線（不図
示）を選択する。
【０００６】次にライトコマンドを入力し、外部入力さ
れるアドレス信号を列アドレスバッファ１０５で列アド
レスとしてラッチし、列デコーダー回路１１１でデコー
ドして列アドレスを決定し、Ｙスイッチ（不図示）を選
択し、外部入力される書込みデータをメモリセルに書き
込む。
れるアドレス信号を列アドレスバッファ１０５で列アド
レスとしてラッチし、列デコーダー回路１１１でデコー
ドして列アドレスを決定し、Ｙスイッチ（不図示）を選
択し、外部入力される書込みデータをメモリセルに書き
込む。
【０００７】最後に、プリチャージコマンドを入力し
て、アクティブコマンドで選択されたワード線を非選択
状態にして、スタンバイ状態とする。
て、アクティブコマンドで選択されたワード線を非選択
状態にして、スタンバイ状態とする。
【０００８】データの読み出しを行う場合には、書込み
時と同様に、アクティブコマンドで行アドレスを決定し
た後、リードコマンドを入力する。
時と同様に、アクティブコマンドで行アドレスを決定し
た後、リードコマンドを入力する。
【０００９】内部コマンド信号及び内部制御信号の動作
を、図７及び図９を参照して説明する。
を、図７及び図９を参照して説明する。
【００１０】図７は、従来のＳＤＲＡＭにおける行アド
レス系の制御信号発生回路の一部を示す図である。図７
において、コマンドデコーダー８１は、図８のコマンド
デコーダー１０２に相当し、制御信号発生回路８２は、
図８の制御回路１０６に内蔵される行アドレス系の制御
信号発生回路である。制御信号発生回路８２は、コマン
ドデコーダー８１からの内部コマンド信号７１、７２を
入力とするＮＯＲゲート８４、８５よりなるフリップフ
ロップと、インバータ８６、８７より構成されている。
レス系の制御信号発生回路の一部を示す図である。図７
において、コマンドデコーダー８１は、図８のコマンド
デコーダー１０２に相当し、制御信号発生回路８２は、
図８の制御回路１０６に内蔵される行アドレス系の制御
信号発生回路である。制御信号発生回路８２は、コマン
ドデコーダー８１からの内部コマンド信号７１、７２を
入力とするＮＯＲゲート８４、８５よりなるフリップフ
ロップと、インバータ８６、８７より構成されている。
【００１１】図９は、図７の各信号のタイミング波形を
示すタイミング図である。
示すタイミング図である。
【００１２】クロックＣＬＫの立ち上がり時に、ＲＡＳ
バー、ＣＳバーがローレベル、ＣＡＳバー、ＷＥバーが
ハイレベルの時にアクティブコマンドとなる。このと
き、コマンドデコーダー８１は、アクティブコマンド
（図９のＡＣＴ参照）が入力されたことを示す内部コマ
ンド信号７１が１サイクルの間ハイレベルになるように
出力する。内部コマンド信号７１がハイレベルになる
と、行アドレス系制御信号７３はロウレベルとなり、内
部コマンド信号７１がロウレベルになっても、行アドレ
ス系制御信号７３はロウレベルのままである。なお、こ
の従来の構成では、行アドレス系制御信号７３がロウレ
ベルになることにより、行アドレス系回路が活性化する
ものとする。
バー、ＣＳバーがローレベル、ＣＡＳバー、ＷＥバーが
ハイレベルの時にアクティブコマンドとなる。このと
き、コマンドデコーダー８１は、アクティブコマンド
（図９のＡＣＴ参照）が入力されたことを示す内部コマ
ンド信号７１が１サイクルの間ハイレベルになるように
出力する。内部コマンド信号７１がハイレベルになる
と、行アドレス系制御信号７３はロウレベルとなり、内
部コマンド信号７１がロウレベルになっても、行アドレ
ス系制御信号７３はロウレベルのままである。なお、こ
の従来の構成では、行アドレス系制御信号７３がロウレ
ベルになることにより、行アドレス系回路が活性化する
ものとする。
【００１３】ＣＬＫ立ち上がり時に、ＲＡＳバー、ＷＥ
バー、ＣＳバーがロウレベル、ＣＡＳバーがハイレベル
の時にプリチャージコマンド（図９のＰＲＥ参照）とな
る。このとき、コマンドデコーダー８１は、プリチャー
ジコマンドが入力されたことを示す内部コマンド信号７
２が１サイクルの間にハイレベルになるように出力す
る。行アドレス系制御信号が活性化している状態で、内
部コマンド信号７２がハイレベルになると、行アドレス
系制御信号７３はハイレベルとなり、内部コマンド信号
７２がロウレベルになっても、行アドレス系制御信号７
３ハイレベルのままである。
バー、ＣＳバーがロウレベル、ＣＡＳバーがハイレベル
の時にプリチャージコマンド（図９のＰＲＥ参照）とな
る。このとき、コマンドデコーダー８１は、プリチャー
ジコマンドが入力されたことを示す内部コマンド信号７
２が１サイクルの間にハイレベルになるように出力す
る。行アドレス系制御信号が活性化している状態で、内
部コマンド信号７２がハイレベルになると、行アドレス
系制御信号７３はハイレベルとなり、内部コマンド信号
７２がロウレベルになっても、行アドレス系制御信号７
３ハイレベルのままである。
【００１４】図９にタイミング図として示すように、プ
リチャージコマンドが入力される１サイクル前のクロッ
クサイクルでライトコマンドが入力されたとする。
リチャージコマンドが入力される１サイクル前のクロッ
クサイクルでライトコマンドが入力されたとする。
【００１５】ライトコマンドが入力されたときには、図
５、図７では不図示の列アドレス系制御信号が活性化
し、コマンド入力から一定の時間を費やして書込み動作
を行う。
５、図７では不図示の列アドレス系制御信号が活性化
し、コマンド入力から一定の時間を費やして書込み動作
を行う。
【００１６】図９において、ｔ７８は外部入力されるク
ロック信号のサイクル時間である。ｔ７７はプリチャー
ジコマンドが入力されてから行アドレス系制御信号が非
活性化するまでの時間で、この時間はクロックサイクル
に依存しない。またｔ７９はプリチャージコマンドの入
力される直前のサイクルでライトコマンドが入力された
ときの、ライトコマンドが入力されたときの外部入力さ
れるクロック信号の立ち上がりエッジから行アドレス系
制御信号の非活性化するまでの時間であり、ｔ７９＝ｔ
７７＋ｔ７８であり、この時間はクロックサイクルに依
存する。
ロック信号のサイクル時間である。ｔ７７はプリチャー
ジコマンドが入力されてから行アドレス系制御信号が非
活性化するまでの時間で、この時間はクロックサイクル
に依存しない。またｔ７９はプリチャージコマンドの入
力される直前のサイクルでライトコマンドが入力された
ときの、ライトコマンドが入力されたときの外部入力さ
れるクロック信号の立ち上がりエッジから行アドレス系
制御信号の非活性化するまでの時間であり、ｔ７９＝ｔ
７７＋ｔ７８であり、この時間はクロックサイクルに依
存する。
【００１７】ライト動作は、ライトコマンドが入力され
て一定時間を費やしてライト動作を行い、その後に、行
アドレス系制御信号が非活性化し、ワード線が非選択状
態にならなければ正常に書込み動作が行うことができな
いので、ｔ７９が、書込み動作に十分な時間が確保され
ることが必要である。
て一定時間を費やしてライト動作を行い、その後に、行
アドレス系制御信号が非活性化し、ワード線が非選択状
態にならなければ正常に書込み動作が行うことができな
いので、ｔ７９が、書込み動作に十分な時間が確保され
ることが必要である。
【００１８】ｔ７７はクロックサイクルに依存しない時
間なので、ライト動作の可否は、クロックサイクルｔ７
８に依存することとなる。
間なので、ライト動作の可否は、クロックサイクルｔ７
８に依存することとなる。
【００１９】上記した構成例のような、ライト動作から
プリチャージ動作までの時間に関連して起きる不具合の
一つとして、メモリセルへのデータの書込みが不十分で
あることによる不良がある。
プリチャージ動作までの時間に関連して起きる不具合の
一つとして、メモリセルへのデータの書込みが不十分で
あることによる不良がある。
【００２０】この不良は、メモリセル部のコンタクト抵
抗が異常に高い場合に発生し、この不良はビット性の不
良となるので、ウェハー試験で不良セルを確認し、冗長
回路にて救済することが、高歩留まりを達成するために
は必要である。
抗が異常に高い場合に発生し、この不良はビット性の不
良となるので、ウェハー試験で不良セルを確認し、冗長
回路にて救済することが、高歩留まりを達成するために
は必要である。
【００２１】ＳＤＲＡＭの試験を行うときには、通常、
メモリテスタを用いて、ＣＬＫ、ＣＫＥ、ＣＳバー、Ｒ
ＡＳバー、ＣＡＳバー、ＷＥバーの各ピン、及び、複数
のアドレス（Ａｄｒｅｓｓ）ピン、複数のデータ（Ｄ
Ｑ）ピン、及び、図示されていないその他の入力ピン、
電源ピン、ＧＮＤピン等の外部ピンに所定の信号を入力
して試験を行う。
メモリテスタを用いて、ＣＬＫ、ＣＫＥ、ＣＳバー、Ｒ
ＡＳバー、ＣＡＳバー、ＷＥバーの各ピン、及び、複数
のアドレス（Ａｄｒｅｓｓ）ピン、複数のデータ（Ｄ
Ｑ）ピン、及び、図示されていないその他の入力ピン、
電源ピン、ＧＮＤピン等の外部ピンに所定の信号を入力
して試験を行う。
【００２２】ウェハー状態での試験の時には、組立時に
外部入力ピンに接続される各パッドとメモリテスタの各
ピンを、プローブカードを用いて電気的に接続し試験を
行う。
外部入力ピンに接続される各パッドとメモリテスタの各
ピンを、プローブカードを用いて電気的に接続し試験を
行う。
【００２３】ところで、ＳＤＲＡＭは、比較的新しいデ
バイスであり、高速で動作するため、全ての機能を十分
に試験するためには、高周波数で動作するメモリテスト
装置や、高精度なテスト治具が必要であり、テストに費
用がかかる。
バイスであり、高速で動作するため、全ての機能を十分
に試験するためには、高周波数で動作するメモリテスト
装置や、高精度なテスト治具が必要であり、テストに費
用がかかる。
【００２４】また、近時のＳＤＲＡＭにおいては、１０
０ＭＨｚ以上の周波数で動作するものもあり、このよう
な場合には、ウェハー状態での試験等のように、高周波
の信号を入力すること自体が困難な場合もある。すなわ
ち、例えばウェハー試験におけるプローブ針の容量やデ
バイスパッドとの接触抵抗等を考慮すると、デバイスに
入力される信号波形がなまってしまうので、高周波の信
号を入力しての試験は困難である。そして、実際、高周
波で動作するデバイスであっても、ウェハー試験では、
比較的低周波の信号入力で試験することが一般的に行わ
れている。
０ＭＨｚ以上の周波数で動作するものもあり、このよう
な場合には、ウェハー状態での試験等のように、高周波
の信号を入力すること自体が困難な場合もある。すなわ
ち、例えばウェハー試験におけるプローブ針の容量やデ
バイスパッドとの接触抵抗等を考慮すると、デバイスに
入力される信号波形がなまってしまうので、高周波の信
号を入力しての試験は困難である。そして、実際、高周
波で動作するデバイスであっても、ウェハー試験では、
比較的低周波の信号入力で試験することが一般的に行わ
れている。
【００２５】
【発明が解決しようとする課題】上記で説明したＳＤＲ
ＡＭにおけるライトコマンド入力の次のサイクルでプリ
チャージコマンドが入力される場合のように、外部入力
されるクロックサイクルに律するタイミングの試験を低
周波の試験装置で、もしくは、ウェハー試験のように高
周波での試験が困難な場合に行えない、という問題点が
ある。
ＡＭにおけるライトコマンド入力の次のサイクルでプリ
チャージコマンドが入力される場合のように、外部入力
されるクロックサイクルに律するタイミングの試験を低
周波の試験装置で、もしくは、ウェハー試験のように高
周波での試験が困難な場合に行えない、という問題点が
ある。
【００２６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、同期式半導体記
憶装置において、低周波数のテスト装置を使用する場
合、もしくは高周波でのテストが困難な場合において
も、連続してコマンド入力を必要とする試験を、所望の
高周波数で行ったのと同等の試験を行うことができる半
導体記憶装置を提供することにある。
てなされたものであって、その目的は、同期式半導体記
憶装置において、低周波数のテスト装置を使用する場
合、もしくは高周波でのテストが困難な場合において
も、連続してコマンド入力を必要とする試験を、所望の
高周波数で行ったのと同等の試験を行うことができる半
導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】前記目的を達成する本発
明の同期式半導体記憶装置は、外部入力されるクロック
信号に同期して動作する同期式半導体記憶装置におい
て、前記クロック信号のエッジにて取り込んだ制御信号
をデコードし内部コマンド信号を出力するコマンドデコ
ーダーからの前記内部コマンド信号出力を入力し、制御
信号を発生する制御信号発生回路に対して、前記クロッ
ク信号とは非同期で、擬似的な内部コマンド信号を供給
する手段を備え、前記擬似的な内部コマンド信号を受け
て前記制御信号発生回路は、前記クロック信号と非同期
で制御信号を出力し、前記制御信号により、前記クロッ
ク信号の周波数によらずに内部動作するように設定可能
としたことを特徴とする。
明の同期式半導体記憶装置は、外部入力されるクロック
信号に同期して動作する同期式半導体記憶装置におい
て、前記クロック信号のエッジにて取り込んだ制御信号
をデコードし内部コマンド信号を出力するコマンドデコ
ーダーからの前記内部コマンド信号出力を入力し、制御
信号を発生する制御信号発生回路に対して、前記クロッ
ク信号とは非同期で、擬似的な内部コマンド信号を供給
する手段を備え、前記擬似的な内部コマンド信号を受け
て前記制御信号発生回路は、前記クロック信号と非同期
で制御信号を出力し、前記制御信号により、前記クロッ
ク信号の周波数によらずに内部動作するように設定可能
としたことを特徴とする。
【００２８】
【００２９】
【００３０】
【００３１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の同期式半導体装置は、その好まし
い実施の形態において、外部入力されるクロック信号に
非同期で、擬似的な内部コマンド信号を発生する手段を
備えている。
に説明する。本発明の同期式半導体装置は、その好まし
い実施の形態において、外部入力されるクロック信号に
非同期で、擬似的な内部コマンド信号を発生する手段を
備えている。
【００３２】本発明の実施の形態においては、上記擬似
的な内部コマンド発生手段として、非ボンディングパッ
ドから入力される信号（図１の１４）により擬似的な内
部コマンド信号（図１の１５）を発生させる。
的な内部コマンド発生手段として、非ボンディングパッ
ドから入力される信号（図１の１４）により擬似的な内
部コマンド信号（図１の１５）を発生させる。
【００３３】また本発明の別の実施の形態においては、
上記擬似的な内部コマンド発生手段として、テストモー
ド信号（図２の３４）により、通常使用する入力端子か
らの入力信号をコマンドデコーダー等のクロック信号に
同期して信号出力をする回路を介さず、クロック信号に
非同期で内部制御回路へ入力し、擬似的な内部コマンド
信号（図２の３６）とすることを可能とする回路を備え
ている。
上記擬似的な内部コマンド発生手段として、テストモー
ド信号（図２の３４）により、通常使用する入力端子か
らの入力信号をコマンドデコーダー等のクロック信号に
同期して信号出力をする回路を介さず、クロック信号に
非同期で内部制御回路へ入力し、擬似的な内部コマンド
信号（図２の３６）とすることを可能とする回路を備え
ている。
【００３４】本発明のさらに別の実施の形態において
は、あるコマンド入力から発生した内部制御信号（図３
の５５）により、別のコマンドの内部コマンド信号（図
３の５６）を発生する回路を備えている。
は、あるコマンド入力から発生した内部制御信号（図３
の５５）により、別のコマンドの内部コマンド信号（図
３の５６）を発生する回路を備えている。
【００３５】このように、本発明の実施の形態において
は、外部入力されるクロック信号に非同期で、外部入力
されるクロック信号に同期してコマンドデコーダーから
出力される内部コマンド信号と同等の擬似的な内部コマ
ンド信号を発生させる回路を備え、外部入力されるクロ
ック信号に関係なく内部動作させることにより、高周波
数でコマンド入力されたときと同じ条件での試験を可能
としている。
は、外部入力されるクロック信号に非同期で、外部入力
されるクロック信号に同期してコマンドデコーダーから
出力される内部コマンド信号と同等の擬似的な内部コマ
ンド信号を発生させる回路を備え、外部入力されるクロ
ック信号に関係なく内部動作させることにより、高周波
数でコマンド入力されたときと同じ条件での試験を可能
としている。
【００３６】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００３７】図１は、本発明の第１の実施例を示す回路
図で、行アドレス系制御信号発生回路の一部を示す図で
ある。図１において、コマンドデコーダー２１は、図８
のコマンドデコーダー１０２に相当し、制御信号発生回
路２２は、図８の制御回路１０６に内蔵される行アドレ
ス系制御信号回路である。
図で、行アドレス系制御信号発生回路の一部を示す図で
ある。図１において、コマンドデコーダー２１は、図８
のコマンドデコーダー１０２に相当し、制御信号発生回
路２２は、図８の制御回路１０６に内蔵される行アドレ
ス系制御信号回路である。
【００３８】行アドレス系制御信号発生回路２２は、コ
マンドデコーダー２１からの信号１１がハイレベルにな
ることによってセットされ、コマンドデコーダー２１か
らの信号１２またはインバータ２９の出力信号１５がハ
イレベルになることによってリセットされるフリップフ
ロップ回路であり、セット状態においては、行アドレス
系制御信号１３がロウレベルとなって活性化する回路構
成とされている（行アドレス系制御信号１３はロウアク
ティブ信号）。より詳細には、行アドレス系制御信号発
生回路２２は、入力と出力が互いに襷掛け接続された２
つのＮＯＲゲート２４、２５を備え、ＮＯＲゲート２４
の出力は２段のインバータ２６、２７を介して行アドレ
ス系制御信号１３として出力され、ＮＯＲゲート２４は
信号１１、及びＮＯＲゲート２５の出力を入力する２入
力ＮＯＲ、ＮＯＲゲート２５は信号１２と信号１５とＮ
ＯＲゲート２４の出力を入力とする３入力ＮＯＲゲート
として構成されている。
マンドデコーダー２１からの信号１１がハイレベルにな
ることによってセットされ、コマンドデコーダー２１か
らの信号１２またはインバータ２９の出力信号１５がハ
イレベルになることによってリセットされるフリップフ
ロップ回路であり、セット状態においては、行アドレス
系制御信号１３がロウレベルとなって活性化する回路構
成とされている（行アドレス系制御信号１３はロウアク
ティブ信号）。より詳細には、行アドレス系制御信号発
生回路２２は、入力と出力が互いに襷掛け接続された２
つのＮＯＲゲート２４、２５を備え、ＮＯＲゲート２４
の出力は２段のインバータ２６、２７を介して行アドレ
ス系制御信号１３として出力され、ＮＯＲゲート２４は
信号１１、及びＮＯＲゲート２５の出力を入力する２入
力ＮＯＲ、ＮＯＲゲート２５は信号１２と信号１５とＮ
ＯＲゲート２４の出力を入力とする３入力ＮＯＲゲート
として構成されている。
【００３９】信号１４は、組立時にボンディングされな
いパッドの入力信号であり、抵抗値の非常に高い抵抗素
子２３で接地されている。
いパッドの入力信号であり、抵抗値の非常に高い抵抗素
子２３で接地されている。
【００４０】信号１４は、バッファリング用のインバー
タ２８、２９を介して信号１５として出力され、行アド
レス系制御信号回路２２に入力される。
タ２８、２９を介して信号１５として出力され、行アド
レス系制御信号回路２２に入力される。
【００４１】図４は、図１に示した本発明の第１の実施
例の動作を説明するタイミングチャートである。
例の動作を説明するタイミングチャートである。
【００４２】通常、外部入力される信号１４は、ロウレ
ベルにしておく。
ベルにしておく。
【００４３】クロック信号ＣＬＫ立ち上がり時におい
て、ＲＡＳバー、ＣＳバーがロウレベル、ＣＡＳバー、
ＷＥバーがハイレベルの時にアクティブコマンドとなる
（図４のＡＣＴ参照）。このとき、コマンドデコーダー
２１は、アクティブコマンドが入力されたことを示す内
部コマンド信号１１が１サイクルの間ハイレベルになる
ように出力する。
て、ＲＡＳバー、ＣＳバーがロウレベル、ＣＡＳバー、
ＷＥバーがハイレベルの時にアクティブコマンドとなる
（図４のＡＣＴ参照）。このとき、コマンドデコーダー
２１は、アクティブコマンドが入力されたことを示す内
部コマンド信号１１が１サイクルの間ハイレベルになる
ように出力する。
【００４４】内部コマンド信号１１がハイレベルになる
と、行アドレス系制御信号１３はロウレベルとなり、内
部コマンド信号１１がロウレベルになっても、行アドレ
ス系制御信号１３はロウレベルのままである。
と、行アドレス系制御信号１３はロウレベルとなり、内
部コマンド信号１１がロウレベルになっても、行アドレ
ス系制御信号１３はロウレベルのままである。
【００４５】行アドレス系制御信号１３が活性化してい
る状態で、信号１４をハイレベルにすると、信号１５が
ハイレベルとなり、行アドレス系制御信号１３はハイレ
ベルとなって、非活性化状態となる。
る状態で、信号１４をハイレベルにすると、信号１５が
ハイレベルとなり、行アドレス系制御信号１３はハイレ
ベルとなって、非活性化状態となる。
【００４６】信号１４は、直接パッドより入力される信
号であり、外部入力されるクロック信号とは、非同期
で、信号レベルを変化させることができる。すなわち、
信号１４は、任意の時刻に、ロウレベルからハイレベル
にすることができる。
号であり、外部入力されるクロック信号とは、非同期
で、信号レベルを変化させることができる。すなわち、
信号１４は、任意の時刻に、ロウレベルからハイレベル
にすることができる。
【００４７】このため、図４におけるクロックサイクル
ｔ１８にかかわらず、ライトコマンド入力（図４のＷＲ
ＩＴＥ参照）から行アドレス系制御信号がハイレベルに
なるまでの時間ｔ１９を任意の時間として、設定するこ
とができる。
ｔ１８にかかわらず、ライトコマンド入力（図４のＷＲ
ＩＴＥ参照）から行アドレス系制御信号がハイレベルに
なるまでの時間ｔ１９を任意の時間として、設定するこ
とができる。
【００４８】例えば、１００ＭＨｚで動作するデバイス
について考えると、クロックサイクル１０ｎｓであり、
ライトコマンド入力から、プリチャージコマンド入力ま
での最小時間は、クロックサイクルと同じ１０ｎｓであ
ることが一般的である。
について考えると、クロックサイクル１０ｎｓであり、
ライトコマンド入力から、プリチャージコマンド入力ま
での最小時間は、クロックサイクルと同じ１０ｎｓであ
ることが一般的である。
【００４９】しかし、外部入力されるクロック信号の周
波数に制限があり、仮に５０ＭＨｚの信号入力しかでき
ないような場合を考えると、クロックサイクルは２０ｎ
ｓとなる。この場合、ライトコマンド入力から行アドレ
ス系制御信号の非活性化までの時間は、従来の回路で
は、図９のｔ７８が２０ｎｓとなり、ｔ７９＝ｔ７８＋
ｔ７７＝２０ｎｓ＋ｔ７７となってしまう。
波数に制限があり、仮に５０ＭＨｚの信号入力しかでき
ないような場合を考えると、クロックサイクルは２０ｎ
ｓとなる。この場合、ライトコマンド入力から行アドレ
ス系制御信号の非活性化までの時間は、従来の回路で
は、図９のｔ７８が２０ｎｓとなり、ｔ７９＝ｔ７８＋
ｔ７７＝２０ｎｓ＋ｔ７７となってしまう。
【００５０】これに対して、本実施例では、図４のｔ１
９は、クロックサイクルｔ１８に依存しないので、どの
ような時間にでも設定することができる。
９は、クロックサイクルｔ１８に依存しないので、どの
ような時間にでも設定することができる。
【００５１】このため、図９において、ｔ７８＝１０ｎ
ｓとしたときのｔ７９の時間と、図４におけるｔ１９の
時間が同じになるように、信号１４を入力すれば、外部
入力されるクロック周波数にかかわらず、ライトコマン
ド入力から行アドレス系制御信号非活性化までの時間
を、クロック周波数が１００ＭＨｚで動作するときと同
等の試験を行うことができる。
ｓとしたときのｔ７９の時間と、図４におけるｔ１９の
時間が同じになるように、信号１４を入力すれば、外部
入力されるクロック周波数にかかわらず、ライトコマン
ド入力から行アドレス系制御信号非活性化までの時間
を、クロック周波数が１００ＭＨｚで動作するときと同
等の試験を行うことができる。
【００５２】次に、本発明の第２の実施例について、図
２及び図５を参照して説明する。
２及び図５を参照して説明する。
【００５３】図２は、本発明の第２の実施例の回路構成
を示す図であり、行アドレス系制御信号発生回路の一部
を示す図である。図２において、コマンドデコーダー４
１は、図５のコマンドデコーダー１０２に相当し、制御
信号発生回路４２は、図５の制御回路１０６に内蔵され
る行アドレス系制御信号回路である。行アドレス系制御
信号発生回路４２は、信号３１がハイレベルになること
によってセットされ、信号３２、または信号３６がハイ
レベルになることによってリセットされるフリップフロ
ップ回路であり、セット状態においては、行アドレス系
制御信号３３がロウレベルとなって活性化する回路構成
とされている。
を示す図であり、行アドレス系制御信号発生回路の一部
を示す図である。図２において、コマンドデコーダー４
１は、図５のコマンドデコーダー１０２に相当し、制御
信号発生回路４２は、図５の制御回路１０６に内蔵され
る行アドレス系制御信号回路である。行アドレス系制御
信号発生回路４２は、信号３１がハイレベルになること
によってセットされ、信号３２、または信号３６がハイ
レベルになることによってリセットされるフリップフロ
ップ回路であり、セット状態においては、行アドレス系
制御信号３３がロウレベルとなって活性化する回路構成
とされている。
【００５４】信号３４は、テストモード信号で、テスト
モードに入力しているときにハイレベルとなる信号であ
る。
モードに入力しているときにハイレベルとなる信号であ
る。
【００５５】信号３５は、ライト動作制御信号で、ライ
ト動作期間中ハイレベルとなる信号である。信号３４、
信号３５、及びＲＡＳ￣のインバータ４８による反転信
号は、３入力ＮＡＮＤゲート４３に入力され、その出力
はインバータ４９を介して反転され信号３６として行ア
ドレス系制御信号発生回路４２に入力される。
ト動作期間中ハイレベルとなる信号である。信号３４、
信号３５、及びＲＡＳ￣のインバータ４８による反転信
号は、３入力ＮＡＮＤゲート４３に入力され、その出力
はインバータ４９を介して反転され信号３６として行ア
ドレス系制御信号発生回路４２に入力される。
【００５６】本実施例において、擬似的に内部プリチャ
ージコマンドを発生させるモードにする場合には、テス
トモード信号３４をハイレベルにしておく。
ージコマンドを発生させるモードにする場合には、テス
トモード信号３４をハイレベルにしておく。
【００５７】図５は、本発明の第２の実施例の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【００５８】クロック信号ＣＬＫの立ち上がり時におい
て、ＲＡＳバー、ＣＳバーがロウレベル、ＣＡＳバー、
ＷＥ時にアクティブコマンドとなる。このとき、コマン
ドデコーダー４１は、アクティブコマンドが入力された
ことを示す内部コマンド信号３１が１サイクルの間ハイ
レベルになるように出力する。内部コマンド信号３１が
ハイレベルになると、行アドレス系制御信号３３はロウ
レベルとなり、内部コマンド信号３１がロウレベルにな
っても、行アドレス系制御信号３３はロウレベルのまま
である。
て、ＲＡＳバー、ＣＳバーがロウレベル、ＣＡＳバー、
ＷＥ時にアクティブコマンドとなる。このとき、コマン
ドデコーダー４１は、アクティブコマンドが入力された
ことを示す内部コマンド信号３１が１サイクルの間ハイ
レベルになるように出力する。内部コマンド信号３１が
ハイレベルになると、行アドレス系制御信号３３はロウ
レベルとなり、内部コマンド信号３１がロウレベルにな
っても、行アドレス系制御信号３３はロウレベルのまま
である。
【００５９】ライトコマンドを入力すると、ライト動作
制御信号３５がハイレベルとなり、ライト動作が終了す
るまでハイレベルを維持する。
制御信号３５がハイレベルとなり、ライト動作が終了す
るまでハイレベルを維持する。
【００６０】行アドレス系制御信号３３が活性化してい
る状態で、ＲＡＳバーをロウレベルにすると信号３６が
ハイレベルとなり、行アドレス系制御信号はハイレベル
となって非活性化状態となる。
る状態で、ＲＡＳバーをロウレベルにすると信号３６が
ハイレベルとなり、行アドレス系制御信号はハイレベル
となって非活性化状態となる。
【００６１】すなわち、本実施例の回路構成において
は、テストモード信号３４とライト動作制御信号３５を
イネーブル信号とし、ＲＡＳバー信号から非同期で内部
プリチャージコマンド信号を発生させるようにしたもの
である。
は、テストモード信号３４とライト動作制御信号３５を
イネーブル信号とし、ＲＡＳバー信号から非同期で内部
プリチャージコマンド信号を発生させるようにしたもの
である。
【００６２】ＲＡＳバー信号は通常のコマンド入力にも
影響するため、本実施例においては、図５のライトコマ
ンド入力サイクルのＣＬＫ信号の立ち上がりエッジに対
するホールド時間中はハイレベルを保持しなければなら
ないが、その後は、任意の時間にローレベルにすること
ができるので、前記第１の実施例と同じように、外部入
力クロックサイクルの周波数にかかわらず、図５におけ
るライトコマンド入力から行アドレス系制御信号非活性
化までの時間ｔ３９を任意に設定でき、外部入力される
クロック信号が高周波の時と同等の試験を行うことがで
きる。
影響するため、本実施例においては、図５のライトコマ
ンド入力サイクルのＣＬＫ信号の立ち上がりエッジに対
するホールド時間中はハイレベルを保持しなければなら
ないが、その後は、任意の時間にローレベルにすること
ができるので、前記第１の実施例と同じように、外部入
力クロックサイクルの周波数にかかわらず、図５におけ
るライトコマンド入力から行アドレス系制御信号非活性
化までの時間ｔ３９を任意に設定でき、外部入力される
クロック信号が高周波の時と同等の試験を行うことがで
きる。
【００６３】次に、本発明の第３の実施例について図３
及び図６を参照して説明する。
及び図６を参照して説明する。
【００６４】図３は、本発明の第３の実施例を示す回路
図であり、行アドレス系制御信号発生回路の一部であ
る。図３において、コマンドデコーダー６１は、図８の
コマンドデコーダー１０２に相当し、制御信号発生回路
６２は、図８の制御回路１０６に内蔵される行アドレス
系制御信号回路である。行アドレス系制御信号発生回路
６２は信号５１がハイレベルになることによってセット
され、信号５２、または信号５６がハイレベルになるこ
とによってリセッサされるフリップフロップ回路で、セ
ット状態においては行アドレス系制御信号５３がロウレ
ベルとなって活性化する回路構成とされている。
図であり、行アドレス系制御信号発生回路の一部であ
る。図３において、コマンドデコーダー６１は、図８の
コマンドデコーダー１０２に相当し、制御信号発生回路
６２は、図８の制御回路１０６に内蔵される行アドレス
系制御信号回路である。行アドレス系制御信号発生回路
６２は信号５１がハイレベルになることによってセット
され、信号５２、または信号５６がハイレベルになるこ
とによってリセッサされるフリップフロップ回路で、セ
ット状態においては行アドレス系制御信号５３がロウレ
ベルとなって活性化する回路構成とされている。
【００６５】信号５４は、テストモード信号で、テスト
モードに入力しているときにハイレベルとなる信号であ
る。
モードに入力しているときにハイレベルとなる信号であ
る。
【００６６】信号５５は、ライト動作制御信号で、ライ
ト動作期間中ハイレベルとなる信号である。ライト動作
制御信号５５は遅延回路６３に入力され、遅延回路６３
の出力信号はＮＡＮＤゲート６８、インバータ６９を経
て信号５６となる構成となっている。
ト動作期間中ハイレベルとなる信号である。ライト動作
制御信号５５は遅延回路６３に入力され、遅延回路６３
の出力信号はＮＡＮＤゲート６８、インバータ６９を経
て信号５６となる構成となっている。
【００６７】本実施例において、擬似的に、内部プリチ
ャージコマンドを発生させるモードにする場合には、テ
ストモード信号５４をハイレベルにしておく。
ャージコマンドを発生させるモードにする場合には、テ
ストモード信号５４をハイレベルにしておく。
【００６８】図６は、本発明の第３の実施例の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【００６９】クロック信号ＣＬＫの立ち上がり時にＲＡ
Ｓバー、ＣＳバーがロウレベル、ＣＡＳバー、ＷＥ時に
アクティブコマンドとなる。このとき、コマンドデコー
ダー６１は、アクティブコマンドが入力されたことを示
す内部コマンド信号５１が１サイクルの間ハイレベルに
なるように出力する。内部コマンド信号５１がハイレベ
ルになると、行アドレス系制御信号５３はロウレベルと
なり、内部コマンド信号５１がロウレベルになっても、
行アドレス系制御信号５３はロウレベルのままである。
Ｓバー、ＣＳバーがロウレベル、ＣＡＳバー、ＷＥ時に
アクティブコマンドとなる。このとき、コマンドデコー
ダー６１は、アクティブコマンドが入力されたことを示
す内部コマンド信号５１が１サイクルの間ハイレベルに
なるように出力する。内部コマンド信号５１がハイレベ
ルになると、行アドレス系制御信号５３はロウレベルと
なり、内部コマンド信号５１がロウレベルになっても、
行アドレス系制御信号５３はロウレベルのままである。
【００７０】ライトコマンドを入力すると、ライト動作
制御信号５５がハイレベルとなり、ライト動作が終了す
るまでハイレベルを維持する。
制御信号５５がハイレベルとなり、ライト動作が終了す
るまでハイレベルを維持する。
【００７１】行アドレス系制御信号５３が活性化してい
る状態で、ライトコマンドを入力しライト動作制御信号
５５がハイレベルとなると、一定時間の後、信号５６が
ハイレベルとなり、行アドレス系制御信号５３はハイレ
ベルとなって非活性化状態となる。
る状態で、ライトコマンドを入力しライト動作制御信号
５５がハイレベルとなると、一定時間の後、信号５６が
ハイレベルとなり、行アドレス系制御信号５３はハイレ
ベルとなって非活性化状態となる。
【００７２】すなわち、本実施例の回路構成において
は、テストモード信号５４をイネーブル信号とし、ライ
ト動作制御信号５５の遅延信号によって内部プリチャー
ジコマンド信号を発生させるようにしたものである。
は、テストモード信号５４をイネーブル信号とし、ライ
ト動作制御信号５５の遅延信号によって内部プリチャー
ジコマンド信号を発生させるようにしたものである。
【００７３】遅延回路６３の信号遅延時間は、設計時に
任意に定めることができるので、図９においてｔ７８を
所望の高周波時のクロックサイクル時間に設定したとき
のｔ７９と同じ時間に、図６におけるライトコマンド入
力から行アドレス系制御信号を非活性化するまでの時間
ｔ５９を設定することができ、クロックサイクルｔ５８
にかかわらず、外部入力されるクロック信号が高周波の
時と同等の試験ができる。
任意に定めることができるので、図９においてｔ７８を
所望の高周波時のクロックサイクル時間に設定したとき
のｔ７９と同じ時間に、図６におけるライトコマンド入
力から行アドレス系制御信号を非活性化するまでの時間
ｔ５９を設定することができ、クロックサイクルｔ５８
にかかわらず、外部入力されるクロック信号が高周波の
時と同等の試験ができる。
【００７４】なお、前記第２、第３の実施例において
は、前記第１の実施例と異なり、テスト専用の特別なパ
ッドを設ける必要がなく、また、組立後にも試験できる
という利点を有している。
は、前記第１の実施例と異なり、テスト専用の特別なパ
ッドを設ける必要がなく、また、組立後にも試験できる
という利点を有している。
【００７５】また、前記実施例では、プリチャージコマ
ンドに対する、擬似的な内部コマンド信号を発生させる
例を説明したが、同様に他のコマンドに対しても、クロ
ック信号に非同期な内部コマンド信号を発生させる回路
の作成が可能であることは、勿論である。
ンドに対する、擬似的な内部コマンド信号を発生させる
例を説明したが、同様に他のコマンドに対しても、クロ
ック信号に非同期な内部コマンド信号を発生させる回路
の作成が可能であることは、勿論である。
【００７６】上記各実施例によれば、内部コマンド信号
を外部入力されるクロック信号に非同期に発生させる回
路を備えることにより、同期式半導体記憶装置におい
て、低周波数のテスト装置を使用する場合、もしくは高
周波でのテストが困難な場合において、連続してコマン
ド入力を必要とする試験を、所望の高周波試験で行った
ときと同等の試験を行うことができる。
を外部入力されるクロック信号に非同期に発生させる回
路を備えることにより、同期式半導体記憶装置におい
て、低周波数のテスト装置を使用する場合、もしくは高
周波でのテストが困難な場合において、連続してコマン
ド入力を必要とする試験を、所望の高周波試験で行った
ときと同等の試験を行うことができる。
【００７７】そして、ライトコマンド入力からプリチャ
ージコマンド入力までの時間を最小にしたときに発生す
る不具合の一つとして、メモリセルへの書込みレベル不
足による不良があり、この不良はメモリセル部のコンタ
クト抵抗が大きいことによる発生が多くビット性の不良
であるが、上記した本実施例においては、高周波での試
験が困難なウェハー試験でこの不良を検知することがで
きるので、予備回路へ切り替えることにより歩留まりを
向上させることができる。
ージコマンド入力までの時間を最小にしたときに発生す
る不具合の一つとして、メモリセルへの書込みレベル不
足による不良があり、この不良はメモリセル部のコンタ
クト抵抗が大きいことによる発生が多くビット性の不良
であるが、上記した本実施例においては、高周波での試
験が困難なウェハー試験でこの不良を検知することがで
きるので、予備回路へ切り替えることにより歩留まりを
向上させることができる。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
内部コマンド信号を外部入力されるクロック信号に非同
期に発生させる回路を備えることにより、同期式半導体
記憶装置において、低周波数のテスト装置を使用する場
合、もしくは高周波でのテストが困難な場合において、
連続してコマンド入力を必要とする試験を、所望の高周
波試験で行ったときと同等の試験をすることができると
いう効果を有する。
内部コマンド信号を外部入力されるクロック信号に非同
期に発生させる回路を備えることにより、同期式半導体
記憶装置において、低周波数のテスト装置を使用する場
合、もしくは高周波でのテストが困難な場合において、
連続してコマンド入力を必要とする試験を、所望の高周
波試験で行ったときと同等の試験をすることができると
いう効果を有する。
【００７９】また、ライトコマンド入力からプリチャー
ジコマンド入力までの時間を最小にしたときに発生する
不具合の一つとして、メモリセルへの書込みレベル不足
による不良があり、この不良はメモリセル部のコンタク
ト抵抗が大きいことによる発生が多くビット性の不良で
あるが、本発明によれば、高周波での試験が困難なウェ
ハー試験でこの不良を検知することができるので、予備
回路へ切り替えることにより歩留まりを向上させること
ができるという効果がある。
ジコマンド入力までの時間を最小にしたときに発生する
不具合の一つとして、メモリセルへの書込みレベル不足
による不良があり、この不良はメモリセル部のコンタク
ト抵抗が大きいことによる発生が多くビット性の不良で
あるが、本発明によれば、高周波での試験が困難なウェ
ハー試験でこの不良を検知することができるので、予備
回路へ切り替えることにより歩留まりを向上させること
ができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
る。
【図２】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図３】本発明の第３の実施例の回路構成を示す図であ
る。
る。
【図４】本発明の第１の実施例の動作を示す波形図であ
る。
る。
【図５】本発明の第２の実施例の動作を示す波形図であ
る。
る。
【図６】本発明の第３の実施例の動作を示す波形図であ
る。
る。
【図７】従来の技術の一例を示す回路図である。
【図８】ＳＤＲＡＭの全体構成を湿す回路ブロック図で
ある。
ある。
【図９】従来回路の動作を示す波形図である。
１１、３１、５１、７１ アクティブコマンドに対応す
る内部コマンド信号 １２、３２、５２、７２ プリチャージコマンドに対応
する内部コマンド信号 ２１、４１、６１、８１、１０２ コマンドデコーダー ２２、４２、６２、８２ 行アドレス系回路制御信号発
生回路 ２３ 抵抗 ２４、２５、４４、４５、６４、６５、８４、８５ Ｎ
ＯＲ ２６、２７、２８、２９、４６、４７、４８、４９、６
６、６７、６９、８６、８７ インバータ ４３、６８ ＮＡＮＤ ６３ 遅延回路 １０１ クロック信号発生回路 １０３ モードレジスタ １０４ 行アドレスバッファ １０５ 列アドレスバッファ １０６ 制御回路 １０７ メモリセル １０８ 行デコーダー １０９ 入出力バッファ １１０ センスアンプ １１１ 列デコーダー １１２ データ制御回路 １１３ ラッチ回路
る内部コマンド信号 １２、３２、５２、７２ プリチャージコマンドに対応
する内部コマンド信号 ２１、４１、６１、８１、１０２ コマンドデコーダー ２２、４２、６２、８２ 行アドレス系回路制御信号発
生回路 ２３ 抵抗 ２４、２５、４４、４５、６４、６５、８４、８５ Ｎ
ＯＲ ２６、２７、２８、２９、４６、４７、４８、４９、６
６、６７、６９、８６、８７ インバータ ４３、６８ ＮＡＮＤ ６３ 遅延回路 １０１ クロック信号発生回路 １０３ モードレジスタ １０４ 行アドレスバッファ １０５ 列アドレスバッファ １０６ 制御回路 １０７ メモリセル １０８ 行デコーダー １０９ 入出力バッファ １１０ センスアンプ １１１ 列デコーダー １１２ データ制御回路 １１３ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 - 11/4099 G01R 31/28
Claims (1)
- 【請求項１】 外部入力されるクロック信号に同期して
動作する同期式半導体記憶装置において、 前記クロック信号のエッジにて取り込んだ制御信号をデ
コードし内部コマンド信号を出力するコマンドデコーダ
ーからの前記内部コマンド信号出力を入力し、制御信号
を発生する制御信号発生回路に対して、前記クロック信
号とは非同期で、擬似的な内部コマンド信号を供給する
手段を備え、前記擬似的な内部コマンド信号を受けて前
記制御信号発生回路は、前記クロック信号と非同期で制
御信号を出力し、前記制御信号により、前記クロック信
号の周波数によらずに内部動作するように設定可能とし
たことを特徴とする同期式半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18780697A JP3189745B2 (ja) | 1997-06-27 | 1997-06-27 | 同期式半導体記憶装置 |
| KR1019980024496A KR100304336B1 (ko) | 1997-06-27 | 1998-06-27 | 동기식반도체기억장치 |
| EP98111986A EP0895245B1 (en) | 1997-06-27 | 1998-06-29 | Synchronous semiconductor memory device |
| US09/106,101 US6055209A (en) | 1997-06-27 | 1998-06-29 | Synchronous semiconductor memory device exhibiting an operation synchronous with an externally inputted clock signal |
| DE69823753T DE69823753T2 (de) | 1997-06-27 | 1998-06-29 | Synchrone Halbleiter-Speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18780697A JP3189745B2 (ja) | 1997-06-27 | 1997-06-27 | 同期式半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1125695A JPH1125695A (ja) | 1999-01-29 |
| JP3189745B2 true JP3189745B2 (ja) | 2001-07-16 |
Family
ID=16212577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18780697A Expired - Fee Related JP3189745B2 (ja) | 1997-06-27 | 1997-06-27 | 同期式半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6055209A (ja) |
| EP (1) | EP0895245B1 (ja) |
| JP (1) | JP3189745B2 (ja) |
| KR (1) | KR100304336B1 (ja) |
| DE (1) | DE69823753T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3050150A1 (fr) * | 2016-04-18 | 2017-10-20 | Reydel Automotive Bv | Dispositif de bouton rotatif de commande et aerateur comportant un tel dispositif |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7751370B2 (en) * | 2001-07-13 | 2010-07-06 | Qualcomm Incorporated | Method and apparatus for forward link rate scheduling |
| KR100532388B1 (ko) * | 1998-08-04 | 2006-01-27 | 삼성전자주식회사 | 직렬 출력 비교기를 갖는 메모리 집적회로 |
| US6341093B1 (en) * | 2000-06-07 | 2002-01-22 | International Business Machines Corporation | SOI array sense and write margin qualification |
| JP4712183B2 (ja) * | 2000-11-30 | 2011-06-29 | 富士通セミコンダクター株式会社 | 同期型半導体装置、及び試験システム |
| WO2002056043A1 (fr) * | 2001-01-12 | 2002-07-18 | Advantest Corporation | Appareil de test pour dispositif a semi-conducteur et procede mettant en oeuvre ledit appareil |
| KR100401506B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스 |
| JP2002343081A (ja) * | 2001-05-18 | 2002-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100400311B1 (ko) | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 신호 지연 제어 장치 |
| DE10149192B4 (de) * | 2001-10-05 | 2005-07-14 | Infineon Technologies Ag | Vorrichtung zum Erzeugen von Speicher-internen Befehlssignalen aus einem Speicheroperationsbefehl |
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