JPH11304892A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH11304892A JPH11304892A JP10114020A JP11402098A JPH11304892A JP H11304892 A JPH11304892 A JP H11304892A JP 10114020 A JP10114020 A JP 10114020A JP 11402098 A JP11402098 A JP 11402098A JP H11304892 A JPH11304892 A JP H11304892A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- test mode
- input
- vendor
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 信号の誤入力やノイズなどによるベンダテス
トモードの誤動作を確実に防止する。 【解決手段】 ベンダテストモードを設定する場合、所
定の入力端子にコマンド用信号、アドレス端子にモード
設定信号、所定のアドレス端子Ａａにベンダテスト設定
信号ＴＳをそれぞれ入力する。ベンダテスト信号判定回
路１５はベンダテスト設定信号ＴＳが、ＶCC＋△Ｖ以上
の場合にのみ設定信号ＡａＳＶがＨｉ信号となり、この
設定信号ＡａＳＶならびにモード設定信号に基づいてモ
ード選択回路１８は、ベンダテストモードが設定された
ことを認識し、ベンダテストモードを選択する選択信号
を出力する。
トモードの誤動作を確実に防止する。 【解決手段】 ベンダテストモードを設定する場合、所
定の入力端子にコマンド用信号、アドレス端子にモード
設定信号、所定のアドレス端子Ａａにベンダテスト設定
信号ＴＳをそれぞれ入力する。ベンダテスト信号判定回
路１５はベンダテスト設定信号ＴＳが、ＶCC＋△Ｖ以上
の場合にのみ設定信号ＡａＳＶがＨｉ信号となり、この
設定信号ＡａＳＶならびにモード設定信号に基づいてモ
ード選択回路１８は、ベンダテストモードが設定された
ことを認識し、ベンダテストモードを選択する選択信号
を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置におけるテストモードの設定技術に関し、特に、ベン
ダテストモードの設定に適用して有効な技術に関するも
のである。
置におけるテストモードの設定技術に関し、特に、ベン
ダテストモードの設定に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】本発明者が検討したところによれば、た
とえば、シンクロナスＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体
集積回路装置には、製品となった半導体集積回路装置に
おける検査を行うベンダテストモードを有している。
とえば、シンクロナスＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体
集積回路装置には、製品となった半導体集積回路装置に
おける検査を行うベンダテストモードを有している。
【０００３】このベンダテストモードは、たとえば、特
定のアドレス端子などにＨｉ信号とＬｏｗ信号とを組み
合わせた信号を入力することによって設定が行われ、半
導体集積回路装置のストレス試験や機能試験などが行わ
れる。
定のアドレス端子などにＨｉ信号とＬｏｗ信号とを組み
合わせた信号を入力することによって設定が行われ、半
導体集積回路装置のストレス試験や機能試験などが行わ
れる。
【０００４】また、半導体集積回路装置には、ＭＲＳ
（Ｍｏｄｅ Ｒｅｓｉｓｔｏｒ Ｓｅｔ）コマンドも設
けられている。このＭＲＳコマンドは、ユーザがリード
サイクルまたはライトサイクルにおいて連続して入出力
されるデータ数であるバースト長やクロックが入力され
てからデータが入出力されるまでのクロック数であるク
ロックレイテンシなどの設定を行うものであり、同じく
特定のアドレス端子などにＨｉ信号とＬｏｗ信号とを組
み合わせた信号を入力することにより設定が行われる。
（Ｍｏｄｅ Ｒｅｓｉｓｔｏｒ Ｓｅｔ）コマンドも設
けられている。このＭＲＳコマンドは、ユーザがリード
サイクルまたはライトサイクルにおいて連続して入出力
されるデータ数であるバースト長やクロックが入力され
てからデータが入出力されるまでのクロック数であるク
ロックレイテンシなどの設定を行うものであり、同じく
特定のアドレス端子などにＨｉ信号とＬｏｗ信号とを組
み合わせた信号を入力することにより設定が行われる。
【０００５】なお、この種の半導体集積回路装置のテス
ト技術について詳しく述べてある例としては、平成９年
５月３０日、株式会社プレスジャーナル発行、松下晋司
（編）、「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌ
ｄ増刊号 ＵＬＳＩテスト技術」１９９７年増刊号 第
１６巻 第８号、Ｐ１９〜Ｐ２３があり、この文献に
は、ＤＲＡＭにおけるテスト技術が記載されている。
ト技術について詳しく述べてある例としては、平成９年
５月３０日、株式会社プレスジャーナル発行、松下晋司
（編）、「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌ
ｄ増刊号 ＵＬＳＩテスト技術」１９９７年増刊号 第
１６巻 第８号、Ｐ１９〜Ｐ２３があり、この文献に
は、ＤＲＡＭにおけるテスト技術が記載されている。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
【０００７】すなわち、ユーザが、ＭＲＳコマンドの設
定を行う場合に誤ってアドレス端子にＭＲＳコマンド設
定以外の組合せの信号が入力されると、前述したベンダ
テストモードが設定されてしまう恐れがある。
定を行う場合に誤ってアドレス端子にＭＲＳコマンド設
定以外の組合せの信号が入力されると、前述したベンダ
テストモードが設定されてしまう恐れがある。
【０００８】また、半導体集積回路装置の電源投入時や
イニシャルサイクル時にも、ノイズや誤った信号などが
アドレス端子に入力されてしまうことにより、意図せず
にベンダテストモードが設定されてしまう恐れがある。
イニシャルサイクル時にも、ノイズや誤った信号などが
アドレス端子に入力されてしまうことにより、意図せず
にベンダテストモードが設定されてしまう恐れがある。
【０００９】このベンダテストモードには、セルフタイ
マテストモードなどのＩ／Ｏ出力が行われるモードやス
トレスモードなどの電子デバイスに負荷を加えるモード
などがあり、半導体集積回路装置それ自体や電子システ
ム全体が誤動作したり、半導体集積回路装置を不当に劣
化または破壊させてしまうなどの問題がある。
マテストモードなどのＩ／Ｏ出力が行われるモードやス
トレスモードなどの電子デバイスに負荷を加えるモード
などがあり、半導体集積回路装置それ自体や電子システ
ム全体が誤動作したり、半導体集積回路装置を不当に劣
化または破壊させてしまうなどの問題がある。
【００１０】本発明の目的は、信号の誤入力やノイズな
どによるベンダテストモードの誤動作を確実に防止する
ことのできる半導体集積回路装置を提供することにあ
る。
どによるベンダテストモードの誤動作を確実に防止する
ことのできる半導体集積回路装置を提供することにあ
る。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置
は、複数のテスト用外部引出線から入力されるテストセ
ット信号とテストモード設定用外部引出線から入力され
る電源電圧よりも高い電圧レベルのベンダテストモード
設定信号とが入力された場合にベンダテストモードを設
定するテストモード設定手段を備えたものである。
は、複数のテスト用外部引出線から入力されるテストセ
ット信号とテストモード設定用外部引出線から入力され
る電源電圧よりも高い電圧レベルのベンダテストモード
設定信号とが入力された場合にベンダテストモードを設
定するテストモード設定手段を備えたものである。
【００１４】また、本発明の半導体集積回路装置は、前
記テストモード設定手段が、テストモード設定用外部引
出線から入力された信号が、ベンダテストモード設定信
号であるか否かを判定し、ベンダテストモード設定信号
と判定した際に設定信号を出力するベンダテスト信号判
定部と、ベンダテスト信号判定部の設定信号と複数のテ
スト用外部引出線から入力されるテストセット信号とに
基づいてベンダテストモードを設定する選択信号を生成
するモード選択部とよりなるものである。
記テストモード設定手段が、テストモード設定用外部引
出線から入力された信号が、ベンダテストモード設定信
号であるか否かを判定し、ベンダテストモード設定信号
と判定した際に設定信号を出力するベンダテスト信号判
定部と、ベンダテスト信号判定部の設定信号と複数のテ
スト用外部引出線から入力されるテストセット信号とに
基づいてベンダテストモードを設定する選択信号を生成
するモード選択部とよりなるものである。
【００１５】さらに、本発明の半導体集積回路装置は、
前記ベンダテスト信号判定部が、テストモード設定用外
部引出線から入力された信号が、ベンダテストモード設
定信号であるか否かを判定し、ベンダテストモード設定
信号と判定した際に電源電圧と同じハイレベルにレベル
変換した設定信号を出力する信号判定出力部と、テスト
モード設定用外部引出線からベンダテストモード設定信
号以外の信号が入力されている間、ローレベルの信号を
出力する基準電位出力部とよりなるものである。
前記ベンダテスト信号判定部が、テストモード設定用外
部引出線から入力された信号が、ベンダテストモード設
定信号であるか否かを判定し、ベンダテストモード設定
信号と判定した際に電源電圧と同じハイレベルにレベル
変換した設定信号を出力する信号判定出力部と、テスト
モード設定用外部引出線からベンダテストモード設定信
号以外の信号が入力されている間、ローレベルの信号を
出力する基準電位出力部とよりなるものである。
【００１６】以上のことにより、信号の誤入力やノイズ
などによって誤ってベンダテストモードが設定されるの
を確実に防止することのできる。
などによって誤ってベンダテストモードが設定されるの
を確実に防止することのできる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられたテストモード入力部のブロック図、
図３は、本発明の一実施の形態によるテストモード入力
設定部に設けられたベンダテスト信号判定回路の回路
図、図４は、本発明の一実施の形態によるテストモード
入力設定部に入力されるベンダテストモード設定の信号
パターンの説明図、図５は、本発明の一実施の形態によ
るアドレス端子に入力されるモード設定の説明図であ
る。
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられたテストモード入力部のブロック図、
図３は、本発明の一実施の形態によるテストモード入力
設定部に設けられたベンダテスト信号判定回路の回路
図、図４は、本発明の一実施の形態によるテストモード
入力設定部に入力されるベンダテストモード設定の信号
パターンの説明図、図５は、本発明の一実施の形態によ
るアドレス端子に入力されるモード設定の説明図であ
る。
【００１９】本実施の形態において、シンクロナスＤＲ
ＡＭであるメモリ（半導体集積回路装置）１は、記憶の
最小単位であるメモリセルが規則正しくアレイ状に並べ
られてメモリアレイ２が設けられている。このメモリア
レイ２は、ＢａｎｋＡ、ＢａｎｋＢの２つ設けられた２
バンク構成となっている。
ＡＭであるメモリ（半導体集積回路装置）１は、記憶の
最小単位であるメモリセルが規則正しくアレイ状に並べ
られてメモリアレイ２が設けられている。このメモリア
レイ２は、ＢａｎｋＡ、ＢａｎｋＢの２つ設けられた２
バンク構成となっている。
【００２０】また、それぞれのメモリアレイ２には、ロ
ーデコーダ３が接続されており、このローデコーダ３
は、該メモリアレイ２の内、ロー（行）方向のワード線
を選択する。
ーデコーダ３が接続されており、このローデコーダ３
は、該メモリアレイ２の内、ロー（行）方向のワード線
を選択する。
【００２１】さらに、各々のメモリアレイ２には、セン
スアンプ４ならびにカラムデコーダ５が接続されてい
る。センスアンプ４は、カラムデコーダ５のデータの増
幅を行い、カラムデコーダ５は、カラム（列）方向のビ
ット線の選択を行う。
スアンプ４ならびにカラムデコーダ５が接続されてい
る。センスアンプ４は、カラムデコーダ５のデータの増
幅を行い、カラムデコーダ５は、カラム（列）方向のビ
ット線の選択を行う。
【００２２】これらカラムデコーダ５には、カラムアド
レスカウンタ６が接続されている。このカラムアドレス
カウンタ６には、カラムアドレスバッファ７が接続され
ている。また、各々のローデコーダ３には、ローアドレ
スバッファ８が接続されている。
レスカウンタ６が接続されている。このカラムアドレス
カウンタ６には、カラムアドレスバッファ７が接続され
ている。また、各々のローデコーダ３には、ローアドレ
スバッファ８が接続されている。
【００２３】カラムアドレスカウンタ６は、ロー／カラ
ムアドレスバッファ７から入力されたアドレス信号に基
づいてバーストモードのアドレスを発生する。カラムア
ドレスバッファ７は、入力されたカラム方向のアドレス
信号に基づいて、それぞれの内部アドレス信号を発生さ
せ、カラムアドレスカウンタ６に出力する。
ムアドレスバッファ７から入力されたアドレス信号に基
づいてバーストモードのアドレスを発生する。カラムア
ドレスバッファ７は、入力されたカラム方向のアドレス
信号に基づいて、それぞれの内部アドレス信号を発生さ
せ、カラムアドレスカウンタ６に出力する。
【００２４】また、ローアドレスバッファ８は、入力さ
れるロー方向のアドレス信号に基づいて、それぞれの内
部アドレス信号を発生させ、それぞれのローデコーダ３
に出力する。
れるロー方向のアドレス信号に基づいて、それぞれの内
部アドレス信号を発生させ、それぞれのローデコーダ３
に出力する。
【００２５】さらに、カラムアドレスバッファ７、ロー
アドレスバッファ８には、テストモード入力設定部（テ
ストモード設定手段）９が接続されている。このテスト
モード入力設定部９は、コントロール回路１０に入力さ
れるコマンド用信号（テストセット信号）や特定のアド
レス端子に入力されるＨｉ、Ｌｏｗ信号の組合せに基づ
いてテストモードや設定モードなどの設定を行う選択信
号をカラムアドレスバッファ７、ローアドレスバッファ
８に出力する。
アドレスバッファ８には、テストモード入力設定部（テ
ストモード設定手段）９が接続されている。このテスト
モード入力設定部９は、コントロール回路１０に入力さ
れるコマンド用信号（テストセット信号）や特定のアド
レス端子に入力されるＨｉ、Ｌｏｗ信号の組合せに基づ
いてテストモードや設定モードなどの設定を行う選択信
号をカラムアドレスバッファ７、ローアドレスバッファ
８に出力する。
【００２６】さらに、メモリ１には、前述したコントロ
ール回路１０が設けられている。このコントロール回路
１０は、外部から入力されるクロック信号ＣＬＫ、クロ
ック信号を受け付ける許可信号であるクロックイネーブ
ル信号ＣＫＥ、チップの選択を行うチップセレクト信号
／ＣＳ、ロー方向のアドレスを適当なタイミングで読み
込むための制御信号であるローアドレスストローブ信号
／ＲＡＳ、カラム方向のアドレスを適当なタイミングで
読み込むための制御信号であるカラムアドレスストロー
ブ信号／ＣＡＳ、書き込み許可信号であるライトイネー
ブル信号／ＷＥならびに選択信号である入出力マスク信
号ＤＱＭなどの入力信号やコマンド用信号が入力端子
（テスト用外部引出線）を介して入力され、各種の制御
信号ならびにコマンドデコード回路によりコマンド用信
号がデコードされた制御信号を出力する。ここで、前述
したコマンドデコード回路は、コントロール回路１０内
に設けられている。
ール回路１０が設けられている。このコントロール回路
１０は、外部から入力されるクロック信号ＣＬＫ、クロ
ック信号を受け付ける許可信号であるクロックイネーブ
ル信号ＣＫＥ、チップの選択を行うチップセレクト信号
／ＣＳ、ロー方向のアドレスを適当なタイミングで読み
込むための制御信号であるローアドレスストローブ信号
／ＲＡＳ、カラム方向のアドレスを適当なタイミングで
読み込むための制御信号であるカラムアドレスストロー
ブ信号／ＣＡＳ、書き込み許可信号であるライトイネー
ブル信号／ＷＥならびに選択信号である入出力マスク信
号ＤＱＭなどの入力信号やコマンド用信号が入力端子
（テスト用外部引出線）を介して入力され、各種の制御
信号ならびにコマンドデコード回路によりコマンド用信
号がデコードされた制御信号を出力する。ここで、前述
したコマンドデコード回路は、コントロール回路１０内
に設けられている。
【００２７】また、コントロール回路１０には、クロッ
ク信号ＣＬＫに同期した信号を生成し、メモリ１の動作
の基本となるクロック信号として供給を行うクロック生
成回路が設けられており、該クロック生成回路によって
生成されたクロック信号が内部クロックバスを介して供
給されている。
ク信号ＣＬＫに同期した信号を生成し、メモリ１の動作
の基本となるクロック信号として供給を行うクロック生
成回路が設けられており、該クロック生成回路によって
生成されたクロック信号が内部クロックバスを介して供
給されている。
【００２８】センスアンプ４には、入力バッファ１１な
らびに出力バッファ１２が接続されている。入力バッフ
ァ１１は、入力データを所定のタイミングによって取り
込み、出力バッファ１２は、出力データを一時的に保管
する。
らびに出力バッファ１２が接続されている。入力バッフ
ァ１１は、入力データを所定のタイミングによって取り
込み、出力バッファ１２は、出力データを一時的に保管
する。
【００２９】また、ローアドレスバッファ７には、リフ
レッシュカウンタ１３が接続されており、このリフレッ
シュカウンタ１３は、リフレッシュ動作のカウントを行
う。
レッシュカウンタ１３が接続されており、このリフレッ
シュカウンタ１３は、リフレッシュ動作のカウントを行
う。
【００３０】次に、テストモード入力設定部９の構成に
ついて、図２を用いて説明する。
ついて、図２を用いて説明する。
【００３１】テストモード入力設定部９には、入力バッ
ファ回路１４およびベンダテスト信号判定回路（ベンダ
テスト信号判定部）１５が設けられている。入力バッフ
ァ回路１４には、各種のテストモードなどの設定が行わ
れるモード設定信号（テストセット信号）が入力される
アドレス端子（テスト用外部引出線）Ａ０〜Ａ２が接続
されている。
ファ回路１４およびベンダテスト信号判定回路（ベンダ
テスト信号判定部）１５が設けられている。入力バッフ
ァ回路１４には、各種のテストモードなどの設定が行わ
れるモード設定信号（テストセット信号）が入力される
アドレス端子（テスト用外部引出線）Ａ０〜Ａ２が接続
されている。
【００３２】ベンダテスト信号判定回路１５には、特定
のアドレス端子（テストモード設定用外部引出線）Ａａ
が接続されている。ベンダテスト信号判定回路１５に
は、アドレス端子Ａａを介してベンダテストモードの設
定時にのみベンダテスト設定信号（ベンダテストモード
設定信号）ＴＳが入力される。このベンダテスト設定信
号ＴＳは、メモリ１の動作電圧である電源電圧ＶCCより
も△Ｖ程度高い電圧であるベンダテスト電圧ＶCC＋△Ｖ
の電圧となっている。
のアドレス端子（テストモード設定用外部引出線）Ａａ
が接続されている。ベンダテスト信号判定回路１５に
は、アドレス端子Ａａを介してベンダテストモードの設
定時にのみベンダテスト設定信号（ベンダテストモード
設定信号）ＴＳが入力される。このベンダテスト設定信
号ＴＳは、メモリ１の動作電圧である電源電圧ＶCCより
も△Ｖ程度高い電圧であるベンダテスト電圧ＶCC＋△Ｖ
の電圧となっている。
【００３３】また、入力バッファ回路１４にはレジスタ
１６が接続され、ベンダテスト信号判定回路１５にはレ
ジスタ１７が接続されている。これらレジスタ１６、１
７には、コントロール回路１０（図１）に入力された前
述したコマンド用信号ならびにクロック信号が入力され
るように接続されている。
１６が接続され、ベンダテスト信号判定回路１５にはレ
ジスタ１７が接続されている。これらレジスタ１６、１
７には、コントロール回路１０（図１）に入力された前
述したコマンド用信号ならびにクロック信号が入力され
るように接続されている。
【００３４】レジスタ１６，１７には、モード選択回路
（モード選択部）１８が接続されている。このモード選
択回路１８は、レジスタ１６，１７に格納された信号に
基づいてどのモードが設定されたかの判断を行い、その
設定モードの設定を行う選択信号をカラムアドレスバッ
ファ７、ローアドレスバッファ８（図１）に出力する。
（モード選択部）１８が接続されている。このモード選
択回路１８は、レジスタ１６，１７に格納された信号に
基づいてどのモードが設定されたかの判断を行い、その
設定モードの設定を行う選択信号をカラムアドレスバッ
ファ７、ローアドレスバッファ８（図１）に出力する。
【００３５】テストモード入力設定部９に設けられたベ
ンダテスト信号判定回路１５の回路構成について説明す
る。
ンダテスト信号判定回路１５の回路構成について説明す
る。
【００３６】ベンダテスト信号判定回路１５は、図３に
示すように、ＰチャネルＭＯＳのトランジスタ（信号判
定出力部）Ｔ１とＮチャネルＭＯＳのトランジスタ（基
準電位出力部）Ｔ２とによって構成されている。
示すように、ＰチャネルＭＯＳのトランジスタ（信号判
定出力部）Ｔ１とＮチャネルＭＯＳのトランジスタ（基
準電位出力部）Ｔ２とによって構成されている。
【００３７】これらトランジスタＴ１とトランジスタＴ
２とは、直列接続されている。トランジスタＴ１の一方
の接続部には、アドレス端子Ａａが接続されており、該
アドレス端子Ａａから入力されるベンダテスト設定信号
ＴＳが入力される。
２とは、直列接続されている。トランジスタＴ１の一方
の接続部には、アドレス端子Ａａが接続されており、該
アドレス端子Ａａから入力されるベンダテスト設定信号
ＴＳが入力される。
【００３８】また、トランジスタＴ２の他方の接続部に
は、基準電圧であるグランド電位ＶSSが接続されてい
る。トランジスタＴ１，Ｔ２のゲートには、電源電圧Ｖ
CCが供給されている。そして、直列接続されたトランジ
スタＴ１の他方の接続部からベンダテストモードの設定
信号ＡａＳＶが出力される。
は、基準電圧であるグランド電位ＶSSが接続されてい
る。トランジスタＴ１，Ｔ２のゲートには、電源電圧Ｖ
CCが供給されている。そして、直列接続されたトランジ
スタＴ１の他方の接続部からベンダテストモードの設定
信号ＡａＳＶが出力される。
【００３９】さらに、トランジスタＴ１を２個以上直列
接続すること、およびトランジスタのゲート長などの定
数を変化させることによって、ベンダテスト設定信号Ｔ
Ｓの電圧ＶCC＋△Ｖにおける△Ｖの電圧値を任意に設定
することができる。
接続すること、およびトランジスタのゲート長などの定
数を変化させることによって、ベンダテスト設定信号Ｔ
Ｓの電圧ＶCC＋△Ｖにおける△Ｖの電圧値を任意に設定
することができる。
【００４０】次に、本実施の形態の作用について、図１
〜図３、図４のベンダテストモード設定の信号入力パタ
ーンの説明図および図５のアドレス端子におけるモード
設定例を用いて説明する。
〜図３、図４のベンダテストモード設定の信号入力パタ
ーンの説明図および図５のアドレス端子におけるモード
設定例を用いて説明する。
【００４１】図４において、上方から下方にかけては、
クロック信号、コントロール回路１０に入力されるコマ
ンド用信号、モード設定信号が入力されるアドレス端子
Ａ０〜Ａ２、ベンダテスト設定信号ＴＳが入力されるア
ドレス端子Ａａにおけるそれぞれの信号入力を示してい
る。
クロック信号、コントロール回路１０に入力されるコマ
ンド用信号、モード設定信号が入力されるアドレス端子
Ａ０〜Ａ２、ベンダテスト設定信号ＴＳが入力されるア
ドレス端子Ａａにおけるそれぞれの信号入力を示してい
る。
【００４２】ベンダテストモードを設定する場合には、
テストモードを設定するコマンド用信号であるＭＲＳＴ
コマンドをコントロール回路１０に入力する。また、ア
ドレス端子Ａ０〜Ａ２には、図５に示すように、それぞ
れＨｉ、Ｌｏｗ、Ｌｏｗの信号を入力する。さらに、ア
ドレス端子Ａａには、ＶCC＋△Ｖの電圧のベンダテスト
設定信号ＴＳを入力する。
テストモードを設定するコマンド用信号であるＭＲＳＴ
コマンドをコントロール回路１０に入力する。また、ア
ドレス端子Ａ０〜Ａ２には、図５に示すように、それぞ
れＨｉ、Ｌｏｗ、Ｌｏｗの信号を入力する。さらに、ア
ドレス端子Ａａには、ＶCC＋△Ｖの電圧のベンダテスト
設定信号ＴＳを入力する。
【００４３】このベンダテスト設定信号ＴＳが、ベンダ
テスト信号判定回路１５に入力されると、トランジスタ
Ｔ１のゲート電圧よりも一方の接続部に印加される電圧
が高くなるので、トランジスタＴ１がＯＮ、トランジス
タＴ２がＯＦＦとなり、設定信号ＡａＳＶがＨｉレベル
となる。
テスト信号判定回路１５に入力されると、トランジスタ
Ｔ１のゲート電圧よりも一方の接続部に印加される電圧
が高くなるので、トランジスタＴ１がＯＮ、トランジス
タＴ２がＯＦＦとなり、設定信号ＡａＳＶがＨｉレベル
となる。
【００４４】レジスタ１６には、コマンド用信号、アド
レス端子Ａ０〜Ａ２に入力された信号が格納され、レジ
スタ１７には、設定信号ＡａＳＶ、コマンド用信号が格
納される。そして、これらレジスタ１６，１７に格納さ
れた各種信号に基づいてモード選択回路１８が、設定す
るモードを判定し、そのモードの設定を行う選択信号を
出力する。
レス端子Ａ０〜Ａ２に入力された信号が格納され、レジ
スタ１７には、設定信号ＡａＳＶ、コマンド用信号が格
納される。そして、これらレジスタ１６，１７に格納さ
れた各種信号に基づいてモード選択回路１８が、設定す
るモードを判定し、そのモードの設定を行う選択信号を
出力する。
【００４５】この場合、アドレス端子Ａａには、ベンダ
テスト設定信号ＴＳが入力され、アドレス端子Ａ０〜Ａ
２には、それぞれＨｉ、Ｌｏｗ、Ｌｏｗの信号が入力さ
れているので、図５に示すようにベンダーテストモード
に設定が行われることになる。
テスト設定信号ＴＳが入力され、アドレス端子Ａ０〜Ａ
２には、それぞれＨｉ、Ｌｏｗ、Ｌｏｗの信号が入力さ
れているので、図５に示すようにベンダーテストモード
に設定が行われることになる。
【００４６】ここで、アドレス端子Ａ０〜Ａ２には、図
５に示すように、それぞれＨｉ、Ｌｏｗ、Ｌｏｗの信号
が入力されているが、アドレス端子Ａａにベンダテスト
設定信号ＴＳのＨｉ信号（ＶCC＋△Ｖ）ではなく、電源
電圧ＶCCレベルのＨｉ信号またはグランド電位ＶSSレベ
ルのＬｏｗ信号が入力されている場合について説明す
る。
５に示すように、それぞれＨｉ、Ｌｏｗ、Ｌｏｗの信号
が入力されているが、アドレス端子Ａａにベンダテスト
設定信号ＴＳのＨｉ信号（ＶCC＋△Ｖ）ではなく、電源
電圧ＶCCレベルのＨｉ信号またはグランド電位ＶSSレベ
ルのＬｏｗ信号が入力されている場合について説明す
る。
【００４７】アドレス端子Ａａに電源電圧ＶCCレベルの
Ｈｉ信号が入力された場合、トランジスタＴ１のゲート
電圧と一方の接続部の電圧とが同じになるので、トラン
ジスタＴ１はＯＦＦのままとなり、設定信号ＡａＳＶは
Ｌｏｗレベルである。
Ｈｉ信号が入力された場合、トランジスタＴ１のゲート
電圧と一方の接続部の電圧とが同じになるので、トラン
ジスタＴ１はＯＦＦのままとなり、設定信号ＡａＳＶは
Ｌｏｗレベルである。
【００４８】よって、モード選択回路１８は、ベンダテ
ストモードであるとの認識を行わず、図５に示すよう
に、テストモードが設定されない状態、すなわち、’Ｎ
ｏ Ｏｐｅｒａｔｉｏｎ’となる。
ストモードであるとの認識を行わず、図５に示すよう
に、テストモードが設定されない状態、すなわち、’Ｎ
ｏ Ｏｐｅｒａｔｉｏｎ’となる。
【００４９】一方、アドレス端子Ａａにグランド電位Ｖ
SSレベルのＬｏｗ信号が入力された場合には、トランジ
スタＴ１のゲート電圧が一方の接続部の電圧よりも高く
なるので、トランジスタＴ１はＯＦＦのままとなり、設
定信号ＡａＳＶはＬｏｗレベルである。
SSレベルのＬｏｗ信号が入力された場合には、トランジ
スタＴ１のゲート電圧が一方の接続部の電圧よりも高く
なるので、トランジスタＴ１はＯＦＦのままとなり、設
定信号ＡａＳＶはＬｏｗレベルである。
【００５０】よって、この場合においてもモード選択回
路１８は、ベンダテストモードであるとの認識を行わ
ず、図５に示すように、テストモードが設定されない状
態、すなわち、’Ｎｏ Ｏｐｅｒａｔｉｏｎ’となる。
路１８は、ベンダテストモードであるとの認識を行わ
ず、図５に示すように、テストモードが設定されない状
態、すなわち、’Ｎｏ Ｏｐｅｒａｔｉｏｎ’となる。
【００５１】それにより、本実施の形態によれば、テス
トモード入力設定部９にベンダテスト信号判定回路１５
を設けたことによって、電源電圧ＶCC〜グランド電位Ｖ
SS振幅の信号がアドレス端子Ａ０〜Ａ２、Ａａに入力さ
れることによるベンダテストモードの誤設定を確実に防
止することができ、メモリ１の信頼性を大幅に向上する
ことができる。
トモード入力設定部９にベンダテスト信号判定回路１５
を設けたことによって、電源電圧ＶCC〜グランド電位Ｖ
SS振幅の信号がアドレス端子Ａ０〜Ａ２、Ａａに入力さ
れることによるベンダテストモードの誤設定を確実に防
止することができ、メモリ１の信頼性を大幅に向上する
ことができる。
【００５２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５３】たとえば、前記実施の形態では、シンクロ
ナスＤＲＡＭについて記載したが、前述したシンクロナ
スＤＲＡＭ以外の半導体メモリなどのベンダテストモー
ドを有した様々な半導体集積回路装置にテストモード入
力設定部を設けることによって半導体集積回路装置の信
頼性を大幅に向上することができる。
ナスＤＲＡＭについて記載したが、前述したシンクロナ
スＤＲＡＭ以外の半導体メモリなどのベンダテストモー
ドを有した様々な半導体集積回路装置にテストモード入
力設定部を設けることによって半導体集積回路装置の信
頼性を大幅に向上することができる。
【００５４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５５】（１）本発明によれば、テストモード設定
手段により、電源電圧よりも高い電圧値のベンダテスト
モード信号が入力されないとベンダテストモードが設定
されないので、信号の誤入力やノイズなどによるベンダ
テストモードの誤設定を確実に防止することができる。
手段により、電源電圧よりも高い電圧値のベンダテスト
モード信号が入力されないとベンダテストモードが設定
されないので、信号の誤入力やノイズなどによるベンダ
テストモードの誤設定を確実に防止することができる。
【００５６】（２）また、本発明では、上記（１）によ
り、半導体集積回路装置の信頼性を大幅に向上すること
ができる。
り、半導体集積回路装置の信頼性を大幅に向上すること
ができる。
【図１】本発明の一実施の形態によるメモリのブロック
図である。
図である。
【図２】本発明の一実施の形態によるメモリに設けられ
たテストモード入力設定部のブロック図である。
たテストモード入力設定部のブロック図である。
【図３】本発明の一実施の形態によるテストモード入力
設定部に設けられたベンダテスト信号判定回路の回路図
である。
設定部に設けられたベンダテスト信号判定回路の回路図
である。
【図４】本発明の一実施の形態によるテストモード入力
設定部に入力されるベンダテストモード設定の信号パタ
ーンの説明図である。
設定部に入力されるベンダテストモード設定の信号パタ
ーンの説明図である。
【図５】本発明の一実施の形態によるアドレス端子に入
力されるモード設定の説明図である。
力されるモード設定の説明図である。
１ メモリ（半導体集積回路装置） ２ メモリアレイ ３ ローデコーダ ４ センスアンプ ５ カラムデコーダ ６ カラムアドレスカウンタ ７ カラムアドレスバッファ ８ ローアドレスバッファ ９ テストモード入力設定部（テストモード設定手段） １０ コントロール回路 １１ 入力バッファ １２ 出力バッファ １３ リフレッシュカウンタ １４ 入力バッファ回路 １５ ベンダテスト信号判定回路（ベンダテスト信号判
定部） １６，１７ レジスタ １８ モード選択回路（モード選択部） Ｔ１ トランジスタ（信号判定出力部） Ｔ２ トランジスタ（基準電位出力部） Ａ０〜Ａ２ アドレス端子（テスト用外部引出線） Ａａ アドレス端子（テストモード設定用外部引出線） ＴＳ ベンダテスト設定信号（ベンダテストモード設定
信号） ＡａＳＶ 設定信号 ＣＬＫ クロック信号 ＶCC 電源電圧 ＶSS グランド電位
定部） １６，１７ レジスタ １８ モード選択回路（モード選択部） Ｔ１ トランジスタ（信号判定出力部） Ｔ２ トランジスタ（基準電位出力部） Ａ０〜Ａ２ アドレス端子（テスト用外部引出線） Ａａ アドレス端子（テストモード設定用外部引出線） ＴＳ ベンダテスト設定信号（ベンダテストモード設定
信号） ＡａＳＶ 設定信号 ＣＬＫ クロック信号 ＶCC 電源電圧 ＶSS グランド電位
Claims (3)
- 【請求項１】 複数のテスト用外部引出線から入力され
るテストセット信号とテストモード設定用外部引出線か
ら入力される電源電圧よりも高い電圧レベルのベンダテ
ストモード設定信号とが入力された場合にベンダテスト
モードを設定するテストモード設定手段を備えたことを
特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記テストモード設定手段が、 前記テストモード設定用外部引出線から入力された信号
が、ベンダテストモード設定信号であるか否かを判定
し、ベンダテストモード設定信号と判定した場合に設定
信号を出力するベンダテスト信号判定部と、 前記ベンダテスト信号判定部の設定信号と前記複数のテ
スト用外部引出線から入力されるテストセット信号とに
基づいてベンダテストモードを設定する選択信号を生成
するモード選択部とよりなることを特徴とする半導体集
積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、 前記ベンダテスト信号判定部が、 前記テストモード設定用外部引出線から入力された信号
が、ベンダテストモード設定信号であるか否かを判定
し、ベンダテストモード設定信号と判定した際に電源電
圧と同じハイレベルの設定信号を出力する信号判定出力
部と、 前記テストモード設定用外部引出線からベンダテストモ
ード設定信号以外の信号が入力されている間、ローレベ
ルの信号を出力する基準電位出力部とよりなることを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10114020A JPH11304892A (ja) | 1998-04-24 | 1998-04-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10114020A JPH11304892A (ja) | 1998-04-24 | 1998-04-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11304892A true JPH11304892A (ja) | 1999-11-05 |
Family
ID=14627045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10114020A Pending JPH11304892A (ja) | 1998-04-24 | 1998-04-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11304892A (ja) |
-
1998
- 1998-04-24 JP JP10114020A patent/JPH11304892A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11922994B2 (en) | Semiconductor device verifying signal supplied from outside | |
| KR100371425B1 (ko) | 반도체 기억 장치 및 그의 제어 방법 | |
| US5568445A (en) | Synchronous semiconductor memory device with a write latency control function | |
| US6260128B1 (en) | Semiconductor memory device which operates in synchronism with a clock signal | |
| US6470467B2 (en) | Synchronous semiconductor memory device capable of performing operation test at high speed while reducing burden on tester | |
| US7414914B2 (en) | Semiconductor memory device | |
| US7466623B2 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
| US7251171B2 (en) | Semiconductor memory and system apparatus | |
| KR100274591B1 (ko) | 동기형 버스트 매스크 롬 및 그것의 데이터 독출 방법 | |
| US20030147299A1 (en) | Semiconductor memory device capable of making switch between synchronizing signals for operation on data generated by different circuit configurations | |
| US6982923B2 (en) | Semiconductor memory device adaptive for use circumstance | |
| JP3406698B2 (ja) | 半導体装置 | |
| US6789137B2 (en) | Semiconductor memory device allowing reduction of I/O terminals | |
| US6636443B2 (en) | Semiconductor memory device having row buffers | |
| KR19990003680A (ko) | 데이터 입출력 마스크 입력버퍼의 전류소모를 감소시키기 위한 제어부를 구비하는 동기식 반도체 메모리장치 | |
| KR100256467B1 (ko) | 고주파 시스템 클럭 신호에 적용될 수 있는 동기형 반도체 기억 장치 | |
| US5764573A (en) | Semiconductor device capable of externally and readily identifying set bonding optional function and method of identifying internal function of semiconductor device | |
| JPH08297969A (ja) | ダイナミック型半導体記憶装置 | |
| KR20040014155A (ko) | 메모리 셀로부터의 데이터의 판독 또는 기록의 테스트,또는 센스 앰프 성능의 테스트에 필요한 시간을 단축한반도체 기억 장치 | |
| JP2000315772A (ja) | 半導体集積回路装置 | |
| JPH11297072A (ja) | 半導体記憶装置とその制御方法 | |
| JPH11304892A (ja) | 半導体集積回路装置 | |
| JP2000030455A (ja) | 半導体記憶装置 | |
| JP2001101864A (ja) | 同期型半導体記憶装置 | |
| JP2000251496A (ja) | 半導体集積回路装置 |