JP2000315772A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来の半導体集積回路装置では、データ保持
部に蓄えられたチップに固有なデータを読み出す場合、
データのビット数と同数の配線を介して信号がパッドか
らシグネチャに供給されるようになっているため、多数
の長距離配線が存在し、チップ面積の縮小を阻害する要
因となっていた。 【解決手段】 情報を蓄えるデータ保持部と、外部から
のパルスをカウントするカウンタと、該カウンタの出力
と前記データ保持部の出力とを比較し、一致するかどう
かを判定する比較判定部とを備えるように構成する。
部に蓄えられたチップに固有なデータを読み出す場合、
データのビット数と同数の配線を介して信号がパッドか
らシグネチャに供給されるようになっているため、多数
の長距離配線が存在し、チップ面積の縮小を阻害する要
因となっていた。 【解決手段】 情報を蓄えるデータ保持部と、外部から
のパルスをカウントするカウンタと、該カウンタの出力
と前記データ保持部の出力とを比較し、一致するかどう
かを判定する比較判定部とを備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に、チップに固有な情報を試験・評価時に読
み出すことのできる半導体集積回路装置に関する。近
年、半導体集積回路装置は、半導体製造技術の進歩に伴
って微細化および高集積化されて来ており、また、チッ
プ面積を縮小することが必要とされている。そのため、
チップの試験・評価のためだけに使用する長い配線（チ
ップ内の配線に比べて相対的に長い配線）は極力減らす
ことが要望されている。
に関し、特に、チップに固有な情報を試験・評価時に読
み出すことのできる半導体集積回路装置に関する。近
年、半導体集積回路装置は、半導体製造技術の進歩に伴
って微細化および高集積化されて来ており、また、チッ
プ面積を縮小することが必要とされている。そのため、
チップの試験・評価のためだけに使用する長い配線（チ
ップ内の配線に比べて相対的に長い配線）は極力減らす
ことが要望されている。
【０００２】
【従来の技術】従来、チップ（半導体集積回路装置）に
固有な情報をフューズ等を用いて格納しておき、試験・
評価時に読み出すようにしたものが知られている。すな
わち、従来の半導体集積回路においては、フューズ等を
用いてチップに固有なロット番号、ウエハ番号およびチ
ップ番号等（コード等）を記憶させておき、そのチップ
に固有なコード等のデータを、外部から２進データを入
力し、内部の２進データと比較して判定するようになっ
ていた。
固有な情報をフューズ等を用いて格納しておき、試験・
評価時に読み出すようにしたものが知られている。すな
わち、従来の半導体集積回路においては、フューズ等を
用いてチップに固有なロット番号、ウエハ番号およびチ
ップ番号等（コード等）を記憶させておき、そのチップ
に固有なコード等のデータを、外部から２進データを入
力し、内部の２進データと比較して判定するようになっ
ていた。
【０００３】ここで、チップに固有なロット番号やウエ
ハ番号等は、例えば、試験により発見された不良チップ
に対応するロットやウエハ等の特定や、不良チップが生
じた半導体プロセスの特定等に利用される。図１は従来
の半導体集積回路装置の一例の全体的な構成を模式的に
示す図であり、図２は図１の半導体集積回路装置の構成
を示すブロック図である。
ハ番号等は、例えば、試験により発見された不良チップ
に対応するロットやウエハ等の特定や、不良チップが生
じた半導体プロセスの特定等に利用される。図１は従来
の半導体集積回路装置の一例の全体的な構成を模式的に
示す図であり、図２は図１の半導体集積回路装置の構成
を示すブロック図である。
【０００４】図１において、参照符号１００は半導体集
積回路装置（チップ）、１０１はコア回路、１０２はシ
グネチャ回路、Ｐ０〜Ｐ１１はアドレス用パッド、そし
て、Ｐｃはクロック用パッドを示している。なお、パッ
ドとしては、他にコントロール用パッド（コマンド用パ
ッド）や電源用パッド等の様々なものがある。コア回路
１０１は、半導体集積回路装置の主たる回路部分であ
り、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random
Access Memory）のメモリ部分等の各半導体集積回路装
置に特有な機能回路部分に相当する。また、図２におい
て、参照符号１２１はデータ保持部、１２２は比較判定
回路、１２３は判定結果出力回路、そして、ＩＢ１〜Ｉ
Ｂ１０は入力バッファ回路を示している。なお、図１の
シグネチャ回路１０２は、図２におけるデータ保持部１
２１、比較判定回路１２２および判定結果出力回路１２
３に対応する。
積回路装置（チップ）、１０１はコア回路、１０２はシ
グネチャ回路、Ｐ０〜Ｐ１１はアドレス用パッド、そし
て、Ｐｃはクロック用パッドを示している。なお、パッ
ドとしては、他にコントロール用パッド（コマンド用パ
ッド）や電源用パッド等の様々なものがある。コア回路
１０１は、半導体集積回路装置の主たる回路部分であ
り、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random
Access Memory）のメモリ部分等の各半導体集積回路装
置に特有な機能回路部分に相当する。また、図２におい
て、参照符号１２１はデータ保持部、１２２は比較判定
回路、１２３は判定結果出力回路、そして、ＩＢ１〜Ｉ
Ｂ１０は入力バッファ回路を示している。なお、図１の
シグネチャ回路１０２は、図２におけるデータ保持部１
２１、比較判定回路１２２および判定結果出力回路１２
３に対応する。
【０００５】図１および図２に示されるように、従来の
半導体集積回路装置は、テストモード時において、例え
ば、複数のパッド（アドレス入力パッド）Ｐ１〜Ｐ１０
に対して並列にデータ（低レベル”０”または高レベ
ル”１”）を供給し、データ保持部１２１に蓄えられた
データと比較判定し、チップに固有なコード等のデータ
を読み出すようになっている。
半導体集積回路装置は、テストモード時において、例え
ば、複数のパッド（アドレス入力パッド）Ｐ１〜Ｐ１０
に対して並列にデータ（低レベル”０”または高レベ
ル”１”）を供給し、データ保持部１２１に蓄えられた
データと比較判定し、チップに固有なコード等のデータ
を読み出すようになっている。
【０００６】具体的に、例えば、チップに固有なロット
番号、ウエハ番号およびチップ番号を予めデータ保持部
１２１に書き込んでおき（例えば、それぞれ１０ビット
のデータとして蓄えておき）、テストモード時に、その
データ保持部１２１に格納されたデータを、複数（例え
ば、１０個）のパッドＰ１〜Ｐ１０から入力バッファ回
路ＩＢ１〜ＩＢ１０を介して供給される信号と比較判定
回路１２２により比較判定する。ここで、比較判定回路
１２２により、データ保持部１２１に蓄えられたデータ
とパッドＰ１〜Ｐ１０から供給される信号のレベルとが
全て一致する場合には、その結果が判定結果出力回路１
２３を介してパッドＰ０から検出される。
番号、ウエハ番号およびチップ番号を予めデータ保持部
１２１に書き込んでおき（例えば、それぞれ１０ビット
のデータとして蓄えておき）、テストモード時に、その
データ保持部１２１に格納されたデータを、複数（例え
ば、１０個）のパッドＰ１〜Ｐ１０から入力バッファ回
路ＩＢ１〜ＩＢ１０を介して供給される信号と比較判定
回路１２２により比較判定する。ここで、比較判定回路
１２２により、データ保持部１２１に蓄えられたデータ
とパッドＰ１〜Ｐ１０から供給される信号のレベルとが
全て一致する場合には、その結果が判定結果出力回路１
２３を介してパッドＰ０から検出される。
【０００７】すなわち、各パッドＰ１〜Ｐ１０のデータ
を高レベル”１”或いは低レベル”０”に順次変化させ
ながら、パッドＰ０から出力される判定結果出力回路１
２３の出力（判定結果）を検出し、判定結果出力回路１
２３の出力が一致を示すときの入力パッドＰ１〜Ｐ１０
に与えた各信号のレベルからデータ保持部１２１に蓄え
られたデータを確認するようになっている。
を高レベル”１”或いは低レベル”０”に順次変化させ
ながら、パッドＰ０から出力される判定結果出力回路１
２３の出力（判定結果）を検出し、判定結果出力回路１
２３の出力が一致を示すときの入力パッドＰ１〜Ｐ１０
に与えた各信号のレベルからデータ保持部１２１に蓄え
られたデータを確認するようになっている。
【０００８】従って、図１から明らかなように、従来の
半導体集積回路装置は、各パッドＰ１〜Ｐ１０からの信
号をシグネチャ回路１０２へ供給するための複数（例え
ば、１０本）の信号供給配線Ｌ１〜Ｌ１０、並びに、シ
グネチャ回路１０２（判定結果出力回路１２３）の出力
をパッドＰ０を介して外部に伝えるための信号出力配線
Ｌ０が必要となる。なお、これらパッドＰ０〜Ｐ１０
は、例えば、半導体集積回路装置がＳＤＲＡＭの場合に
は、そのアドレス入力パッドを使用することができる
が、ＳＤＲＡＭ以外の場合には、通常の動作状態で使用
する他の様々なパッドを使用することができる。
半導体集積回路装置は、各パッドＰ１〜Ｐ１０からの信
号をシグネチャ回路１０２へ供給するための複数（例え
ば、１０本）の信号供給配線Ｌ１〜Ｌ１０、並びに、シ
グネチャ回路１０２（判定結果出力回路１２３）の出力
をパッドＰ０を介して外部に伝えるための信号出力配線
Ｌ０が必要となる。なお、これらパッドＰ０〜Ｐ１０
は、例えば、半導体集積回路装置がＳＤＲＡＭの場合に
は、そのアドレス入力パッドを使用することができる
が、ＳＤＲＡＭ以外の場合には、通常の動作状態で使用
する他の様々なパッドを使用することができる。
【０００９】
【発明が解決しようとする課題】前述したように、従来
の半導体集積回路装置は、テストモード時において、デ
ータ保持部１２１に蓄えられたチップに固有なデータ
（ロット番号、ウエハ番号およびチップ番号当）を読み
出す場合、複数のパッドＰ１〜Ｐ１０に順次レベルを変
化させた信号を供給し、シグネチャ回路１０２（判定結
果出力回路１２３）の出力（比較判定結果）によりデー
タ保持部１２１に蓄えられたデータ（パッドＰ１〜Ｐ１
０のレベル）を確認するようになっている。従って、複
数のパッドＰ１〜Ｐ１０からシグネチャ回路１０２に信
号を供給するための信号供給配線Ｌ１〜Ｌ１０（例え
ば、１０本）を設けなければならなかった。
の半導体集積回路装置は、テストモード時において、デ
ータ保持部１２１に蓄えられたチップに固有なデータ
（ロット番号、ウエハ番号およびチップ番号当）を読み
出す場合、複数のパッドＰ１〜Ｐ１０に順次レベルを変
化させた信号を供給し、シグネチャ回路１０２（判定結
果出力回路１２３）の出力（比較判定結果）によりデー
タ保持部１２１に蓄えられたデータ（パッドＰ１〜Ｐ１
０のレベル）を確認するようになっている。従って、複
数のパッドＰ１〜Ｐ１０からシグネチャ回路１０２に信
号を供給するための信号供給配線Ｌ１〜Ｌ１０（例え
ば、１０本）を設けなければならなかった。
【００１０】すなわち、従来の半導体集積回路装置で
は、データのビット数と同数のパッドＰ１〜Ｐ１０にデ
ータが入力され、データのビット数と同数の配線を介し
て信号がシグネチャ回路１０２（比較判定回路１２２）
に入力されるために、多数の長距離配線が存在し、チッ
プ面積の縮小を阻害する要因となっていた。なお、デー
タのビット数およびパッドからシグネチャ回路までの配
線数等は、各半導体集積回路装置によって様々に変化す
る。
は、データのビット数と同数のパッドＰ１〜Ｐ１０にデ
ータが入力され、データのビット数と同数の配線を介し
て信号がシグネチャ回路１０２（比較判定回路１２２）
に入力されるために、多数の長距離配線が存在し、チッ
プ面積の縮小を阻害する要因となっていた。なお、デー
タのビット数およびパッドからシグネチャ回路までの配
線数等は、各半導体集積回路装置によって様々に変化す
る。
【００１１】本発明は、上述した従来技術が有する課題
に鑑み、パッドからシグネチャ回路（比較判定回路）ま
での配線数を減らし、レイアウト面積の縮小およびレイ
アウト作業の効率化が可能な半導体集積回路装置の提供
を目的とする。
に鑑み、パッドからシグネチャ回路（比較判定回路）ま
での配線数を減らし、レイアウト面積の縮小およびレイ
アウト作業の効率化が可能な半導体集積回路装置の提供
を目的とする。
【００１２】
【課題を解決するための手段】本発明によれば、情報を
蓄えるデータ保持部と、外部からのパルスをカウントす
るカウンタと、該カウンタの出力と前記データ保持部の
出力とを比較し、一致するかどうかを判定する比較判定
部とを備えることを特徴とする半導体集積回路装置が提
供される。
蓄えるデータ保持部と、外部からのパルスをカウントす
るカウンタと、該カウンタの出力と前記データ保持部の
出力とを比較し、一致するかどうかを判定する比較判定
部とを備えることを特徴とする半導体集積回路装置が提
供される。
【００１３】本発明の半導体集積回路装置によれば、カ
ウンタが外部からのパルスをカウントし、比較判定部が
カウンタの出力とデータ保持部の出力とを比較して一致
するかどうかを判定する。なお、半導体集積回路装置の
外部のテスト回路（テスタ）には、半導体集積回路装置
に与えるパルスをカウントするカウンタが設けられてお
り、半導体集積回路装置（比較判定部）からの一致の判
定があったときには、テスタに設けられたカウンタの値
を参照してデータ保持部に蓄えられたデータを確認する
ことになる。
ウンタが外部からのパルスをカウントし、比較判定部が
カウンタの出力とデータ保持部の出力とを比較して一致
するかどうかを判定する。なお、半導体集積回路装置の
外部のテスト回路（テスタ）には、半導体集積回路装置
に与えるパルスをカウントするカウンタが設けられてお
り、半導体集積回路装置（比較判定部）からの一致の判
定があったときには、テスタに設けられたカウンタの値
を参照してデータ保持部に蓄えられたデータを確認する
ことになる。
【００１４】これにより、パッドから判定回路までの配
線数を減らし、レイアウト面積縮小およびレイアウト作
業の効率化を可能とすることができる。なお、カウンタ
としては、２進カウンタを使用し、外部から供給される
パルスを２進数に変換して比較判定部へ出力するように
してもよい。また、データ保持部に蓄えるチップ（半導
体集積回路装置）に固有なコード情報は、チップに固有
なロット番号、ウエハ番号およびチップ番号等であり、
例えば、テストモード時に読み出して、試験により発見
された不良チップに対応するロットやウエハ等の特定
や、不良チップが生じた半導体プロセスの特定等に利用
される。
線数を減らし、レイアウト面積縮小およびレイアウト作
業の効率化を可能とすることができる。なお、カウンタ
としては、２進カウンタを使用し、外部から供給される
パルスを２進数に変換して比較判定部へ出力するように
してもよい。また、データ保持部に蓄えるチップ（半導
体集積回路装置）に固有なコード情報は、チップに固有
なロット番号、ウエハ番号およびチップ番号等であり、
例えば、テストモード時に読み出して、試験により発見
された不良チップに対応するロットやウエハ等の特定
や、不良チップが生じた半導体プロセスの特定等に利用
される。
【００１５】
【発明の実施の形態】以下、本発明に係る半導体集積回
路装置の実施例を図面を参照して詳述する。図３は本発
明に係る半導体集積回路装置の一実施例の全体的な構成
を模式的に示す図であり、図４は図３の半導体集積回路
装置の構成を示すブロック図である。図３において、参
照符号１０は半導体集積回路装置（チップ）、１はコア
回路、２はシグネチャ回路、そして、Ｐ０〜Ｐ１１はア
ドレス用パッド、そして、Ｐｃはクロック用パッドを示
している。なお、パッドとしては、他にコントロール用
パッド（コマンド用パッド）や電源用パッド等の様々な
ものがある。
路装置の実施例を図面を参照して詳述する。図３は本発
明に係る半導体集積回路装置の一実施例の全体的な構成
を模式的に示す図であり、図４は図３の半導体集積回路
装置の構成を示すブロック図である。図３において、参
照符号１０は半導体集積回路装置（チップ）、１はコア
回路、２はシグネチャ回路、そして、Ｐ０〜Ｐ１１はア
ドレス用パッド、そして、Ｐｃはクロック用パッドを示
している。なお、パッドとしては、他にコントロール用
パッド（コマンド用パッド）や電源用パッド等の様々な
ものがある。
【００１６】コア回路１は、半導体集積回路装置の主た
る回路部分であり、例えば、ＳＤＲＡＭのメモリ部分等
の各半導体集積回路装置に特有な機能回路部分に相当す
る。また、図４において、参照符号２１はデータ保持
部、２２は比較判定回路、２３は判定結果出力回路、２
４は２進カウンタ、そして、ＩＢｃはクロックバッファ
回路を示している。なお、図３のシグネチャ回路２は、
図４におけるデータ保持部２１、比較判定回路２２、判
定結果出力回路２３および２進カウンタに対応する。
る回路部分であり、例えば、ＳＤＲＡＭのメモリ部分等
の各半導体集積回路装置に特有な機能回路部分に相当す
る。また、図４において、参照符号２１はデータ保持
部、２２は比較判定回路、２３は判定結果出力回路、２
４は２進カウンタ、そして、ＩＢｃはクロックバッファ
回路を示している。なお、図３のシグネチャ回路２は、
図４におけるデータ保持部２１、比較判定回路２２、判
定結果出力回路２３および２進カウンタに対応する。
【００１７】図３および図４に示されるように、本実施
例の半導体集積回路装置は、例えば、１つのパッド（例
えば、クロック用パッド）Ｐｃに対してパルス（パルス
信号）を入力し、このパルス信号をシグネチャ回路２に
おける２進カウンタ２４でカウントして２進数のデータ
生成し、この２進数データを比較判定回路２２に供給し
てデータ保持部２１に蓄えられたデータと比較判定する
ようになっている。ここで、テストモード時において、
パッドＰｃに供給するパルス信号は、通常動作時に供給
するクロックとは異なる特別なクロック（例えば、通常
動作時よりも遅いクロック：パルス）としている。
例の半導体集積回路装置は、例えば、１つのパッド（例
えば、クロック用パッド）Ｐｃに対してパルス（パルス
信号）を入力し、このパルス信号をシグネチャ回路２に
おける２進カウンタ２４でカウントして２進数のデータ
生成し、この２進数データを比較判定回路２２に供給し
てデータ保持部２１に蓄えられたデータと比較判定する
ようになっている。ここで、テストモード時において、
パッドＰｃに供給するパルス信号は、通常動作時に供給
するクロックとは異なる特別なクロック（例えば、通常
動作時よりも遅いクロック：パルス）としている。
【００１８】図４に示されるように、パッドＰｃに入力
されたパルス信号（クロック）は、バッファ回路ＩＢｃ
を介して２進カウンタ２４でカウントされ、この２進カ
ウンタ２４からパルス信号をカウントした２進数のデー
タが出力される。比較判定回路２２は、２進カウンタ２
４の出力である２進数のデータとデータ保持部２１に蓄
えられたデータとを比較し、両者が一致したときには、
その一致した判定結果を判定結果出力回路２３を介して
パッドＰ０に出力する。具体的に、２進カウンタ２４の
出力とデータ保持部２１の出力とが一致したとき、例え
ば、パッドＰ０に電流が流れるようにして、比較判定回
路２２による判定結果（一致）を出力するようになって
いる。
されたパルス信号（クロック）は、バッファ回路ＩＢｃ
を介して２進カウンタ２４でカウントされ、この２進カ
ウンタ２４からパルス信号をカウントした２進数のデー
タが出力される。比較判定回路２２は、２進カウンタ２
４の出力である２進数のデータとデータ保持部２１に蓄
えられたデータとを比較し、両者が一致したときには、
その一致した判定結果を判定結果出力回路２３を介して
パッドＰ０に出力する。具体的に、２進カウンタ２４の
出力とデータ保持部２１の出力とが一致したとき、例え
ば、パッドＰ０に電流が流れるようにして、比較判定回
路２２による判定結果（一致）を出力するようになって
いる。
【００１９】そして、例えば、パッドＰ０に電流が流れ
ることを検出すると、そのときのパルス信号（パルス
数）を半導体集積回路装置の外部（例えば、テスタ）の
２進カウンタでもカウントしておき、その値（パルス
数）からデータ保持部２１に蓄えられたチップに固有な
データを確認するようになっている。このチップに固有
なデータ（データ保持部２１に蓄えられるデータ）は、
ロット番号、ウエハ番号およびチップ番号等のチップに
固有なコードであり、例えば、それぞれ１０ビットのデ
ータである。
ることを検出すると、そのときのパルス信号（パルス
数）を半導体集積回路装置の外部（例えば、テスタ）の
２進カウンタでもカウントしておき、その値（パルス
数）からデータ保持部２１に蓄えられたチップに固有な
データを確認するようになっている。このチップに固有
なデータ（データ保持部２１に蓄えられるデータ）は、
ロット番号、ウエハ番号およびチップ番号等のチップに
固有なコードであり、例えば、それぞれ１０ビットのデ
ータである。
【００２０】このように、本実施例の半導体集積回路装
置によれば、外部からパルス信号が１ビットでシリアル
に入力されるため、半導体集積回路装置の内部における
入力パッドからシグネチャ回路（比較判定回路）までの
配線を１本（他に、比較判定結果を出力するための配線
が１本必要）とすることができ、チップサイズを縮小す
ることが可能となり、また、多数の長距離配線が不要と
なるため比較判定回路（シグネチャ回路）をレイアウト
する場所の自由度を上げることができ、さらに、半導体
集積回路装置のレイアウト作業の効率を向上させること
ができる。すなわち、図１におけるシグネチャ回路（１
０２）と各パッドＰ１〜Ｐ１０を結ぶ配線Ｌ１〜Ｌ１０
をなくすことができる。すなわち、本実施例では、パル
スが供給されるクロック用パッドＰｃとシグネチャ回路
２を結ぶ配線Ｌｃ、および、判定結果を出力するパッド
Ｐ０とシグネチャ回路２を結ぶ配線Ｌ０だけでよいこと
になる。
置によれば、外部からパルス信号が１ビットでシリアル
に入力されるため、半導体集積回路装置の内部における
入力パッドからシグネチャ回路（比較判定回路）までの
配線を１本（他に、比較判定結果を出力するための配線
が１本必要）とすることができ、チップサイズを縮小す
ることが可能となり、また、多数の長距離配線が不要と
なるため比較判定回路（シグネチャ回路）をレイアウト
する場所の自由度を上げることができ、さらに、半導体
集積回路装置のレイアウト作業の効率を向上させること
ができる。すなわち、図１におけるシグネチャ回路（１
０２）と各パッドＰ１〜Ｐ１０を結ぶ配線Ｌ１〜Ｌ１０
をなくすことができる。すなわち、本実施例では、パル
スが供給されるクロック用パッドＰｃとシグネチャ回路
２を結ぶ配線Ｌｃ、および、判定結果を出力するパッド
Ｐ０とシグネチャ回路２を結ぶ配線Ｌ０だけでよいこと
になる。
【００２１】図５は図４の半導体集積回路装置における
２進カウンタの一例の基本単位（ユニット回路）を示す
回路図であり、２進カウンタ２４は、図５に示すユニッ
ト回路を複数個（例えば、１０個）直列に接続して構成
される。図５に示されるように、２進カウンタ２４のユ
ニット回路は、Ｐ型ＭＯＳトランジスタ２４１〜２４
８、Ｎ型ＭＯＳトランジスタ２４９〜２５６、インバー
タ２５７〜２５９、および、ＮＡＮＤゲート２６０によ
り構成される。２進カウンタ２４において、初段のユニ
ット回路には、パッドＰｃおよびバッファ回路ＩＢｃを
介してパルス信号ｓｉｇｃｌｋｚが入力され、１ビット
目の２進データｓｃ０１ｚを出力すると共に、次段（２
ビット目）のユニット回路に対して入力信号として供給
される。ここで、ユニット回路は、例えば、データ保持
部２１に蓄えられたチップに固有なデータ（例えば、各
々１０ビットのロット番号、ウエハ番号およびチップ番
号）に応じた数だけ（例えば、１０個）設けられる。な
お、各信号（例えば、ｓｉｇｃｌｋｚ，ｓｃ０１ｚ，ｔ
ｅｓｔｚ，ｓｉｇｄｅｔｚ等）の末尾における”z ”は
活性時（出力時）に高レベル”１”となる信号を示し、
また、各信号（例えば、ｔｅｓｔｘ，ｄｆｓ０１ｘ等）
の末尾における”ｘ”は活性時（出力時）に低レベル”
０”となる信号を示している。
２進カウンタの一例の基本単位（ユニット回路）を示す
回路図であり、２進カウンタ２４は、図５に示すユニッ
ト回路を複数個（例えば、１０個）直列に接続して構成
される。図５に示されるように、２進カウンタ２４のユ
ニット回路は、Ｐ型ＭＯＳトランジスタ２４１〜２４
８、Ｎ型ＭＯＳトランジスタ２４９〜２５６、インバー
タ２５７〜２５９、および、ＮＡＮＤゲート２６０によ
り構成される。２進カウンタ２４において、初段のユニ
ット回路には、パッドＰｃおよびバッファ回路ＩＢｃを
介してパルス信号ｓｉｇｃｌｋｚが入力され、１ビット
目の２進データｓｃ０１ｚを出力すると共に、次段（２
ビット目）のユニット回路に対して入力信号として供給
される。ここで、ユニット回路は、例えば、データ保持
部２１に蓄えられたチップに固有なデータ（例えば、各
々１０ビットのロット番号、ウエハ番号およびチップ番
号）に応じた数だけ（例えば、１０個）設けられる。な
お、各信号（例えば、ｓｉｇｃｌｋｚ，ｓｃ０１ｚ，ｔ
ｅｓｔｚ，ｓｉｇｄｅｔｚ等）の末尾における”z ”は
活性時（出力時）に高レベル”１”となる信号を示し、
また、各信号（例えば、ｔｅｓｔｘ，ｄｆｓ０１ｘ等）
の末尾における”ｘ”は活性時（出力時）に低レベル”
０”となる信号を示している。
【００２２】そして、図４に示されるように、２進カウ
ンタ２４は、入力されたパルス信号ｓｉｇｃｌｋｚをカ
ウントし、例えば、１０ビットの２進信号ｓｃ０１ｚ〜
ｓｃ１０ｚを比較判定回路２２に出力する。図６および
図７は図４の半導体集積回路装置における比較判定回路
の一例を示す回路図である。
ンタ２４は、入力されたパルス信号ｓｉｇｃｌｋｚをカ
ウントし、例えば、１０ビットの２進信号ｓｃ０１ｚ〜
ｓｃ１０ｚを比較判定回路２２に出力する。図６および
図７は図４の半導体集積回路装置における比較判定回路
の一例を示す回路図である。
【００２３】図６は、比較判定回路２２における比較部
を示し、２進カウンタ２４の出力（例えば、１０ビット
の信号）ｓｃ０１ｚ〜ｓｃ１０ｚと、データ保持部２１
の出力（例えば、ロット番号、ウエハ番号およびチップ
番号ごとにそれぞれ１０ビットの信号）ｄｆｓ０１ｘ〜
ｄｆｓ１０ｘとを比較するようになっている。この比較
部は、各ビットごとに、Ｎ型ＭＯＳトランジスタ２０１
〜２０６（２１１〜２１６）、並びに、インバータ２０
７および２０８（２１７および２１８）を備え、各ビッ
トごとに２進カウンタ２４の出力ｓｃ０１ｚ（ｓｃ１０
ｚ）とデータ保持部２１の出力ｄｆｓ０１ｘ（ｄｆｓ１
０ｘ）をそれぞれ比較して、全てのビットで一致した場
合に高レベル”１”のままの比較結果信号ｆｃｏｍｐを
出力するようになっている。すなわち、いずれかのビッ
トにおいて、２進カウンタ２４の出力とデータ保持部２
１の出力とが不一致ならば、そのビットの比較回路を介
して電流が流れ、比較結果信号ｆｃｏｍｐが低レベル”
０”となる。なお、例えば、２進カウンタ２４の出力ｓ
ｃ０１ｚとデータ保持部２１の出力ｄｆｓ０１ｘとが一
致する場合とは、信号ｓｃ０１ｚが高レベル”１”で信
号ｄｆｓ０１ｘが低レベル”０”の場合、並びに、信号
ｓｃ０１ｚが低レベル”０”で信号ｄｆｓ０１ｘが高レ
ベル”１”の場合である。
を示し、２進カウンタ２４の出力（例えば、１０ビット
の信号）ｓｃ０１ｚ〜ｓｃ１０ｚと、データ保持部２１
の出力（例えば、ロット番号、ウエハ番号およびチップ
番号ごとにそれぞれ１０ビットの信号）ｄｆｓ０１ｘ〜
ｄｆｓ１０ｘとを比較するようになっている。この比較
部は、各ビットごとに、Ｎ型ＭＯＳトランジスタ２０１
〜２０６（２１１〜２１６）、並びに、インバータ２０
７および２０８（２１７および２１８）を備え、各ビッ
トごとに２進カウンタ２４の出力ｓｃ０１ｚ（ｓｃ１０
ｚ）とデータ保持部２１の出力ｄｆｓ０１ｘ（ｄｆｓ１
０ｘ）をそれぞれ比較して、全てのビットで一致した場
合に高レベル”１”のままの比較結果信号ｆｃｏｍｐを
出力するようになっている。すなわち、いずれかのビッ
トにおいて、２進カウンタ２４の出力とデータ保持部２
１の出力とが不一致ならば、そのビットの比較回路を介
して電流が流れ、比較結果信号ｆｃｏｍｐが低レベル”
０”となる。なお、例えば、２進カウンタ２４の出力ｓ
ｃ０１ｚとデータ保持部２１の出力ｄｆｓ０１ｘとが一
致する場合とは、信号ｓｃ０１ｚが高レベル”１”で信
号ｄｆｓ０１ｘが低レベル”０”の場合、並びに、信号
ｓｃ０１ｚが低レベル”０”で信号ｄｆｓ０１ｘが高レ
ベル”１”の場合である。
【００２４】図７は、比較判定回路２２における判定部
の回路を示し、この判定部は、Ｐ型ＭＯＳトランジスタ
２２１および２２２、Ｎ型ＭＯＳトランジスタ２２３お
よび２２４、並びに、インバータ２２５および２２６に
より構成される。そして、判定部には、テスト信号ｔｅ
ｓｔｘ，ｔｅｓｔｚ、並びに、比較結果信号ｆｃｏｍｐ
が供給され、判定結果信号ｓｉｇｄｅｔｚを出力する。
すなわち、テストモード時にテスト信号ｔｅｓｔｚは高
レベル”１”でｔｅｓｔｘは低レベル”０”となるが、
２進カウンタ２４の全ての出力信号ｓｃ０１ｚ〜ｓｃ１
０ｚとデータ保持部２１の全ての出力信号ｄｆｓ０１ｘ
〜ｄｆｓ１０ｘとが一致して図６の比較部の比較結果信
号ｆｃｏｍｐが高レベル”１”のままのときには、高レ
ベル”１”の判定結果信号ｓｉｇｄｅｔｚが出力され
る。ここで、Ｐ型ＭＯＳトランジスタ２２１は、小さい
サイズ（電流供給能力が小さい）のトランジスタとして
構成され、前述したように、いずれかのビットで２進カ
ウンタ２４の出力とデータ保持部２１の出力とが不一致
の場合には比較結果信号ｆｃｏｍｐが低レベル”０”と
なるように構成されている。
の回路を示し、この判定部は、Ｐ型ＭＯＳトランジスタ
２２１および２２２、Ｎ型ＭＯＳトランジスタ２２３お
よび２２４、並びに、インバータ２２５および２２６に
より構成される。そして、判定部には、テスト信号ｔｅ
ｓｔｘ，ｔｅｓｔｚ、並びに、比較結果信号ｆｃｏｍｐ
が供給され、判定結果信号ｓｉｇｄｅｔｚを出力する。
すなわち、テストモード時にテスト信号ｔｅｓｔｚは高
レベル”１”でｔｅｓｔｘは低レベル”０”となるが、
２進カウンタ２４の全ての出力信号ｓｃ０１ｚ〜ｓｃ１
０ｚとデータ保持部２１の全ての出力信号ｄｆｓ０１ｘ
〜ｄｆｓ１０ｘとが一致して図６の比較部の比較結果信
号ｆｃｏｍｐが高レベル”１”のままのときには、高レ
ベル”１”の判定結果信号ｓｉｇｄｅｔｚが出力され
る。ここで、Ｐ型ＭＯＳトランジスタ２２１は、小さい
サイズ（電流供給能力が小さい）のトランジスタとして
構成され、前述したように、いずれかのビットで２進カ
ウンタ２４の出力とデータ保持部２１の出力とが不一致
の場合には比較結果信号ｆｃｏｍｐが低レベル”０”と
なるように構成されている。
【００２５】図８は図４の半導体集積回路装置における
データ保持部の一例を示す回路図である。図８に示され
るように、データ保持部２１は、例えば、各ビットごと
にＰ型ＭＯＳトランジスタ３０１（３１１）およびフュ
ーズ３０２（３１２）を備えて構成され、格納すべきデ
ータに応じてフューズ３０２の溶断を制御するようにな
っている。すなわち、テスト信号（低レベル”０”）ｔ
ｅｓｔｘが印加されてトランジスタ３０１がオンになっ
たとき、フューズ３０２が溶断されていなければ出力信
号ｄｆｓ０１ｘは高レベル”１”となり、また、溶断さ
れていれば出力信号ｄｆｓ０１ｘは低レベル”０”とな
る。このようにして、データ保持部２１に必要なデータ
を蓄えることができる。なお、例えば、データ保持部２
１に対して、ロット番号、ウエハ番号およびチップ番号
ごとにそれぞれ１０ビットのデータを蓄える場合には、
トランジスタ３０１およびフューズ３０２により構成さ
れる１ビット分のユニット回路を３０個設けることにな
る。
データ保持部の一例を示す回路図である。図８に示され
るように、データ保持部２１は、例えば、各ビットごと
にＰ型ＭＯＳトランジスタ３０１（３１１）およびフュ
ーズ３０２（３１２）を備えて構成され、格納すべきデ
ータに応じてフューズ３０２の溶断を制御するようにな
っている。すなわち、テスト信号（低レベル”０”）ｔ
ｅｓｔｘが印加されてトランジスタ３０１がオンになっ
たとき、フューズ３０２が溶断されていなければ出力信
号ｄｆｓ０１ｘは高レベル”１”となり、また、溶断さ
れていれば出力信号ｄｆｓ０１ｘは低レベル”０”とな
る。このようにして、データ保持部２１に必要なデータ
を蓄えることができる。なお、例えば、データ保持部２
１に対して、ロット番号、ウエハ番号およびチップ番号
ごとにそれぞれ１０ビットのデータを蓄える場合には、
トランジスタ３０１およびフューズ３０２により構成さ
れる１ビット分のユニット回路を３０個設けることにな
る。
【００２６】以上において、フューズ３０２は、チップ
上にレーザを照射して溶断してもよいが、公知の回路を
設けて高電圧を印加することで溶断することもできる。
さらに、データ保持部２１は、フューズによりデータを
蓄える構成の他に、一般的なＲＯＭを使用してデータを
蓄えるようにしてもよい。図９は図４の半導体集積回路
装置における判定結果出力回路の一例を示す回路図であ
る。
上にレーザを照射して溶断してもよいが、公知の回路を
設けて高電圧を印加することで溶断することもできる。
さらに、データ保持部２１は、フューズによりデータを
蓄える構成の他に、一般的なＲＯＭを使用してデータを
蓄えるようにしてもよい。図９は図４の半導体集積回路
装置における判定結果出力回路の一例を示す回路図であ
る。
【００２７】図９に示されるように、判定結果出力回路
２３は、Ｎ型ＭＯＳトランジスタ２３０により構成さ
れ、該トランジスタ２３０のドレインはパッドＰ０に接
続され。また、ゲートには判定結果信号ｓｉｇｄｅｔｚ
が印加されるようになっている。これにより、２進カウ
ンタ２４の出力ｓｃ０１ｚ〜ｓｃ１０ｚとデータ保持部
２１の出力ｄｆｓ０１ｘ〜ｄｆｓ１０ｘとが一致して、
判定結果信号ｓｉｇｄｅｔｚが高レベル”１”となる場
合には、トランジスタ２３０がオンとなって、例えば、
パッドＰ０（ａ００ｚ）に電流が流れるようになってい
る。これにより、外部から判定結果を確認することがで
きる。なお、図９に示す例では、Ｎ型ＭＯＳトランジス
タ２３０のバックバイアスを電圧Ｖｓｓよりも低い低電
圧Ｖｂｂとして該トランジスタを流れる電流量を低減す
るようになっている。
２３は、Ｎ型ＭＯＳトランジスタ２３０により構成さ
れ、該トランジスタ２３０のドレインはパッドＰ０に接
続され。また、ゲートには判定結果信号ｓｉｇｄｅｔｚ
が印加されるようになっている。これにより、２進カウ
ンタ２４の出力ｓｃ０１ｚ〜ｓｃ１０ｚとデータ保持部
２１の出力ｄｆｓ０１ｘ〜ｄｆｓ１０ｘとが一致して、
判定結果信号ｓｉｇｄｅｔｚが高レベル”１”となる場
合には、トランジスタ２３０がオンとなって、例えば、
パッドＰ０（ａ００ｚ）に電流が流れるようになってい
る。これにより、外部から判定結果を確認することがで
きる。なお、図９に示す例では、Ｎ型ＭＯＳトランジス
タ２３０のバックバイアスを電圧Ｖｓｓよりも低い低電
圧Ｖｂｂとして該トランジスタを流れる電流量を低減す
るようになっている。
【００２８】図１０は本発明の半導体集積回路装置（例
えば、ＳＤＲＡＭ）に適用するテストモードイネーブル
信号発生回路の一例を示す回路図である。図１０におい
て、参照符号４０１はコマンドデコーダ、４０２はアド
レスバッファ／レジスタ、４０３はテストモードイネー
ブル信号発生回路、４０４はテストモードアドレス発生
回路、そして、４０５はテストモードアドレス・デコー
ド回路を示している。また、参照符号／ＣＳはチップイ
ネーブル信号、／ＲＡＳはロウアドレスストローブ信
号、／ＣＡＳはコラムアドレスストローブ信号、／ＷＥ
はライトイネーブル信号、そして、Ａ０〜Ａ１１はアド
レス信号を示している。
えば、ＳＤＲＡＭ）に適用するテストモードイネーブル
信号発生回路の一例を示す回路図である。図１０におい
て、参照符号４０１はコマンドデコーダ、４０２はアド
レスバッファ／レジスタ、４０３はテストモードイネー
ブル信号発生回路、４０４はテストモードアドレス発生
回路、そして、４０５はテストモードアドレス・デコー
ド回路を示している。また、参照符号／ＣＳはチップイ
ネーブル信号、／ＲＡＳはロウアドレスストローブ信
号、／ＣＡＳはコラムアドレスストローブ信号、／ＷＥ
はライトイネーブル信号、そして、Ａ０〜Ａ１１はアド
レス信号を示している。
【００２９】図１０に示されるように、テストモードイ
ネーブル信号ｔｅｓ＃ｚを発生するテストモードイネー
ブル信号発生回路４００は、コマンドデコーダ４０１、
アドレスバッファ／レジスタ４０２、テストモードイネ
ーブル信号発生回路４０３、テストモードアドレス発生
回路４０４、および、テストモードアドレス・デコード
回路４０５を備えて構成される。
ネーブル信号ｔｅｓ＃ｚを発生するテストモードイネー
ブル信号発生回路４００は、コマンドデコーダ４０１、
アドレスバッファ／レジスタ４０２、テストモードイネ
ーブル信号発生回路４０３、テストモードアドレス発生
回路４０４、および、テストモードアドレス・デコード
回路４０５を備えて構成される。
【００３０】例えば、ＳＤＲＡＭにおいて、テストモー
ドに入る（エントリ）場合には、モードレジスタセット
命令ＭＲＳとアドレスとの組み合わせで（Ａ０で測定す
る場合は、Ａ０以外のアドレスで）行い、また、テスト
モードから抜ける場合には、全てのバンクをプリチャー
ジする命令ＰＡＬＬを使用して行う。なお、図１０にお
いて、ｍｒｓｐｚは、モードレジスタセット時（ＭＲ
Ｓ）に出力される信号であり、また、ｄａｃｐｚは全て
のバンクのプリチャージ時（ＰＡＬＬ）に出力される信
号である。なお、例えば、データ保持部（２１）に対し
て、ロット番号、ウエハ番号およびチップ番号の情報を
チップに固有なデータとして蓄える場合、テストモード
に入る場合のアドレスの組み合わせによりこれらの情報
の内どれを選択するかを規定するようになっている。
ドに入る（エントリ）場合には、モードレジスタセット
命令ＭＲＳとアドレスとの組み合わせで（Ａ０で測定す
る場合は、Ａ０以外のアドレスで）行い、また、テスト
モードから抜ける場合には、全てのバンクをプリチャー
ジする命令ＰＡＬＬを使用して行う。なお、図１０にお
いて、ｍｒｓｐｚは、モードレジスタセット時（ＭＲ
Ｓ）に出力される信号であり、また、ｄａｃｐｚは全て
のバンクのプリチャージ時（ＰＡＬＬ）に出力される信
号である。なお、例えば、データ保持部（２１）に対し
て、ロット番号、ウエハ番号およびチップ番号の情報を
チップに固有なデータとして蓄える場合、テストモード
に入る場合のアドレスの組み合わせによりこれらの情報
の内どれを選択するかを規定するようになっている。
【００３１】図１１は本発明の半導体集積回路装置に適
用するテストモードアドレス発生回路の一例を示す回路
図である。図１１に示されるように、テストモードアド
レス発生回路４０４は、２つのインバータ４４１および
４４２により構成され、アドレスバッファ／レジスタ４
０２を介して供給される内部アドレス信号ａ＃＃ｚから
テストモード用アドレス信号ｔｍａ＃＃ｘおよびｔｍａ
＃＃ｚを生成してテストモードアドレス・デコード回路
４０５へ供給するようになっている。
用するテストモードアドレス発生回路の一例を示す回路
図である。図１１に示されるように、テストモードアド
レス発生回路４０４は、２つのインバータ４４１および
４４２により構成され、アドレスバッファ／レジスタ４
０２を介して供給される内部アドレス信号ａ＃＃ｚから
テストモード用アドレス信号ｔｍａ＃＃ｘおよびｔｍａ
＃＃ｚを生成してテストモードアドレス・デコード回路
４０５へ供給するようになっている。
【００３２】図１２は本発明の半導体集積回路装置に適
用するテストモードアドレス・デコード回路の一例を示
す回路図である。図１２に示されるように、テストモー
ドアドレス・デコード回路４０５は、ＡＮＤゲート４５
１〜４５５、ＮＯＲゲート４５６、並びに、インバータ
４５７および４５８により構成され、テストモードアド
レス発生回路４０４から供給されたテストモード用アド
レス信号ｔｍａ０１ｙ〜ｔｍａ０４ｙ（ｔｍａ０１ｘ／
ｚ〜ｔｍａ０４ｘ／ｚ）、並びに、テストモードイネー
ブル信号発生回路４０３からのテストモードスタート信
号ｓｔｍｐｚおよびテストモードから抜けるためのプリ
チャージ信号ｐａｌｐｘが供給されて、テストモード状
態信号ｔｅｓ＃ｚを出力するようになっている。なお、
テストモードは複数種類（＃）あり、信号ｔｅｓ＃ｚに
より所定のテストモードが起動されることになる。
用するテストモードアドレス・デコード回路の一例を示
す回路図である。図１２に示されるように、テストモー
ドアドレス・デコード回路４０５は、ＡＮＤゲート４５
１〜４５５、ＮＯＲゲート４５６、並びに、インバータ
４５７および４５８により構成され、テストモードアド
レス発生回路４０４から供給されたテストモード用アド
レス信号ｔｍａ０１ｙ〜ｔｍａ０４ｙ（ｔｍａ０１ｘ／
ｚ〜ｔｍａ０４ｘ／ｚ）、並びに、テストモードイネー
ブル信号発生回路４０３からのテストモードスタート信
号ｓｔｍｐｚおよびテストモードから抜けるためのプリ
チャージ信号ｐａｌｐｘが供給されて、テストモード状
態信号ｔｅｓ＃ｚを出力するようになっている。なお、
テストモードは複数種類（＃）あり、信号ｔｅｓ＃ｚに
より所定のテストモードが起動されることになる。
【００３３】上述した実施例では、半導体集積回路装置
を主にＳＤＲＡＭとして説明したが、本発明はＳＤＲＡ
Ｍ以外に様々な半導体集積回路装置に適用することがで
きる。また、データ保持部２１、比較判定回路２２、判
定結果出力回路２３、２進数カウンタ２４、および、テ
ストモードイネーブル信号発生回路４００等の構成は、
前述した実施例に限定されるものではなく、様々に変形
させることができる。さらに、データ保持部２１に蓄え
るデータ（テストモード時に読み出す情報）も、ロット
番号、ウエハ番号およびチップ番号等の情報に限定され
るものではない。
を主にＳＤＲＡＭとして説明したが、本発明はＳＤＲＡ
Ｍ以外に様々な半導体集積回路装置に適用することがで
きる。また、データ保持部２１、比較判定回路２２、判
定結果出力回路２３、２進数カウンタ２４、および、テ
ストモードイネーブル信号発生回路４００等の構成は、
前述した実施例に限定されるものではなく、様々に変形
させることができる。さらに、データ保持部２１に蓄え
るデータ（テストモード時に読み出す情報）も、ロット
番号、ウエハ番号およびチップ番号等の情報に限定され
るものではない。
【００３４】
【発明の効果】以上、詳述したように、本発明によれ
ば、パッドからシグネチャ回路（比較判定回路）までの
配線数を減らし、レイアウト面積の縮小およびレイアウ
ト作業の効率化が可能な半導体集積回路装置を提供する
ことができる。
ば、パッドからシグネチャ回路（比較判定回路）までの
配線数を減らし、レイアウト面積の縮小およびレイアウ
ト作業の効率化が可能な半導体集積回路装置を提供する
ことができる。
【図１】従来の半導体集積回路装置の一例の全体的な構
成を模式的に示す図である。
成を模式的に示す図である。
【図２】図１の半導体集積回路装置の構成を示すブロッ
ク図である。
ク図である。
【図３】本発明に係る半導体集積回路装置の一実施例の
全体的な構成を模式的に示す図である。
全体的な構成を模式的に示す図である。
【図４】図３の半導体集積回路装置の構成を示すブロッ
ク図である。
ク図である。
【図５】図４の半導体集積回路装置における２進カウン
タの一例の基本単位を示す回路図である。
タの一例の基本単位を示す回路図である。
【図６】図４の半導体集積回路装置における比較判定回
路の一例を示す回路図（その１）である。
路の一例を示す回路図（その１）である。
【図７】図４の半導体集積回路装置における比較判定回
路の一例を示す回路図（その２）である。
路の一例を示す回路図（その２）である。
【図８】図４の半導体集積回路装置におけるデータ保持
部の一例を示す回路図である。
部の一例を示す回路図である。
【図９】図４の半導体集積回路装置における判定結果出
力回路の一例を示す回路図である。
力回路の一例を示す回路図である。
【図１０】本発明の半導体集積回路装置に適用するテス
トモードイネーブル信号発生回路の一例を示す回路図で
ある。
トモードイネーブル信号発生回路の一例を示す回路図で
ある。
【図１１】本発明の半導体集積回路装置に適用するテス
トモードアドレス発生回路の一例を示す回路図である。
トモードアドレス発生回路の一例を示す回路図である。
【図１２】本発明の半導体集積回路装置に適用するテス
トモードアドレス・デコード回路の一例を示す回路図で
ある。
トモードアドレス・デコード回路の一例を示す回路図で
ある。
１…コア回路 ２…シグネチャ回路 １０…半導体集積回路装置（チップ） ２１…データ保持部 ２２…比較判定回路 ２３…判定結果出力回路 ２４…２進カウンタ ４００…テストモードイネーブル信号発生回路
フロントページの続き (72)発明者 斎藤 悟 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F038 AV15 AV16 BE01 CA03 CD05 DF05 DT02 DT07 DT13 DT15 5F064 BB05 BB07 BB15 BB20 BB26 BB31 CC09 EE08 FF27 HH03
Claims (5)
- 【請求項１】 情報を蓄えるデータ保持部と、 外部からのパルスをカウントするカウンタと、 該カウンタの出力と前記データ保持部の出力とを比較
し、一致するかどうかを判定する比較判定部とを備える
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置に
おいて、前記データ保持部は、前記情報をフューズの溶
断によって蓄えるようにしたことを特徴とする半導体集
積回路装置。 - 【請求項３】 請求項１に記載の半導体集積回路装置に
おいて、前記データ保持部は、前記情報をＲＯＭによっ
て蓄えるようにしたことを特徴とする半導体集積回路装
置。 - 【請求項４】 請求項１に記載の半導体集積回路装置に
おいて、前記データ保持部に蓄えられる情報は、当該半
導体集積回路装置に固有なコード情報であることを特徴
とする半導体集積回路装置。 - 【請求項５】 請求項１に記載の半導体集積回路装置に
おいて、前記比較判定部の出力は、所定のピンに電流が
流れるかどうかにより当該半導体集積回路装置の外部へ
取り出すようになっていることを特徴とする半導体集積
回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124510A JP2000315772A (ja) | 1999-04-30 | 1999-04-30 | 半導体集積回路装置 |
| US09/515,651 US6330297B1 (en) | 1999-04-30 | 2000-02-29 | Semiconductor integrated circuit device capable of reading out chip-specific information during testing and evaluation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124510A JP2000315772A (ja) | 1999-04-30 | 1999-04-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315772A true JP2000315772A (ja) | 2000-11-14 |
Family
ID=14887284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124510A Pending JP2000315772A (ja) | 1999-04-30 | 1999-04-30 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6330297B1 (ja) |
| JP (1) | JP2000315772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135882B2 (en) | 2003-03-31 | 2006-11-14 | Fujitsu Limited | Semiconductor integrated circuit device and control method for the semiconductor integrated circuit device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040193984A1 (en) * | 2003-03-28 | 2004-09-30 | Stmicroelectronics Inc. | Signature Cell |
| TWI260641B (en) * | 2005-01-06 | 2006-08-21 | Prolific Technology Inc | Method for storing compare data in a read-only memory built-in self-test circuit |
| KR20120105828A (ko) * | 2011-03-16 | 2012-09-26 | 삼성전자주식회사 | 반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법 |
| CN106688039B (zh) * | 2014-09-12 | 2019-03-12 | 东芝存储器株式会社 | 存储装置 |
| JP6859717B2 (ja) * | 2017-01-20 | 2021-04-14 | セイコーエプソン株式会社 | 回路装置、リアルタイムクロック装置、電子機器、移動体及び検証方法 |
| US10818370B1 (en) * | 2019-09-13 | 2020-10-27 | SK Hynix Inc. | Health monitoring for capacitor array in storage devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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