KR100809690B1 - 저속 테스트 동작이 가능한 반도체 메모리 장치 및 반도체메모리 장치의 테스트 방법 - Google Patents

저속 테스트 동작이 가능한 반도체 메모리 장치 및 반도체메모리 장치의 테스트 방법 Download PDF

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Abstract

본 발명은 외부 클럭이 고속(High frequency) 클럭인 경우에도 저속 테스트 동작이 가능한 반도체 메모리 장치 및 그 반도체 메모리 장치의 테스트 방법에 관한 것이다. 본 발명의 일 측면에 따른 반도체 메모리 장치의 테스트 방법은, 다수의 외부 제어 신호들로부터 제어 명령을 해독해 내고, 상기 제어 명령에 포함된 MRS(Mode Register Setting) 명령이 기입 독출 테스트 동작을 지시하는 경우에 저속 동작 제어 신호를 생성하는 단계, 상기 제어 명령으로서 기입 명령이 입력되는 경우에 상기 저속 동작 제어 신호에 응답하여 상기 기입 명령을 저속 기입 명령으로 변환하고, 상기 저속 동작 제어 신호에 응답하여 내부 저속 클럭을 생성하며, 상기 저속 기입 명령에 따라 상기 내부 저속 클럭에 기초하여 저속 기입 동작을 실행하는 단계 및 외부 클럭을 버퍼링하여 내부 정규 클럭을 생성하고, 상기 제어 명령으로서 독출 명령이 입력되는 경우에 상기 독출 명령에 따라 상기 내부 정규 클럭에 기초하여 독출 동작을 실행하는 단계를 구비한다.
Figure R1020060066195
반도체 메모리 장치, 고속 동작, 저속 동작, 테스트, 클럭, 명령

Description

저속 테스트 동작이 가능한 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법{Semiconductor memory device capable of low frequency test operation and test method of the same}
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1은 반도체 메모리 장치의 테스트 동작을 나타내는 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 3a 및 도 3b는 도 2에서의 저속 클럭부(240)의 구성예를 나타내는 도면이다.
도 4는 도 2에서의 저속 명령 생성부(230)의 구성예를 나타내는 도면이다.
도 5a 내지 도 5c는 외부 클럭(EXCLK), 내부 클럭(INCLK), 제어 명령(CMD), 저속 제어 명령(CMD_L) 및 데이터(DQ)의 타이밍을 나타내는 도면이다.
< 도면의 참조 번호에 대한 설명 >
110: 테스트 장비 120: 반도체 메모리 장치
201: 명령 해독부 202: MRS 명령 처리부
203: 명령 경로 선택부 230: 저속 명령 생성부
240: 저속 클럭부 250: 정규 클럭부
252: 고속 클럭부 260: 다단 데이터 입출력 회로
270: 메모리 코어부 341: 분주기
343: 제 1 지연부 345: 버퍼부
347: 제 2 지연부 349: NAND 게이트
231: 버퍼부 233: 지연부
235: NAND 게이트
본 발명은 저속(Low frequency) 테스트 동작이 가능한 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법에 관한 것으로서, 특히 외부 클럭이 고속(High frequency) 클럭인 경우에도 저속 테스트 동작이 가능한 반도체 메모리 장치 및 그 반도체 메모리 장치의 테스트 방법에 관한 것이다.
반도체 메모리 장치의 동작은 점점 고속화되고 있다. 동기식(Synchronous) 반도체 메모리 장치는 외부로부터 입력되는 외부 클럭에 동기하여 동작하는데, 외부 클럭의 주파수가 높아질수록 동기식 반도체 메모리 장치는 고속으로 동작하게 된다. 한편, 테스트 장비는 다수의 외부 제어 신호들과 외부 클럭을 동기식 반도체 메모리 장치에 제공하고, 테스트 데이터의 기입(write) 동작이나 독출(read) 동작을 체크하여 동기식 반도체 메모리 장치의 불량 여부를 평가한다.
도 1은 반도체 메모리 장치의 테스트 동작을 나타내는 도면이다.
반도체 메모리 장치(120)는 테스트 장비(110)로부터 다수의 외부 제어 신호들(C1, C2, C3, ...)과 외부 클럭(EXCLK)을 제공받으며, 외부 클럭(EXCLK)으로부터 생성되는 내부 클럭(INCLK)에 기초하여 테스트 데이터(DQ 중에서 D)의 기입 동작 또는 테스트 데이터(DQ 중에서 Q)의 독출 동작을 실행한다.
반도체 메모리 장치(120)가 외부 클럭(EXCLK)을 버퍼링(Buffering)하여 내부 클럭(INCLK)을 생성하는 경우에는, 외부 클럭(EXCLK)이 고속(HIGH FREQUENCY) 클럭이면 내부 클럭(INCLK)도 고속(HIGH FREQUENCY) 클럭이 되고, 외부 클럭(EXCLK)이 저속(LOW FREQUENCY) 클럭이면 내부 클럭(INCLK)도 저속(LOW FREQUENCY) 클럭이 된다. 또한, 반도체 메모리 장치(120)는 저속(LOW FREQUENCY)의 외부 클럭(EXCLK)을 더블링(Doubling)하여 고속(HIGH FREQUENCY)의 내부 클럭(INCLK)을 생성할 수도 있다. 저가의 테스트 장비(110)는 저속(LOW FREQUENCY)의 외부 클럭(EXCLK)을 제공할 수 있지만, 고가의 테스트 장비(110)는 고속(HIGH FREQUENCY)의 외부 클럭(EXCLK)을 제공할 수 있다.
반도체 메모리 장치(120)의 동작 속도가 고속화되면서 테스트 장비(110)에 의한 반도체 메모리 장치(120)의 테스트는 주로 반도체 메모리 장치(120)의 고속 동작의 성능 평가에 치중되고 있다. 고속 동작의 성능 평가에서 반도체 메모리 장치(120)의 모든 불량을 검출할 수 있다면 문제가 없겠으나 그렇지 못할 경우, 예를 들어 저속 동작 환경에서만 나타나는 특수한 불량이 있다면 고속 동작의 성능 평가에서는 그러한 특수한 불량을 검출하지 못하게 된다. 그런데, 그러한 특수한 불량 을 포함하는 모든 불량을 검출하기 위하여, 고속(HIGH FREQUENCY)의 외부 클럭(EXCLK)을 제공하는 테스트 장비(110)를 사용하여 반도체 메모리 장치(120)의 고속 동작을 테스트하고, 다시 저속(LOW FREQUENCY)의 외부 클럭(EXCLK)을 제공하는 별도의 테스트 장비(110)를 사용하여 반도체 메모리 장치(120)의 저속 동작을 테스트해야 한다면, 반도체 메모리 장치(120)의 테스트 비용은 상당히 증가할 것이다.
이와 같은 상황에서, 고속(HIGH FREQUENCY)의 외부 클럭(EXCLK)을 제공하는 테스트 장비(110)만을 가지고, 반도체 메모리 장치(120)의 고속 동작뿐만 아니라 저속 동작을 테스트할 수 있는 방안이 제공된다면, 반도체 메모리 장치(120)의 테스트 비용은 상당히 절감될 것이다.
본 발명은, 외부 클럭이 고속(High frequency) 클럭인 경우에도 저속 테스트 동작이 가능한 반도체 메모리 장치 및 그 반도체 메모리 장치의 테스트 방법을 제공하고자 한다.
본 발명에 따른 반도체 메모리 장치는 메모리 코어부, 다단 데이터 입출력 회로, 정규 클럭부, 명령 해독부, MRS 명령 처리부, 저속 명령 생성부, 명령 경로 선택부 및 저속 클럭부를 구비한다. 상기 다단 데이터 입출력 회로는 상기 메모리 코어부에 기입하는 데이터 또는 상기 메모리 코어부로부터 독출하는 데이터를 전달하고, 상기 정규 클럭부는 외부 클럭을 입력받아 내부 정규 클럭을 출력하며, 상기 명령 해독부는 다수의 외부 제어 신호들을 입력받아 제어 명령을 해독해 낸다. 상 기 MRS 명령 처리부는 상기 제어 명령에 포함된 MRS(Mode Register Setting) 명령이 저속 테스트 동작을 지시하는 경우에 저속 동작 제어 신호를 출력한다. 상기 저속 명령 생성부는 상기 제어 명령을 저속 제어 명령으로 변환하고 상기 저속 제어 명령을 상기 다단 데이터 입출력 회로로 출력한다. 상기 명령 경로 선택부는 상기 제어 명령을 상기 다단 데이터 입출력 회로로 전달하거나, 상기 저속 동작 제어 신호에 응답하여 상기 제어 명령을 상기 저속 명령 생성부로 전달한다. 상기 저속 클럭부는 상기 저속 동작 제어 신호에 응답하여 내부 저속 클럭을 생성하고, 상기 내부 저속 클럭을 상기 다단 데이터 입출력 회로에 제공한다.
본 발명의 어느 한 실시예에 있어서, 상기 다단 데이터 입출력 회로는, 상기 명령 경로 선택부로부터 상기 제어 명령을 전달받는 경우에는 상기 내부 정규 클럭에 기초하여 정규의 동작을 수행하고, 상기 저속 명령 생성부로부터 상기 저속 제어 명령을 전달받는 경우에는 상기 내부 저속 클럭에 기초하여 상기 저속 테스트 동작을 수행한다.
본 발명의 어느 한 실시예에 있어서, 정규 클럭부는, 상기 외부 클럭을 버퍼링하여 상기 내부 정규 클럭을 생성하고 상기 내부 정규 클럭을 상기 다단 데이터 입출력 회로에 제공하는 클럭 버퍼이다.
본 발명의 어느 한 실시예에 있어서, 상기 저속 클럭부는, 상기 내부 정규 클럭을 분주하여 상기 내부 저속 클럭을 생성하는 분주기(Frequency Divider)를 구비할 수 있다. 또는 상기 저속 클럭부는, 상기 저속 동작 제어 신호를 소정 시간 지연시켜 출력함으로써, 상기 저속 제어 명령과 상기 내부 저속 클럭의 위상 차이 를 조절하는 제 1 지연부, 상기 제 1 지연부의 출력 신호를 버퍼링하여 출력하는 버퍼부, 상기 버퍼부의 출력 신호를 지연시켜 출력하는 제 2 지연부 및 상기 버퍼부의 출력 신호와 상기 제 2 지연부의 출력 신호를 부정 논리곱하여 상기 내부 저속 클럭을 생성하는 NAND 게이트를 구비할 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 저속 명령 생성부는, 상기 제어 명령을 버퍼링하여 출력하는 버퍼부, 상기 버퍼부의 출력 신호를 지연시켜 출력하는 지연부 및 상기 버퍼부의 출력 신호와 상기 지연부의 출력 신호를 부정 논리곱하여 상기 저속 제어 명령을 생성하는 NAND 게이트를 구비할 수 있다.
본 발명에 따른 반도체 메모리 장치는, 상기 정규 클럭부로부터 상기 내부 정규 클럭을 입력받아 내부 고속 클럭을 생성하고, 상기 내부 고속 클럭을 상기 다단 데이터 입출력 회로에 제공하는 고속 클럭부를 더 구비할 수 있다. 상기 고속 클럭부는 상기 내부 정규 클럭을 체배하여 상기 내부 고속 클럭을 생성하는 체배기(Frequency Multiplier)를 구비할 수 있다.
본 발명의 일 측면에 따른 반도체 메모리 장치의 테스트 방법은, 다수의 외부 제어 신호들로부터 제어 명령을 해독해 내고, 상기 제어 명령에 포함된 MRS(Mode Register Setting) 명령이 기입 독출 테스트 동작을 지시하는 경우에 저속 동작 제어 신호를 생성하는 단계, 상기 제어 명령으로서 기입 명령이 입력되는 경우에 상기 저속 동작 제어 신호에 응답하여 상기 기입 명령을 저속 기입 명령으로 변환하고, 상기 저속 동작 제어 신호에 응답하여 내부 저속 클럭을 생성하며, 상기 저속 기입 명령에 따라 상기 내부 저속 클럭에 기초하여 저속 기입 동작을 실 행하는 단계 및 외부 클럭을 버퍼링하여 내부 정규 클럭을 생성하고, 상기 제어 명령으로서 독출 명령이 입력되는 경우에 상기 독출 명령에 따라 상기 내부 정규 클럭에 기초하여 독출 동작을 실행하는 단계를 구비한다.
상기 기입 독출 테스트 동작은, 상기 내부 저속 클럭에 기초하는 상기 저속 기입 동작을 실행하여 데이터를 상기 반도체 메모리 장치의 메모리 코어(Core)부에 기입하고, 상기 내부 정규 클럭에 기초하는 상기 독출 동작을 실행하여 상기 메모리 코어부로부터 데이터를 독출함으로써, 기입 동작의 오류 여부 또는 독출 동작의 오류 여부를 판별하는 테스트 동작이다.
또한, 본 발명의 다른 측면에 따른 반도체 메모리 장치의 테스트 방법은, 기입 독출 테스트 동작을 지시하는 MRS(Mode Register Setting) 명령을 입력받아 상기 MRS 명령에 상응하도록 반도체 메모리 장치를 초기화하는 단계, 액티브(Active) 명령, 기입(Write) 명령, 프리챠지(Precharge) 명령을 순차적으로 입력받고, 상기 MRS 명령에 응답하여 상기 기입 명령을 저속 기입 명령으로 변환하며, 상기 저속 기입 명령에 따라 데이터를 상기 반도체 메모리 장치의 메모리 코어(Core)부에 기입하는 단계 및 액티브 명령, 독출(Read) 명령, 프리챠지 명령을 순차적으로 입력받으며, 상기 독출 명령에 따라 상기 메모리 코어부로부터 데이터를 독출하는 단계를 구비한다. 상기 기입하는 단계는 상기 저속 기입 명령에 상응하는 내부 저속 클럭에 기초하여 실행되고, 상기 독출하는 단계는 외부 클럭을 버퍼링하여 생성되는 내부 정규 클럭에 기초하여 실행된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한 다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2에는 명령 해독부(201), MRS(Mode Register Setting) 명령 처리부(202), 명령 경로 선택부(203), 저속 명령 생성부(230), 저속 클럭부(240), 정규 클럭부(250), 고속 클럭부(252), 다단 데이터 입출력 회로(Multi-step data input/output circuit. 260) 및 메모리 코어(core)부(270)가 도시되어 있다.
정규 클럭부(250)는 외부 클럭(EXCLK)을 입력받아 내부 정규 클럭(INCLK_N)을 출력한다. 외부 클럭(EXCLK)을 버퍼링하여 내부 정규 클럭(INCLK_N)을 생성하고 내부 정규 클럭(INCLK_N)을 다단 데이터 입출력 회로(260)에 제공하는 클럭 버퍼(Clock Buffer)가 정규 클럭부(250)로서 사용될 수 있다.
다단 데이터 입출력 회로(260)는 메모리 코어부(270)에 기입하는 데이터(DQ 중에서 D) 또는 메모리 코어부(270)로부터 독출하는 데이터(DQ 중에서 Q)를 전달하는 일련의 회로를 나타낸다. 다단 데이터 입출력 회로(260)가 명령 경로 선택부(203)로부터 제어 명령(CMD)을 전달받아 정규의 동작을 수행하는 경우에, 다단 데이터 입출력 회로(260)는 정규 클럭부(250)로부터 제공받는 내부 정규 클럭(INCLK_N)에 기초하여 기입(write) 동작 또는 독출(read) 동작 등을 수행한다.
명령 해독부(201)는 다수의 외부 제어 신호들(C1, C2, C3, ...)을 입력받아 제어 명령(CMD)을 해독해 낸다. 예컨대, 명령 해독부(201)는 칩 선택 신호(CS: Chip Select), 로우 어드레스 스트로브 신호(RAS: Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS: Column Address Strobe), 기입 인에이블 신호(WE: Write Enable) 등을 입력받아, 그 외부 제어 신호들의 논리 레벨의 조합으로부터 제어 명령(CMD)을 해독해 낸다.
MRS 명령 처리부(202)는 제어 명령(CMD)에 포함된 MRS(Mode Register Setting) 명령에 상응하도록 반도체 메모리 장치의 동작 모드를 설정한다. 특히, 본 발명에 있어서 MRS 명령 처리부(202)는 제어 명령(CMD)에 포함된 MRS 명령이 저속 테스트 동작을 지시하는 경우에 저속 동작 제어 신호(Ctrl_L)를 출력한다.
명령 경로 선택부(203)는 제어 명령(CMD)을 다단 데이터 입출력 회로(260)로 전달하거나, 저속 동작 제어 신호(Ctrl_L)에 응답하여 제어 명령(CMD)을 저속 명령 생성부(230)로 전달한다. 반도체 메모리 장치가 정규의 동작을 수행하는 경우에는 제어 명령(CMD)이 다단 데이터 입출력 회로(260)로 그대로 전달되지만, 반도체 메모리 장치가 저속 테스트 동작을 수행하는 경우에는 제어 명령(CMD)이 저속 명령 생성부(230)로 전달되어 저속 제어 명령(CMD_L)으로 변환된다.
저속 명령 생성부(230)는 제어 명령(CMD)을 저속 제어 명령(CMD_L)으로 변환하는 역할을 담당한다. 저속 제어 명령(CMD_L)은 다단 데이터 입출력 회로(260)로 입력되어 반도체 메모리 장치의 저속 테스트 동작을 제어한다. 도 4에는 저속 명령 생성부(230)의 구성예가 도시되어 있다.
즉, 도 4는 도 2에서의 저속 명령 생성부(230)의 구성예를 나타내는 도면이 다. 도 4에 도시된 저속 명령 생성부(230)는, 제어 명령(CMD)을 버퍼링하여 출력하는 버퍼부(231), 버퍼부(231)의 출력 신호를 지연시켜 출력하는 지연부(233) 및 버퍼부(231)의 출력 신호와 지연부(233)의 출력 신호를 부정 논리곱하여 저속 제어 명령(CMD_L)을 생성하는 NAND 게이트(235)를 구비한다. 다만, 저속 명령 생성부(230)의 구성예가 도 4에 도시된 것으로만 한정되는 것은 아니며, 본 발명에서의 저속 명령 생성부(230)는 다양한 형태로 구현될 수 있다.
도 2에서의 저속 클럭부(240)는 저속 동작 제어 신호(Ctrl_L)에 응답하여 내부 저속 클럭(INCLK_L)을 생성하고, 내부 저속 클럭(INCLK_L)을 다단 데이터 입출력 회로(260)에 제공한다. 도 3a 및 도 3b에는 저속 클럭부(240)의 구성예가 도시되어 있다.
즉, 도 3a 및 도 3b는 도 2에서의 저속 클럭부(240)의 구성예를 나타내는 도면이다. 다만, 저속 클럭부(240)의 구성예가 도 3a 및 도 3b에 도시된 것으로만 한정되는 것은 아니며, 본 발명에서의 저속 클럭부(240)는 다양한 형태로 구현될 수 있다.
도 3a는 분주기(341)로 구현된 저속 클럭부(240)를 도시하고 있다. 도 3a에 도시된 바와 같이, 저속 클럭부(240)는 내부 정규 클럭(INCLK_N)을 분주하여 내부 저속 클럭(INCLK_L)을 생성하는 분주기(Frequency Divider. 341)를 구비할 수 있다.
또한, 도 3b에 도시된 바와 같이, 저속 클럭부(240)는, 저속 동작 제어 신호(Ctrl_L)를 소정 시간 지연시켜 출력함으로써 저속 제어 명령(CMD_L)과 내부 저 속 클럭(INCLK_L)의 위상 차이를 조절하는 제 1 지연부(343), 제 1 지연부(343)의 출력 신호를 버퍼링하여 출력하는 버퍼부(345), 버퍼부(345)의 출력 신호를 지연시켜 출력하는 제 2 지연부(347) 및 버퍼부(345)의 출력 신호와 제 2 지연부(347)의 출력 신호를 부정 논리곱하여 내부 저속 클럭(INCLK_L)을 생성하는 NAND 게이트(349)를 구비할 수 있다.
도 2에 도시된 반도체 메모리 장치에서 다단 데이터 입출력 회로(260)는, 명령 경로 선택부(203)로부터 제어 명령(CMD)을 전달받는 경우에는 내부 정규 클럭(INCLK_N)에 기초하여 정규의 동작을 수행하고, 저속 명령 생성부(230)로부터 저속 제어 명령(CMD_L)을 전달받는 경우에는 내부 저속 클럭(INCLK_L)에 기초하여 저속 테스트 동작을 수행한다. 즉, 본 발명에 따른 반도체 메모리 장치는, 내부 정규 클럭(INCLK_N)에 기초하는 정규의 동작 외에, 내부 저속 클럭(INCLK_L)에 기초하는 저속 테스트 동작을 수행할 수 있다. 특히, 외부 클럭(EXCLK)이 고속(HIGH FREQUENCY) 클럭인 경우에, 도 2의 반도체 메모리 장치는, 고속(HIGH FREQUENCY)의 외부 클럭(EXCLK)에 상응하는 내부 정규 클럭(INCLK_N)에 기초하여 고속 동작을 수행할 수 있고, 저속 테스트 동작을 지시하는 MRS 명령에 따라 내부 저속 클럭(INCLK_L)에 기초하여 저속 테스트 동작을 수행할 수 있다. 따라서, 고속(HIGH FREQUENCY)의 외부 클럭(EXCLK)을 제공하는 테스트 장비를 가지고도 도 2에 도시된 반도체 메모리 장치의 저속 동작을 테스트할 수 있다.
한편, 도 2에서 보듯이 반도체 메모리 장치는, 정규 클럭부(250)로부터 내부 정규 클럭(INCLK_N)을 입력받아 내부 고속 클럭(INCLK_H)을 생성하고 내부 고속 클 럭(INCLK_H)을 다단 데이터 입출력 회로(260)에 제공하는 고속 클럭부(252)를 더 구비할 수 있다. 고속 클럭부(252)는 내부 정규 클럭(INCLK_N)을 체배하여 내부 고속 클럭(INCLK_H)을 생성하는 체배기(Frequency Multiplier)로 구현될 수 있다. 내부 고속 클럭(INCLK_H)이 다단 데이터 입출력 회로(260)로 제공되는 경우에, 반도체 메모리 장치는 내부 고속 클럭(INCLK_H)에 기초하는 고속 테스트 동작을 수행할 수 있다.
고속(HIGH FREQUENCY)의 외부 클럭(EXCLK)이 반도체 메모리 장치로 제공되는 경우에는, 내부 정규 클럭(INCLK_N)에 기초하는 정규의 동작이 고속 동작에 해당되고, 내부 저속 클럭(INCLK_L)에 기초하는 테스트 동작이 저속 동작에 해당된다. 저속(LOW FREQUENCY)의 외부 클럭(EXCLK)이 반도체 메모리 장치로 제공되는 경우에는, 내부 정규 클럭(INCLK_N)에 기초하는 정규의 동작이 저속 동작에 해당되고, 내부 고속 클럭(INCLK_H)에 기초하는 테스트 동작이 고속 동작에 해당된다.
이하에서는, 본 발명에 따른 반도체 메모리 장치가 기입 독출 테스트 동작을 수행하는 과정을 설명한다.
기입 독출 테스트 동작이란, 반도체 메모리 장치의 불량 유무를 테스트하려는 목적에서, 테스트 데이터를 반도체 메모리 장치의 모든 메모리 셀(Memory cell)에 기입하고, 다시 모든 메모리 셀(Memory cell)로부터 테스트 데이터를 독출하여, 기입한 테스트 데이터와 독출한 테스트 데이터가 일치하는가를 검사하는 것이다. 한편, 기입한 테스트 데이터와 독출한 테스트 데이터가 일치하지 않는 경우에, 그불일치가 기입 동작의 오류에 의한 것인가 아니면 독출 동작의 오류에 의한 것인가 를 판별하는 것이 중요하다.
고속 기입 고속 독출 동작을 테스트하기 위하여, 오류가 없는 것으로 검증된 저속 기입 동작을 채택하는 경우를 살펴본다. 먼저, 고속 기입 동작에 의하여 테스트 데이터를 기입하고 고속 독출 동작에 의하여 테스트 데이터를 독출한다. 기입한 테스트 데이터와 독출한 테스트 데이터가 일치하지 않는다면, 다음으로, 검증된 저속 기입 동작에 의하여 테스트 데이터를 기입하고 고속 독출 동작에 의하여 테스트 데이터를 독출한다. 이 경우에도 기입한 테스트 데이터와 독출한 테스트 데이터가 일치하지 않는다면, 고속 독출 동작에 오류가 있다고 판별할 수 있다. 반대로, 기입한 테스트 데이터와 독출한 테스트 데이터가 일치한다면, 고속 기입 동작에 오류가 있다고 판별할 수 있다.
본 발명에서의 기입 독출 테스트 동작에서는, 내부 저속 클럭(INCLK_L)에 기초하는 저속 기입 동작에 의하여 테스트 데이터를 모든 메모리 셀에 기입하고, 내부 정규 클럭(INCLK_N)에 기초하는 독출 동작에 의하여 테스트 데이터를 모든 메모리 셀로부터 독출한다. 여기서, 고속(HIGH FREQUENCY)의 외부 클럭(EXCLK)이 반도체 메모리 장치로 제공되는 경우라면, 내부 정규 클럭(INCLK_N)에 기초하는 독출 동작은 고속 독출 동작에 해당될 것이다. 도 2를 참조하여 기입 독출 테스트 동작을 설명한다.
먼저, 다수의 외부 제어 신호들(C1, C2, C3, ...)로부터 제어 명령(CMD)을 해독해 내고, 제어 명령(CMD)에 포함된 MRS(Mode Register Setting) 명령이 기입 독출 테스트 동작을 지시하는 경우에 저속 동작 제어 신호(Ctrl_L)를 생성한다.
다음으로, 제어 명령(CMD)으로서 기입 명령(WR)이 입력되는 경우에 저속 동작 제어 신호(Ctrl_L)에 응답하여 기입 명령(WR)을 저속 기입 명령(WR_L)으로 변환하고, 저속 동작 제어 신호(Ctrl_L)에 응답하여 내부 저속 클럭(INCLK_L)을 생성하며, 저속 기입 명령(WR_L)에 따라 내부 저속 클럭(INCLK_L)에 기초하여 저속 기입 동작을 실행한다.
다음으로, 외부 클럭(EXCLK)을 버퍼링(Buffering)하여 내부 정규 클럭(INCLK_N)을 생성하고, 제어 명령(CMD)으로서 독출 명령(RD)이 입력되는 경우에 독출 명령(RD)에 따라 내부 정규 클럭(INCLK_N)에 기초하여 독출 동작을 실행한다.
이와 같은 기입 독출 테스트 동작은, 내부 저속 클럭(INCLK_L)에 기초하는 저속 기입 동작을 실행하여 데이터를 반도체 메모리 장치의 메모리 코어부(270)에 기입하고, 내부 정규 클럭(INCLK_N)에 기초하는 독출 동작을 실행하여 메모리 코어부(270)로부터 데이터를 독출함으로써, 기입 동작의 오류 여부 또는 독출 동작의 오류 여부를 판별하는 테스트 동작이다.
여기서, 내부 저속 클럭(INCLK_L)은 내부 정규 클럭(INCLK_N)을 분주(Frequency Dividing)하여 생성될 수 있다(도 3a 참조). 또는 내부 저속 클럭(INCLK_L)은, 저속 동작 제어 신호(Ctrl_L)를 소정 시간 지연시킨 후 버퍼링하여 버퍼링된 신호를 생성하고, 버퍼링된 신호와 버퍼링된 신호를 다시 지연시킨 신호를 부정 논리곱함으로써 생성될 수도 있다(도 3b 참조).
한편, 저속 기입 명령(WR_L)은, 기입 명령(WR)을 버퍼링한 신호와 기입 명령(WR)을 버퍼링한 신호를 지연시킨 신호를 부정 논리곱함으로써 생성될 수 있다 (도 4 참조).
도 5a 내지 도 5c는 외부 클럭(EXCLK), 내부 클럭(INCLK), 제어 명령(CMD), 저속 제어 명령(CMD_L) 및 데이터(DQ)의 타이밍을 나타내는 도면이다.
도 5a 내지 도 5c에서 INI는 초기화 명령을 나타내고, ACT는 워드 라인의 활성화에 관계되는 액티브(Active) 명령을 나타내고, PRE는 기입 동작 후 또는 독출 동작 후의 프리챠지(Precharge) 명령을 나타내고, WR은 기입 명령을 나타내며, RD는 독출 명령을 나타낸다. 그리고, T_INI는 초기화 단계를 나타내고, T_WR은 기입 단계를 나타내며, T_RD는 독출 단계를 나타낸다.
도 5a는 내부 정규 클럭(INCLK_N)에 기초하는 기입 동작에 의하여 데이터(D)를 기입하고 내부 정규 클럭(INCLK_N)에 기초하는 독출 동작에 의하여 데이터(Q)를 독출하는 기입 독출 테스트 동작을 나타낸다. 외부 클럭(EXCLK)이 고속(HIGH FREQUENCY) 클럭인 경우라면, 내부 정규 클럭(INCLK_N)에 기초하는 기입 동작은 고속 기입 동작에 해당될 것이고, 내부 정규 클럭(INCLK_N)에 기초하는 독출 동작은 고속 독출 동작에 해당될 것이다. 도 5a에는, 고속 기입 동작 및 고속 독출 동작의 예시로서, BL(Burst Length: 한 번의 기입 동작으로 기입되는 비트수 또는 한 번의 독출 동작으로 독출되는 비트수)이 4인 경우가 도시되어 있다.
도 5b 및 도 5c는 내부 저속 클럭(INCLK_L)에 기초하는 기입 동작에 의하여 데이터(D)를 기입하고 내부 정규 클럭(INCLK_N)에 기초하는 독출 동작에 의하여 데이터(Q)를 독출하는 기입 독출 테스트 동작을 나타낸다. 외부 클럭(EXCLK)이 고속(HIGH FREQUENCY) 클럭인 경우라면, 내부 저속 클럭(INCLK_L)에 기초하는 기입 동작은 저속 기입 동작에 해당될 것이고, 내부 정규 클럭(INCLK_N)에 기초하는 독출 동작은 고속 독출 동작에 해당될 것이다. 도 5b 및 도 5c에는, BL(Burst Length)이 1인 저속 기입 동작과 BL(Burst Length)이 4인 고속 독출 동작이 예시되어 있다.
도 5b 및 도 5c를 자세히 살펴 본다.
초기화 단계(T_INI)에서는, 기입 독출 테스트 동작을 지시하는 MRS(Mode Register Setting) 명령(INI)이 입력되고 MRS 명령(INI)에 상응하도록 반도체 메모리 장치가 초기화된다.
기입 단계(T_WR)에서는, 액티브 명령(ACT), 기입 명령(WR), 프리챠지 명령(PRE)이 순차적으로 입력되고, 상기 MRS 명령(INI)에 응답하여 기입 명령(WR)이 저속 기입 명령(WR_L)으로 변환되며, 저속 기입 명령(WR_L)에 따라 데이터(D)가 메모리 코어부(도 2의 270)에 기입된다.
독출 단계(T_RD)에서는, 액티브 명령(ACT), 독출 명령(RD), 프리챠지 명령(PRE)이 순차적으로 입력되며, 독출 명령(RD)에 따라 메모리 코어부(270)로부터 데이터(Q)가 독출된다.
도 5b 및 도 5c에 도시된 바와 같이, 기입 단계(T_WR)는 저속 기입 명령(WR_L)에 상응하는 내부 저속 클럭(INCLK_L)에 기초하여 실행되고, 독출 단계(T_RD)는 외부 클럭(EXCLK)을 버퍼링하여 생성되는 내부 정규 클럭(INCLK_N)에 기초하여 실행된다. 이와 같은 기입 독출 테스트 동작은, 내부 저속 클럭(INCLK_L)에 기초하는 저속 기입 동작과 내부 정규 클럭(INCLK_N)에 기초하는 독출 동작을 실행함으로써, 기입 동작의 오류 여부 또는 독출 동작의 오류 여부를 판별하는 테스트 동작이다.
앞서 설명하였듯이, 내부 저속 클럭(INCLK_L)은 내부 정규 클럭(INCLK_N)을 분주(Frequency Dividing)하여 생성될 수 있다(도 3a 참조). 또는, 내부 저속 클럭(INCLK_L)은, MRS 명령에 응답하여 저속 동작 제어 신호(Ctrl_L)를 생성하고(도 2 참조), 저속 동작 제어 신호(Ctrl_L)를 소정 시간 지연시킨 후 버퍼링하여 버퍼링된 신호를 생성하며, 버퍼링된 신호와 버퍼링된 신호를 다시 지연시킨 신호를 부정 논리곱함으로써 생성될 수도 있다(도 3b 참조).
저속 기입 명령(WR_L)은 기입 명령(WR)을 버퍼링한 신호와 기입 명령(WR)을 버퍼링한 신호를 지연시킨 신호를 부정 논리곱함으로써 생성될 수 있다(도 4 참조).
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 의하면, 고속(HIGH FREQUENCY)의 외부 클럭이 반도체 메모리 장치로 입력되는 경우에도 반도체 메모리 장치의 저속 동작을 테스트할 수 있으므로, 테스트 범위가 확대되고 반도체 메모리 장치의 테스트 비용도 절감된다.

Claims (19)

  1. 메모리 코어(Core)부;
    상기 메모리 코어부에 기입하는 데이터 또는 상기 메모리 코어부로부터 독출하는 데이터를 전달하는 다단 데이터 입출력 회로;
    외부 클럭을 입력받아 내부 정규 클럭을 출력하는 정규 클럭부;
    다수의 외부 제어 신호들을 입력받아 제어 명령을 해독해 내는 명령 해독부;
    상기 제어 명령에 포함된 MRS(Mode Register Setting) 명령이 저속 테스트 동작을 지시하는 경우에 저속 동작 제어 신호를 출력하는 MRS 명령 처리부;
    상기 제어 명령을 저속 제어 명령으로 변환하고 상기 저속 제어 명령을 상기 다단 데이터 입출력 회로로 출력하는 저속 명령 생성부;
    상기 제어 명령을 상기 다단 데이터 입출력 회로로 전달하거나, 상기 저속 동작 제어 신호에 응답하여 상기 제어 명령을 상기 저속 명령 생성부로 전달하는 명령 경로 선택부; 및
    상기 저속 동작 제어 신호에 응답하여 내부 저속 클럭을 생성하고, 상기 내부 저속 클럭을 상기 다단 데이터 입출력 회로에 제공하는 저속 클럭부;
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 다단 데이터 입출력 회로는,
    상기 명령 경로 선택부로부터 상기 제어 명령을 전달받는 경우에는, 상기 내부 정규 클럭에 기초하여 정규의 동작을 수행하고,
    상기 저속 명령 생성부로부터 상기 저속 제어 명령을 전달받는 경우에는, 상기 내부 저속 클럭에 기초하여 상기 저속 테스트 동작을 수행하는 것
    을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 정규 클럭부는,
    상기 외부 클럭을 버퍼링하여 상기 내부 정규 클럭을 생성하고 상기 내부 정규 클럭을 상기 다단 데이터 입출력 회로에 제공하는 클럭 버퍼인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 저속 클럭부는,
    상기 내부 정규 클럭을 분주하여 상기 내부 저속 클럭을 생성하는 분주기(Frequency Divider)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 저속 클럭부는,
    상기 저속 동작 제어 신호를 소정 시간 지연시켜 출력함으로써, 상기 저속 제어 명령과 상기 내부 저속 클럭의 위상 차이를 조절하는 제 1 지연부;
    상기 제 1 지연부의 출력 신호를 버퍼링하여 출력하는 버퍼부;
    상기 버퍼부의 출력 신호를 지연시켜 출력하는 제 2 지연부; 및
    상기 버퍼부의 출력 신호와 상기 제 2 지연부의 출력 신호를 부정 논리곱하여 상기 내부 저속 클럭을 생성하는 NAND 게이트;
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 저속 명령 생성부는,
    상기 제어 명령을 버퍼링하여 출력하는 버퍼부;
    상기 버퍼부의 출력 신호를 지연시켜 출력하는 지연부; 및
    상기 버퍼부의 출력 신호와 상기 지연부의 출력 신호를 부정 논리곱하여 상기 저속 제어 명령을 생성하는 NAND 게이트;
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 정규 클럭부로부터 상기 내부 정규 클럭을 입력받아 내부 고속 클럭을 생성하고, 상기 내부 고속 클럭을 상기 다단 데이터 입출력 회로에 제공하는 고속 클럭부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 고속 클럭부는,
    상기 내부 정규 클럭을 체배하여 상기 내부 고속 클럭을 생성하는 체배기(Frequency Multiplier)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 다단 데이터 입출력 회로는,
    상기 내부 고속 클럭에 기초하여 고속 테스트 동작을 수행할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  10. 다수의 외부 제어 신호들로부터 제어 명령을 해독해 내고, 상기 제어 명령에 포함된 MRS(Mode Register Setting) 명령이 기입 독출 테스트 동작을 지시하는 경우에 저속 동작 제어 신호를 생성하는 단계;
    상기 제어 명령으로서 기입 명령이 입력되는 경우에 상기 저속 동작 제어 신호에 응답하여 상기 기입 명령을 저속 기입 명령으로 변환하고, 상기 저속 동작 제어 신호에 응답하여 내부 저속 클럭을 생성하며, 상기 저속 기입 명령에 따라 상기 내부 저속 클럭에 기초하여 저속 기입 동작을 실행하는 단계; 및
    외부 클럭을 버퍼링하여 내부 정규 클럭을 생성하고, 상기 제어 명령으로서 독출 명령이 입력되는 경우에 상기 독출 명령에 따라 상기 내부 정규 클럭에 기초하여 독출 동작을 실행하는 단계;를 구비하고,
    상기 내부 저속 클럭의 주파수는 상기 내부 정규 클럭의 주파수보다 낮은 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  11. 제 10 항에 있어서,
    상기 기입 독출 테스트 동작은,
    상기 내부 저속 클럭에 기초하는 상기 저속 기입 동작을 실행하여 데이터를 상기 반도체 메모리 장치의 메모리 코어(Core)부에 기입하고, 상기 내부 정규 클럭에 기초하는 상기 독출 동작을 실행하여 상기 메모리 코어부로부터 데이터를 독출함으로써, 기입 동작의 오류 여부 또는 독출 동작의 오류 여부를 판별하는 테스트 동작인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  12. 제 10 항에 있어서,
    상기 내부 저속 클럭은,
    상기 내부 정규 클럭을 분주(Frequency Dividing)하여 생성되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  13. 제 10 항에 있어서,
    상기 내부 저속 클럭은,
    상기 저속 동작 제어 신호를 소정 시간 지연시킨 후 버퍼링하여 버퍼링된 신호를 생성하고, 상기 버퍼링된 신호와 상기 버퍼링된 신호를 다시 지연시킨 신호를 부정 논리곱함으로써 생성되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  14. 제 10 항에 있어서,
    상기 저속 기입 명령은,
    상기 기입 명령을 버퍼링한 신호와 상기 기입 명령을 버퍼링한 신호를 지연시킨 신호를 부정 논리곱함으로써 생성되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  15. 기입 독출 테스트 동작을 지시하는 MRS(Mode Register Setting) 명령을 입력받아 상기 MRS 명령에 상응하도록 반도체 메모리 장치를 초기화하는 단계;
    액티브(Active) 명령, 기입(Write) 명령, 프리챠지(Precharge) 명령을 순차적으로 입력받고, 상기 MRS 명령에 응답하여 상기 기입 명령을 저속 기입 명령으로 변환하며, 상기 저속 기입 명령에 따라 데이터를 상기 반도체 메모리 장치의 메모리 코어(Core)부에 기입하는 단계; 및
    액티브 명령, 독출(Read) 명령, 프리챠지 명령을 순차적으로 입력받으며, 상기 독출 명령에 따라 상기 메모리 코어부로부터 데이터를 독출하는 단계;를 구비하며,
    상기 독출하는 단계는 외부 클럭을 버퍼링하여 생성되는 내부 정규 클럭에 기초하여 실행되고, 상기 기입하는 단계는 상기 내부 정규 클럭의 주파수보다 낮은 주파수를 가지는 내부 저속 클럭에 기초하여 실행되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  16. 제 15 항에 있어서,
    상기 기입 독출 테스트 동작은,
    상기 내부 저속 클럭에 기초하는 상기 저속 기입 동작과 상기 내부 정규 클럭에 기초하는 상기 독출 동작을 실행함으로써, 기입 동작의 오류 여부 또는 독출 동작의 오류 여부를 판별하는 테스트 동작인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  17. 제 15 항에 있어서,
    상기 내부 저속 클럭은,
    상기 내부 정규 클럭을 분주(Frequency Dividing)하여 생성되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  18. 제 15 항에 있어서,
    상기 내부 저속 클럭은,
    상기 MRS 명령에 응답하여 저속 동작 제어 신호를 생성하고, 상기 저속 동작 제어 신호를 소정 시간 지연시킨 후 버퍼링하여 버퍼링된 신호를 생성하며, 상기 버퍼링된 신호와 상기 버퍼링된 신호를 다시 지연시킨 신호를 부정 논리곱함으로써 생성되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  19. 제 15 항에 있어서,
    상기 저속 기입 명령은,
    상기 기입 명령을 버퍼링한 신호와 상기 기입 명령을 버퍼링한 신호를 지연시킨 신호를 부정 논리곱함으로써 생성되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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