KR20180031856A - 메모리 장치 및 그것의 클록 분배 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 메모리 장치는 제 1 및 제 2 데이터 버퍼 세트, 제 1 및 제 2 클록 버퍼를 포함할 수 있다. 제 1 데이터 버퍼 세트는 호스트로부터 제 1 주파수 대역의 데이터 또는 제 1 주파수 대역보다 낮은 제 2 주파수 대역의 데이터를 수신할 수 있다. 제 1 클록 버퍼는 제 1 데이터 버퍼 세트가 제 1 주파수 대역의 데이터를 수신하는 경우에 제 1 데이터 버퍼 세트에 제 1 주파수 대역의 클록 신호를 제공하고, 제 1 데이터 버퍼 세트가 제 2 주파수 대역의 데이터를 수신하는 경우에 제 1 데이터 버퍼 세트에 제 2 주파수 대역의 클록 신호를 제공할 수 있다. 제 2 데이터 버퍼 세트는 호스트로부터 제 1 주파수 대역의 데이터 또는 제 2 주파수 대역의 데이터를 수신하고, 제 2 주파수 대역의 데이터를 수신하는 경우에 제 1 클록 버퍼로부터 제 2 주파수 대역의 클록 신호를 제공받을 수 있다. 제 2 클록 버퍼는 제 1 및 제 2 데이터 버퍼 세트가 각각 제 1 주파수 대역의 데이터를 수신하는 제 1 주파수 대역 동작에서 제 2 데이터 버퍼 세트에 제 1 주파수 대역의 클록 신호를 제공할 수 있다.

Description

메모리 장치 및 그것의 클록 분배 방법{MEMORY DEVICE AND CLOCK DISTRIBUTION METHOD THEREOF}
본 발명은 반도체 메모리 시스템에 관한 것으로, 좀 더 구체적으로는 메모리 장치 및 그것의 클록 분배 방법에 관한 것이다.
전자 장치는 소비자의 수요에 따라 다양한 기능을 구비하도록 구성된다. 전자 장치가 다양한 기능을 수행함에 따라, 전자 장치의 전력 소모가 증가하고 있다. 또한, 전자 장치가 고집적, 고 성능의 메모리 시스템을 요구함에 따라, 전자 장치에 포함되는 메모리 시스템의 전력 소모 역시 증가하고 있다.
메모리 시스템은 휘발성 메모리 장치 또는 불휘발성 메모리 장치 등의 메모리 장치를 포함할 수 있다. 휘발성 메모리 장치의 대표적인 예로 SDRAM(Synchronous Dynamic Random Access Memory)이 있다. SDRAM은 입출력 데이터 및 커맨드 어드레스 신호를 호스트로부터 제공된 클록 신호에 동기화하여 처리한다. 따라서, 클록 신호의 품질은 메모리 장치의 동작 품질에 영향을 미친다.
클록 신호는 일정한 주기로 천이하는 신호로 구성된다. 클록 신호를 수신하는 메모리 장치의 입력 버퍼와 메모리 장치 내부의 클록 신호 경로는 클록 신호가 천이하는 구간마다 전력을 소모한다. 따라서, 클록 신호의 주파수가 증가함에 따라 메모리 장치의 전력 소모도 비례하여 증가한다. 결과적으로, 메모리 장치의 전력 소모를 줄이기 위해서는 입력 버퍼와 클록 신호 경로 상의 회로의 구성이 단순화되어야 한다. 반면에 클록 품질을 증가시키기 위해서는 입력 버퍼와 클록 신호 경로 상의 회로가 고성능의 회로로 구현되어야 한다.
본 발명은 위에서 설명한 기술적 과제를 해결하기 위한 것으로, 본 발명의 목적은 데이터의 주파수 대역에 따라 클록 분배 방법을 변경하는 메모리 장치 및 그것의 클록 분배 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치는 제 1 및 제 2 데이터 버퍼 세트, 제 1 및 제 2 클록 버퍼를 포함할 수 있다. 제 1 데이터 버퍼 세트는 호스트로부터 제 1 주파수 대역의 데이터 또는 제 1 주파수 대역보다 낮은 제 2 주파수 대역의 데이터를 수신할 수 있다. 제 1 클록 버퍼는 제 1 데이터 버퍼 세트가 제 1 주파수 대역의 데이터를 수신하는 경우에 제 1 데이터 버퍼 세트에 제 1 주파수 대역의 클록 신호를 제공하고, 제 1 데이터 버퍼 세트가 제 2 주파수 대역의 데이터를 수신하는 경우에 제 1 데이터 버퍼 세트에 제 2 주파수 대역의 클록 신호를 제공할 수 있다. 제 2 데이터 버퍼 세트는 호스트로부터 제 1 주파수 대역의 데이터 또는 제 2 주파수 대역의 데이터를 수신하고, 제 2 주파수 대역의 데이터를 수신하는 경우에 제 1 클록 버퍼로부터 제 2 주파수 대역의 클록 신호를 제공받을 수 있다. 제 2 클록 버퍼는 제 1 및 제 2 데이터 버퍼 세트가 각각 제 1 주파수 대역의 데이터를 수신하는 제 1 주파수 대역 동작에서 제 2 데이터 버퍼 세트에 제 1 주파수 대역의 클록 신호를 제공할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치의 클록 신호 제공 방법은 제 1 주파수 대역 동작에서 메모리 장치에 포함된 제 1 및 제 2 클록 버퍼가 메모리 장치에 포함된 제 1 및 제 2 데이터 버퍼 세트 각각에 제 1 주파수 대역의 클록 신호를 제공하고, 제 2 주파수 대역 동작에서 제 1 클록 버퍼가 제 1 및 제 2 데이터 버퍼 세트 각각에 제 1 주파수 대역보다 낮은 제 2 주파수 대역의 클록 신호를 제공하도록 메모리 장치의 클록 분배(distribution) 방법을 결정하는 단계, 메모리 장치가 호스트로부터 데이터를 수신 시, 메모리 장치에서, 데이터 또는 클록 신호의 주파수 대역에 따라 결정된 클록 신호 스킴을 설정하는 단계, 그리고 메모리 장치가 호스트와 데이터를 교환하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 본 발명의 메모리 시스템은 주파수 대역에 따라 클록 신호의 품질과 전력 소모 효율을 최적화할 수 있다. 결과적으로, 메모리 시스템이 사용하는 배터리의 라이프 타임이 증가될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 제 1 클록 버퍼를 보여주는 블록도이다.
도 4는 도 2에 도시된 제 1 클록 버퍼의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1에 도시된 메모리 시스템의 동작을 보여주는 순서도이다.
도 6은 도 1에 도시된 메모리 시스템의 동작을 설명하기 위한 타이밍 다이어그램이다.
도 7은 도 1에 도시된 메모리 장치의 다른 실시 예를 보여주는 블록도이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 보여주는 그림이다.
도 9 및 도 10은 도 8에 도시된 메모리 장치의 실시 예를 보여주는 블록도이다.
도 11은 본 발명에 따른 메모리 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(1)은 호스트(10) 및 메모리 장치(100)를 포함할 수 있다. 예를 들어, 메모리 시스템(1)은 호스트(10) 및 메모리 장치(100)를 모두 포함하는 단일의 시스템일 수 있다. 또는, 메모리 시스템(1)의 호스트(10)와 메모리 장치(100)는 서로 별도의 장치로 구현될 수 있다.
예를 들어, 호스트(10)는 범용 프로세서 또는 어플리케이션 프로세서(Application Processor)를 포함하는 프로세서 회로 또는 메모리 시스템일 수 있다. 또는, 호스트(10)는 하나 이상의 프로세서들을 포함하는 컴퓨팅 장치(예컨대, 퍼스널 컴퓨터(Personal Computer), 주변 장치, 디지털 카메라, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰(Smartphone), 태블릿(Tablet), 웨어러블(Wearable) 장치 등)일 수 있다. 다만, 상술한 예들은 본 발명을 제한하기 위한 것은 아니다.
메모리 장치(100)는 호스트(10)로부터 제공된 데이터 또는 호스트(10)로 제공될 데이터를 저장할 수 있다. 메모리 장치(100)는 휘발성 메모리를 포함하는 어떠한 저장 매체로든 구현될 수 있다. 예를 들어, 메모리 장치(100)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), TRAM(Thyristor RAM), Z-RAM(Zero capacitor RAM), 또는 TTRAM(Twin transistor RAM), MRAM 등을 포함할 수 있다. 본 발명은 휘발성 메모리를 포함하는 어떠한 저장 매체에든 적용될 수 있다. 예를 들어, 메모리 장치(100)는 UDIMM(Unbuffered Dual In-Line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), NVDIMM(Non Volatile DIMM) 등을 포함할 수 있다. 상술한 예들은 본 발명을 제한하기 위한 것은 아니다.
이하에서, 설명의 편의를 위해, 메모리 장치(100)가 단일 메모리 장치를 포함하는 것으로 가정한다. 다만, 상술한 바와 같이, 본 발명은 다양한 스토리지 장치에 적용될 수 있음은 쉽게 이해될 것이다.
메모리 장치(100)는 호스트(10)와 통신할 수 있다. 예로서, 메모리 장치(100)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCIe, M-PCIe(Mobile PCIe), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), Firewire, UFS(Universal Flash Storage), TCP/IP(Transmission Control Protocol/Internet Protocol) 등의 다양한 유선 통신 규약들, 및 LTE(Long Term Evolution), WiMax, GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), HSPA(High Speed Packet Access), Bluetooth, NFC(Near Field Communication), WiFi, RFID(Radio Frequency Identification) 등의 다양한 무선 통신 규약들 중 하나 이상에 기초하여 호스트(10)와 통신할 수 있다. 상술한 예들은 본 발명을 제한하기 위한 것은 아니다.
메모리 장치(100)는 호스트(10)로부터 커맨드 및 어드레스(CMD/ADDR)를 수신하여, 쓰기(Write) 동작 및 읽기(Read) 동작 등을 수행할 수 있다. 메모리 장치(100)의 쓰기 동작 및 읽기 동작은 다음과 같다.
읽기 동작의 경우, 호스트(10)는 커맨드 및 어드레스 전용의 C/A 클록 신호(미도시)와 함께 액티브(active) 커맨드 및 로우(row) 어드레스 정보를 메모리 장치(100)에 제공한다. 특정 시간 후, 호스트(10)는 C/A 클록 신호(미도시)와 함께 읽기 커맨드 및 컬럼(Column) 어드레스를 메모리 장치(100)에 제공한다. 이후, 특정 시간 후에 메모리 장치(100)는 요청받은 데이터(DATA)를 호스트(10)에 제공한다.
쓰기 동작의 경우, 먼저 호스트(10)는 C/A 클록 신호(미도시)와 함께 액티브 커맨드 및 로우 어드레스를 메모리 장치(100)에 제공한다. 특정 시간 후, 호스트(10)는 C/A 클록 신호(미도시)와 함께 쓰기 커맨드 및 컬럼 어드레스 정보를 메모리 장치(100)에 제공한다. 이후, 호스트(10)는 메모리 장치(100)에 기입할 데이터를 제공한다. 메모리 장치(100)가 클록 신호에 동기되어 동작하는 경우, 메모리 장치(100)는 호스트(10)로부터 데이터(DATA)를 수신 시 데이터 전용의 클록 신호를 호스트(10)로부터 제공받는다. 메모리 장치(100)는 제공된 데이터(DATA)를 데이터 전용의 클록 신호와 동기화한다. 메모리 장치(100)는 제공된 데이터(DATA)를 정해진 주소의 메모리 영역에 기입한다.
본 발명의 메모리 장치(100)는 제 1 패드 세트(110), 제 1 클록 버퍼(120), 제 2 패드 세트(140), 그리고 제 2 클록 버퍼(150)를 포함할 수 있다. 본 발명의 메모리 장치(100)는 쓰기 동작 시에 데이터 전용의 제 1 클록 신호 쌍(CLK1/CLK1b)과 제 2 클록 신호 쌍(CLK2/CLK2b)을 호스트(10)로부터 제공받는다. 예를 들어, 제 1 클록 신호 쌍(CLK1/CLK1b)과 제 2 클록 신호 쌍(CLK2/CLK2b)은 메모리 장치(100)의 쓰기 동작 시 호스트(10)로부터 제공되거나, 메모리 장치(100)의 읽기 동작 시 호스트(10)에 제공되는 데이터 스트로브(data strobe) 신호일 수 있다. 혹은, 제 1 클록 신호 쌍(CLK1/CLK1b)과 제 2 클록 신호 쌍(CLK2/CLK2b)은 메모리 장치(100)가 동작하는 경우에 호스트(10)로부터 제공되는 전용 데이터 클록 신호일 수 있다.
제 1 클록 버퍼(120)는 제 1 패드 세트(110)에 포함된 제 1 클록 패드(미도시)를 통해 호스트(10)로부터 제 1 클록 신호 쌍(CLK1/CLK1b)을 제공받는다. 제 2 클록 버퍼(150)는 제 2 패드 세트(140)에 포함된 제 2 클록 패드(미도시)를 통해 호스트(10)로부터 제 2 클록 신호 쌍(CLK2/CLK2b)을 제공받는다.
호스트(10)로부터 메모리 장치(100)에 제공되는 데이터의 주파수 대역에 따라, 메모리 장치(100)는 제 1 클록 신호 쌍(CLK1/CLK1b)과 제 2 클록 신호 쌍(CLK2/CLK2b) 중 하나의 클록 신호 쌍을 호스트(10)로부터 제공받거나, 제 1 클록 신호 쌍(CLK1/CLK1b) 및 제 2 클록 신호 쌍(CLK2/CLK2b) 중 적어도 하나의 클록 신호를 호스트(10)로부터 제공받을 수 있다. 호스트(10)로부터 메모리 장치(100)에 제공되는 데이터의 주파수 대역에 따라, 제 1 및 제 2 클록 버퍼(120, 150) 각각은 단일 입력 버퍼 혹은 차동 입력 버퍼로 동작하거나, 동작하지 않을 수 있다.
데이터의 주파수 대역은 제 1 내지 제 3 주파수 대역으로 구분될 수 있다. 예를 들어, 제 1 주파수 대역은 메모리 장치(100)가 최대 대역폭으로 동작하는 클록 주파수를 포함할 수 있다. 제 3 주파수 대역은 메모리 장치(100)가 최소 대역폭으로 동작하는 클록 주파수를 포함할 수 있다. 제 2 주파수 대역은 제 1 주파수 대역과 제 2 주파수 대역의 사이 주파수 대역일 수 있다. 이하에서, 제 1 주파수 대역은 제 2 주파수 대역보다 높은 주파수 대역이고, 제 2 주파수 대역은 제 3 주파수 대역보다 높은 주파수 대역이라 가정한다. 다만, 주파수 대역의 구분은 예시적인 것으로, 본 발명을 제한하기 위한 것은 아니다.
본 발명의 호스트(10)는 주파수 대역에 따라 메모리 장치(100)에 제공하는 클록 신호의 수를 조절하고, 메모리 장치(100)는 주파수 대역에 따라 클록 신호를 제공받기 위한 클록 버퍼의 구성을 변경한다. 따라서, 호스트(10)와 메모리 장치(100)를 포함하는 본 발명의 메모리 시스템(1)은 주파수 대역에 따라 클록 신호의 품질과 전력 소모 효율를 최적화할 수 있다.
도 2는 도 1에 도시된 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2의 메모리 장치(100a)는 도 1을 참조하여 설명될 것이다. 도 2를 참조하면, 메모리 장치(100a)는 제 1 패드 세트(110), 제 1 클록 버퍼(120), 제 1 데이터 버퍼 세트(130), 제 2 패드 세트(140), 제 2 클록 버퍼(150), 제 2 데이터 버퍼 세트(160), 다중화기(MUX: Multiplexer)(170), 그리고 모드 레지스터(180)를 포함할 수 있다. 메모리 장치(100a)가 수신하는 데이터의 주파수 대역에 따라, 메모리 장치(100a)는 제 1 및 제 2 클록 버퍼(120, 150) 각각이 입력받는 클록 신호의 수와 제 1 및 제 2 데이터 버퍼 세트(130, 160) 각각에 제공되는 클록 신호의 조합를 변경할 수 있다.
제 1 패드 세트(110)는 제 1 데이터 패드 세트(111)와 클록 패드 세트(112)를 포함할 수 있다. 제 1 데이터 패드 세트(111)는 제 1 내지 제 8 데이터 패드(DQ[0:7])를 포함할 수 있다. 메모리 장치(100a)의 쓰기 동작 시, 메모리 장치(100a)는 제 1 내지 제 8 데이터 패드(DQ[0:7])를 통해 각각 제 1 내지 제 8 데이터(DATA[0:7])를 호스트(10)로부터 제공받을 수 있다. 혹은, 메모리 장치(100a)의 읽기 동작 시, 메모리 장치(100a)는 제 1 내지 제 8 데이터 패드(DQ[0:7])를 통해 각각 제 1 내지 제 8 데이터(DATA[0:7])를 호스트(10)에 제공할 수 있다. 제 1 내지 제 8 데이터 패드(DQ[0:7]) 각각은 제 1 데이터 버퍼 세트(130)에 포함된 제 1 내지 제 8 I/O 버퍼(I/O Buffer[0:7]) 각각과 연결된다.
제 1 클록 패드 세트(112)는 제 1 클록 패드(CK1)와 제 1 클록 바 패드(CK1b)를 포함할 수 있다. 메모리 장치(100a)의 쓰기 동작 시, 메모리 장치(100a)는 제 1 클록 패드(CK1)와 제 1 클록 바 패드(CK1b)를 통해 제 1 클록 신호(CLK1)와 제 1 클록 바 신호(CLK1b)를 각각 호스트(10)로부터 제공받을 수 있다. 제 1 클록 패드(CK1)와 제 1 클록 바 패드(CK1b)는 각각 제 1 클록 버퍼(120)와 연결된다.
제 1 클록 버퍼(120)는 제어 코드(CTRL)에 따라 단일 입력 버퍼 또는 차동 입력 버퍼로 동작한다. 제 1 클록 버퍼(120)가 단일 입력 버퍼 또는 차동 입력 버퍼로 동작하기 위해, 제 1 클록 버퍼(120)는 제 1 클록 패드(CK1)와 제 1 클록 바 패드(CK1b)를 통해 각각 제 1 패드 클록 신호(CLK1_p)와 제 1 패드 클록 바 신호(CLK1b_p) 중 적어도 하나의 클록 신호를 제공받는다. 제 1 클록 버퍼(120)는 제공된 클록 신호를 기초로 제 1 내부 클록 신호(CLK1_int)를 생성한다. 제 1 내부 클록 신호(CLK1_int)는 제 1 데이터 버퍼 세트(130)의 제 1 내지 제 8 I/O 버퍼(I/O Buffer[0:7])와 다중화기(170)에 제공된다. 제 1 클록 버퍼(120)의 예시적인 구성은 도 3 및 도 4를 참조하여 설명될 것이다.
제 1 데이터 버퍼 세트(130)는 제 1 내지 제 8 I/O 버퍼(I/O Buffer[0:7])를 포함할 수 있다. 메모리 장치(100a)의 쓰기 동작 또는 읽기 동작 시, 제 1 내지 제 8 I/O 버퍼(I/O Buffer[0:7])는 각각 대응되는 제 1 내지 제 8 데이터 패드(DQ[0:7])를 통해 호스트(10)와 데이터를 교환할 수 있다. 또한, 제 1 내지 제 8 I/O 버퍼(I/O Buffer[0:7])가 각각 호스트(10)로부터 데이터를 수신 시, 제 1 내지 제 8 I/O 버퍼(I/O Buffer[0:7])는 각각 제 1 클록 버퍼(120))로부터 제 1 내부 클록 신호(CLK1_int)를 제공받아 데이터를 제 1 내부 클록 신호(CLK1_int)에 동기화할 수 있다.
도 2에서, 제 1 클록 패드 세트(112)는 제 1 내지 제 4 데이터 패드(DQ[0:3])와 제 5 내지 제 8 데이터 패드(DQ[4:7]) 사이에 위치하고, 제 1 클록 버퍼(120)는 제 1 내지 제 4 I/O 버퍼(I/O Buffer[0:3])와 제 5 내지 제 8 I/O 버퍼(I/O Buffer[4:7]) 사이에 위치하는 것으로 도시되었다. 이는 제 1 클록 패드 세트(112)와 제 1 클록 버퍼(120)를 통해 생성된 제 1 내부 클록 신호(CLK1_int)이 제 1 내지 제 8 I/O 버퍼(I/O Buffer[0:7]) 각각에 최대한 균등하게 제공되도록 하기 위함이다. 예를 들어, 제 1 내지 제 8 데이터 패드(DQ[0:7]), 제 1 클록 패드(CK1), 그리고 제 1 클록 바 패드(CK1b)는 설계 환경에 따라 다른 순서로 위치할 수 있다. 또한, 제 1 내지 제 8 I/O 버퍼(I/O Buffer[0:7])와 제 1 클록 버퍼(120) 역시 설계 환경에 따라 다른 순서로 위치할 수 있다.
도 2에서, 제 1 및 제 2 클록 버퍼(120, 150)가 각각 8 개의 I/O 버퍼에 클록 신호를 제공하는 것으로 도시되었다. 다만, 제 1 및 제 2 클록 버퍼(120, 150)는 각각 7 개 이하의 I/O 버퍼 또는 9 개 이상의 I/O 버퍼 각각에 클록 신호를 제공하도록 구성될 수 있다.
상술한 바와 같이, 제 1 및 제 2 클록 신호 쌍(CLK1/CLK1b, CLK2/CLK2b)은 각각 데이터 스트로브 신호일 수 있다. 데이터 스트로브 신호는 메모리 장치(100a)의 쓰기 동작 시 호스트(10)로부터 제공되거나, 메모리 장치(100a)의 읽기 동작 시 호스트(10)에 제공될 수 있다. 따라서, 제 1 및 제 2 클록 신호 쌍(CLK1/CLK1b, CLK2/CLK2b)이 데이터 스트로브 신호인 경우, 도 2에 도시된 바와 같이, 제 1 및 제 2 클록 신호 쌍(CLK1/CLK1b, CLK2/CLK2b), 제 1 패드 클록 쌍(CLK1_p, CLK1b_p), 그리고 제 2 패드 클록 쌍(CLK2_p, CLK2b_p)은 메모리 장치(100a) 방향과 호스트(10) 방향의 양방향으로 제공되도록 구성될 수 있다.
혹은, 제 1 및 제 2 클록 신호 쌍(CLK1/CLK1b, CLK2/CLK2b)은 메모리 장치(100)가 동작하는 경우에 호스트(10)로부터 제공되는 전용 데이터 클록 신호일 수 있다. 전용 데이터 클록 신호는 메모리 장치(100a)가 쓰기 동작, 읽기 동작 등을 수행하는 경우에 호스트(10)로부터 제공된다. 따라서, 제 1 및 제 2 클록 신호 쌍(CLK1/CLK1b, CLK2/CLK2b)이 전용 데이터 클록 신호인 경우, 제 1 및 제 2 클록 신호 쌍(CLK1/CLK1b, CLK2/CLK2b), 제 1 패드 클록 쌍(CLK1_p, CLK1b_p), 그리고 제 2 패드 클록 쌍(CLK2_p, CLK2b_p)은 호스트(10)로부터 제 1 및 제 2 클록 버퍼(120, 150) 방향의 단방향으로 제공되도록 구성될 수 있다.
이하에서, 제 1 데이터 버퍼 세트(130)에 클록 신호가 제공된다는 표현은 제 1 데이터 버퍼 세트(130)에 포함된 제 1 내지 제 8 I/O 버퍼(I/O buffer[0:7}) 각각에 클록 신호가 제공된다는 것으로 이해될 수 있다. 또한, 유사하게, 제 2 데이터 버퍼 세트(160)에 클록 신호가 제공된다는 표현은 제 2 데이터 버퍼 세트(160)에 포함된 제 9 내지 제 16 I/O 버퍼(I/O buffer[8:15}) 각각에 클록 신호가 제공된다는 것으로 이해될 수 있다.
다중화기(170)는 제 1 및 제 2 클록 버퍼(120, 150)로부터 각각 제 1 및 제 2 내부 클록 신호(CLK1_int, CLK2_int)를 제공받는다. 다중화기(170)는 제 1 및 제 2 내부 클록 신호(CLK1_int, CLK2_int) 중 제어 코드(CTRL)에 의해 선택된 클록 신호를 제 3 내부 클록 신호(CLK3_int)로서 출력한다. 제 3 내부 클록 신호(CLK3_int)는 제 2 데이터 버퍼 세트(160)에 제공된다.
모드 레지스터(180)는 호스트(10)로부터 제공된 제어 코드(CTRL)를 저장할 수 있다. 예를 들어, 제어 코드(CTRL)는 호스트의 MRS 커맨드에 의해 제공될 수 있다. 모드 레지스터(180)는 제어 코드(CTRL)를 제 1 및 제 2 클록 버퍼(120, 150)와 다중화기(170)에 제공할 수 있다. 제어 코드(CTRL)는 제 1 및 제 2 클록 버퍼(120, 150) 각각이 단일 입력 버퍼 및 차동 입력 버퍼 중 하나의 버퍼로 동작하도록 제어한다. 또한, 제어 코드(CTRL)는 다중화기(170)가 제 1 및 제 2 내부 클록 신호(CLK1_int, CLK2_int) 중 하나의 클록 신호를 선택하도록 제어한다.
메모리 장치(100a)가 수신하는 데이터의 주파수 대역에 따른 메모리 장치(100a)의 동작은 다음과 같다. 먼저, 메모리 장치(100a)가 제 1 주파수 대역의 데이터를 호스트(10)로부터 수신하는 경우(이하, 제 1 주파수 동작이라 칭함), 제 1 데이터 버퍼 세트(130)는 1 클록 버퍼(120)로부터 제공된 제 1 내부 클록 신호(CLK1_int)에 의해 동작한다. 다중화기(170)는 제 1 및 제 2 내부 클록 신호(CLK1_int, CLK2_int) 중 제어 코드(CTRL)에 의해 선택된 제 2 내부 클록 신호(CLK2_int)를 제 3 내부 클록 신호(CLK3_int)로서 출력한다. 제 2 데이터 버퍼 세트(160)는 출력된 제 3 내부 클록 신호(CLK3_int)에 의해 동작한다. 결과적으로, 제 2 데이터 버퍼 세트(160)는 제 2 내부 클록 신호(CLK2_int)에 의해 동작한다. 이 경우, 제 1 및 제 2 클록 버퍼(120, 150) 각각은 차동 입력 버퍼로 동작할 수 있다. 이하에서, 제 1 및 제 2 클록 버퍼(120, 150) 각각이 차동 입력 버퍼로 동작하고, 제 1 데이터 버퍼 세트(130)가 제 1 내부 클록 신호(CLK1_int)에 의해 동작하고, 제 2 데이터 버퍼 세트(160)가 제 2 내부 클록 신호(CLK2_int)에 의해 동작하는 구성을 제 1 클록 분배(distribution) 방법이라 칭한다.
메모리 장치(100a)가 제 2 주파수 대역의 데이터를 호스트(10)로부터 수신하는 경우(이하, 제 2 주파수 동작이라 칭함), 제 1 주파수 동작에서의 클록 수신 방법과 유사하게, 제 1 데이터 버퍼 세트(130)는 제 1 내부 클록 신호(CLK1_int)에 의해 동작하고, 제 2 데이터 버퍼 세트(160)는 제 3 내부 클록 신호(CLK3_int)으로 출력된 제 2 내부 클록 신호(CLK2_int)에 의해 동작한다. 다만, 이 경우, 제어 코드(CTRL)에 의해 제 1 및 제 2 클록 버퍼(120, 150) 각각은 단일 입력 버퍼로 동작할 수 있다. 제 1 및 제 2 클록 버퍼(120, 150)가 차동 입력 버퍼가 아닌 단일 입력 버퍼로 동작하여 전력 소모가 감소할 수 있다. 이하에서, 제 1 및 제 2 클록 버퍼(120, 150) 각각이 단일 입력 버퍼로 동작하고, 제 1 데이터 버퍼 세트(130)가 제 1 내부 클록 신호(CLK1_int)에 의해 동작하고, 제 2 데이터 버퍼 세트(160)가 제 2 내부 클록 신호(CLK2_int)에 의해 동작하는 구성을 제 2 클록 분배 방법이라 칭한다.
또는, 제 2 주파수 동작에서, 제 1 및 제 2 데이터 버퍼 세트(130, 160)는 각각 제 1 내부 클록 신호(CLK1_int)에 의해 동작하도록 제어될 수 있다. 제 1 데이터 버퍼 세트(130)는 제 1 데이터 버퍼 세트(130)로부터 제공된 제 1 내부 클록 신호(CLK1_int)에 의해 동작한다. 이 경우, 다중화기(170)는 제 1 및 제 2 내부 클록 신호(CLK1_int, CLK2_int) 중 제어 코드(CTRL)에 의해 선택된 제 1 내부 클록 신호(CLK1_int)를 제 3 내부 클록 신호(CLK3_int)로서 출력한다. 제 2 데이터 버퍼 세트(160)는 제 3 내부 클록 신호(CLK3_int)로 출력된 제 1 내부 클록 신호(CLK1_int)에 의해 동작한다.
결과적으로, 제 1 및 제 2 데이터 버퍼 세트(130, 160)는 각각 제 1 내부 클록 신호(CLK1_int)에 의해 동작한다. 이 경우, 제어 코드(CTRL)에 의해 제 2 클록 버퍼(150)는 동작하지 않을 수 있고, 메모리 장치(100a)는 클록 신호 수신 시에 하나의 클록 버퍼를 동작시키지 않음으로 인해 전력 소모를 줄일 수 있다. 이하에서, 제 1 클록 버퍼(120)가 차동 입력 버퍼로 동작하고, 제 1 및 제 2 데이터 버퍼 세트(130, 160) 각각이 제 1 내부 클록 신호(CLK1_int)에 의해 동작하는 구성을 제 3 클록 분배 방법이라 칭한다.
메모리 장치(100a)가 제 3 주파수 대역의 데이터를 호스트(10)로부터 수신하는 경우(이하, 제 3 주파수 동작이라 칭함), 제 1 및 제 2 데이터 버퍼 세트(130, 160)는 각각 제 1 내부 클록 신호(CLK1_int)에 의해 동작하도록 제어될 수 있다. 다만, 이 경우, 제어 코드(CTRL)에 의해 제 1 클록 버퍼(120)는 단일 입력 버퍼로 동작할 수 있고 제 2 클록 버퍼(150)는 동작하지 않을 수 있다. 즉, 제 1 데이터 버퍼 세트(130)는 제 1 데이터 버퍼 세트(130)로부터 제공된 제 1 내부 클록 신호(CLK1_int)에 의해 동작하고, 제 2 데이터 버퍼 세트(160)는 제 3 내부 클록 신호(CLK3_int)으로 출력된 제 1 내부 클록 신호(CLK1_int)에 의해 동작한다. 여기서, 제 1 클록 버퍼(120)가 차동 입력 버퍼가 아닌 단일 입력 버퍼로 동작하여 전력 소모가 감소할 수 있다. 이하에서, 제 1 클록 버퍼(120)가 단일 입력 버퍼로 동작하고, 제 1 및 제 2 데이터 버퍼 세트(130, 160) 각각이 제 1 내부 클록 신호(CLK1_int)에 의해 동작하는 구성을 제 4 클록 분배 방법이라 칭한다.
도 3 및 도 4는 도 2에 도시된 제 1 클록 버퍼의 실시 예를 보여주는 블록도이다. 도 3 및 도 4의 제 1 클록 버퍼(120a, 120b)는 도 2를 참조하여 설명될 것이다. 제 2 클록 버퍼(150)는 도 3의 제 1 클록 버퍼(120a)와 도 4의 제 1 클록 버퍼(120b) 중 하나와 동일한 구성을 포함할 수 있다.
도 3을 참조하면, 제 1 클록 버퍼(120a)는 단일 입력 버퍼(121)와 차동 입력 버퍼(122)를 포함할 수 있다. 단일 입력 버퍼(121)는 제 1 패드 클록 신호(CLK1_p)를 제공받는다. 단일 입력 버퍼(121)는 제 1 패드 클록 신호(CLK1_p)를 증폭하여 제 1 내부 클록 신호(CLK1_int)를 생성한다. 예를 들어, 단일 입력 버퍼(121)는 제 1 패드 클록 바 신호(CLK1b_p)를 제공받도록 구성될 수 있다. 차동 입력 버퍼(122)는 제 1 패드 클록 신호(CLK1_p)와 제 1 패드 클록 바 신호(CLK1b_p)를 차동 입력 신호로서 제공받는다. 차동 입력 버퍼(122)는 차동 입력 신호를 증폭하여 제 1 내부 클록 신호(CLK1_int)를 생성한다. 제어 코드(CTRL)에 따라, 단일 입력 버퍼(121)와 차동 입력 버퍼(122) 중 하나의 버퍼만이 동작한다.
도 4를 참조하면, 제 1 클록 버퍼(120b)는 다중화기(123), 제 1 및 제 2 저항(R1, R2), 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2), 그리고 전류원(Is)을 포함할 수 있다. 다중화기(123)는 접지 전압(GND) 및 제 1 패드 클록 바 신호(CLK1b_p) 중 제어 코드(CTRL)에 따라 선택된 하나의 전압 또는 신호를 노드(In)로 출력한다.
제 1 및 제 2 저항(R1, R2), 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2), 그리고 전류원(Is)은 차동 증폭기(differential amplifier)를 구성한다. 제 1 및 제 2 저항(R1, R2)은 각각 제 1 구동 전압(VDDQ)과 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2)의 드레인 단자 사이에 연결된다. 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2)의 소스 단자는 노드(n0)와 연결된다. 전류원(Is)은 노드(n0)와 접지 전압(GND) 사이에 연결된다. 제 1 NMOS 트랜지스터(MN1)의 게이트 단자는 제 1 패드 클록 신호(CLK1_p)를 입력으로 제공받는다. 제 2 NMOS 트랜지스터(MN2)의 게이트 단자는 다중화기(123)의 출력을 노드(In)로 입력받는다.
제어 코드(CTRL)에 의해 다중화기(123)가 접지 전압(GND)을 노드(In)에 제공하는 경우, 제 2 NMOS 트랜지스터(MN2)는 턴 오프된다. 이 경우, 제 1 NMOS 트랜지스터(MN1)는 게이트 단자를 통해 제 1 패드 클록 신호(CLK1_p)를 입력받고, 제 1 패드 클록 신호(CLK1_p)를 증폭하여 제 1 내부 클록 신호(CLK1_int)로서 출력한다. 즉, 제 1 클록 버퍼(120b)는 단일 입력 버퍼로 동작한다.
혹은, 제어 코드(CTRL)에 의해 다중화기(123)가 제 1 패드 클록 바 신호(CLK1b_p)를 노드(In)에 제공하는 경우, 제 2 NMOS 트랜지스터(MN2)의 게이트 단자는 노드(In)를 통해 제 1 패드 클록 바 신호(CLK1b_p)를 입력받는다. 이 경우, 제 1 클록 버퍼(120b)는 제 1 및 2 NMOS 트랜지스터(MN1, MN2) 각각의 게이트 단자를 통해 제 1 패드 클록 신호(CLK1_p)와 제 1 패드 클록 바 신호(CLK1b_p)를 차동 입력 신호로서 제공받는다. 제 1 클록 버퍼(120b)는 차동 입력 신호를 증폭하여 제 1 내부 클록 신호(CLK1_int)를 생성한다.
도 5는 도 1에 도시된 메모리 시스템의 동작을 보여주는 순서도이다. 도 5의 순서도는 도 1 및 도 2를 참조하여 설명될 것이다. 도 5를 참조하면, 메모리 장치(100)가 호스트(10)로부터 제공받는 데이터의 주파수 대역에 따라, 호스트(10) 또는 메모리 장치(100)는 메모리 장치(100)가 데이터 전용의 클록 신호를 내부 회로에 분배하기 위한 클록 분배 방법을 변경할 수 있다.
S100 단계에서, 제 1 내지 제 3 주파수 대역 동작에 따른 메모리 장치(100)의 클록 분배 방법이 결정된다. 도 2를 참조하면, 클록 분배 방법은 도 2를 참조하여 설명된 제 1 내지 제 4 클록 분배 방법을 포함할 수 있다. 예를 들어, 제 1 주파수 대역 동작에서, 메모리 장치(100)가 제 1 클록 분배 방법으로 동작하도록 결정될 수 있다. 또한, 제 2 주파수 대역 동작에서, 메모리 장치(100)가 제 2 클록 분배 방법으로 동작하고, 제 3 주파수 대역 동작에서, 메모리 장치(100)가 제 3 클록 분배 방법으로 동작하도록 결정될 수 있다. 다만, 이는 예시적인 것으로, 주파수 대역에 따라 다양한 조합의 분배 방법이 선택될 수 있다.
예를 들어, 제 1 내지 제 3 주파수 대역 동작에 따른 메모리 장치(100)의 클록 분배 방법은 호스트(10)에 의한 메모리 장치(100)의 트레이닝(trainig)에 의해 결정될 수 있다. 즉, 호스트(10)는 메모리 장치(100)가 제 1 내지 제 3 주파수 대역 동작을 하는 각각의 경우에 메모리 장치(100)의 I/O 트레이닝을 수행할 수 있다. I/O 트레이닝을 통해, 메모리 장치(100)가 제 1 내지 제 3 주파수 대역 동작 각각을 수행하는 경우, 호스트(10)가 메모리 장치(100)에 제공하는 클록 신호가 기준 전송 품질을 만족하는지 여부를 기초로 클록 분배 방법이 결정될 수 있다. 기준 전송 품질은 호스트(10), 사용자 등에 의해 결정될 수 있다. 결정된 클록 분배 방법의 정보는 호스트(10)에 저장될 수 있다.
제 1 내지 제 3 주파수 대역 동작에 따른 메모리 장치(100)의 클록 분배 방법은 메모리 장치(100)의 제조 시에 결정될 수 있다. 즉, 메모리 장치(100)의 제조 시, 메모리 장치(100)의 I/O 신호의 품질 테스트 결과에 따라 메모리 장치(100)의 클록 분배 방법이 결정될 수 있다. 결정된 클록 분배 방법의 정보는 제어 코드(CTRL)로서 메모리 장치(100)의 모드 레지스터(180)에 저장될 수 있다. 또는, 제 1 내지 제 3 주파수 대역 동작에 따른 메모리 장치(100)의 클록 분배 방법은 사용자에 의해 결정될 수 있다. 결정된 클록 분배 방법의 정보는 호스트(10)에 저장되거나, 제어 코드(CTRL)로서 메모리 장치(100)의 모드 레지스터(180)에 저장될 수 있다.
S200 단계에서, 메모리 장치(100)의 제 1 내지 제 3 주파수 대역 동작에 따라, 메모리 장치(100)는 S100 단계에서 결정된 클록 분배 방법을 설정한다. 예를 들어, 클록 분배 방법의 설정은 호스트(10)로부터 제공된 MRS 커맨드에 의해 수행될 수 있다. S300 단계에서, 메모리 장치(100)는 설정된 클록 분배 방법에 의해 동작한다. 즉, 메모리 장치(100)는 설정된 클록 분배 방법에 의해 호스트(10)로부터 제공된 클록 신호를 수신하고, 호스트(10)로부터 제공된 데이터를 수신된 클록 신호와 동기화한다.
도 6은 도 1에 도시된 메모리 시스템의 동작을 설명하기 위한 타이밍 도이다. 도 6의 타이밍 도는 도 1, 도 2, 그리고 도 5를 참조하여 설명될 것이다. 여기서, 메모리 장치(100)는 제 1 주파수 동작 중에 제 1 클록 분배 방법에 의해 동작하고, 제 2 주파수 동작 중에 제 2 클록 분배 방법에 의해 동작하는 것으로 가정한다.
t0~t1 시간 구간에서, 메모리 장치(100)는 호스트(10)로부터 제 1 및 제 2 모드 레지스터 쓰기(Mode Register Write) 명령(MRW1, MRW2)을 제공받는다. 제 1 및 제 2 모드 레지스터 쓰기 명령(MRW1, MRW2)에 의해, 메모리 장치(100)에 제 1 클록 분배 방법을 설정하기 위한 제어 코드(CTRL)가 모드 레지스터(180)에 저장된다. 메모리 장치(100)가 제 2 모드 레지스터 쓰기 명령(MRW2)을 제공받고 일정 시간 이후, 모드 레지스터(180)는 저장된 제어 코드(CTRL)를 제 1 및 제 2 클록 버퍼(120, 150), 그리고 다중화기(170)에 제공한다. t0~t1 시간 구간은 도 5의 S200 단계와 대응된다.
t1 시점에서, 메모리 장치(100)는 호스트(10)로부터 유효 명령(Valid)을 제공받는다. 유효 명령(Valid)은 쓰기 명령 또는 읽기 명령을 포함할 수 있다. t1~t2 시간 구간에서, 호스트(10)와 메모리 장치(100)는 제 1 주파수 대역으로 동작한다. 메모리 장치(100)는 제 1 클록 분배 방법에 의해 호스트(10)로부터 제 1 클록 신호 쌍(CLK1/CLK1b)을 제공받는다. 도시되지 않았지만, 메모리 장치(100)는 제 1 클록 분배 방법에 의해 호스트(10)로부터 제 2 클록 신호 쌍(CLK2/CLK2b)을 제공받는다.
t2~t3 시간 구간에서, 호스트(10)로부터 제공된 제 1 및 제 2 모드 레지스터 쓰기 명령(MRW1, MRW2)에 의해, 메모리 장치(100)에 제 2 클록 분배 방법을 설정하기 위한 제어 코드(CTRL)가 모드 레지스터(180)에 저장된다. 이어, 모드 레지스터(180)는 저장된 제어 코드(CTRL)를 제 1 및 제 2 클록 버퍼(120, 150), 그리고 다중화기(170)에 제공한다. t2~t3 시간 구간은 도 5의 S200 단계와 대응된다.
t3 시점에서, 메모리 장치(100)는 호스트(10)로부터 유효 명령(Valid)을 제공받는다. t3~t4 시간 구간에서, 호스트(10)와 메모리 장치(100)는 제 2 주파수 대역으로 동작한다. 메모리 장치(100)는 제 2 클록 분배 방법에 의해 호스트(10)로부터 제 1 클록 신호 쌍(CLK1/CLK1b)과 제 2 클록 신호 쌍(CLK2/CLK2b)을 제공받는다. t4 시점 이후의 동작은 t0~t4 시간 구간에서 설명된 호스트(10)와 메모리 장치(100)의 동작과 동일하다. 따라서, t4 시점 이후의 동작에 대한 설명은 생략한다.
도 7은 도 1에 도시된 메모리 장치의 다른 실시 예를 보여주는 블록도이다. 도 7을 참조하면, 메모리 장치(100b)는 제 1 패드 세트(110), 제 1 클록 버퍼(120), 제 1 데이터 버퍼 세트(130), 제 2 패드 세트(140), 제 2 클록 버퍼(150), 제 2 데이터 버퍼 세트(160), 그리고 모드 레지스터(180)를 포함할 수 있다.
도 2의 메모리 장치(100a)와 비교하면, 메모리 장치(100b)는 도 2의 다중화기(170)를 포함하지 않는다. 또한, 메모리 장치(100b)의 제 2 데이터 버퍼 세트(160)는 제 2 클록 버퍼(150)로부터 제 2 내부 클록 신호(CLK2_int)를 직접 제공받는다. 상술한 점을 제외하고, 제 1 패드 세트(110), 제 1 클록 버퍼(120), 제 1 데이터 버퍼 세트(130), 제 2 패드 세트(140), 제 2 클록 버퍼(150), 제 2 데이터 버퍼 세트(160), 그리고 모드 레지스터(180)의 구성 및 동작은 도 2에서 설명된 바와 동일하다.
메모리 장치(100b)는 제 1 내부 클록 신호(CLK1_int)가 제 1 및 제 2 데이터 버퍼 세트(130, 160) 각각에 제공되는 제 2 및 제 4 클록 분배 방법(도 2 참조)을 제공할 수 없다. 즉, 메모리 장치(100b)는 제 1 및 제 2 내부 클록 신호(CLK1_int, CLK2_int)가 각각 제 1 및 제 2 데이터 버퍼 세트(130, 160)에 제공되는 제 1 및 제 3 클록 분배 방법(도 2 참조)을 제공한다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 보여주는 그림이다. 도 8을 참조하면, 메모리 시스템(2)은 호스트(20) 및 메모리 장치(200)를 포함할 수 있다. 도 1의 메모리 시스템(2)과 비교하면, 도 8의 호스트(20)는 메모리 장치(200)에 데이터 전용의 제 3 클록 신호 쌍(CLK3/CLK3b)을 더 제공한다.
메모리 장치(200)는 제 1 패드 세트(210), 제 1 클록 버퍼(220), 제 2 패드 세트(240), 제 2 클록 버퍼(250), 제 3 클록 패드 세트(270), 그리고 제 3 클록 버퍼(280)를 포함할 수 있다. 메모리 장치(200)는 제 3 클록 패드 세트(270)와 제 3 클록 버퍼(280)를 통해 호스트(20)로부터 제 3 클록 신호 쌍(CLK3/CLK3b)을 제공받는다. 상술한 점을 제외하고, 호스트(20), 메모리 장치(200), 제 1 패드 세트(210), 제 1 클록 버퍼(220), 제 2 패드 세트(240), 그리고 제 2 클록 버퍼(250)의 구성 및 동작은 도 1에서 설명된 바와 동일하다. 메모리 장치(200)의 예시적인 구성은 도 9 및 도 10을 참조하여 설명될 것이다.
도 9 및 도 10은 도 8에 도시된 메모리 장치의 실시 예를 보여주는 블록도이다. 도 9 및 도 10의 메모리 장치(200a, 200b)는 도 8을 참조하여 설명될 것이다. 도 9 및 도 10을 참조하면, 메모리 장치(200)는 도 2에서 설명된 제 1 내지 제 4 클록 분배 방법 외에 이하에서 설명될 제 5 및 도 6 클록 분배 방법을 추가적으로 제공할 수 있다.
도 9를 참조하면, 메모리 장치(200a)는 제 1 패드 세트(210), 제 1 클록 버퍼(220), 제 1 데이터 버퍼 세트(230), 제 2 패드 세트(240), 제 2 클록 버퍼(250), 제 2 데이터 버퍼 세트(260), 제 3 클록 패드 세트(270), 제 3 클록 버퍼(280), 제 1 및 제 2 다중화기(285, 290), 그리고 모드 레지스터(295)를 포함할 수 있다.
제 3 클록 패드 세트(270)는 제 3 클록 패드(CK3)와 제 3 클록 바 패드(CK3b)를 포함할 수 있다. 메모리 장치(200a)의 쓰기 동작 시, 메모리 장치(200a)는 제 3 클록 패드(CK3)와 제 3 클록 바 패드(CK3b)를 통해 제 3 클록 신호(CLK3)와 제 3 클록 바 신호(CLK3b)를 각각 호스트(20)로부터 제공받을 수 있다. 제 3 클록 패드(CK3)와 제 3 클록 바 패드(CK3b)는 각각 제 3 클록 버퍼(280)와 연결된다.
제 3 클록 버퍼(280)는 제어 코드(CTRL)에 의해 차동 입력 버퍼 또는 단일 입력 버퍼로 동작한다. 제 3 클록 버퍼(280)의 구성 및 동작은 도 2의 제 1 클록 버퍼(120)의 구성 및 동작과 동일하다. 제 3 클록 버퍼(280)는 제 3 클록 패드(CK3)와 제 3 클록 바 패드(CK3b)로부터 각각 제 3 패드 클록 신호(CLK3_p)와 제 3 패드 클록 바 신호(CLK3b_p) 중 적어도 하나의 클록 신호를 제공받고, 이를 증폭하여 제 3 내부 클록 신호(CLK3_int)를 생성한다. 제 3 내부 클록 신호(CLK3_int)는 제 1 및 제 2 다중화기(285, 290)에 제공된다. 예를 들어, 제 3 내부 클록 신호(CLK3_int)는 차동 신호이거나 단일 신호일 수 있다.
제 1 다중화기(285)는 제 1 및 제 3 클록 버퍼(220, 280)로부터 각각 제 1 및 제 3 내부 클록 신호(CLK1_int, CLK3_int)를 제공받는다. 제 1 다중화기(285)는 제 1 및 제 3 내부 클록 신호(CLK1_int, CLK3_int) 중 제어 코드(CTRL)에 의해 선택된 클록 신호를 제 4 내부 클록 신호(CLK4_int)로서 출력한다. 제 4 내부 클록 신호(CLK4_int)는 제 1 데이터 버퍼 세트(230)에 제공된다.
제 2 다중화기(290)는 제 2 및 제 3 클록 버퍼(250, 280)로부터 각각 제 2 및 제 3 내부 클록 신호(CLK2_int, CLK3_int)를 제공받는다. 제 2 다중화기(290)는 제 2 및 제 3 내부 클록 신호(CLK2_int, CLK3_int) 중 제어 코드(CTRL)에 의해 선택된 클록 신호를 제 5 내부 클록 신호(CLK5_int)로서 출력한다. 제 5 내부 클록 신호(CLK5_int)는 제 2 데이터 버퍼 세트(260)에 제공된다.
도 9를 참조하여 설명된 제 3 클록 패드 세트(270), 제 3 클록 버퍼(280), 제 1 및 제 2 다중화기(285, 290)의 구성 및 동작을 제외하고, 제 1 패드 세트(210), 제 1 클록 버퍼(220), 제 1 데이터 버퍼 세트(230), 제 2 패드 세트(240), 제 2 클록 버퍼(250), 제 2 데이터 버퍼 세트(260), 그리고 모드 레지스터(295)의 구성 및 동작은 도 2에서 설명된 바와 동일하다.
수신하는 데이터의 주파수 대역에 따른 메모리 장치(200a)의 동작은 다음과 같다. 먼저, 제 1 주파수 동작에서, 제 1 데이터 버퍼 세트(230)는 제 1 다중화기(285)에 의해 제공된 제 1 내부 클록 신호(CLK1_int)에 의해 동작한다. 또한, 제 2 데이터 버퍼 세트(260)는 제 2 다중화기(290)에 의해 제공된 제 2 내부 클록 신호(CLK2_int)에 의해 동작한다. 제 1 및 제 2 클록 버퍼(220, 250) 각각은 차동 입력 버퍼로 동작한다. 즉, 제 1 주파수 동작에서의 메모리 장치(200a)의 클록 분배 방법은 도 2에서 설명된 제 1 클록 분배 방법에 대응된다.
제 2 주파수 동작에서, 제 1 클록 분배 방법과 유사하게, 제 1 데이터 버퍼 세트(230)는 제 1 다중화기(285)에 의해 제공된 제 1 내부 클록 신호(CLK1_int)에 의해 동작하고, 제 2 데이터 버퍼 세트(260)는 제 2 다중화기(290)에 의해 제공된 제 2 내부 클록 신호(CLK2_int)에 의해 동작한다. 제 1 및 제 2 클록 버퍼(220, 250) 각각은 단일 입력 버퍼로 동작한다. 즉, 제 1 주파수 동작에서의 메모리 장치(200a)의 클록 분배 방법은 도 2에서 설명된 제 2 클록 분배 방법에 대응된다.
제 2 주파수 동작 또는 3 주파수 동작에서, 제 1 다중화기(285)는 제어 코드(CTRL)에 의해 선택된 제 3 내부 클록 신호(CLK3_int)를 제 4 내부 클록 신호(CLK4_int)으로 출력하고, 제 2 다중화기(290)는 제어 코드(CTRL)에 의해 선택된 제 3 내부 클록 신호(CLK3_int)를 제 5 내부 클록 신호(CLK5_int)으로 출력한다. 따라서, 제 1 및 제 2 데이터 버퍼 세트(230, 260)는 각각 제 3 내부 클록 신호(CLK3_int)에 의해 동작한다. 이 경우, 제어 코드(CTRL)에 의해 제 3 클록 버퍼(280)는 차동 입력 버퍼로 동작할 수 있고, 제 1 및 제 2 클록 버퍼(220, 250)는 동작하지 않을 수 있다. 이하에서, 제 3 클록 버퍼(280)가 차동 입력 버퍼로 동작하고, 제 1 및 제 2 데이터 버퍼 세트(230, 260) 각각이 제 3 내부 클록 신호(CLK3_int)에 의해 동작하는 구성을 제 5 클록 분배 방법이라 칭한다.
또는, 제 2 주파수 동작 또는 3 주파수 동작에서, 제 3 클록 버퍼(280)가 단일 입력 버퍼로 동작할 수 있다. 이 경우, 제 5 클록 분배 방법과 유사하게, 제 1 및 제 2 데이터 버퍼 세트(230, 260) 각각은 제 1 및 제 2 다중화기(285, 290)에 의해 출력된 제 3 내부 클록 신호(CLK3_int)를 제공받을 수 있다. 이하에서, 제 3 클록 버퍼(280)가 단일 입력 버퍼로 동작하고, 제 1 및 제 2 데이터 버퍼 세트(230, 260) 각각이 제 3 내부 클록 신호(CLK3_int)에 의해 동작하는 구성을 제 6 클록 분배 방법이라 칭한다. 즉, 제 5 클록 분배 방법과 비교하면, 제 3 클록 버퍼(280)가 단일 입력 버퍼로 동작한다는 구성을 제외하고, 제 6 클록 분배 방법은 제 5 클록 분배 방법과 동일하다. 결과적으로, 메모리 장치(200a)는 도 2에서 설명된 제 1 및 제 2 클록 분배 방법을 제공할 수 있고, 이 외에 제 5 및 제 6 클록 분배 방법을 더 제공할 수 있다.
도 10을 참조하면, 메모리 장치(200b)는 제 1 패드 세트(210), 제 1 클록 버퍼(220), 제 1 데이터 버퍼 세트(230), 제 2 패드 세트(240), 제 2 클록 버퍼(250), 제 2 데이터 버퍼 세트(260), 제 3 클록 패드 세트(270), 제 3 클록 버퍼(280), 제 1 및 제 2 다중화기(285, 290), 그리고 모드 레지스터(295)를 포함할 수 있다.
제 2 다중화기(290)는 제 1, 제 2, 그리고 제 3 클록 버퍼(220, 250, 280)로부터 각각 제 1, 제 2, 그리고 제 3 내부 클록 신호(CLK1_int, CLK2_int, CLK3_int)를 제공받는다. 제 2 다중화기(290)는 제 1, 제 2, 그리고 제 3 내부 클록 신호(CLK1_int, CLK2_int, CLK3_int) 중 제어 코드(CTRL)에 의해 선택된 클록 신호를 제 5 내부 클록 신호(CLK5_int)로서 출력한다. 제 5 내부 클록 신호(CLK5_int)는 제 2 데이터 버퍼 세트(260)에 제공된다.
도 10을 참조하여 설명된 제 2 다중화기(290)의 구성 및 동작을 제외하고, 제 1 패드 세트(210), 제 1 클록 버퍼(220), 제 1 데이터 버퍼 세트(230), 제 2 패드 세트(240), 제 2 클록 버퍼(250), 제 2 데이터 버퍼 세트(260), 제 3 클록 패드 세트(270), 제 3 클록 버퍼(280), 제 1 다중화기(285), 그리고 모드 레지스터(295)의 구성 및 동작은 도 9에서 설명된 바와 동일하다. 따라서, 도 10의 메모리 장치(200b)는 도 9의 메모리 장치(200a)와 유사하게, 제 1, 제 2, 제 5, 그리고 제 6 클록 분배 방법을 제공할 수 있다.
또한, 메모리 장치(200b)는 도 2의 메모리 장치(100a)와 유사하게, 제 3 및 제 4 클록 분배 방법을 추가적으로 제공할 수 있다. 메모리 장치(200b)가 제 3 클록 분배 방법을 제공하는 경우, 제 1 다중화기(285)는 제어 코드(CTRL)에 의해 선택된 제 1 내부 클록 신호(CLK1_int)를 제 4 내부 클록 신호(CLK4_int)로서 출력한다. 제 4 내부 클록 신호는 제 1 데이터 버퍼 세트(230)에 제공된다. 또한, 제 2 다중화기(290)는 제 1 내부 클록 신호(CLK1_int)를 제 5 내부 클록 신호(CLK5_int)로서 출력한다. 제 5 내부 클록 신호(CLK5_int)는 제 2 데이터 버퍼 세트(260)에 제공된다. 제 1 클록 버퍼(220)는 차동 입력 버퍼로 동작한다. 결과적으로, 제 1 및 제 2 데이터 버퍼 세트(160)는 차동 입력 버퍼로 동작하는 제 1 클록 버퍼(220)에 의해 생성된 제 1 내부 클록 신호(CLK1_int)를 각각 제공받는다.
메모리 장치(200b)가 제 4 클록 분배 방법을 제공하는 경우, 제 3 클록 분배 방법과 유사하게, 제 1 및 제 2 다중화기(285, 290)는 각각 제 1 내부 클록 신호(CLK1_int)를 제 4 및 제 5 내부 클록 신호(CLK4_int, CLK5_int)로서 출력한다. 제 1 클록 버퍼(220)는 단일 입력 버퍼로 동작한다. 결과적으로, 제 1 및 제 2 데이터 버퍼 세트(160)는 단일 입력 버퍼로 동작하는 제 1 클록 버퍼(220)에 의해 생성된 제 1 내부 클록 신호(CLK1_int)를 각각 제공받는다. 제 3 및 제 4 클록 분배 방법에서, 제 2 및 제 3 클록 버퍼(250, 280)는 동작하지 않을 수 있다.
도 9 및 도 10에서, 제 3 클록 패드 세트(270)는 제 1 패드 세트(210)와 제 2 패드 세트(240) 사이에 위치하고, 제 3 클록 버퍼(280)는 제 1 데이터 버퍼 세트(230)와 제 2 데이터 버퍼 세트(260) 사이에 위치하는 것으로 도시되었다. 이는 메모리 장치(200a, 200b)가 각각 제 5 클록 분배 방법 또는 제 6 클록 분배 방법으로 동작하는 경우에 제 3 클록 패드 세트(270)와 제 3 클록 버퍼(280)를 통해 생성된 제 3 내부 클록 신호(CLK3_int)가 제 1 및 제 2 데이터 버퍼 세트(230, 260) 각각에 최대한 균등하게 제공되도록 하기 위함이다. 다만, 이는 예시적인 것으로, 본 발명은 이에 제한되지 않으며, 제 1 및 제 2 패드 세트(210, 240)와 제 3 클록 패드 세트(270)는 설계 환경에 따라 다른 순서로 위치할 수 있고, 제 1 및 제 2 데이터 버퍼 세트(230, 260)와 제 3 클록 버퍼(280) 역시 설계 환경에 따라 다른 순서로 위치할 수 있다.
도 11은 본 발명에 따른 메모리 장치가 적용된 사용자 시스템을 보여주는 블록도이다. 도 11을 참조하면, 사용자 시스템(1000)은 애플리케이션 프로세서(1100), 메모리 모듈(1200), 네트워크 모듈(1300), 스토리지 모듈(1400), 그리고 사용자 인터페이스(1500)를 포함할 수 있다.
애플리케이션 프로세서(1100)는 사용자 시스템(1000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예를 들어, 애플리케이션 프로세서(1100)는 사용자 시스템(1000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(1100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(1200)은 사용자 시스템(1000)의 주메모리, 동작 메모리, 버퍼 메모리 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(1200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
예를 들어, 애플리케이션 프로세서(1100)에 포함되는 컨트롤러와 메모리 모듈(1200)은 도 1 내지 도 7를 통해 설명된 본 발명의 메모리 시스템(1) 또는 도 8 내지 도 10을 통해 설명된 본 발명의 메모리 시스템(2)으로 구성될 수 있다. 즉, 애플리케이션 프로세서(1100)에 포함되는 컨트롤러는 도 1 및 도 8의 호스트(10, 20) 중 하나와 대응될 수 있고, 메모리 모듈(1200)은 도 1 및 제 8의 메모리 장치(100, 200) 중 하나를 포함할 수 있다.
네트워크 모듈(1300)은 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(1300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 여기서, 네트워크 모듈(1300)은 애플리케이션 프로세서(1100)에 포함될 수 있다.
스토리지 모듈(1400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(1400)은 애플리케이션 프로세서(1100)로부터 수신한 데이터를 저장할 수 있다. 또는, 스토리지 모듈(1400)은 스토리지 모듈(1400)에 저장된 데이터를 애플리케이션 프로세서(1100)로 전송할 수 있다. 예를 들어, 스토리지 모듈(1400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOM flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다.
사용자 인터페이스(1500)는 애플리케이션 프로세서(1100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(1500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 위에서 설명한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
1, 2 : 메모리 시스템 10, 20 : 호스트
100, 200 : 메모리 장치 110, 210 : 제 1 패드 세트
111 : 제 1 데이터 패드 세트 112 : 클록 패드 세트
120, 220 : 제 1 클록 버퍼 121 : 단일 입력 버퍼
122 : 차동 입력 버퍼 123 : 다중화기
130, 230 : 제 1 데이터 버퍼 세트 140, 240 : 제 2 패드 세트
150, 250 : 제 2 클록 버퍼 160, 260 : 제 2 데이터 버퍼 세트
170 : 다중화기 180 : 모드 레지스터
270 : 제 3 클록 패드 세트 280 : 제 3 클록 버퍼
285 : 제 1 다중화기 290 : 제 2 다중화기
295 : 모드 레지스터 1000 : 사용자 시스템
110 : 애플리케이션 프로세서 1200 : 메모리 모듈
1300 : 네트워크 모듈 1400 : 스토리지 모듈
1500 : 사용자 인터페이스

Claims (10)

  1. 호스트로부터 제 1 주파수 대역의 데이터 또는 상기 제 1 주파수 대역보다 낮은 제 2 주파수 대역의 데이터를 수신하는 제 1 데이터 버퍼 세트(buffer set);
    상기 제 1 데이터 버퍼 세트가 상기 제 1 주파수 대역의 데이터를 수신하는 경우에 상기 제 1 데이터 버퍼 세트에 상기 제 1 주파수 대역의 클록 신호를 제공하고, 상기 제 1 데이터 버퍼 세트가 상기 제 2 주파수 대역의 데이터를 수신하는 경우에 상기 제 1 데이터 버퍼 세트에 상기 제 2 주파수 대역의 클록 신호를 제공하는 제 1 클록 버퍼;
    상기 호스트로부터 상기 제 1 주파수 대역의 데이터 또는 상기 제 2 주파수 대역의 데이터를 수신하고, 상기 제 2 주파수 대역의 데이터를 수신하는 경우에 상기 제 1 클록 버퍼로부터 상기 제 2 주파수 대역의 클록 신호를 제공받는 제 2 데이터 버퍼 세트; 그리고
    상기 제 1 및 제 2 데이터 버퍼 세트가 각각 상기 제 1 주파수 대역의 데이터를 수신하는 제 1 주파수 대역 동작에서 상기 제 2 데이터 버퍼 세트에 상기 제 1 주파수 대역의 클록 신호를 제공하는 제 2 클록 버퍼를 포함하는 메모리 장치.
  2. 제 1 항에 있어,
    상기 제 1 주파수 대역 동작에서 상기 제 1 및 제 2 클록 버퍼가 상기 제 1 주파수 대역의 클록 신호를 각각 상기 제 1 및 제 2 데이터 버퍼 세트에 제공하는 경우에 상기 제 1 및 제 2 클록 버퍼는 각각 차동(differential) 입력 버퍼로 동작하는 메모리 장치.
  3. 제 2 항에 있어,
    상기 제 2 주파수 대역 동작에서 상기 제 1 클록 버퍼가 상기 제 2 주파수 대역의 클록 신호를 상기 제 1 및 제 2 데이터 버퍼 세트에 각각 제공하는 경우에 상기 제 1 클록 버퍼가 차동 입력 버퍼로 동작하는 메모리 장치.
  4. 제 2 항에 있어,
    상기 제 2 주파수 대역 동작에서 상기 제 1 클록 버퍼가 상기 제 2 주파수 대역의 클록 신호를 상기 제 1 및 제 2 데이터 버퍼 세트에 각각 제공하는 경우에 상기 제 1 클록 버퍼가 단일 입력 버퍼로 동작하는 메모리 장치 메모리 장치.
  5. 제 2 항에 있어,
    상기 제 1 및 제 2 데이터 버퍼 세트가 각각 상기 제 1 주파수 대역보다 낮은 제 3 주파수 대역의 데이터를 수신하는 제 3 주파수 대역 동작에서, 상기 제 1 및 제 2 클록 버퍼가 상기 제 3 주파수 대역의 클록 신호를 각각 상기 제 1 및 제 2 데이터 버퍼 세트에 제공하고, 상기 제 1 및 제 2 클록 버퍼가 각각 단일 입력 버퍼로 동작하는 메모리 장치.
  6. 제 1 항에 있어,
    상기 제 1 주파수 대역 동작에서 상기 제 2 클록 버퍼에서 전달된 클록 신호를 선택하고, 상기 제 2 주파수 대역 동작에서 상기 제 1 클록 버퍼에서 전달된 클록 신호를 선택하고, 상기 선택된 클록 신호를 상기 제 2 데이터 버퍼 세트에 제공하는 다중화기를 더 포함하는 메모리 장치.
  7. 제 1 항에 있어,
    상기 제 3 주파수 대역 동작에서 상기 제 1 및 제 2 데이터 버퍼 세트에 상기 제 3 주파수 대역의 클록 신호를 제공하는 제 3 클록 버퍼를 더 포함하는 메모리 장치.
  8. 제 7 항에 있어,
    상기 제 3 클록 버퍼는 상기 제 1 클록 버퍼와 상기 제 2 클록 버퍼 사이에 위치하도록 구성되는 메모리 장치.
  9. 제 7 항에 있어,
    상기 호스트로부터 수신된 클록 신호를 상기 제 3 클록 버퍼에 전달하기 위한 클록 신호 패드 세트를 더 포함하는 메모리 장치.
  10. 메모리 장치의 클록 신호 제공 방법에 있어,
    제 1 주파수 대역 동작에서 상기 메모리 장치에 포함된 제 1 및 제 2 클록 버퍼가 상기 메모리 장치에 포함된 제 1 및 제 2 데이터 버퍼 세트 각각에 상기 제 1 주파수 대역의 클록 신호를 제공하고, 제 2 주파수 대역 동작에서 상기 제 1 클록 버퍼가 상기 제 1 및 제 2 데이터 버퍼 세트 각각에 상기 제 1 주파수 대역보다 낮은 제 2 주파수 대역의 클록 신호를 제공하도록 상기 메모리 장치의 클록 분배(distribution) 방법을 결정하는 단계; 그리고
    상기 메모리 장치가 호스트로부터 데이터를 수신 시, 상기 메모리 장치에서, 상기 클록 신호의 주파수 대역에 따라 상기 결정된 클록 분배 방법을 설정하는 단계를 포함하는 클록 신호 제공 방법.
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