KR20150099170A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20150099170A
KR20150099170A KR1020140020751A KR20140020751A KR20150099170A KR 20150099170 A KR20150099170 A KR 20150099170A KR 1020140020751 A KR1020140020751 A KR 1020140020751A KR 20140020751 A KR20140020751 A KR 20140020751A KR 20150099170 A KR20150099170 A KR 20150099170A
Authority
KR
South Korea
Prior art keywords
signal
row address
memory cell
row
memory
Prior art date
Application number
KR1020140020751A
Other languages
English (en)
Other versions
KR102193993B1 (ko
Inventor
손영수
박철우
김시홍
박광일
윤재윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140020751A priority Critical patent/KR102193993B1/ko
Priority to US14/514,416 priority patent/US9536586B2/en
Publication of KR20150099170A publication Critical patent/KR20150099170A/ko
Priority to US15/236,895 priority patent/US9685218B2/en
Application granted granted Critical
Publication of KR102193993B1 publication Critical patent/KR102193993B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 장치는 메모리 셀 어레이, 집중 로우 어드레스 감지부 및 리프레시 제어부를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀 로우들을 포함한다. 집중 로우 어드레스 감지부는 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스를 생성한다. 리프레시 제어부는 집중 로우 어드레스를 수신하고, 집중 로우 어드레스에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행한다. 메모리 장치는 데이터 소실율을 감소시킨다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 장치는 커패시터에 저장된 전하에 의하여 데이터를 판정한다. 그런데 커패시터에 저장된 전하는 시간이 지나면 다양한 형태로 누설될 수 있으므로, 휘발성 메모리 장치는 주기적으로 리프레시 동작을 수행한다.
그런데 메모리 장치를 제조하는 제조 공정이 스케일-다운 되어 워드라인들 사이의 간격이 점점 좁아지게 되면서, 하나의 워드라인의 전압 분포에 의하여 인접한 워드라인에 연결된 메모리 셀의 전하가 받는 영향은 증가하게 된다.
따라서 하나의 워드라인이 집중적으로 액세스되는 경우, 하나의 워드라인의 활성화 상태의 전압으로 인하여 인접한 워드라인에 연결된 메모리 셀들에 저장된 데이터가 소실되는 디스터브 현상이 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 데이터 소실율을 효과적으로 감소시키는 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이, 집중 로우 어드레스 감지부 및 리프레시 제어부를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀 로우들을 포함한다. 상기 집중 로우 어드레스 감지부는 상기 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스를 생성한다. 상기 리프레시 제어부는 상기 집중 로우 어드레스를 수신하고, 상기 집중 로우 어드레스에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행한다.
일 실시예에 있어서, 상기 집중 로우 어드레스 감지부는 액티브 신호 및 상기 메모리 셀 로우들 중의 하나를 나타내는 로우 어드레스를 수신하고, 상기 로우 어드레스와 함께 수신되는 상기 액티브 신호가 활성화되는 시간의 합에 기초하여 상기 집중 로우 어드레스를 생성할 수 있다.
일 실시예에 있어서, 상기 집중 로우 어드레스 감지부는, 액티브 신호가 활성화되는 경우 로우 어드레스를 래치하여 래치된 로우 어드레스로서 출력하는 래치부, 상기 액티브 신호가 활성화되는 동안 제1 주기를 갖는 카운트 펄스 신호를 생성하는 펄스 생성부, 및 상기 메모리 셀 로우들을 나타내는 로우 어드레스들 각각에 대한 액세스값들을 저장하고, 상기 카운트 펄스 신호에 동기되어 상기 액세스값들 중에서 상기 래치된 로우 어드레스에 상응하는 액세스값을 순차적으로 증가시키고, 상기 액세스값들에 기초하여 상기 집중 로우 어드레스를 생성하는 로우 어드레스 프로파일러(profiler)를 포함할 수 있다.
상기 카운트 펄스 신호의 상기 제1 주기는 상기 메모리 장치의 로우 사이클 타임(Row Cycle Time; tRC)에 상응할 수 있다.
상기 펄스 생성부는 주기 제어 신호에 기초하여 상기 카운트 펄스 신호의 상기 제1 주기를 조절할 수 있다.
상기 펄스 생성부는, 상기 액티브 신호가 활성화되는 동안 턴온되고, 입력 신호를 상기 제1 주기의 절반에 상응하는 지연 시간동안 지연시켜 지연 신호로서 출력하는 지연부 및 상기 지연 신호를 반전시켜 상기 카운트 펄스 신호를 생성하고, 상기 카운트 펄스 신호를 상기 지연부에 상기 입력 신호로서 제공하는 인버터를 포함하고, 상기 지연부는 턴온 초기에 논리 로우 레벨을 갖는 상기 지연 신호를 출력할 수 있다.
상기 지연부는 주기 제어 신호에 기초하여 상기 지연 시간을 조절할 수 있다.
상기 펄스 생성부는, 클럭 변경 신호에 응답하여 클럭 신호의 주파수에 비례하는 기준 코드를 생성하는 기준 코드 생성부, 상기 액티브 신호가 활성화되는 동안 턴온되고, 상기 클럭 신호에 동기되어 업카운트 동작을 수행하여 시간 코드를 생성하고, 리셋 신호의 상승 에지에 응답하여 상기 시간 코드를 초기화하는 제1 카운팅부, 상기 시간 코드가 상기 기준 코드보다 작은 경우 논리 로우 레벨을 갖는 상기 리셋 신호를 출력하고, 상기 시간 코드가 상기 기준 코드보다 크거나 같은 경우 논리 하이 레벨을 갖는 상기 리셋 신호를 출력하는 비교기, 및 상기 리셋 신호의 상승 에지에 응답하여 토글되는 출력 신호를 생성하고, 상기 출력 신호를 상기 카운트 펄스 신호로서 출력하는 T-플립플롭을 포함할 수 있다.
상기 기준 코드 생성부는, 상기 클럭 변경 신호를 상기 제1 주기의 절반에 상응하는 지연 시간동안 지연시켜 지연 신호로서 출력하는 지연부, 상기 지연 신호를 반전시켜 반전 신호로서 출력하는 인버터, 상기 클럭 변경 신호 및 상기 반전 신호에 대해 AND 연산을 수행하여 시작 신호를 생성하는 AND 게이트, 및 상기 시작 신호가 논리 하이 레벨로 활성화되는 경우 카운트값을 초기화한 후 상기 클럭 신호에 동기되어 상기 카운트값에 대해 업카운트 동작을 수행하고, 상기 시작 신호가 논리 로우 레벨로 비활성화되는 경우 상기 업카운트 동작을 중단하고 상기 카운트값을 상기 기준 코드로서 출력하는 제2 카운팅부를 포함할 수 있다.
상기 펄스 생성부는 온오프 신호에 응답하여 턴온 또는 턴오프되고, 상기 펄스 생성부는 턴오프되는 경우 상기 액티브 신호를 바이패스(bypass)시킴으로써 상기 액티브 신호를 상기 카운트 펄스 신호로서 출력할 수 있다.
상기 로우 어드레스 프로파일러는 미리 정해진 시간 마다 상기 액세스값들 중에서 가장 큰 액세스값에 상응하는 로우 어드레스를 상기 집중 로우 어드레스로서 출력하고 상기 액세스값들을 초기화할 수 있다.
상기 리프레시 제어부는 순차적으로 증가하는 리프레시 로우 어드레스를 생성하고 상기 리프레시 로우 어드레스에 상응하는 메모리 셀 로우에 대해 리프레시 동작을 수행하고, 상기 미리 정해진 시간 마다 상기 로우 어드레스 프로파일러로부터 상기 집중 로우 어드레스를 수신하는 경우, 상기 집중 로우 어드레스의 최하위 비트를 한 비트 감소시킨 로우 어드레스에 상응하는 메모리 셀 로우 및 상기 집중 로우 어드레스의 최하위 비트를 한 비트 증가시킨 로우 어드레스에 상응하는 메모리 셀 로우에 대해 우선적으로 리프레시 동작을 수행한 후 상기 리프레시 로우 어드레스에 상응하는 메모리 셀 로우에 대해 리프레시 동작을 수행할 수 있다.
상기 로우 어드레스 프로파일러는 상기 액세스값들 각각이 문턱값을 초과하는 경우, 인터럽트 신호와 함께 상기 문턱값을 초과하는 액세스값에 상응하는 로우 어드레스를 상기 집중 로우 어드레스로서 출력하고, 미리 정해진 시간 마다 상기 액세스값들을 초기화할 수 있다.
상기 미리 정해진 시간은 상기 메모리 셀 어레이의 리프레시 주기에 상응할 수 있다.
상기 리프레시 제어부는 순차적으로 증가하는 리프레시 로우 어드레스를 생성하고 상기 리프레시 로우 어드레스에 상응하는 메모리 셀 로우에 대해 리프레시 동작을 수행하고, 상기 로우 어드레스 프로파일러로부터 상기 인터럽트 신호 및 상기 집중 로우 어드레스를 수신하는 경우, 상기 집중 로우 어드레스의 최하위 비트를 한 비트 감소시킨 로우 어드레스에 상응하는 메모리 셀 로우 및 상기 집중 로우 어드레스의 최하위 비트를 한 비트 증가시킨 로우 어드레스에 상응하는 메모리 셀 로우를 우선적으로 리프레시한 후 상기 리프레시 로우 어드레스에 상응하는 메모리 셀 로우를 리프레시할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 메모리 장치에 대해 독출 동작 및 기입 동작을 수행한다. 상기 메모리 장치는, 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스를 생성하는 집중 로우 어드레스 감지부, 및 상기 집중 로우 어드레스를 수신하고, 상기 집중 로우 어드레스에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들을 우선적으로 리프레시하는 리프레시 제어부를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이에 포함되는 복수의 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 판단하고, 상기 액세스가 집중되는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행하므로, 데이터 소실율을 효과적으로 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 메모리 장치의 일 예를 나타내는 블록도이다.
도 4는 도 3의 메모리 장치에 포함되는 집중 로우 어드레스 감지부의 일 예를 나타내는 블록도이다.
도 5는 도 4의 집중 로우 어드레스 감지부에 포함되는 펄스 생성부의 동작을 설명하기 위한 도면이다.
도 6a 및 6b는 도 4의 집중 로우 어드레스 감지부에 포함되는 펄스 생성부의 일 예들을 나타내는 블록도들이다.
도 7a 및 6b는 도 4의 집중 로우 어드레스 감지부에 포함되는 펄스 생성부의 다른 예들을 나타내는 블록도들이다.
도 8은 도 7의 펄스 생성부에 포함되는 기준 코드 생성부의 일 예를 나타내는 블록도이다.
도 9는 도 8의 기준 코드 생성부의 동작을 설명하기 위한 도면이다.
도 10은 도 4의 집중 로우 어드레스 감지부에 포함되는 로우 어드레스 프로파일러의 일 예를 나타내는 블록도이다.
도 11은 도 3의 집중 로우 어드레스 감지부가 도 10의 로우 어드레스 프로파일러를 포함하는 경우 도 3의 메모리 장치에 포함되는 리프레시 제어부의 동작을 설명하기 위한 도면이다.
도 12는 도 4의 집중 로우 어드레스 감지부에 포함되는 로우 어드레스 프로파일러의 다른 예를 나타내는 블록도이다.
도 13은 도 3의 집중 로우 어드레스 감지부가 도 12의 로우 어드레스 프로파일러를 포함하는 경우 도 3의 메모리 장치에 포함되는 리프레시 제어부의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 메모리 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 메모리 장치들(200a~200n)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(100)는 메모리 시스템(30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200n) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 메모리 장치들(200a~200n)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200n)의 동작을 제어한다.
실시예에 따라, 메모리 장치들(200a~200n) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202), 및 데이터 핀(103, 203)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터(DQ)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 커맨드 핀(101, 201)을 통해 메모리 장치(200a)로 커맨드를 입력하고, 어드레스 핀(102, 202)을 통해 메모리 장치(200a)로 어드레스를 입력하고, 데이터 핀(103, 203)을 통해 메모리 장치(200a)로 데이터를 입력하거나 메모리 장치(200a)로부터 데이터를 출력할 수 있다.
예를 들어, 독출 모드에서, 메모리 컨트롤러(100)는 액티브 명령 및 로우 어드레스를 각각 커맨드 핀(101, 201) 및 어드레스 핀(102, 202)을 통해 메모리 장치(200a)에 제공하고, 로우 어드레스-투-컬럼 어드레스 딜레이(tRCD) 이후 독출 명령 및 컬럼 어드레스를 각각 커맨드 핀(101, 201) 및 어드레스 핀(102, 202)을 통해 메모리 장치(200a)에 제공할 수 있다. 메모리 장치(200a)는 상기 액티브 명령에 응답하여 메모리 장치(200a)에 포함되는 복수의 메모리 셀 로우들 중에서 상기 로우 어드레스에 상응하는 메모리 셀 로우를 활성화시키고 상기 독출 명령에 응답하여 상기 컬럼 어드레스에 상응하는 메모리 셀로부터 제공되는 독출 데이터를 데이터 핀(103, 203)을 통해 메모리 컨트롤러(100)에 제공할 수 있다.
기입 모드에서, 메모리 컨트롤러(100)는 상기 액티브 명령 및 로우 어드레스를 각각 커맨드 핀(101, 201) 및 어드레스 핀(102, 202)을 통해 메모리 장치(200a)에 제공하고, 로우 어드레스-투-컬럼 어드레스 딜레이(tRCD) 이후 기입 명령 및 컬럼 어드레스를 각각 커맨드 핀(101, 201) 및 어드레스 핀(102, 202)을 통해 메모리 장치(200a)에 제공하고, 기입 레이턴시(tWL) 이후 기입 데이터를 데이터 핀(103, 203)을 통해 메모리 장치(200a)에 제공할 수 있다. 메모리 장치(200a)는 상기 액티브 명령에 응답하여 메모리 장치(200a)에 포함되는 복수의 메모리 셀 로우들 중에서 상기 로우 어드레스에 상응하는 메모리 셀 로우를 활성화시키고 상기 기입 명령에 응답하여 상기 컬럼 어드레스에 상응하는 메모리 셀에 상기 기입 데이터를 기입할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 메모리 장치의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(RA MUX)(240), 컬럼 어드레스 래치(CA LATCH)(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이(280), 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 집중 로우 어드레스 감지부(IARAD)(300) 및 리프레시 제어부(400)를 포함할 수 있다.
메모리 셀 어레이(280)는 복수의 메모리 셀 로우들을 포함한다. 일 실시예에 있어서, 메모리 셀 어레이(280)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 각각은 복수의 메모리 셀 로우들을 포함할 수 있다.
상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
제어 로직(210)은 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 커맨드 핀(201)을 통해 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 액티브 신호(ACT), 독출 신호, 기입 신호 등을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200a)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.
어드레스 레지스터(220)는 어드레스 핀(202)을 통해 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240) 및 집중 로우 어드레스 감지부(300)에 제공하고, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다. 로우 어드레스(ROW_ADDR)는 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들 중의 하나를 나타낼 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
집중 로우 어드레스 감지부(300)는 제어 로직(210)으로부터 액티브 신호(ACT)를 수신하고, 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신한다. 집중 로우 어드레스 감지부(300)는 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스(IA_ADDR)를 생성한다.
일 실시예에 있어서, 집중 로우 어드레스 감지부(300)는 로우 어드레스(ROW_ADDR)와 함께 수신되는 액티브 신호(ACT)가 활성화되는 시간의 합에 기초하여 집중 로우 어드레스(IA_ADDR)를 생성할 수 있다.
집중 로우 어드레스 감지부(300)의 상세 구성 및 동작은 도 4를 참조하여 후술한다.
제어 로직(210)은 리프레시 제어부(400)가 리프레시 동작을 수행하도록 리프레시 제어부(400)를 제어할 수 있다. 또한, 제어 로직(210)은 리프레시 동작 수행시 활성화된 리프레시 신호(REF)를 출력하고 상기 리프레시 동작 수행이 종료되면 비활성화된 리프레시 신호(REF)를 출력할 수 있다.
리프레시 제어부(400)는 제어 로직(210)의 제어 하에 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들에 대해 리프레시 동작을 수행한다. 이 때, 리프레시 제어부(400)는 집중 로우 어드레스 감지부(300)로부터 집중 로우 어드레스(IA_ADDR)를 수신하는 경우, 집중 로우 어드레스(IA_ADDR)에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행한다.
일 실시예에 있어서, 리프레시 제어부(400)는 순차적으로 증가하는 리프레시 로우 어드레스(REF_ADDR)를 생성하고 리프레시 로우 어드레스(REF_ADDR)에 상응하는 메모리 셀 로우에 대해 리프레시 동작을 수행하고, 집중 로우 어드레스 감지부(300)로부터 집중 로우 어드레스(IA_ADDR)를 수신하는 경우, 집중 로우 어드레스(IA_ADDR)의 최하위 비트를 한 비트 감소시킨 로우 어드레스(IA_ADDR-1)에 상응하는 메모리 셀 로우 및 집중 로우 어드레스(IA_ADDR)의 최하위 비트를 한 비트 증가시킨 로우 어드레스(IA_ADDR+1)에 상응하는 메모리 셀 로우에 대해 우선적으로 리프레시 동작을 수행한 후 리프레시 로우 어드레스(REF_ADDR)에 상응하는 메모리 셀 로우에 대해 리프레시 동작을 수행할 수 있다.
로우 어드레스 멀티플렉서(240)는 리프레시 신호(REF)에 기초하여 어드레스 레지스터(220)로부터 수신되는 로우 어드레스(ROW_ADDR) 또는 리프레시 제어부(400)로부터 수신되는 어드레스를 선택적으로 출력할 수 있다. 예를 들어, 로우 어드레스 멀티플렉서(240)는 활성화된 리프레시 신호(REF)를 수신하는 경우 리프레시 제어부(400)로부터 수신되는 어드레스를 출력하고 비활성화된 리프레시 신호(REF)를 수신하는 경우 어드레스 레지스터(220)로부터 수신되는 로우 어드레스(ROW_ADDR)를 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295) 및 데이터 입출력 핀(203)을 통하여 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 메모리 컨트롤러(100)로부터 데이터 입출력 핀(203)을 통하여 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
도 4는 도 3의 메모리 장치에 포함되는 집중 로우 어드레스 감지부의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 집중 로우 어드레스 감지부(300)는 래치부(310), 펄스 생성부(320) 및 로우 어드레스 프로파일러(profiler)(330)를 포함할 수 있다.
래치부(310)는 액티브 신호(ACT)가 활성화되는 경우 로우 어드레스(ROW_ADDR)를 래치하여 래치된 로우 어드레스(LROW_ADDR)로서 출력할 수 있다.
펄스 생성부(320)는 액티브 신호(ACT)가 활성화되는 동안 제1 주기(TP1)를 갖는 카운트 펄스 신호(CPS)를 생성할 수 있다.
도 5는 도 4의 집중 로우 어드레스 감지부에 포함되는 펄스 생성부의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 펄스 생성부(320)는 제어 로직(210)으로부터 수신되는 액티브 신호(ACT)가 논리 하이 레벨로 활성화되는 경우 제1 주기(TP1)를 갖는 카운트 펄스 신호(CPS)를 생성하고, 액티브 신호(ACT)가 논리 로우 레벨로 비활성화되는 경우 카운트 펄스 신호(CPS)의 생성을 중단할 수 있다.
일 실시예에 있어서, 펄스 생성부(320)가 생성하는 카운트 펄스 신호(CPS)의 상기 제1 주기는 메모리 장치(200a)의 로우 사이클 타임(Row Cycle Time; tRC)에 상응할 수 있다.
다른 실시예에 있어서, 펄스 생성부(320)는 주기 제어 신호(PCS)에 기초하여 카운트 펄스 신호(CPS)의 상기 제1 주기를 조절할 수 있다. 주기 제어 신호(PCS)는 제어 로직(210)으로부터 제공될 수 있다.
일 실시예에 있어서, 펄스 생성부(320)는 온오프 신호(ON_OFF)를 더 수신할 수 있다. 이 경우, 펄스 생성부(320)는 온오프 신호(ON_OFF)에 응답하여 턴온 또는 턴오프될 수 있다. 펄스 생성부(320)가 턴온되는 경우, 펄스 생성부(320)는 액티브 신호(ACT)가 활성화되는 동안 제1 주기(TP1)를 갖는 카운트 펄스 신호(CPS)를 생성하고, 펄스 생성부(320)가 턴오프되는 경우, 펄스 생성부(320)는 액티브 신호(ACT)를 바이패스(bypass)시킴으로써 액티브 신호(ACT)를 카운트 펄스 신호(CPS)로서 출력할 수 있다. 온오프 신호(ON_OFF)는 제어 로직(210)으로부터 제공될 수 있다. 예를 들어, 제어 로직(210)은 모드 레지스터(212)에 저장된 설정값에 기초하여 온오프 신호(ON_OFF)를 생성할 수 있다. 또는, 제어 로직(210)은 퓨즈(fuse) 회로 및 안티퓨즈(anti-fuse) 회로 중의 적어도 하나를 포함하고, 상기 퓨즈 회로 또는 상기 안티퓨즈 회로에 저장된 설정값에 기초하여 온오프 신호(ON_OFF)를 생성할 수 있다.
도 6a 및 6b는 도 4의 집중 로우 어드레스 감지부에 포함되는 펄스 생성부의 일 예들을 나타내는 블록도들이다.
도 6a를 참조하면, 펄스 생성부(320a-1)는 제1 지연부(321) 및 제1 인버터(322)를 포함할 수 있다.
제1 지연부(321)는 액티브 신호(ACT)가 활성화되는 동안 턴온되고, 액티브 신호(ACT)가 비활성화되는 동안 턴오프될 수 있다. 제1 지연부(321)는 입력 신호(INS)를 지연 시간동안 지연시켜 지연 신호(DS1)로서 출력할 수 있다. 상기 지연 시간은 제1 주기(TP1)의 절반에 상응할 수 있다.
제1 인버터(322)는 지연 신호(DS1)를 반전시켜 카운트 펄스 신호(CPS)를 생성하고, 카운트 펄스 신호(CPS)를 제1 지연부(321)에 입력 신호(INS)로서 제공할 수 있다.
한편, 제1 지연부(321)는 활성화된 액티브 신호(ACT)에 응답하여 턴온되는 초기에는 논리 로우 레벨을 갖는 지연 신호(DS1)를 출력할 수 있다.
따라서 제1 지연부(321)는 제1 주기(TP1)의 절반에 상응하는 시간마다 토글링(toggling)되는 지연 신호(DS1)를 생성하므로, 도 5에 도시된 바와 같이, 펄스 생성부(320a-1)는 제1 인버터(322)를 통해 제1 주기(TP1)를 갖는 카운트 펄스 신호(CPS)를 출력할 수 있다.
일 실시예에 있어서, 제1 지연부(321)는 주기 제어 신호(PCS)에 기초하여 상기 지연 시간을 조절할 수 있다. 이 경우, 제1 인버터(322)로부터 출력되는 카운트 펄스 신호(CPS)의 제1 주기(TP1)는 주기 제어 신호(PCS)에 기초하여 가변될 수 있다.
도 6b를 참조하면, 펄스 생성부(320a-2)는 제1 지연부(321),제1 인버터(322), 디멀티플렉서(327) 및 멀티플렉서(328)를 포함할 수 있다.
도 6b의 펄스 생성부(320a-2)에 포함되는 제1 지연부(321) 및 제1 인버터(322)는 도 6a의 펄스 생성부(320a-1)에 포함되는 제1 지연부(321) 및 제1 인버터(322)와 동일하다.
디멀티플렉서(327)는 온오프 신호(ON_OFF)의 논리 레벨에 기초하여 액티브 신호(ACT)를 제1 지연부(321) 및 멀티플렉서(328) 중의 하나에 제공할 수 있다.
멀티플렉서(328)는 온오프 신호(ON_OFF)의 논리 레벨에 기초하여 제1 인버터(322)로부터 출력되는 신호 및 디멀티플렉서(327)로부터 제공되는 액티브 신호(ACT) 중의 하나를 카운트 펄스 신호(CPS)로서 출력할 수 있다.
온오프 신호(ON_OFFF)신호가 제1 논리 레벨인 경우, 디멀티플렉서(327)는 액티브 신호(ACT)를 제1 지연부(321)에 제공하고, 멀티플렉서(328)는 제1 인버터(322)로부터 출력되는 신호를 카운트 펄스 신호(CPS)로서 출력할 수 있다. 이 경우, 도 6b의 펄스 생성부(320a-2)는 도 6a의 펄스 생성부(320a-1)와 실질적으로 동일하게 동작할 수 있다.
온오프 신호(ON_OFFF)신호가 제2 논리 레벨인 경우, 디멀티플렉서(327)는 액티브 신호(ACT)를 멀티플렉서(328)에 제공하고, 멀티플렉서(328)는 디멀티플렉서(327)로부터 제공되는 액티브 신호(ACT)를 카운트 펄스 신호(CPS)로서 출력할 수 있다. 이 경우, 도 6b의 펄스 생성부(320a-2)는 액티브 신호(ACT)를 바이패스(bypass)시킴으로써 액티브 신호(ACT)를 카운트 펄스 신호(CPS)로서 출력할 수 있다.
도 7a 및 6b는 도 4의 집중 로우 어드레스 감지부에 포함되는 펄스 생성부의 다른 예들을 나타내는 블록도들이다.
도 7a를 참조하면, 펄스 생성부(320b-1)는 기준 코드 생성부(323), 제1 카운팅부(324), 비교기(325) 및 T-플립플롭(326)을 포함할 수 있다.
기준 코드 생성부(323)는 클럭 변경 신호(CCS)에 응답하여 클럭 신호(CLK)의 주파수에 비례하는 기준 코드(REF_CODE)를 생성할 수 있다.
클럭 변경 신호(CCS) 및 클럭 신호(CLK)는 제어 로직(210)으로부터 제공될 수 있다. 클럭 신호(CLK)는 메모리 장치(200a) 내부적으로 사용되는 클럭 신호일 수 있다. 제어 로직(210)은 클럭 신호(CLK)의 주파수가 변경되는 경우 클럭 변경 신호(CCS)를 미리 정해진 시간 동안 활성화시킬 수 있다.
도 8은 도 7의 펄스 생성부에 포함되는 기준 코드 생성부의 일 예를 나타내는 블록도이다.
도 8을 참조하면, 기준 코드 생성부(323)는 제2 지연부(3231), 제2 인버터(3232), AND 게이트(3233) 및 제2 카운팅부(3234)를 포함할 수 있다.
제2 지연부(3231)는 클럭 변경 신호(CCS)를 지연 시간동안 지연시켜 지연 신호(DS2)로서 출력할 수 있다. 상기 지연 시간은 제1 주기(TP1)의 절반에 상응할 수 있다.
일 실시예에 있어서, 제2 지연부(3231)는 주기 제어 신호(PCS)에 기초하여 상기 지연 시간을 조절할 수 있다.
제2 인버터(3232)는 지연 신호(DS2)를 반전시켜 반전 신호(INVS)로서 출력할 수 있다.
AND 게이트(3233)는 클럭 변경 신호(CCS) 및 반전 신호(INVS)에 대해 AND 연산을 수행하여 시작 신호(ST)를 생성할 수 있다.
제2 카운팅부(3234)는 시작 신호(ST)가 논리 하이 레벨로 활성화되는 경우 카운트값을 초기화한 후 클럭 신호(CLK)에 동기되어 상기 카운트값에 대해 업카운트 동작을 수행하고, 시작 신호(ST)가 논리 로우 레벨로 비활성화되는 경우 상기 업카운트 동작을 중단하고 상기 카운트값을 기준 코드(REF_CODE)로서 출력할 수 있다.
도 9는 도 8의 기준 코드 생성부의 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 제1 시각(t1) 이전에, 제어 로직(210)은 일정한 주파수를 갖는 클럭 신호(CLK)를 생성하고, 논리 로우 레벨로 비활성화된 클럭 변경 신호(CCS)를 생성할 수 있다. 따라서 제2 지연부(3231)로부터 출력되는 지연 신호(DS2)는 논리 로우 레벨로 유지되고, 제2 인버터(3232)로부터 출력되는 반전 신호(INVS)는 논리 하이 레벨로 유지될 수 있다. 클럭 변경 신호(CCS)는 논리 로우 레벨을 갖고 반전 신호(INVS)는 논리 하이 레벨을 가지므로, 시작 신호(ST)는 논리 로우 레벨로 유지될 수 있다.
제1 시각(t1)에서 제어 로직(210)으로부터 생성되는 클럭 신호(CLK)의 주파수는 변경되고, 클럭 변경 신호(CCS)는 논리 하이 레벨로 활성화될 수 있다. 따라서 시작 신호(ST)는 논리 하이 레벨로 활성화되고, 제2 카운팅부(3234)는 카운트값(CV)을 초기화한 후 클럭 신호(CLK)에 동기되어 카운트값(CV)에 대해 업카운트 동작을 수행할 수 있다.
제2 지연부(3231)는 클럭 변경 신호(CCS)를 상기 지연 시간 동안 지연시켜 지연 신호(DS2)로서 출력하므로, 도 9에 도시된 바와 같이, 지연 신호(DS2)는 제2 시각(t2)에서 논리 하이 레벨이 될 수 있다. 이 때, 제2 시각(t2)과 제1 시각(t1)의 차이에 해당하는 상기 지연 시간은 제1 주기(TP1)의 절반에 상응할 수 있다. 따라서 제2 시각(t2)에 제2 인버터(3232)로부터 출력되는 반전 신호(INVS)는 논리 로우 레벨로 천이되고, 시작 신호(ST)는 논리 로우 레벨로 비활성화될 수 있다. 따라서 제2 카운팅부(3234)는 상기 업카운트 동작을 중단하고 카운트값(CV)을 기준 코드(REF_CODE)로서 출력할 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제2 카운팅부(3234)는 시작 신호(ST)가 활성화되는 동안 클럭 신호(CLK)를 열 사이클 수신하므로, 제2 카운팅부(3234)는 제2 시각(t2)에 10에 상응하는 기준 코드(REF_CODE)를 출력할 수 있다.
제3 시각(t3)에서 제어 로직(210)은 클럭 변경 신호(CCS)를 논리 로우 레벨로 비활성화시키고, 이에 따라, 제3 시각(t3)으로부터 제1 주기(TP1)의 절반에 상응하는 상기 지연 시간이 경과한 제4 시각(t4)에서 지연 신호(DS2)는 논리 로우 레벨로 천이되고, 반전 신호(INVS)는 논리 하이 레벨로 천이될 수 있다.
제2 시각(t2) 이후, 클럭 신호(CLK)의 주파수가 다시 변경되고 클럭 변경 신호(CCS)가 논리 하이 레벨로 천이될 때까지 제2 카운팅부(3234)는 10에 상응하는 기준 코드(REF_CODE)를 지속적으로 출력할 수 있다.
도 8 및 9를 참조하여 상술한 바와 같이, 기준 코드 생성부(323)는 메모리 장치(200a) 내부적으로 사용되는 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)의 주파수에 비례하는 기준 코드(REF_CODE)를 생성할 수 있다.
다시 도 7을 참조하면, 제1 카운팅부(324)는 액티브 신호(ACT)가 활성화되는 동안 턴온되고, 액티브 신호(ACT)가 비활성화되는 동안 턴오프될 수 있다. 제1 카운팅부(324)는 클럭 신호(CLK)에 동기되어 업카운트 동작을 수행하여 시간 코드(TIME_CODE)를 생성하고, 리셋 신호(RST)의 상승 에지에 응답하여 시간 코드(TIME_CODE)를 초기화할 수 있다.
비교기(325)는 제1 카운팅부(324)로부터 수신되는 시간 코드(TIME_CODE)와 기준 코드 생성부(323)로부터 생성되는 기준 코드(REF_CODE)를 비교하여 리셋 신호(RST)를 생성할 수 있다. 예를 들어, 비교기(325)는 시간 코드(TIME_CODE)가 기준 코드(REF_CODE)보다 작은 경우 논리 로우 레벨을 갖는 리셋 신호(RST)를 출력하고, 시간 코드(TIME_CODE)가 기준 코드(REF_CODE)보다 크거나 같은 경우 논리 하이 레벨을 갖는 리셋 신호(RST)를 출력할 수 있다.
T-플립플롭(326)은 리셋 신호(RST)의 상승 에지에 응답하여 토글되는 출력 신호를 생성하고, 상기 출력 신호를 카운트 펄스 신호(CPS)로서 출력할 수 있다.
도 7 내지 9를 참조하여 상술한 바와 같이, 기준 코드(REF_CODE)는 제1 주기(TP1)의 절반에 상응하는 시간동안 수신되는 클럭 신호(CLK)의 사이클 개수를 나타내므로, 비교기(325)로부터 출력되는 리셋 신호(RST)는 제1 주기(TP1)의 절반에 상응하는 시간마다 논리 하이 레벨로 활성화될 수 있다. T-플립플롭(326)은 리셋 신호(RST)의 상승 에지에 응답하여 카운트 펄스 신호(CPS)를 토글링시키므로, 도 5에 도시된 바와 같이, 펄스 생성부(320b-1)는 T-플립플롭(326)을 통해 제1 주기(TP1)를 갖는 카운트 펄스 신호(CPS)를 출력할 수 있다.
도 7b를 참조하면, 펄스 생성부(320b-2)는 기준 코드 생성부(323), 제1 카운팅부(324), 비교기(325),T-플립플롭(326), 디멀티플렉서(327) 및 멀티플렉서(328)를 포함할 수 있다.
도 7b의 펄스 생성부(320b-2)에 포함되는 기준 코드 생성부(323), 제1 카운팅부(324), 비교기(325) 및 T-플립플롭(326)는 도 7a의 펄스 생성부(320b-1)에 포함되는 기준 코드 생성부(323), 제1 카운팅부(324), 비교기(325) 및 T-플립플롭(326)과 동일하다.
디멀티플렉서(327)는 온오프 신호(ON_OFF)의 논리 레벨에 기초하여 액티브 신호(ACT)를 제1 카운팅부(324) 및 멀티플렉서(328) 중의 하나에 제공할 수 있다.
멀티플렉서(328)는 온오프 신호(ON_OFF)의 논리 레벨에 기초하여 T-플립플롭(326)으로부터 출력되는 신호 및 디멀티플렉서(327)로부터 제공되는 액티브 신호(ACT) 중의 하나를 카운트 펄스 신호(CPS)로서 출력할 수 있다.
온오프 신호(ON_OFFF)신호가 제1 논리 레벨인 경우, 디멀티플렉서(327)는 액티브 신호(ACT)를 제1 카운팅부(324)에 제공하고, 멀티플렉서(328)는 T-플립플롭(326)으로부터 출력되는 신호를 카운트 펄스 신호(CPS)로서 출력할 수 있다. 이 경우, 도 7b의 펄스 생성부(320b-2)는 도 7a의 펄스 생성부(320b-1)와 실질적으로 동일하게 동작할 수 있다.
온오프 신호(ON_OFFF)신호가 제2 논리 레벨인 경우, 디멀티플렉서(327)는 액티브 신호(ACT)를 멀티플렉서(328)에 제공하고, 멀티플렉서(328)는 디멀티플렉서(327)로부터 제공되는 액티브 신호(ACT)를 카운트 펄스 신호(CPS)로서 출력할 수 있다. 이 경우, 도 7b의 펄스 생성부(320b-2)는 액티브 신호(ACT)를 바이패스(bypass)시킴으로써 액티브 신호(ACT)를 카운트 펄스 신호(CPS)로서 출력할 수 있다.
다시 도 4를 참조하면, 로우 어드레스 프로파일러(330)는 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들을 나타내는 로우 어드레스들 각각에 대한 액세스값들을 저장할 수 있다. 로우 어드레스 프로파일러(330)는 펄스 생성부(320)로부터 수신되는 카운트 펄스 신호(CPS)에 동기되어 상기 액세스값들 중에서 래치된 로우 어드레스(LROW_ADDR)에 상응하는 액세스값을 순차적으로 증가시킬 수 있다. 로우 어드레스 프로파일러(330)는 상기 액세스값들에 기초하여 집중 로우 어드레스(IA_ADDR)를 생성할 수 있다.
일 실시예에 있어서, 로우 어드레스 프로파일러(330)는 미리 정해진 시간 마다 상기 액세스값들 중에서 가장 큰 액세스값에 상응하는 로우 어드레스를 집중 로우 어드레스(IA_ADDR)로서 출력하고 상기 액세스값들을 초기화할 수 있다. 이 경우, 상기 미리 정해진 시간은 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들이 리프레시되는 주기에 상응하는 리프레시 주기보다 짧을 수 있다.
다른 실시예에 있어서, 로우 어드레스 프로파일러(330)는 상기 액세스값들 각각이 문턱값을 초과하는 경우, 인터럽트 신호와 함께 상기 문턱값을 초과하는 액세스값에 상응하는 로우 어드레스를 집중 로우 어드레스(IA_ADDR)로서 출력하고, 미리 정해진 시간 마다 상기 액세스값들을 초기화할 수 있다. 이 경우, 상기 미리 정해진 시간은 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들이 리프레시되는 주기에 상응하는 상기 리프레시 주기일 수 있다.
도 10은 도 4의 집중 로우 어드레스 감지부에 포함되는 로우 어드레스 프로파일러의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 로우 어드레스 프로파일러(330a)는 프로파일 제어부(331) 및 타이머(332)를 포함할 수 있다.
프로파일 제어부(331)는 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들을 나타내는 로우 어드레스들 각각에 대한 액세스값들(AV1, AV2, ..., AVm)을 저장할 수 있다.
프로파일 제어부(331)는 래치부(310)로부터 래치된 로우 어드레스(LROW_ADDR)를 수신하고 펄스 생성부(320)로부터 카운트 펄스 신호(CPS)를 수신할 수 있다. 프로파일 제어부(331)는 액세스값들(AV1, AV2, ..., AVm) 중에서 래치된 로우 어드레스(LROW_ADDR)에 상응하는 액세스값을 선택하고, 카운트 펄스 신호(CPS)에 동기되어 상기 선택된 액세스값에 대해 업카운트 동작을 수행할 수 있다.
타이머(332)는 미리 정해진 시간 마다 출력 제어 신호(OCS)를 생성할 수 있다. 상기 미리 정해진 시간은 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들이 리프레시되는 주기에 상응하는 상기 리프레시 주기보다 짧을 수 있다.
프로파일 제어부(331)는 출력 제어 신호(OCS)에 응답하여 액세스값들(AV1, AV2, ..., AVm) 중에서 가장 큰 액세스값에 상응하는 로우 어드레스를 집중 로우 어드레스(IA_ADDR)로서 출력하고 액세스값들(AV1, AV2, ..., AVm)을 초기화할 수 있다.
따라서 도 10에 도시된 로우 어드레스 프로파일러(330a)는 상기 미리 정해진 시간 마다 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들 중에서 가장 오랜 시간 동안 액세스된 메모리 셀 로우에 상응하는 로우 어드레스를 집중 로우 어드레스(IA_ADDR)로서 출력할 수 있다.
도 11은 도 3의 집중 로우 어드레스 감지부가 도 10의 로우 어드레스 프로파일러를 포함하는 경우 도 3의 메모리 장치에 포함되는 리프레시 제어부의 동작을 설명하기 위한 도면이다.
도 3 및 도 11을 참조하면, 리프레시 제어부(400)는 순차적으로 증가하는 로우 어드레스들(RA(k-1), RAk, RA(k+1), ..., RA(s-1), RAs, RA(s+1))을 리프레시 로우 어드레스(REF_ADDR)로서 생성하고 리프레시 로우 어드레스(REF_ADDR)에 상응하는 메모리 셀 로우에 대해 리프레시 동작을 수행하는 도중에, 로우 어드레스 프로파일러(330a)로부터 미리 정해진 시간(PDT) 마다 집중 로우 어드레스(IA_ADDR)를 수신할 수 있다.
도 11에 도시된 바와 같이, 리프레시 제어부(400)는 로우 어드레스 프로파일러(330a)로부터 미리 정해진 시간(PDT) 마다 집중 로우 어드레스(IA_ADDR)를 수신하는 경우, 집중 로우 어드레스(IA_ADDR)의 최하위 비트를 한 비트 감소시킨 로우 어드레스(IA_ADDR-1)에 상응하는 메모리 셀 로우 및 집중 로우 어드레스(IA_ADDR)의 최하위 비트를 한 비트 증가시킨 로우 어드레스(IA_ADDR+1)에 상응하는 메모리 셀 로우에 대해 우선적으로 리프레시 동작을 수행한 후, 리프레시 로우 어드레스(REF_ADDR)에 상응하는 메모리 셀 로우에 대해 리프레시 동작을 수행할 수 있다.
도 12는 도 4의 집중 로우 어드레스 감지부에 포함되는 로우 어드레스 프로파일러의 다른 예를 나타내는 블록도이다.
도 12를 참조하면, 로우 어드레스 프로파일러(330b)는 프로파일 제어부(333) 및 타이머(334)를 포함할 수 있다.
프로파일 제어부(333)는 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들을 나타내는 로우 어드레스들 각각에 대한 액세스값들(AV1, AV2, ..., AVm)을 저장할 수 있다.
프로파일 제어부(333)는 래치부(310)로부터 래치된 로우 어드레스(LROW_ADDR)를 수신하고 펄스 생성부(320)로부터 카운트 펄스 신호(CPS)를 수신할 수 있다. 프로파일 제어부(333)는 액세스값들(AV1, AV2, ..., AVm) 중에서 래치된 로우 어드레스(LROW_ADDR)에 상응하는 액세스값을 선택하고, 카운트 펄스 신호(CPS)에 동기되어 상기 선택된 액세스값에 대해 업카운트 동작을 수행할 수 있다.
프로파일 제어부(333)는 액세스값들(AV1, AV2, ..., AVm) 각각이 문턱값(THV)을 초과하는 경우, 인터럽트 신호(INT)를 출력하고 문턱값(THV)을 초과하는 액세스값에 상응하는 로우 어드레스를 집중 로우 어드레스(IA_ADDR)로서 출력할 수 있다. 일 실시예에 있어서, 문턱값(THV)은 프로파일 제어부(333) 내부적으로 저장할 수 있다. 다른 실시예에 있어서, 문턱값(THV)은 제어 로직(210)으로부터 제공될 수 있다.
타이머(334)는 미리 정해진 시간 마다 리셋 신호(RST)를 생성할 수 있다. 상기 미리 정해진 시간은 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들이 리프레시되는 주기에 상응하는 상기 리프레시 주기일 수 있다.
프로파일 제어부(333)는 상기 리프레시 주기마다 타이머(334)로부터 수신되는 리셋 신호(RST)에 응답하여 액세스값들(AV1, AV2, ..., AVm)을 초기화할 수 있다.
따라서 도 12에 도시된 로우 어드레스 프로파일러(330b)는 상기 리프레시 주기 동안 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들 중의 특정 메모리 셀 로우가 문턱값(THV)에 상응하는 시간을 초과하여 액세스되는 경우, 즉시 인터럽트 신호(INT)와 함께 문턱값(THV)에 상응하는 시간을 초과하여 액세스되는 메모리 셀 로우에 상응하는 로우 어드레스를 집중 로우 어드레스(IA_ADDR)로서 출력할 수 있다.
도 13은 도 3의 집중 로우 어드레스 감지부가 도 12의 로우 어드레스 프로파일러를 포함하는 경우 도 3의 메모리 장치에 포함되는 리프레시 제어부의 동작을 설명하기 위한 도면이다.
도 3 및 도 13을 참조하면, 리프레시 제어부(400)는 순차적으로 증가하는 로우 어드레스들(RA(k-1), RAk, RA(k+1))을 리프레시 로우 어드레스(REF_ADDR)로서 생성하고 리프레시 로우 어드레스(REF_ADDR)에 상응하는 메모리 셀 로우에 대해 리프레시 동작을 수행하는 도중에, 로우 어드레스 프로파일러(330b)로부터 인터럽트 신호(INT) 및 집중 로우 어드레스(IA_ADDR)를 수신할 수 있다.
도 13에 도시된 바와 같이, 리프레시 제어부(400)는 로우 어드레스 프로파일러(330b)로부터 인터럽트 신호(INT) 및 집중 로우 어드레스(IA_ADDR)를 수신하는 경우, 집중 로우 어드레스(IA_ADDR)의 최하위 비트를 한 비트 감소시킨 로우 어드레스(IA_ADDR-1)에 상응하는 메모리 셀 로우 및 집중 로우 어드레스(IA_ADDR)의 최하위 비트를 한 비트 증가시킨 로우 어드레스(IA_ADDR+1)에 상응하는 메모리 셀 로우에 대해 우선적으로 리프레시 동작을 수행한 후, 리프레시 로우 어드레스(REF_ADDR)에 상응하는 메모리 셀 로우에 대해 리프레시 동작을 수행할 수 있다.
메모리 셀 어레이에 포함되는 메모리 셀 로우들 각각의 액세스 빈도에 기초하여 액세스가 집중되는 메모리 셀 로우를 결정하는 경우, 액세스 빈도는 낮으나 매 액세스시 오랜 시간 동안 액세스 되는 메모리 셀 로우는 액세스가 집중되는 메모리 셀 로우로 결정될 수 없다는 문제점이 있다.
그러나, 상술한 바와 같이, 본 발명의 실시예들에 따른 메모리 장치(200a)는 메모리 셀 어레이(280)에 포함되는 상기 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스(IA_ADDR)를 생성하고, 집중 로우 어드레스(IA_ADDR)에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행할 수 있다.
따라서 메모리 장치(200a)는 메모리 셀 어레이(280)에 포함되는 특정 메모리 셀 로우의 액세스 빈도가 높은 경우뿐만 아니라, 상기 특정 메모리 셀 로우의 액세스 빈도는 낮으나 매 액세스시 오랜 시간 동안 액세스되는 경우에도, 상기 특정 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행할 수 있다.
또한, 실시예에 따라서, 집중 로우 어드레스 감지부(300)에 포함되는 펄스 생성부(320)는 주기 제어 신호(PCS)에 기초하여 카운트 펄스 신호(CPS)의 제1 주기(TP1)를 조절할 수 있다. 따라서 메모리 장치(200a)는 카운트 펄스 신호(CPS)의 제1 주기(TP1)를 조절함으로써, 액세스가 집중되는 메모리 셀 로우를 판단함에 있어서 상기 메모리 셀 로우들 각각의 액세스 빈도 및 액세스 시간에 대한 가중치를 조절할 수 있다. 예를 들어, 카운트 펄스 신호(CPS)의 제1 주기(TP1)가 증가하는 경우 상기 메모리 셀 로우들 각각의 액세스 빈도에 상대적으로 높은 가중치가 부여될 수 있고, 카운트 펄스 신호(CPS)의 제1 주기(TP1)가 감소하는 경우 상기 메모리 셀 로우들 각각의 액세스 시간에 상대적으로 높은 가중치가 부여될 수 있다.
따라서 메모리 장치(200a)는 데이터 소실율을 효과적으로 감소시킬 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 14를 참조하면, 메모리 모듈(700)은 복수의 메모리 장치들(720)을 포함할 수 있다. 실시예에 따라, 메모리 모듈(700)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 등일 수 있다.
메모리 모듈(700)은 메모리 컨트롤러로부터 복수의 신호선들을 통하여 커맨드, 어드레스 및 데이터를 수신하고, 상기 커맨드, 상기 어드레스 및 상기 데이터를 버퍼링하여 메모리 장치들(720)에 제공하는 버퍼(710)를 더 포함할 수 있다.
버퍼(710)와 메모리 장치들(720) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(710)와 메모리 장치들(720) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(710)가 상기 커맨드, 상기 어드레스 및 상기 데이터를 모두 버퍼링하므로, 상기 메모리 컨트롤러는 버퍼(710)의 로드만을 구동함으로써 메모리 모듈(700)과 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(700)은 보다 많은 수의 메모리 장치들(720) 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들(700)을 포함할 수 있다.
메모리 장치(720)는 메모리 셀 어레이에 포함되는 복수의 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스를 생성하고, 상기 집중 로우 어드레스에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행할 수 있다. 따라서 메모리 장치(720)는 특정 메모리 셀 로우의 액세스 빈도가 높은 경우뿐만 아니라, 상기 특정 메모리 셀 로우의 액세스 빈도는 낮으나 매 액세스시 오랜 시간 동안 액세스되는 경우에도, 상기 특정 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행할 수 있다. 따라서 메모리 장치(720)는 데이터 소실율을 효과적으로 감소시킬 수 있다.
메모리 장치(720)는 도 3에 도시된 메모리 장치(200a)로 구현될 수 있다. 도 3의 메모리 장치(200a)의 구성 및 동작에 대해서는 도 3 내지 13을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(720)에 대한 상세한 설명은 생략한다.
도 15는 본 발명의 실시예들에 따른 메모리 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 15를 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인퍼페이스(830), 비휘발성 메모리 장치(NVM)(840), 휘발성 메모리 장치(VM)(850) 및 파워 서플라이(860)를 포함한다. 실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(850)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(850)는 메모리 셀 어레이에 포함되는 복수의 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스를 생성하고, 집중 로우 어드레스에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행할 수 있다. 따라서 휘발성 메모리 장치(850)는 특정 메모리 셀 로우의 액세스 빈도가 높은 경우뿐만 아니라, 상기 특정 메모리 셀 로우의 액세스 빈도는 낮으나 매 액세스시 오랜 시간 동안 액세스되는 경우에도, 상기 특정 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행할 수 있다. 따라서 휘발성 메모리 장치(850)는 데이터 소실율을 효과적으로 감소시킬 수 있다.
휘발성 메모리 장치(850)는 도 3에 도시된 메모리 장치(200a)로 구현될 수 있다. 도 3의 메모리 장치(200a)의 구성 및 동작에 대해서는 도 3 내지 13을 참조하여 상세히 설명하였으므로, 여기서는 휘발성 메모리 장치(850)에 대한 상세한 설명은 생략한다.
비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(840)는EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(800)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(PlasticLeaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 16을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(IOH)(920), 입출력 컨트롤러 허브(ICH)(930), 적어도 하나의 메모리 모듈(940) 및 그래픽 카드(950)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 16에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다.
프로세서(910)는 메모리 모듈(940)의 동작을 제어하는 메모리 컨트롤러(911)를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러(911)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(911)와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(940)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(911)는 입출력 허브(920) 내에 위치할 수 있다. 메모리 컨트롤러(911)를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(940)은 메모리 컨트롤러(911)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(941)을 포함할 수 있다. 메모리 장치(941)는 메모리 셀 어레이에 포함되는 복수의 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스를 생성하고, 상기 집중 로우 어드레스에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행할 수 있다. 따라서 메모리 장치(941)는 특정 메모리 셀 로우의 액세스 빈도가 높은 경우뿐만 아니라, 상기 특정 메모리 셀 로우의 액세스 빈도는 낮으나 매 액세스시 오랜 시간 동안 액세스되는 경우에도, 상기 특정 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행할 수 있다. 따라서 메모리 장치(941)는 데이터 소실율을 효과적으로 감소시킬 수 있다.
메모리 장치(941)는 도 3에 도시된 메모리 장치(200a)로 구현될 수 있다. 도 3의 메모리 장치(200a)의 구성 및 동작에 대해서는 도 3 내지 13을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(941)에 대한 상세한 설명은 생략한다.
입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 16에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(950)는 입출력 허브(920) 외부에 위치할 수도 있고 입출력 허브(920)의 내부에 위치할 수도 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스를 생성하는 집중 로우 어드레스 감지부; 및
    상기 집중 로우 어드레스를 수신하고, 상기 집중 로우 어드레스에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행하는 리프레시 제어부를 포함하는 메모리 장치.
  2. 제1 항에 있어서, 상기 집중 로우 어드레스 감지부는 액티브 신호 및 상기 메모리 셀 로우들 중의 하나를 나타내는 로우 어드레스를 수신하고, 상기 로우 어드레스와 함께 수신되는 상기 액티브 신호가 활성화되는 시간의 합에 기초하여 상기 집중 로우 어드레스를 생성하는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서, 상기 집중 로우 어드레스 감지부는,
    액티브 신호가 활성화되는 경우 로우 어드레스를 래치하여 래치된 로우 어드레스로서 출력하는 래치부;
    상기 액티브 신호가 활성화되는 동안 제1 주기를 갖는 카운트 펄스 신호를 생성하는 펄스 생성부; 및
    상기 메모리 셀 로우들을 나타내는 로우 어드레스들 각각에 대한 액세스값들을 저장하고, 상기 카운트 펄스 신호에 동기되어 상기 액세스값들 중에서 상기 래치된 로우 어드레스에 상응하는 액세스값을 순차적으로 증가시키고, 상기 액세스값들에 기초하여 상기 집중 로우 어드레스를 생성하는 로우 어드레스 프로파일러(profiler)를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서, 상기 펄스 생성부는 주기 제어 신호에 기초하여 상기 카운트 펄스 신호의 상기 제1 주기를 조절하는 것을 특징으로 하는 메모리 장치.
  5. 제3 항에 있어서, 상기 펄스 생성부는,
    상기 액티브 신호가 활성화되는 동안 턴온되고, 입력 신호를 상기 제1 주기의 절반에 상응하는 지연 시간동안 지연시켜 지연 신호로서 출력하는 지연부; 및
    상기 지연 신호를 반전시켜 상기 카운트 펄스 신호를 생성하고, 상기 카운트 펄스 신호를 상기 지연부에 상기 입력 신호로서 제공하는 인버터를 포함하고,
    상기 지연부는 턴온 초기에 논리 로우 레벨을 갖는 상기 지연 신호를 출력하는 것을 특징으로 하는 메모리 장치.
  6. 제3 항에 있어서, 상기 펄스 생성부는,
    클럭 변경 신호에 응답하여 클럭 신호의 주파수에 비례하는 기준 코드를 생성하는 기준 코드 생성부;
    상기 액티브 신호가 활성화되는 동안 턴온되고, 상기 클럭 신호에 동기되어 업카운트 동작을 수행하여 시간 코드를 생성하고, 리셋 신호의 상승 에지에 응답하여 상기 시간 코드를 초기화하는 제1 카운팅부;
    상기 시간 코드가 상기 기준 코드보다 작은 경우 논리 로우 레벨을 갖는 상기 리셋 신호를 출력하고, 상기 시간 코드가 상기 기준 코드보다 크거나 같은 경우 논리 하이 레벨을 갖는 상기 리셋 신호를 출력하는 비교기; 및
    상기 리셋 신호의 상승 에지에 응답하여 토글되는 출력 신호를 생성하고, 상기 출력 신호를 상기 카운트 펄스 신호로서 출력하는 T-플립플롭을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서, 상기 기준 코드 생성부는,
    상기 클럭 변경 신호를 상기 제1 주기의 절반에 상응하는 지연 시간동안 지연시켜 지연 신호로서 출력하는 지연부;
    상기 지연 신호를 반전시켜 반전 신호로서 출력하는 인버터;
    상기 클럭 변경 신호 및 상기 반전 신호에 대해 AND 연산을 수행하여 시작 신호를 생성하는 AND 게이트; 및
    상기 시작 신호가 논리 하이 레벨로 활성화되는 경우 카운트값을 초기화한 후 상기 클럭 신호에 동기되어 상기 카운트값에 대해 업카운트 동작을 수행하고, 상기 시작 신호가 논리 로우 레벨로 비활성화되는 경우 상기 업카운트 동작을 중단하고 상기 카운트값을 상기 기준 코드로서 출력하는 제2 카운팅부를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제3 항에 있어서, 상기 펄스 생성부는 온오프 신호에 응답하여 턴온 또는 턴오프되고, 상기 펄스 생성부는 턴오프되는 경우 상기 액티브 신호를 바이패스(bypass)시킴으로써 상기 액티브 신호를 상기 카운트 펄스 신호로서 출력하는 것을 특징으로 하는 메모리 장치.
  9. 제3 항에 있어서, 상기 로우 어드레스 프로파일러는 미리 정해진 시간 마다 상기 액세스값들 중에서 가장 큰 액세스값에 상응하는 로우 어드레스를 상기 집중 로우 어드레스로서 출력하고 상기 액세스값들을 초기화하는 것을 특징으로 하는 메모리 장치.
  10. 메모리 장치; 및
    상기 메모리 장치에 대해 독출 동작 및 기입 동작을 수행하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스를 생성하는 집중 로우 어드레스 감지부; 및
    상기 집중 로우 어드레스를 수신하고, 상기 집중 로우 어드레스에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들을 우선적으로 리프레시하는 리프레시 제어부를 포함하는 메모리 시스템.
KR1020140020751A 2014-02-21 2014-02-21 메모리 장치 및 이를 포함하는 메모리 시스템 KR102193993B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140020751A KR102193993B1 (ko) 2014-02-21 2014-02-21 메모리 장치 및 이를 포함하는 메모리 시스템
US14/514,416 US9536586B2 (en) 2014-02-21 2014-10-15 Memory device and memory system having the same
US15/236,895 US9685218B2 (en) 2014-02-21 2016-08-15 Memory device and memory system having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140020751A KR102193993B1 (ko) 2014-02-21 2014-02-21 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20150099170A true KR20150099170A (ko) 2015-08-31
KR102193993B1 KR102193993B1 (ko) 2020-12-22

Family

ID=53882848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140020751A KR102193993B1 (ko) 2014-02-21 2014-02-21 메모리 장치 및 이를 포함하는 메모리 시스템

Country Status (2)

Country Link
US (2) US9536586B2 (ko)
KR (1) KR102193993B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180057991A (ko) * 2016-11-23 2018-05-31 주식회사 디비하이텍 메모리 접근 시간 측정 시스템
US10607697B2 (en) 2016-08-30 2020-03-31 SK Hynix Inc. Semiconductor system including a phase changeable memory device
US11551740B2 (en) 2021-01-15 2023-01-10 SK Hynix Inc. Semiconductor memory device and refresh operation method, including input circuit, plurality of latches, plurality of counters and refresh controller for generating reset signals

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812185B2 (en) * 2015-10-21 2017-11-07 Invensas Corporation DRAM adjacent row disturb mitigation
KR102329673B1 (ko) 2016-01-25 2021-11-22 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
US10861530B2 (en) 2016-04-08 2020-12-08 Ultramemory Inc. Semiconductor storage device
JP6924524B2 (ja) * 2016-04-08 2021-08-25 ウルトラメモリ株式会社 半導体記憶装置
TWI592864B (zh) * 2016-06-21 2017-07-21 慧榮科技股份有限公司 資料儲存裝置及其資料維護方法
KR102699088B1 (ko) * 2016-12-06 2024-08-26 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 메모리 시스템
TWI602116B (zh) * 2017-03-07 2017-10-11 Silicon Motion Inc 資料儲存裝置及其資料維護方法
KR102308778B1 (ko) * 2017-05-24 2021-10-05 삼성전자주식회사 디스터브 로우를 케어하는 메모리 장치 및 그 동작방법
KR102358563B1 (ko) 2018-05-09 2022-02-04 삼성전자주식회사 로우 해머 핸들링과 함께 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
US10672486B2 (en) * 2018-08-21 2020-06-02 Micron Technology, Inc. Refreshing data stored at a memory component based on a memory component characteristic component
TWI676171B (zh) * 2018-09-18 2019-11-01 華邦電子股份有限公司 記憶體裝置及其中斷處理方法
US10504577B1 (en) * 2018-11-05 2019-12-10 Micron Technology, Inc. Apparatus with a row hit rate/refresh management mechanism
CN115083467B (zh) * 2021-03-15 2024-05-03 长鑫存储技术有限公司 刷新控制电路及存储器
US11854595B2 (en) 2021-03-15 2023-12-26 Changxin Memory Technologies, Inc. Refresh circuit and memory
EP4191592A4 (en) 2021-03-15 2024-07-10 Changxin Memory Tech Inc REFRESH CONTROL CIRCUIT AND MEMORY
CN112786087B (zh) * 2021-03-15 2022-04-26 长鑫存储技术有限公司 刷新电路及存储器
US11869567B2 (en) 2021-03-15 2024-01-09 Changxin Memory Technologies, Inc. Refresh control circuit and memory
US11640840B2 (en) * 2021-06-28 2023-05-02 Advanced Micro Devices, Inc. Victim row refreshes for memories in electronic devices
KR20230037992A (ko) 2021-09-10 2023-03-17 삼성전자주식회사 로우 해머 방지 회로를 포함하는 메모리 장치 및 이의 동작 방법
JP7433518B2 (ja) 2021-11-19 2024-02-19 チャンシン メモリー テクノロジーズ インコーポレイテッド ローハンマーリフレッシュ方法、ローハンマーリフレッシュ回路及び半導体メモリ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130115066A (ko) * 2012-04-10 2013-10-21 삼성전자주식회사 집중 어드레스 캐어링 방법 및 집중 어드레스 캐어링 기능을 갖는 메모리 시스템
US20140006704A1 (en) * 2012-06-30 2014-01-02 Zvika Greenfield Row hammer condition monitoring

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0962561A (ja) 1995-08-24 1997-03-07 Hewlett Packard Co <Hp> Ｄｒａｍのリフレッシュ方法
JP3355595B2 (ja) 1996-03-25 2002-12-09 シャープ株式会社 不揮発性半導体記憶装置
JP2000148580A (ja) 1998-11-09 2000-05-30 Nec Corp 半導体記憶装置
JP4002900B2 (ja) 2004-03-02 2007-11-07 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JP2007012173A (ja) 2005-06-30 2007-01-18 Toshiba Corp 半導体記憶装置
JP4597829B2 (ja) 2005-09-27 2010-12-15 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP2007157296A (ja) 2005-12-08 2007-06-21 Toshiba Corp 半導体記憶装置
JP4714590B2 (ja) 2006-01-23 2011-06-29 パトレネラ キャピタル リミテッド， エルエルシー メモリ
KR100929155B1 (ko) 2007-01-25 2009-12-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법
JP4843655B2 (ja) 2008-09-24 2011-12-21 株式会社東芝 半導体記憶装置
US9032141B2 (en) * 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
KR102157772B1 (ko) * 2013-12-18 2020-09-18 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130115066A (ko) * 2012-04-10 2013-10-21 삼성전자주식회사 집중 어드레스 캐어링 방법 및 집중 어드레스 캐어링 기능을 갖는 메모리 시스템
US20140006704A1 (en) * 2012-06-30 2014-01-02 Zvika Greenfield Row hammer condition monitoring

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10607697B2 (en) 2016-08-30 2020-03-31 SK Hynix Inc. Semiconductor system including a phase changeable memory device
US11049558B2 (en) 2016-08-30 2021-06-29 SK Hynix Inc. Semiconductor system including a phase changeable memory device
KR20180057991A (ko) * 2016-11-23 2018-05-31 주식회사 디비하이텍 메모리 접근 시간 측정 시스템
US11551740B2 (en) 2021-01-15 2023-01-10 SK Hynix Inc. Semiconductor memory device and refresh operation method, including input circuit, plurality of latches, plurality of counters and refresh controller for generating reset signals

Also Published As

Publication number Publication date
US9536586B2 (en) 2017-01-03
US20160351244A1 (en) 2016-12-01
US9685218B2 (en) 2017-06-20
US20150243338A1 (en) 2015-08-27
KR102193993B1 (ko) 2020-12-22

Similar Documents

Publication Publication Date Title
KR102193993B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
KR102107470B1 (ko) 메모리 장치 및 메모리 장치의 리프레시 방법
KR101966858B1 (ko) 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
KR101962874B1 (ko) 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 이의 동작 방법
KR102067029B1 (ko) 반도체 메모리 장치 및 메모리 시스템
KR102399475B1 (ko) 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치
KR20160056056A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20140076735A (ko) 휘발성 메모리 장치 및 메모리 시스템
US20140237177A1 (en) Memory module and memory system having the same
US10614871B2 (en) Semiconductor devices and semiconductor systems including the semiconductor devices
US20160048425A1 (en) Memory device having a shareable error correction code cell array
KR102194003B1 (ko) 메모리 모듈 및 이를 포함하는 메모리 시스템
US9064603B1 (en) Semiconductor memory device and memory system including the same
US9042194B2 (en) Refresh method, refresh address generator, volatile memory device including the same
KR102161818B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
KR102120825B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US10318469B2 (en) Semiconductor memory device, memory system, and method using bus-invert encoding
KR102048217B1 (ko) 메모리 장치 및 이를 갖는 메모리 시스템
US20140331006A1 (en) Semiconductor memory devices

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant