JP7433518B2 - ローハンマーリフレッシュ方法、ローハンマーリフレッシュ回路及び半導体メモリ - Google Patents
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- 238000000034 method Methods 0.000 title claims description 111
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000008569 process Effects 0.000 claims description 39
- 230000004913 activation Effects 0.000 claims description 28
- 238000001514 detection method Methods 0.000 claims description 21
- 238000012545 processing Methods 0.000 claims description 18
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 29
- 230000008859 change Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40622—Partial refresh of memory arrays
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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Description
本開示は、出願番号が202111399125.2であり、出願日が2021年11月19日であり、発明名称が「ローハンマーリフレッシュ方法、ローハンマーリフレッシュ回路及び半導体メモリ」である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本開示に組み込まれる。
目標ワードラインに対するローハンマーリフレッシュ命令を決定することと、
ローハンマーリフレッシュ命令に基づいて、予め設定されたローハンマーリフレッシュ信号を有効状態にすることであって、予め設定されたローハンマーリフレッシュ信号の有効状態は、第1リフレッシュ周期にローハンマーリフレッシュ命令を実行することを指示する、ことと、
第1リフレッシュ周期内にローハンマーリフレッシュ命令を完了しないことが検出される場合、予め設定されたローハンマーリフレッシュ信号の有効状態を第1リフレッシュ周期の次のリフレッシュ周期まで継続することと、を含む。
ローハンマーリフレッシュ命令を完了したことが検出される場合、予め設定されたローハンマーリフレッシュ信号を無効状態にすることをさらに含む。
対応して、前記ローハンマーリフレッシュ方法は、第1リフレッシュ周期において、第1隣接ワードラインと第2隣接ワードラインがすべてリフレッシュされたか否かを判断することと、第1隣接ワードラインがリフレッシュされ、第2隣接ワードラインがリフレッシュされない場合、第1リフレッシュ周期内にローハンマーリフレッシュ命令を完了しないと決定すること、又は、第1隣接ワードラインと第2隣接ワードラインがすべてリフレッシュされた場合、第1リフレッシュ周期内にローハンマーリフレッシュ命令を完了したと決定することをさらに含む。
検出回路を含み、前記検出回路は、
ローハンマーリフレッシュトリガ信号とリフレッシュ実行信号とを決定し、
ローハンマーリフレッシュトリガ信号が目標ワードラインに対するローハンマーリフレッシュ命令を受信したことを指示し、リフレッシュ実行信号がローハンマーリフレッシュ命令を完了しないことを指示する場合、有効状態にある予め設定されたローハンマーリフレッシュ信号を出力するために用いられ、
対応して、検出回路は、第1クロック回路と、第1リフレッシュ状態決定回路と、制御信号出力回路とを含み、
第1リフレッシュ状態決定回路は、ローハンマーリフレッシュトリガ信号、第1クロック信号及び第1反転クロック信号に基づいて、第1リフレッシュ状態信号及び第2リフレッシュ状態信号を決定するために用いられ、第1クロック回路は、第1リフレッシュ状態信号、初回リフレッシュ実行信号及びリフレッシュパルス信号に基づいて、第1クロック信号及び第1反転クロック信号を決定するために用いられ、制御信号出力回路は、ローハンマーリフレッシュトリガ信号及び第2リフレッシュ状態信号に基づいて、予め設定されたローハンマーリフレッシュ信号を決定するために用いられ、ここで、ローハンマーリフレッシュ命令は、目標ワードラインの第1隣接ワードラインと目標ワードラインの第2隣接ワードラインに対してワードラインリフレッシュ処理を行うことを指示し、初回リフレッシュ実行信号は、各リフレッシュ周期に初めて発生したワードラインリフレッシュ処理を指示するために用いられ、リフレッシュパルス信号は、各リフレッシュ周期に毎回発生したワードラインリフレッシュ処理を指示するために用いられる。
Row Hammer:ハンマー攻撃、又はローハンマーと呼ばれる
Dynamic Random Access Memory(DRAM):動的ランダムアクセスメモリ
Synchronous Dynamic Random Access Memory(SDRAM):同期動的ランダムアクセスメモリ
Memory Array:メモリアレイ
Word Line(WL):ワードライン
Bit Line(BL):ビットライン
RHR:予め設定されたローハンマーリフレッシュ信号
RHRact1:第1目標状態信号
RHRact2:第2目標状態信号
RHRStart:ローハンマーリフレッシュトリガ信号
Refreshpulse1:初回リフレッシュ実行信号
RefPulseCounter:リフレッシュパルス信号
RHRCk:第1クロック信号
RHRCkN:第1反転クロック信号
RHRState1:第1リフレッシュ状態信号
RHRState2:第2リフレッシュ状態信号
Rfsh:リフレッシュ状態有効信号
RasEnpulse:ワードラインオンパルス信号
RHRCounter:第2クロック信号
RHRCounterN:第2反転クロック信号
ResetN:リセット信号
本開示の一実施形態では、図3を参照すると、本開示の実施形態によるローハンマーリフレッシュ方法のフローチャートが示される。図3に示すように、該方法は、以下のS101~S103を含むことができる。
第1リフレッシュ周期において、第1隣接ワードラインと第2隣接ワードラインがすべてリフレッシュされたか否かを判断することと、
第1隣接ワードラインがリフレッシュされ、第2隣接ワードラインがリフレッシュされていない場合、第1リフレッシュ周期内にローハンマーリフレッシュ命令を完了しないと決定すること、又は、
第1隣接ワードラインと第2隣接ワードラインがすべてリフレッシュされた場合、第1リフレッシュ周期内にローハンマーリフレッシュ命令を完了したと決定することを含むことができる。
第1目標状態信号と第2目標状態信号を決定することであって、第1目標状態信号は第1隣接ワードラインのリフレッシュ状態を記録するために用いられ、第2目標状態信号は第2隣接ワードラインのリフレッシュ状態を記録するために用いられることと、
第1隣接ワードラインをリフレッシュするとき、第1目標状態信号を有効状態にし、第2目標状態信号を無効状態にすることと、
第2隣接ワードラインをリフレッシュするとき、第1目標状態信号を無効状態にし、第2目標状態信号を有効状態にすることと、を含むことができる。
ワードライン活性化命令を受信したかどうかを判断することと、
判断結果がYESである場合、第1目標状態信号と第2目標状態信号の両方を無効状態にすることと、を含むことができる。
予め設定されたローハンマーリフレッシュ信号が有効状態にある場合、第1目標状態信号と第2目標状態信号とを決定することと、
第1目標状態信号と第2目標状態信号とに基づいて、目標ワードラインの隣接ワードラインに対してワードラインリフレッシュ処理を行うことと、を含むことができる。
第1目標状態信号と第2目標状態信号がいずれも無効状態にある場合、第1隣接ワードラインと第2隣接ワードラインに対してワードラインリフレッシュ処理をそれぞれ行うことと、
第1目標状態信号が有効状態にあり、第2目標状態信号が無効状態にある場合、第2隣接ワードラインに対して2回ワードラインリフレッシュ処理を行うことと、を含むことができる。
ローハンマーリフレッシュトリガ信号RHRStartが目標ワードラインに対するローハンマーリフレッシュ命令を受信したことを指示し、リフレッシュ実行信号がローハンマーリフレッシュ命令を完了しないことを指示する場合、有効状態にある予め設定されたローハンマーリフレッシュ信号RHRを出力するために用いられる。
Claims (15)
- ローハンマーリフレッシュ方法であって、
目標ワードラインに対するローハンマーリフレッシュ命令を決定することと、
前記ローハンマーリフレッシュ命令に基づいて、予め設定されたローハンマーリフレッシュ信号を有効状態にすることであって、前記予め設定されたローハンマーリフレッシュ信号の有効状態は、第1リフレッシュ周期に前記ローハンマーリフレッシュ命令を実行することを指示する、ことと、
前記第1リフレッシュ周期内に前記ローハンマーリフレッシュ命令を完了しないことが検出される場合、前記予め設定されたローハンマーリフレッシュ信号の有効状態を前記第1リフレッシュ周期の次のリフレッシュ周期まで継続することと、を含む、ローハンマーリフレッシュ方法。 - 前記ローハンマーリフレッシュ方法は、
前記ローハンマーリフレッシュ命令を完了したことが検出される場合、前記予め設定されたローハンマーリフレッシュ信号を無効状態にすることをさらに含む、
請求項1に記載のローハンマーリフレッシュ方法。 - 前記ローハンマーリフレッシュ命令は、前記目標ワードラインの第1隣接ワードラインと前記目標ワードラインの第2隣接ワードラインをリフレッシュすることを指示し、
前記ローハンマーリフレッシュ方法は、
前記第1リフレッシュ周期において、前記第1隣接ワードラインと前記第2隣接ワードラインがすべてリフレッシュされたか否かを判断することと、
前記第1隣接ワードラインがリフレッシュされ、前記第2隣接ワードラインがリフレッシュされない場合、前記第1リフレッシュ周期内に前記ローハンマーリフレッシュ命令を完了しないと決定すること、又は、
前記第1隣接ワードラインと前記第2隣接ワードラインがすべてリフレッシュされた場合、前記第1リフレッシュ周期内に前記ローハンマーリフレッシュ命令を完了したと決定することをさらに含む、
請求項2に記載のローハンマーリフレッシュ方法。 - 前記ローハンマーリフレッシュ方法は、
第1目標状態信号と第2目標状態信号を決定することであって、前記第1目標状態信号は前記第1隣接ワードラインのリフレッシュ状態を記録するために用いられ、前記第2目標状態信号は前記第2隣接ワードラインのリフレッシュ状態を記録するために用いられる、ことと、
前記第1隣接ワードラインをリフレッシュするとき、前記第1目標状態信号を有効状態にし、前記第2目標状態信号を無効状態にすることと、
前記第2隣接ワードラインをリフレッシュするとき、前記第1目標状態信号を無効状態にし、前記第2目標状態信号を有効状態にすることと、をさらに含む、
請求項3に記載のローハンマーリフレッシュ方法。 - 前記第1リフレッシュ周期内に前記ローハンマーリフレッシュ命令を完了しないことが検出された場合、前記ローハンマーリフレッシュ方法は、
ワードライン活性化命令を受信したかどうかを判断することと、
判断結果がYESである場合、前記第1目標状態信号と前記第2目標状態信号の両方を無効状態にすることと、をさらに含む、
請求項4に記載のローハンマーリフレッシュ方法。 - 前記ローハンマーリフレッシュ方法は、
前記予め設定されたローハンマーリフレッシュ信号が有効状態にある場合、第1目標状態信号と第2目標状態信号とを決定することと、
前記第1目標状態信号と前記第2目標状態信号とに基づいて、前記目標ワードラインの隣接ワードラインに対してワードラインリフレッシュ処理を行うことと、をさらに含む、
請求項5に記載のローハンマーリフレッシュ方法。 - 前記第1目標状態信号と前記第2目標状態信号とに基づいて、前記目標ワードラインの隣接ワードラインに対してワードラインリフレッシュ処理を行うことは、
前記第1目標状態信号と前記第2目標状態信号がいずれも無効状態にある場合、前記第1隣接ワードラインと前記第2隣接ワードラインに対してワードラインリフレッシュ処理をそれぞれ行うことと、
前記第1目標状態信号が有効状態にあり、前記第2目標状態信号が無効状態にある場合、前記第2隣接ワードラインに対して2回ワードラインリフレッシュ処理を行うことと、を含む、
請求項6に記載のローハンマーリフレッシュ方法。 - ローハンマーリフレッシュ回路であって、
検出回路を含み、前記検出回路は、
ローハンマーリフレッシュトリガ信号とリフレッシュ実行信号とを決定し、
前記ローハンマーリフレッシュトリガ信号が目標ワードラインに対するローハンマーリフレッシュ命令を受信したことを指示し、前記リフレッシュ実行信号が前記ローハンマーリフレッシュ命令を完了しないことを指示する場合、有効状態にある予め設定されたローハンマーリフレッシュ信号を出力するために用いられ、
ここで、前記予め設定されたローハンマーリフレッシュ信号の有効状態は、第1リフレッシュ周期内に前記ローハンマーリフレッシュ命令を実行することを指示し、前記予め設定されたローハンマーリフレッシュ信号の有効状態は、前記第1リフレッシュ周期内に前記ローハンマーリフレッシュ命令を完了しない場合に、前記第1リフレッシュ周期の次のリフレッシュ周期まで継続される、ローハンマーリフレッシュ回路。 - 前記リフレッシュ実行信号は、初回リフレッシュ実行信号とリフレッシュパルス信号とを含み、これに対応して、前記検出回路は、第1クロック回路と、第1リフレッシュ状態決定回路と、制御信号出力回路とを含み、
前記第1リフレッシュ状態決定回路は、前記ローハンマーリフレッシュトリガ信号、第1クロック信号及び第1反転クロック信号に基づいて、第1リフレッシュ状態信号及び第2リフレッシュ状態信号を決定するために用いられ、
前記第1クロック回路は、前記第1リフレッシュ状態信号、前記初回リフレッシュ実行信号及び前記リフレッシュパルス信号に基づいて、前記第1クロック信号及び前記第1反転クロック信号を決定するために用いられ、
前記制御信号出力回路は、前記ローハンマーリフレッシュトリガ信号及び前記第2リフレッシュ状態信号に基づいて、前記予め設定されたローハンマーリフレッシュ信号を決定するために用いられ、
ここで、前記ローハンマーリフレッシュ命令は、前記目標ワードラインの第1隣接ワードラインと前記目標ワードラインの第2隣接ワードラインに対してワードラインリフレッシュ処理を行うことを指示し、前記初回リフレッシュ実行信号は、各リフレッシュ周期に初めて発生したワードラインリフレッシュ処理を指示するために用いられ、前記リフレッシュパルス信号は、各リフレッシュ周期に毎回発生したワードラインリフレッシュ処理を指示するために用いられる、
請求項8に記載のローハンマーリフレッシュ回路。 - 前記第1クロック回路は、第1二入力NANDゲートと、第2二入力NANDゲートと、第1NOTゲートとを含み、
前記第1二入力NANDゲートの入力端は、それぞれ前記第1リフレッシュ状態信号及び前記初回リフレッシュ実行信号に接続され、
前記第2二入力NANDゲートの入力端は、それぞれ前記第1二入力NANDゲートの出力端及び前記リフレッシュパルス信号に接続され、前記第2二入力NANDゲートの出力端は、前記第1反転クロック信号を出力するために用いられ、
前記第1NOTゲートの入力端は、前記第1反転クロック信号に接続され、前記第1NOTゲートの出力端は、前記第1クロック信号を出力するために用いられる、
請求項9に記載のローハンマーリフレッシュ回路。 - 前記第1リフレッシュ状態決定回路は、第1二入力NORゲートと、第3二入力NANDゲートと、第2NOTゲートと、第1フリップフロップと、第2フリップフロップとを含み、
前記第1二入力NORゲートの入力端は、それぞれ前記第1リフレッシュ状態信号及び前記第2リフレッシュ状態信号に接続され、前記第3二入力NANDゲートの入力端は、それぞれ前記第1二入力NORゲートの出力端及び前記ローハンマーリフレッシュトリガ信号に接続され、前記第2NOTゲートの入力端は、前記第3二入力NANDゲートの出力端に接続され、
前記第1フリップフロップの入力端は、前記第2NOTゲートの出力端に接続され、前記第1フリップフロップのクロック端は、それぞれ前記第1クロック信号及び前記第1反転クロック信号に接続され、前記第1フリップフロップの出力端は、前記第1リフレッシュ状態信号を出力するために用いられ、
前記第2フリップフロップの入力端は、前記第1リフレッシュ状態信号に接続され、前記第2フリップフロップのクロック端は、それぞれ前記第1クロック信号及び前記第1反転クロック信号に接続され、前記第2フリップフロップの出力端は、前記第2リフレッシュ状態信号を出力するために用いられ、
前記制御信号出力回路は、第3NOTゲートと、第4二入力NANDゲートと、第4NOTゲートとを含み、
前記第3NOTゲートの入力端は、前記第2リフレッシュ状態信号に接続され、前記第4二入力NANDゲートの入力端は、それぞれ前記第3NOTゲートの出力端及び前記ローハンマーリフレッシュトリガ信号に接続され、
前記第4NOTゲートの入力端は、前記第4二入力NANDゲートの出力端に接続され、前記第4NOTゲートの出力端は、前記予め設定されたローハンマーリフレッシュ信号を出力するために用いられる、
請求項9に記載のローハンマーリフレッシュ回路。 - 前記ローハンマーリフレッシュ回路は、状態カウント回路をさらに含み、
前記状態カウント回路は、前記予め設定されたローハンマーリフレッシュ信号及びワードライン状態信号を受信し、前記予め設定されたローハンマーリフレッシュ信号及びワードライン状態信号に基づいて、第1目標状態信号及び第2目標状態信号を決定するために用いられ、
ここで、前記第1目標状態信号は、前記第1隣接ワードラインのリフレッシュ状態を記録するために用いられ、前記第2目標状態信号は、前記第2隣接ワードラインのリフレッシュ状態を記録するために用いられる、
請求項9に記載のローハンマーリフレッシュ回路。 - 前記ワードライン状態信号は、リフレッシュ状態有効信号とワードラインオンパルス信号とを含み、前記状態カウント回路は、第2クロック回路と、第2リフレッシュ状態決定回路と、リセット回路とを含み、
前記第2クロック回路は、前記予め設定されたローハンマーリフレッシュ信号、前記リフレッシュ状態有効信号及び前記ワードラインオンパルス信号に基づいて、第2クロック信号及び第2反転クロック信号を決定するために用いられ、
前記リセット回路は、前記リフレッシュ状態有効信号、前記ワードラインオンパルス信号及び前記第1目標状態信号に基づいて、リセット信号を決定するために用いられ、
前記第2リフレッシュ状態決定回路は、前記第2クロック信号、前記第2反転クロック信号及び前記リセット信号に基づいて、前記第1目標状態信号及び前記第2目標状態信号を決定するために用いられ、
ここで、前記リフレッシュ状態有効信号は、現在の時間メモリアレイが1つのリフレッシュ周期内にあるかどうかを指示し、前記ワードラインオンパルス信号は任意のワードラインのオンを指示する、
請求項12に記載のローハンマーリフレッシュ回路。 - 前記第2クロック回路、第1三入力NANDゲートと、第5NOTゲートとを含み、
前記第1三入力NANDゲートの入力端は、それぞれ前記予め設定されたローハンマーリフレッシュ信号、前記リフレッシュ状態有効信号及び前記ワードラインオンパルス信号に接続され、前記第1三入力NANDゲートの出力端は、前記第2反転クロック信号を出力するために用いられ、
前記第5NOTゲートの入力端は、前記第1三入力NANDゲートの出力端に接続され、前記第5NOTゲートの出力端は、前記第2クロック信号を出力するために用いられ、
前記第2リフレッシュ状態決定回路は、第3フリップフロップと、第4フリップフロップと、第6NOTゲートとを含み、
前記第3フリップフロップの入力端は、前記第6NOTゲートにより前記第3フリップフロップの出力端に接続され、前記第3フリップフロップの出力端は、前記第1目標状態信号を出力するために用いられ、前記第3フリップフロップのクロック端は、それぞれ前記第2クロック信号及び前記第2反転クロック信号に接続され、
前記第4フリップフロップの入力端は、前記第1目標状態信号に接続され、前記第4フリップフロップのクロック端は、それぞれ前記第2クロック信号及び前記第2反転クロック信号に接続され、前記第4フリップフロップの出力端は、前記第2目標状態信号を出力するために用いられ、
前記第3フリップフロップ及び前記第4フリップフロップのそれぞれのリセット端は、いずれも前記リセット信号に接続され、
前記リセット回路は、第7NOTゲートと、第2三入力NANDゲートとを含み、
前記第7NOTゲートの入力端は、前記リフレッシュ状態有効信号に接続され、前記第2三入力NANDゲートの入力端は、それぞれ前記第7NOTゲートの出力端、前記ワードラインオンパルス信号及び前記第1目標状態信号に接続される、前記第2三入力NANDゲートの出力端は、前記リセット信号を出力するために用いられる、
請求項13に記載のローハンマーリフレッシュ回路。 - 請求項8~14のいずれか一項に記載のローハンマーリフレッシュ回路を備える、半導体メモリ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111399125.2 | 2021-11-19 | ||
CN202111399125.2A CN116153357A (zh) | 2021-11-19 | 2021-11-19 | 一种锤击刷新方法、锤击刷新电路及半导体存储器 |
PCT/CN2022/072108 WO2023087533A1 (zh) | 2021-11-19 | 2022-01-14 | 一种锤击刷新方法、锤击刷新电路及半导体存储器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2024500591A JP2024500591A (ja) | 2024-01-10 |
JP7433518B2 true JP7433518B2 (ja) | 2024-02-19 |
Family
ID=86384139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023514723A Active JP7433518B2 (ja) | 2021-11-19 | 2022-01-14 | ローハンマーリフレッシュ方法、ローハンマーリフレッシュ回路及び半導体メモリ |
Country Status (4)
Country | Link |
---|---|
US (1) | US11894042B2 (ja) |
EP (1) | EP4210059A4 (ja) |
JP (1) | JP7433518B2 (ja) |
KR (1) | KR20230074478A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150243338A1 (en) | 2014-02-21 | 2015-08-27 | Samsung Electronics Co., Ltd. | Memory device and memory system having the same |
US20170186481A1 (en) | 2015-12-28 | 2017-06-29 | Samsung Electronics Co., Ltd. | Refresh controller and memory device including the same |
JP2020166832A (ja) | 2019-03-29 | 2020-10-08 | インテル・コーポレーション | ロウハンマ緩和のホスト支援のためのリフレッシュコマンド制御 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9478316B1 (en) | 2016-01-08 | 2016-10-25 | SK Hynix Inc. | Memory device |
JP2017182854A (ja) * | 2016-03-31 | 2017-10-05 | マイクロン テクノロジー, インク. | 半導体装置 |
KR102468728B1 (ko) | 2016-08-23 | 2022-11-21 | 에스케이하이닉스 주식회사 | 리프레쉬 제어 회로, 반도체 메모리 장치 및 그의 동작 방법 |
KR102455027B1 (ko) | 2016-09-05 | 2022-10-17 | 에스케이하이닉스 주식회사 | 리프레쉬 제어 장치 및 이를 포함하는 반도체 장치 |
KR20180064940A (ko) * | 2016-12-06 | 2018-06-15 | 삼성전자주식회사 | 해머 리프레쉬 동작을 수행하는 메모리 시스템 |
CN207489475U (zh) | 2017-10-24 | 2018-06-12 | 睿力集成电路有限公司 | 刷新计数器电路、刷新计数器及存储器 |
US11017833B2 (en) * | 2018-05-24 | 2021-05-25 | Micron Technology, Inc. | Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling |
US10504577B1 (en) | 2018-11-05 | 2019-12-10 | Micron Technology, Inc. | Apparatus with a row hit rate/refresh management mechanism |
US11049545B2 (en) * | 2019-04-23 | 2021-06-29 | Micron Technology, Inc. | Methods for adjusting row hammer refresh rates and related memory devices and systems |
US10790005B1 (en) | 2019-04-26 | 2020-09-29 | Micron Technology, Inc. | Techniques for reducing row hammer refresh |
US11417385B1 (en) * | 2021-04-12 | 2022-08-16 | Winbond Electronics Corp. | Semiconductor memory apparatus |
-
2022
- 2022-01-14 JP JP2023514723A patent/JP7433518B2/ja active Active
- 2022-01-14 EP EP22738523.4A patent/EP4210059A4/en active Pending
- 2022-01-14 KR KR1020237008481A patent/KR20230074478A/ko unknown
- 2022-06-17 US US17/807,478 patent/US11894042B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150243338A1 (en) | 2014-02-21 | 2015-08-27 | Samsung Electronics Co., Ltd. | Memory device and memory system having the same |
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JP2020166832A (ja) | 2019-03-29 | 2020-10-08 | インテル・コーポレーション | ロウハンマ緩和のホスト支援のためのリフレッシュコマンド制御 |
Also Published As
Publication number | Publication date |
---|---|
JP2024500591A (ja) | 2024-01-10 |
KR20230074478A (ko) | 2023-05-30 |
US20230162777A1 (en) | 2023-05-25 |
EP4210059A1 (en) | 2023-07-12 |
EP4210059A4 (en) | 2023-08-09 |
US11894042B2 (en) | 2024-02-06 |
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A61 | First payment of annual fees (during grant procedure) |
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