JP2021082370A - 擬似ｓｒａｍに使用する制御回路及びその制御方法 - Google Patents

Abstract

【課題】擬似ＳＲＡＭに適用される制御回路及びその制御方法を提供する。【解決手段】制御回路は、書込みデータ判断回路とクロック生成回路を含む。書込みデータ判断回路は、擬似ＳＲＡＭのデータ入力回数とデータの実際の書き込み回数をカウント並びに比較して、書込みマッチング信号を生成し、擬似ＳＲＡＭのデータ入力回数のカウント動作に基づき、書込みカウントクロック信号を生成する。クロック生成回路は、書込みマッチング信号と書込みカウントクロック信号に基づき、前置き信号を生成し、前置き信号に基づき、列アドレスストローブクロック信号と制御信号を生成する。クロック生成回路は、書込みマッチング信号と書込みカウントクロック信号に基づき、前置き信号を動的に遅延するか否か決定して、列選択線信号のパルスを遅延するか省略する。【選択図】図１

Description

本発明は、メモリ装置に使用する制御回路及び制御方法に関するものであり、特に、列アドレスストローブクロック信号と制御信号を生成して、擬似ＳＲＡＭが列選択線信号を生成するのに用いる、擬似ＳＲＡＭに使用する制御回路及び制御方法に関するものである。

半導体メモリデバイスの統合レベルは高くなっており更に高い速度の要求が存在し、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＳＲＡＭ）及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＲＡＭ）は高速メモリとして使用される。ＤＲＡＭの利点を有する擬似ＳＲＡＭ（Ｐｓｅｕｄｏ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ｐＳＲＡＭ）に対する要求は増加し続けており、特に、モバイルデバイスに使用する。

擬似ＳＲＡＭは、使用者が発したリフレッシュコマンドが無いことから、ＤＲＡＭは、セルフリフレッシュ（ｓｅｌｆ−ｒｅｆｒｅｓｈ）動作を実行する必要がある。周知の擬似ＳＲＡＭは、カウンタ（ｃｏｕｎｔｅｒ）を用いて同期モードと非同期モードを切り換える。非同期モードでは、書込み動作は、外部クロック周期より更に短い周期で非同期を完成して、セルフリフレッシュ動作の時間を吸収する。同期モードでは、書込み動作は、外部クロックと同じ周期で同期を完成する。しかしながら、これは、場合によっては、同期書込みモードの列選択線信号（Ｃｏｌｕｍｎ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ ｓｉｇｎａｌ，ＣＳＬ ｓｉｇｎａｌ）を生成するのに用いるパルス幅が短くすぎて、擬似ＳＲＡＭが故障してしまう。

本発明は、書込み動作中に、列選択線信号を生成するのに用いる前置き信号のパルスを動的に遅延するか省略して、擬似ＳＲＡＭの故障を回避することができる、擬似ＳＲＡＭに使用する制御回路及びその制御方法を提供する。

本発明の制御回路は、擬似ＳＲＡＭに適用され、制御回路は、書込みデータ判断回路とクロック生成回路を含む。書込みデータ判断回路は、擬似ＳＲＡＭのデータ入力回数とデータの実際の書き込み回数をカウント並びに比較して、書込みマッチング信号を生成し、擬似ＳＲＡＭのデータ入力回数のカウントに基づき、書込みカウントクロック信号を生成するように配置する。クロック生成回路は、書込みデータ判断回路に結合し、書込みマッチング信号と書込みカウントクロック信号に基づき、前置き信号を生成し、前置き信号に基づき、列アドレスストローブクロック信号と制御信号を生成するように配置する。クロック生成回路は、書込みマッチング信号と書込みカウントクロック信号に基づき、前置き信号を動的に遅延するか否か決定して、擬似ＳＲＡＭの列選択線信号のパルスを遅延するか省略する。

本発明の制御方法は、擬似ＳＲＡＭに適用され、該制御方法は、擬似ＳＲＡＭのデータ入力回数とデータの実際の書き込み回数をカウント並びに比較して、書込みマッチング信号を生成し、擬似ＳＲＡＭのデータ入力回数のカウントに基づき、書込みカウントクロック信号を生成することと、書込みマッチング信号と書込みカウントクロック信号に基づき、前置き信号を生成し、前置き信号に基づき、列アドレスストローブクロック信号と制御信号を生成することと、を含む。書込みマッチング信号と書込みカウントクロック信号に基づき、前置き信号を生成するステップは、書込みマッチング信号と書込みカウントクロック信号に基づき、前置き信号を動的に遅延するか否か決定して、擬似ＳＲＡＭの列選択線信号のパルスを遅延するか省略する。

上記より、本発明の制御回路及び制御方法は、前置き信号のタイミングを調整して適切なタイミングを有する列選択線信号を生成して、擬似ＳＲＡＭの故障又は不安定な動作を回避する。本発明は、擬似ＳＲＡＭのデータ入力回数と実際の書込み回数をカウント並びに比較して、前置き信号を生成し、前置き信号を動的に遅延するか否か決定して、列選択線信号のパルスを遅延するか省略して、列選択線信号のパルス幅が短すぎるのを回避する。したがって、本発明は、擬似ＳＲＡＭの故障又は不安定な動作を回避でき、必要数の列選択線信号を生成できる。本発明によれば、擬似ＳＲＡＭは、より高い動作周波数を実現できる。

本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。

本発明の実施形態の擬似ＳＲＡＭの概略図である。 本発明の実施形態の書込みデータ判断回路の概略図である。 本発明の実施形態のクロック生成回路の概略図である。 図４Ａは、本発明の実施形態の非同期モードと同期モードを切り換える制御信号タイミング図である。図４Ｂは、本発明の実施形態の非同期モードと同期モード時序図制御信号タイミング図である。図４Ｃは、本発明の実施形態の切換非同期モードと同期モード時序図制御信号タイミング図である。 本発明の実施形態のコンパレータの回路図である。 本発明の実施形態のコンパレータに用いる信号生成回路の回路図である。 本発明の実施形態の同期制御回路の回路図である。 本発明の実施形態の同期制御回路の信号生成回路の回路図である。 本発明の実施形態の非同期制御回路の回路図である。 本発明の実施形態の同期列アドレスストローブクロックコントローラの回路図である。 本発明の実施形態の非同期列アドレスストローブクロックコントローラの回路図である。 本発明の実施形態のシングルショットパルスジェネレータの回路図である。 本発明の別の実施形態の制御信号タイミング図である。 図１２Ａは、本発明のもう１つの実施形態の制御信号タイミング図である。図１２Ｂは、本発明のもう１つの実施形態の制御信号タイミング図である。図１２Ｃは、本発明のもう１つの実施形態の制御信号タイミング図である。 本発明の実施形態の制御方法のフローチャートである。

図１を参照すると、図１は、本発明の実施形態による擬似ＳＲＡＭ１０の概略図である。擬似ＳＲＡＭ１０は、ＤＲＡＭアレイ１１０（動態隨機存取記憶體陣列）、制御回路１２０、入出力回路１３０を含む。ＤＲＡＭアレイ１１０は、複数のワード線と複数のメモリセルを含み（不図示）、データの保存に用いられ、本発明は、ＤＲＡＭアレイの構成を限定しない。制御回路１２０は、ＤＲＡＭアレイ１１０（動態隨機存取記憶體陣列）に結合し、書込みデータ判断回路１４０、クロック生成回路１５０、アドレスデコーダ１６０を含む。アドレスデコーダ１６０は、書込みデータ判断回路１４０、ＤＲＡＭアレイ１１０、入出力回路１３０に結合し、実行動作に対応するカウント開始信号ＬＴＣＳＴＡと書込みフラグ信号ＷＲＦＬＧを生成し、カウント開始信号ＬＴＣＳＴＡと書込みフラグ信号ＷＲＦＬＧを書込みデータ判断回路１４０に提供する。書込みデータ判断回路１４０は、アドレスデコーダ１６０に結合し、カウント開始信号ＬＴＣＳＴＡ、書込みフラグ信号ＷＲＦＬＧ、書込み制御信号ＷＲＩＴＥ、基準クロック信号ＣＬＫ及び列アドレスストローブクロック信号ＣＡＳＰを受信して、カウント開始信号ＬＴＣＳＴＡ、書込みフラグ信号ＷＲＦＬＧ、書込み制御信号ＷＲＩＴＥ、基準クロック信号ＣＬＫ及び列アドレスストローブクロック信号ＣＡＳＰに基づき、書込みマッチング信号ＷＲＭＴＣと書込みカウントクロック信号ＣＬＫＷＤＣを生成する。クロック生成回路１５０は、書込みデータ判断回路１４０と入出力回路１３０との間に結合し、書込みマッチング信号ＷＲＭＴＣと書込みカウントクロック信号ＣＬＫＷＤＣを受信し、書込みマッチング信号ＷＲＭＴＣと書込みカウントクロック信号ＣＬＫＷＤＣに基づき、前置き信号ＣＬＳＹＮＣＤを生成し、該前置き信号に基づき、列アドレスストローブクロック信号ＣＡＳＰと制御信号ＣＬＰを生成する。クロック生成回路１５０は、書込みマッチング信号ＷＲＭＴＣと書込みカウントクロック信号ＣＬＫＷＤＣに基づき、前置き信号ＣＬＳＹＮＣＤを動的に遅延するか否か決定して、列選択線信号ＣＳＬ（不図示）のパルスを遅延するか省略する。入出力回路１３０は、ＤＲＡＭアレイ１１０及び制御回路１２０に結合し、更に、入出力回路１３０は、アドレスデコーダ１６０とクロック生成回路１５０との間に結合する。入出力回路１３０は、制御回路１２０から列アドレスストローブクロック信号ＣＡＳＰと制御信号ＣＬＰを受信して、列選択線信号ＣＳＬを生成し、列選択線信号ＣＳＬに基づき、書込みデータをＤＲＡＭアレイ１１０に順に書き込む。

図１において、書込みデータ判断回路１４０は、擬似ＳＲＡＭ１０のデータ入力回数ＮＤＩＮとデータの実際の書き込み回数ＮＤＷＲをカウントして、データ入力回数ＮＤＩＮとデータの実際の書き込み回数ＮＤＷＲを比較して、書込みマッチング信号ＷＲＭＴＣを生成するのに用いる。データ入力回数ＮＤＩＮは、基準クロック信号ＣＬＫに基づき、データを擬似ＳＲＡＭ１０の外部から擬似ＳＲＡＭ１０に入力する回数であり、データの実際の書き込み回数ＮＤＷＲは、列アドレスストローブクロック信号ＣＡＳＰに基づき、データを擬似ＳＲＡＭ１０の内部からＤＲＡＭアレイ１１０に書き込む回数である。書込みデータ判断回路１４０は、擬似ＳＲＡＭのデータ入力回数ＮＤＩＮのカウント動作に基づき、書込みカウントクロック信号ＣＬＫＷＤＣを生成する。書込みカウントクロック信号ＣＬＫＷＤＣの生成方式は、後で説明する。ＤＲＡＭアレイ（動態隨機存取記憶體陣列）１１０に書き込むデータ入力回数ＮＤＩＮが外部から擬似ＳＲＡＭ１００に入力するデータ書込み回数ＮＤＷＲに等しい時、書込みマッチング信号ＷＲＭＴＣは、低論理レベルであり、データをＤＲＡＭアレイ１１０に書き込む速度は、データを外部から入出力回路１３０に入力する速度に相当することを表す。

クロック生成回路１５０は、低論理レベルの書込みマッチング信号ＷＲＭＴＣ時を受信するように配置される時、低論理レベルの書込みマッチング信号ＷＲＭＴＣ及び書込みカウントクロック信号ＣＬＫＷＤＣに基づき、前置き信号ＣＬＳＹＮＣＤを動的に遅延して、列アドレスストローブクロック信号ＣＡＳＰと制御信号ＣＬＰのタイミングを動的に調整する。クロック生成回路１５０は、列アドレスストローブクロック信号ＣＡＳＰの周期を基準クロック信号ＣＬＫの周期と同じに調整して、書込み動作が非同期モードから同期モードに変換できるようにする。

実施形態において、データ入力回数ＮＤＩＮがデータの実際の書き込み回数ＮＤＷＲより大きい時、クロック生成回路１５０は、列アドレスストローブクロック信号ＣＡＳＰと制御信号ＣＬＰのタイミングを調整して、擬似ＳＲＡＭ１０に基準クロック信号ＣＬＫより更に短い周期で非同期書込み動作を実行させる。該データ入力回数ＮＤＩＮがデータの実際の書き込み回数ＮＤＷＲ以下である時、クロック生成回路１５０は、列アドレスストローブクロック信号ＣＡＳＰと制御信号ＣＬＰのタイミングを調整して、擬似ＳＲＡＭ１０に基準クロック信号ＣＬＫと同じ周期で同期書込み動作を実行させる。
図２は、本発明の実施形態による書込みデータ判断回路１４０の概略図である。図２を参照すると、書込み判断回路１４０は、カウンタ２１０、カウンタ２２０及びコンパレータ２３０を含む。

カウンタ２１０は、書込み制御信号ＷＲＩＴＥ、カウント開始信号ＬＴＣＳＴＡ及び基準クロック信号ＣＬＫを受信する。書込み動作中、カウンタ２１０は、書込み制御信号ＷＲＩＴＥ、カウント開始信号ＬＴＣＳＴＡ及び基準クロック信号ＣＬＫに基づき、「データを擬似ＳＲＡＭ１０の外部から擬似ＳＲＡＭ１０に入力する回数」をカウントして、データ入力回数ＮＤＩＮを生成する。

カウンタ２２０は、書込みフラグ信号ＷＲＦＬＧ及び列アドレスストローブクロック信号ＣＡＳＰを受信する。書込み動作中、カウンタ２２０は、書込みフラグ信号ＷＲＦＬＧ及び列アドレスストローブクロック信号ＣＡＳＰに基づき、「データを擬似ＳＲＡＭ１０の内部からＤＲＡＭアレイ１１０に書き込む回数」をカウントして、データの実際の書き込み回数ＮＤＷＲを生成する。

コンパレータ２３０は、カウンタ２１０とカウンタ２２０に結合し、データ入力回数ＮＤＩＮ及びデータの実際の書き込み回数ＮＤＷＲを比較するのに用いる。データ入力回数ＮＤＩＮがデータの実際の書き込み回数ＮＤＷＲに等しい時、書込みマッチング信号ＷＲＭＴＣは、低論理レベルである。データ入力回数ＮＤＩＮがデータの実際の書き込み回数ＮＤＷＲより大きい時、書込みマッチング信号ＷＲＭＴＣは、高論理レベルである。実施形態において、カウンタ２１０は、更に、書込み制御信号ＷＲＩＴＥ、カウント開始信号ＬＴＣＳＴＡ及び基準クロック信号ＣＬＫに基づき、書込みカウントクロック信号ＣＬＫＷＤＣを生成し、クロック生成回路１５０に提供して、クロック生成回路１５０が非同期制御を実行する前置き制御信号とする。

図３は、本発明の実施形態のクロック生成回路１５０の概略図である。図３を参照すると、クロック生成回路１５０は、同期・非同期コントローラ３１０、遅延カウンタ３２０、同期列アドレスストローブクロックコントローラ３３０、非同期列アドレスストローブクロックコントローラ３４０、シングルショットパルスジェネレータ３５０及びクロック調整器３６０を含む。遅延カウンタ３２０とクロック調整器３６０は、それぞれ従来のカウンタと従来の遅延回路であってもよく、本発明はこれに限定しない。

同期・非同期コントローラ３１０は、書込みデータ判断回路１４０に結合し、同期制御回路３７０と非同期制御回路３８０を含む。同期・非同期コントローラ３１０は、書込みカウントクロック信号ＣＬＫＷＤＣ、書込みマッチング信号ＷＲＭＴＣ、基準クロック信号ＣＬＫ、列アドレスストローブクロック信号ＣＡＳＰ及び実行動作モードに対応するモード信号ＭＯＤＥを受信し、書込みマッチング信号ＷＲＭＴＣに基づき、同期するか否か判断し、同期制御を実行して、同期決定信号ＣＬＳＹＮＣと前置き信号ＣＬＳＹＮＣＤを生成し、該書込みカウントクロック信号ＣＬＫＷＤＣ、同期決定信号ＣＬＳＹＮＣと該前置き信号ＣＬＳＹＮＣＤに基づき、非同期制御を実行して、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫと反転前置き信号ＣＬＳＹＮＣＤＢを生成する。

遅延カウンタ３２０は、基準クロック信号ＣＬＫ、遅延制御信号ＬＴＮＣＹ、カウント開始信号ＬＴＣＳＴＡ及びモード信号ＭＯＤＥを受信し、遅延制御信号ＬＴＮＣＹ、カウント開始信号ＬＴＣＳＴＡ及びモード信号ＭＯＤＥに基づき、カウントして、トリガーステータス信号ＣＬＰＴＲＩＧを生成し、同期列アドレスストローブクロックコントローラ３３０と非同期列アドレスストローブクロックコントローラ３４０に提供する。カウント開始信号ＬＴＣＳＴＡに基づき、カウントを開始して、所定の遅延時間を経過した後、遅延カウンタ３２０は、高論理レベルを有するトリガーステータス信号ＣＬＰＴＲＩＧを生成する。

同期列アドレスストローブクロックコントローラ３３０は、同期・非同期コントローラ３１０と遅延カウンタ３２０に結合し、同期決定信号ＣＬＳＹＮＣ、基準クロック信号ＣＬＫ及びトリガーステータス信号ＣＬＰＴＲＩＧを受信する。同期決定信号ＣＬＳＹＮＣとトリガーステータス信号ＣＬＰＴＲＩＧがいずれも高論理レベルである時、同期モードに変換したことを表し、基準クロック信号ＣＬＫに基づき、対応して同期基準信号ＣＡＳＳＰ２を生成する。

非同期列アドレスストローブクロックコントローラ３４０は、同期・非同期コントローラ３１０、同期列アドレスストローブクロックコントローラ３３０とシングルショットパルスジェネレータ３５０に結合し、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫ、トリガー制御信号ＣＬＰＴＲＩＧＳＬ＿ｔ、遅延レディ信号ＲＣＤＲＤＹ及び列アドレスストローブクロック信号ＣＡＳＰを受信する。遅延レディ信号ＲＣＤＲＤＹが高論理レベルであり、同期決定信号ＣＬＳＹＮＣが低論理レベルである時、現在、非同期モードであることを表すため、非同期列アドレスストローブクロックコントローラ３４０は、対応して非同期基準信号ＣＡＳＡＳＰを生成できる。更に、非同期モードにおいて、非同期列アドレスストローブクロックコントローラ３４０は、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫ、トリガー制御信号ＣＬＰＴＲＩＧＳＬ＿ｔ、遅延レディ信号ＲＣＤＲＤＹ及び列アドレスストローブクロック信号ＣＡＳＰに基づき、対応して非同期基準信号ＣＡＳＡＳＰを生成し、シングルショットパルスジェネレータ３５０に提供する。遅延レディ信号ＲＣＤＲＤＹが高論理レベルである時、ワード線とセンスアンプのような行アドレスのシステム動作は、駆動して準備が完了し、列アドレスのシステム動作は、開始を準備できる。即ち、書込み動作時、データを入出力回路１３０のバッファからＤＲＡＭアレイ１１０のメモリセルに書き込むことを開始できる。遅延レディ信号ＲＣＤＲＤＹは、一種のステータス信号であり、内部が、行コントローラから列コントローラの伝送遅延時間ｔＲＣＤ（不図示）を経過し、列選択線信号ＣＳＬの生成が準備できている時、遅延レディ信号ＲＣＤＲＤＹが高論理レベルに移行する。注意すべきこととして、アクティブ状態（ａｃｔｉｖｅ ｓｔａｔｅ）が完了した後、制御回路１２０は、遅延レディ信号ＲＣＤＲＤＹをリセットする。

シングルショットパルスジェネレータ３５０は、同期・非同期コントローラ３１０、同期列アドレスストローブクロックコントローラ３３０と非同期列アドレスストローブクロックコントローラ３４０に結合し、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫ、遅延レディ信号ＲＣＤＲＤＹ、反転前置き信号ＣＬＳＹＮＣＤＢ、同期基準信号ＣＡＳＳＰ２、同期決定信号ＣＬＳＹＮＣ及び非同期基準信号ＣＡＳＡＳＰを受信する。実施形態において、シングルショットパルスジェネレータ３５０は、非同期モードにある時、非同期基準信号ＣＡＳＡＳＰに基づき、対応して列アドレスストローブクロック信号ＣＡＳＰを生成し、同期モードにある時、同期基準信号ＣＡＳＳＰ２に基づき、対応して列アドレスストローブクロック信号ＣＡＳＰを生成する。実施形態において、シングルショットパルスジェネレータ３５０において、例えば非同期基準信号ＣＡＳＡＳＰと同期基準信号ＣＡＳＳＰ２をＯＲ演算（ＯＲ ｏｐｅｒａｔｉｏｎ）によって選択し、選択された信号に基づき、遅延レディ信号ＲＣＤＲＤＹが高論理レベルになった後、所定のパルス幅の単発パルスを生成して、列アドレスストローブクロック信号ＣＡＳＰを形成してもよい。列アドレスストローブクロック信号ＣＡＳＰは、更に、非同期列アドレスストローブクロックコントローラ３４０にフィードバックされて、後続の非同期基準信号ＣＡＳＡＳＰを調整する。

クロック調整器３６０は、シングルショットパルスジェネレータ３５０に結合し、列アドレスストローブクロック信号ＣＡＳＰを受信し、列アドレスストローブクロック信号ＣＡＳＰに基づき、所定の遅延時間を経過した後、制御信号ＣＬＰを生成する。

図４Ａ、図４Ｂと図４Ｃは、本発明の実施形態の非同期モードと同期モードを切り換える制御信号タイミング図である。図１、図３、図４Ａ、図４Ｂと図４Ｃを同時に参照すると、制御回路１２０は、列アドレスストローブクロック信号ＣＡＳＰ、同期決定信号ＣＬＳＹＮＣと前置き信号ＣＬＳＹＮＣＤの動作波形に基づき、非同期モードと同期モードとの間で動作モードを変更する。具体的には、列アドレスストローブクロック信号ＣＡＳＰが高論理レベルに移行する時、同期決定信号ＣＬＳＹＮＣは高論理レベルに移行する。前置き信号ＣＬＳＹＮＣＤの移行条件は、例えば、同期決定信号ＣＬＳＹＮＣが高論理レベルに移行した後、基準クロック信号ＣＬＫが低論理レベルである時、前置き信号ＣＬＳＹＮＣＤは、高論理レベルに移行される。例を挙げると、図４Ａの場合、同期決定信号ＣＬＳＹＮＣが高論理レベルに移行する時、この時、基準クロック信号ＣＬＫは低論理レベルであることから、制御回路１２０は、演算後、前置き信号ＣＬＳＹＮＣＤを高論理レベルに移行し、次いで、同期基準信号ＣＡＳＳＰ２のパルスＮ＋１とパルスＮ＋２は、前置き信号ＣＬＳＹＮＣＤが高論理レベルに移行された後、順に生成され、それぞれ列アドレスストローブクロック信号ＣＡＳＰのパルスＮ＋１とパルスＮ＋２の生成の基準となる。列選択線信号ＣＳＬのパルスＮ、パルスＮ＋１とパルスＮ＋２は、それぞれ列アドレスストローブクロック信号ＣＡＳＰのパルスＮ、パルスＮ＋１とパルスＮ＋２と同期する。図４Ｂの場合、同期決定信号ＣＬＳＹＮＣが高論理レベルに移行する時、この時、基準クロック信号ＣＬＫは高論理レベルであることから、制御回路１２０は、演算後、基準クロック信号ＣＬＫが低論理レベルに移行する時、前置き信号ＣＬＳＹＮＣＤを高論理レベルに移行する。次いで、同期基準信号ＣＡＳＳＰ２のパルスＮ＋１は、前置き信号ＣＬＳＹＮＣＤが高論理レベルに移行された後、生成され、列アドレスストローブクロック信号ＣＡＳＰのパルスＮ＋１の生成の基準となる。列選択線信号ＣＳＬのパルスＮとパルスＮ＋１は、それぞれ列アドレスストローブクロック信号ＣＡＳＰのパルスＮとパルスＮ＋１と同期する。したがって、図４Ｂの場合、同期基準信号ＣＡＳＳＰ２のパルスＮ＋１に基づいて生成される列選択線信号ＣＳＬのパルスＮ＋１は遅延されて、パルスＮ＋１のパルス幅が短くすぎて、擬似ＳＲＡＭ１０が故障するのを回避する。図４Ｃの場合、同期決定信号ＣＬＳＹＮＣが高論理レベルに移行する時、この時、基準クロック信号ＣＬＫは高論理レベルである。次いで、基準クロック信号ＣＬＫが低論理レベルに移行する時、列アドレスストローブクロック信号ＣＡＳＰは低論理レベルであることから、制御回路１２０は、演算後、列アドレスストローブクロック信号ＣＡＳＰが高論理レベルに移行する時、前置き信号ＣＬＳＹＮＣＤを高論理レベルに移行する。次いで、同期基準信号ＣＡＳＳＰ２のパルスＮ＋２は、前置き信号ＣＬＳＹＮＣＤが高論理レベルに移行された後、生成され、列アドレスストローブクロック信号ＣＡＳＰのパルスＮ＋２の生成の基準となる。したがって、図４Ｃの場合、同期基準信号ＣＡＳＳＰ２のパルスＮ＋１に基づいて生成される列選択線信号ＣＳＬのパルスＮ＋１は省略されて、パルスＮ＋１のパルス幅が短すぎて、擬似ＳＲＡＭ１０が故障するのを回避する。

図５Ａは、本発明の実施形態のコンパレータ２３０の回路図である。図２と図５Ａを同時に参照すると、コンパレータ２３０は、データ入力回数ＮＤＩＮ及びデータの実際の書き込み回数ＮＤＷＲを比較するのに用いる。データ入力回数ＮＤＩＮがデータの実際の書き込み回数ＮＤＷＲに等しい時、書込みマッチング信号ＷＲＭＴＣは、高論理レベルに移行される。

論理回路５１０は、カウンタ２１０とカウンタ２２０に結合し、データ入力回数ＮＤＩＮとデータの実際の書き込み回数ＮＤＷＲを受信し、論理演算して、制御信号ＰＷＲＭＴＣ＿ｃを生成する。具体的には、論理回路５１０は、ＯＲゲートＯＲ１、ＯＲゲートＯＲ２、ＯＲゲートＯＲ３、ＯＲゲートＯＲ４、ＮＯＲゲートＮＯＲ１、ＮＯＲゲートＮＯＲ２とＮＡＮＤゲートＮＡＮＤ１を含む。データ入力回数ＮＤＩＮは、データ入力回数ＣＮＴＤＩＮ＜３：０＞、即ち、データ入力回数ＣＮＴＤＩＮ＜０＞、データ入力回数ＣＮＴＤＩＮ＜１＞、データ入力回数ＣＮＴＤＩＮ＜２＞、データ入力回数ＣＮＴＤＩＮ＜３＞を含む。データの実際の書き込み回数ＮＤＷＲは、データの実際の書き込み回数ＣＮＴＤＷＲ＜３：０＞、即ち、データの実際の書き込み回数ＣＮＴＤＷＲ＜０＞、データの実際の書き込み回数ＣＮＴＤＷＲ＜１＞、データの実際の書き込み回数ＣＮＴＤＷＲ＜２＞、データの実際の書き込み回数ＣＮＴＤＷＲ＜３＞を含む。ＯＲゲートＯＲ１は、データ入力回数ＣＮＴＤＩＮ＜０＞とデータの実際の書き込み回数ＣＮＴＤＷＲ＜０＞を受信し、ＯＲゲートＯＲ２は、データ入力回数ＣＮＴＤＩＮ＜１＞とデータの実際の書き込み回数ＣＮＴＤＷＲ＜１＞を受信し、ＯＲゲートＯＲ３は、データ入力回数ＣＮＴＤＩＮ＜２＞とデータの実際の書き込み回数ＣＮＴＤＷＲ＜２＞を受信し、ＯＲゲートＯＲ４は、データ入力回数ＣＮＴＤＩＮ＜３＞とデータの実際の書き込み回数ＣＮＴＤＷＲ＜３＞を受信する。論理回路５１０は、ＯＲゲートＯＲ１、ＯＲゲートＯＲ２、ＯＲゲートＯＲ３、ＯＲゲートＯＲ４、ＮＯＲゲートＮＯＲ１、ＮＯＲゲートＮＯＲ２とＮＡＮＤゲートＮＡＮＤ１によって論理演算を実行した後、ＮＡＮＤゲートＮＡＮＤ１により制御信号ＰＷＲＭＴＣ＿ｃを生成する。

論理回路５２０は、論理回路５１０に結合し、制御信号ＥＮ＿ｔと制御信号ＰＷＲＭＴＣ＿ｃを受信し、論理演算した後、フラグ信号ＦＬＧＤ＿ｔと制御信号ＣＯＮ１を生成する。具体的には、論理回路５２０は、トランジスタＰ１、ＮＯＴゲートＩＮＶ１、トランジスタＮ１、ＮＯＴゲートＩＮＶ２、ＮＯＴゲートＩＮＶ３、ＮＯＲゲートＮＯＲ３、トランジスタＰ２、ＮＯＴゲートＩＮＶ４、トランジスタＮ２、ＮＯＴゲートＩＮＶ５とＮＡＮＤゲートＮＡＮＤ２を含む。トランジスタＰ１のゲート端は、制御信号ＣＡＳＰＤＢ＿ｃを受信し、ＮＯＴゲートＩＮＶ１とＮＯＴゲートＩＮＶ２の入力端は、制御信号ＥＮ＿ｔを受信し、トランジスタＮ１のゲート端は、制御信号ＣＡＳＰＤ＿ｔを受信する。トランジスタＰ２のゲート端は、制御信号ＣＡＳＰＤ＿ｔを受信し、ＮＯＴゲートＩＮＶ４の入力端は、制御信号ＰＷＲＭＴＣ＿ｃを受信し、トランジスタＮ２のゲート端は、制御信号ＣＡＳＰＤＢ＿ｃを受信する。論理回路５２０は、トランジスタＰ１、ＮＯＴゲートＩＮＶ１、トランジスタＮ１、ＮＯＴゲートＩＮＶ２、ＮＯＴゲートＩＮＶ３、ＮＯＲゲートＮＯＲ３、トランジスタＰ２、ＮＯＴゲートＩＮＶ４、トランジスタＮ２、ＮＯＴゲートＩＮＶ５とＮＡＮＤゲートＮＡＮＤ２によって論理演算を実行した後、ＮＯＲゲートＮＯＲ３とＮＡＮＤゲートＮＡＮＤ２によってフラグ信号ＦＬＧＤ＿ｔと制御信号ＣＯＮ１を生成する。

論理回路５３０は、論理回路５２０に結合し、フラグ信号ＦＬＧＤ＿ｔと制御信号ＣＯＮ１を受信し、論理演算した後、書込みマッチング信号ＷＲＭＴＣを生成する。具体的には、論理回路５３０は、ＮＡＮＤゲートＮＡＮＤ３、ＮＡＮＤゲートＮＡＮＤ４、ＮＯＴゲートＩＮＶ６及びＮＡＮＤゲートＮＡＮＤ５を含む。ＮＡＮＤゲートＮＡＮＤ３の入力端は、制御信号ＣＯＮ１を受信し、ＮＡＮＤゲートＮＡＮＤ４の入力端は、フラグ信号ＦＬＧＤ＿ｔ、制御信号ＥＮ＿ｔとチップ電源投入完了確認信号ＣＨＲＤＹ＿ｔを受信する。論理回路５３０は、ＮＡＮＤゲートＮＡＮＤ３、ＮＡＮＤゲートＮＡＮＤ４、ＮＯＴゲートＩＮＶ６及びＮＡＮＤゲートＮＡＮＤ５によって論理演算を実行した後、ＮＡＮＤゲートＮＡＮＤ５によって書込みマッチング信号ＷＲＭＴＣを生成する。

図５Ａを参照すると、データ入力回数ＣＮＴＤＩＮ＜３：０＞とデータの実際の書き込み回数ＣＮＴＤＷＲ＜３：０＞が比較されて、比較結果は、制御信号ＣＡＳＰＤ＿ｔと制御信号ＣＡＳＰＤＢ＿ｃのタイミングに基づき、ラッチされる。制御信号ＣＡＳＰＤ＿ｔと制御信号ＣＡＳＰＤＢ＿ｃは、列アドレスストローブクロック信号ＣＡＳＰを遅延することで生成される。言及すべきこととして、データ入力回数ＮＤＩＮがデータの実際の書き込み回数ＮＤＷＲに等しいか否か判断するのに用いる書込みマッチング信号ＷＲＭＴＣを生成するために、コンパレータ２３０は、判断結果のパルスを変換するデジタルフィルタ構造を有する。パルスの幅は、書込みマッチング信号ＷＲＭＴＣが安定した後、動作を実行するのに十分である。制御信号ＥＮ＿ｔは、ステータス信号であり、チップイネーブル信号（不図示）が高論理レベルに変わる時、制御信号ＥＮ＿ｔは、高論理レベルに変わる。擬似ＳＲＡＭ１０がアクティブ状態（ａｃｔｉｖｅ ｓｔａｔｅ）を完了し、プリチャージ状態（ｐｒｅ−ｃｈａｒｇｅ ｓｔａｔｅ）にシフトする時、制御信号ＥＮ＿ｔは、低論理レベルに変わる。

図５Ｂは、本発明の実施形態のコンパレータ２３０に用いる信号生成回路５４０の回路図である。図５Ｂを参照すると、信号生成回路５４０は、インバータＩＮＶ７、遅延回路５５０及びインバータＩＮＶ８を含む。信号生成回路５４０は、列アドレスストローブクロック信号ＣＡＳＰとモード信号ＭＯＤＥ１を受信して、反転列アドレスストローブクロック信号ＣＡＳＰ＿ｔ、制御信号ＣＡＳＰＤ＿ｔと制御信号ＣＡＳＰＤＢ＿ｃを生成するのに用いる。具体的には、インバータＩＮＶ７は、列アドレスストローブクロック信号ＣＡＳＰを受信し、反転して、反転列アドレスストローブクロック信号ＣＡＳＰ＿ｔを生成する。遅延回路５５０は、反転列アドレスストローブクロック信号ＣＡＳＰ＿ｔとモード信号ＭＯＤＥ１を受信し、モード信号ＭＯＤＥ１に基づき、選択するモードが例えばテストモード（ｔｅｓｔ ｍｏｄｅ）であるのか、ヒューズモード（ｆｕｓｅ ｍｏｄｅ）であるのか決定して遅延時間を決定し、反転列アドレスストローブクロック信号ＣＡＳＰ＿ｔを遅延して、制御信号ＣＡＳＰＤ＿ｔを生成する。インバータＩＮＶ８は、制御信号ＣＡＳＰＤ＿ｔを受信し、反転して、制御信号ＣＡＳＰＤＢ＿ｃを生成する。

図６Ａは、本発明の実施形態の同期制御回路３７０の回路図である。図３と図６を参照すると、同期制御回路３７０は、書込みマッチング信号ＷＲＭＴＣ、書込みフラグ信号ＷＲＦＬＧと列アドレスストローブクロック信号ＣＡＳＰを受信し、書込みマッチング信号ＷＲＭＴＣに基づき、外部クロック（基準クロック信号ＣＬＫ）で書込むことと内部クロック（列アドレスストローブクロック信号ＣＡＳＰ）で書込むことを同期するか否か判断して、同期制御を実行して同期決定信号ＣＬＳＹＮＣと前置き信号ＣＬＳＹＮＣＤを生成する。具体的には、同期制御回路３７０は、論理回路６１０、論理回路６２０及び論理回路６３０を含む。

論理回路６１０は、ＮＡＮＤゲートＮＡＮＤ６を含み、ＮＡＮＤゲートＮＡＮＤ６は、書込みマッチング信号ＷＲＭＴＣ、書込みフラグ信号ＷＲＦＬＧを受信し、ＮＡＮＤ演算後、同期決定信号ＣＬＳＹＮＣを生成する。

論理回路６２０は、論理回路６１０を結合し、論理回路６２０は、同期決定信号ＣＬＳＹＮＣを受信し、論理演算して、制御信号ＩＮＤ＿ｔを生成する。論理回路６２０は、トランジスタＰ３、ＮＯＴゲートＩＮＶ９、トランジスタＮ３、ＮＯＴゲートＩＮＶ１０、ＮＡＮＤゲートＮＡＮＤ７を含む。トランジスタＰ３のゲートは、制御信号ＣＬＫＤ＿ｔを受信し、ＮＯＴゲートＩＮＶ９の入力端は、同期決定信号ＣＬＳＹＮＣを受信し、トランジスタＮ３のゲートは、制御信号ＣＬＫＤ＿ｃを受信する。ＮＡＮＤゲートＮＡＮＤ７の入力端は、制御信号ＥＮ＿ｔを受信し、ＮＡＮＤゲートＮＡＮＤ７の出力端は、制御信号ＩＮＤ＿ｔを提供する。ＮＯＴゲートＩＮＶ１０の入力端は、制御信号ＩＮＤ＿ｔを受信する。

論理回路６３０は、論理回路６２０を結合し、制御信号ＩＮＤ＿ｔを受信し、論理演算して、前置き信号ＣＬＳＹＮＣＤを生成する。論理回路６３０は、トランジスタＰ４、ＮＯＴゲートＩＮＶ１１、トランジスタＮ４、ＮＯＴゲートＩＮＶ１２、ＮＯＲゲートＮＯＲ４及びＮＯＴゲートＩＮＶ１３を含む。トランジスタＰ４のゲートは、反転列アドレスストローブクロック信号ＣＡＳＰ＿ｔを受信し、ＮＯＴゲートＩＮＶ１１の入力端は、制御信号ＩＮＤ＿ｔを受信し、トランジスタＮ４のゲートは、列アドレスストローブクロック信号ＣＡＳＰを受信する。ＮＯＴゲートＩＮＶ１２の入力端は、同期決定信号ＣＬＳＹＮＣを受信し、ＮＯＲゲートの出力端は、前置き信号ＣＬＳＹＮＣＤを提供する。ＮＯＴゲートＩＮＶ１３の入力端は、前置き信号ＣＬＳＹＮＣＤを受信する。

図６Ａを参照すると、書込み動作中、書込みフラグ信号ＷＲＦＬＧは高論理レベルであって、書込みマッチング信号ＷＲＭＴＣは、書込み動作の開始においても高論理レベルであることから、ＮＡＮＤゲートＮＡＮＤ６がＮＡＮＤ演算を実行した後、低論理レベルの同期決定信号ＣＬＳＹＮＣを生成する。次いで、書込みマッチング信号ＷＲＭＴＣが低論理レベルに変わる時、同期決定信号ＣＬＳＹＮＣは、高論理レベルに移行する。同期決定信号ＣＬＳＹＮＣが高論理レベルに移行するタイミングは、制御信号ＣＬＫＤ＿ｔ、制御信号ＣＬＫＤ＿ｃと制御信号ＩＮＤ＿ｔが生成されるタイミングに該当し、同期決定信号ＣＬＳＹＮＣは、列アドレスストローブクロック信号ＣＡＳＰが高論理レベルである時に移行される。

図６Ｂは、本発明の実施形態の同期制御回路の信号生成回路６４０の回路図である。図６Ｂを参照すると、信号生成回路６４０は、遅延回路６５０、インバータＩＮＶ１４、インバータＩＮＶ１５、遅延回路６６０を含む。信号生成回路６４０は、基準クロック信号ＣＬＫとモード信号ＭＯＤＥ１を受信して、制御信号ＣＬＫＤ＿ｔ、制御信号ＣＬＫＤ＿ｃと制御信号ＣＬＫＤ２＿ｔを生成するのに用いる。具体的には、遅延回路６５０は、基準クロック信号ＣＬＫとモード信号ＭＯＤＥ１を受信し、モード信号ＭＯＤＥ１に基づき、選択するモードが例えばテストモード（ｔｅｓｔ ｍｏｄｅ）であるのか、ヒューズモード（ｆｕｓｅ ｍｏｄｅ）であるのか決定して遅延時間を決定し、基準クロック信号ＣＬＫを遅延して、制御信号ＣＬＫＤ＿ｔを生成する。インバータＩＮＶ１４は、制御信号ＣＬＫＤ＿ｔを受信し、反転して、制御信号ＣＬＫＤ＿ｃを生成する。インバータＩＮＶ１５の入力端は、制御信号ＣＬＫＤ＿ｃを受信する。遅延回路６６０は、インバータＩＮＶ１５の出力端に結合し、モード信号ＭＯＤＥ１に基づき、選択するモードが例えばテストモード（ｔｅｓｔ ｍｏｄｅ）であるのか、ヒューズモード（ｆｕｓｅ ｍｏｄｅ）であるのか決定して遅延時間を決定し、遅延動作を実行して制御信号ＣＬＫＤ２＿ｔを生成する。 図７は、本発明の実施形態の非同期制御回路３８０の回路図である。図７を参照すると、非同期制御回路３８０は、書込みカウントクロック信号ＣＬＫＷＤＣ、同期決定信号ＣＬＳＹＮＣ及び前置き信号ＣＬＳＹＮＣＤに基づき、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫと反転前置き信号ＣＬＳＹＮＣＤＢを生成するのに用いる。非同期制御回路３８０は、論理回路７１０、論理回路７２０と論理回路７３０を含む。

論理回路７１０は、書込みデータ判断回路１４０中のカウンタ２１０に結合し、書込みカウントクロック信号ＣＬＫＷＤＣを受信する。論理回路７１０は、書込みカウントクロック信号ＣＬＫＷＤＣ、列アドレスストローブクロック信号ＣＡＳＰ、反転列アドレスストローブクロック信号ＣＡＳＰ＿ｔと前置き信号ＣＬＳＹＮＣＤに基づき、制御信号ＣＬＫＷＤＣ３＿ｔを生成する。

論理回路７２０は、論理回路７１０に結合し、制御信号ＣＬＫＷＤＣ３＿ｔを受信し、論理回路７３０に結合し、制御信号ＣＡＳＰＲＰ＿ｃを受信する。論理回路７２０は、制御信号ＣＬＫＷＤＣ３＿ｔ、制御信号ＣＡＳＰＲＰ＿ｃ、制御信号ＣＬＫＤ＿ｔ、チップ電源投入完了確認信号ＣＨＲＤＹ＿ｔ、同期決定信号ＣＬＳＹＮＣ及び制御信号ＣＬＫＤ２＿ｔに基づき、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫをシングルショットパルスジェネレータ３５０に提供する。チップ電源投入が完了していない時、チップ電源投入完了確認信号ＣＨＲＤＹ＿ｔは低論理レベルであり、チップ電源投入が完了した時、チップ電源投入完了確認信号ＣＨＲＤＹ＿ｔは高論理レベルである。

論理回路７３０は、論理回路７２０に結合し、制御信号ＰＣＡＳＰ＿ｃ、同期決定信号ＣＬＳＹＮＣ、制御信号ＣＬＫＤ＿ｔ、チップ電源投入完了確認信号ＣＨＲＤＹ＿ｔ、前置き信号ＣＬＳＹＮＣＤ、前置き信号ＣＬＳＹＮＣＤ２＿ｔに基づき、反転前置き信号ＣＬＳＹＮＣＤＢをシングルショットパルスジェネレータ３５０に提供するのに用いる。

図８は、本発明の実施形態の同期列アドレスストローブクロックコントローラ３３０の回路図である。図８を参照すると、同期列アドレスストローブクロックコントローラ３３０は、基準クロック信号ＣＬＫ、該同期決定信号ＣＬＳＹＮＣとトリガーステータス信号ＣＬＰＴＲＩＧを受信して、対応する同期基準信号ＣＡＳＳＰ２を生成する。同期列アドレスストローブクロックコントローラ３３０は、論理回路８１０と論理回路８２０を含む。

論理回路８１０は、トリガーステータス信号ＣＬＰＴＲＩＧ、同期決定信号ＣＬＳＹＮＣと基準クロック信号ＣＬＫを受信する。論理回路８１０は、トリガーステータス信号ＣＬＰＴＲＩＧ、制御信号ＣＬＰＳＴＰ＿ｔ、フラグ信号ＦＬＧ＿ｔ、基準クロック信号ＣＬＫ、同期決定信号ＣＬＳＹＮＣ、チップ電源投入完了確認信号ＣＨＲＤＹ＿ｔ、と同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫに基づき、制御信号ＣＡＳＳＰ＿ｔを生成する。トリガー制御信号ＣＬＰＴＲＩＧＳＬ＿ｔは、論理回路８１０中で生成する信号である。ノードｎ０１、ノードｎ０２は、論理回路８１０中の電圧ノードである。制御信号ＣＬＰＳＴＰ＿ｔはパルス信号であり、アクティブ状態（ａｃｔｉｖｅ ｓｔａｔｅ）を完了する時、制御信号ＣＬＰＳＴＰ＿ｔは、高論理レベルに変わり、プリチャージ状態（ｐｒｅ−ｃｈａｒｇｅ ｓｔａｔｅ）にシフトする。フラグ信号ＦＬＧ＿ｔは、一種のステータス信号であり、フラグ信号ＦＬＧ＿ｔは、遅延時間のカウントを開始する時、高論理レベルに変わり、アクティブ状態（ａｃｔｉｖｅ ｓｔａｔｅ）が完了した時、低論理レベルに変わり、プリチャージ状態（ｐｒｅ−ｃｈａｒｇｅ ｓｔａｔｅ）にシフトする。

論理回路８２０は、論理回路８１０に結合し、制御信号ＣＡＳＳＰ＿ｔ、制御信号ＣＬＣＬＷＡＩＴ＿ｃ、チップ電源投入完了確認信号ＣＨＲＤＹ＿ｔ、非同期基準信号ＣＡＳＡＳＰを受信して、同期基準信号ＣＡＳＳＰ２をシングルショットパルスジェネレータ３５０に提供する。信号ＣＡＳＳＰＬ＿ｔは、論理回路８２０中で生成する信号である。ノードｎ０３、ノードｎ０４は、論理回路８２０中の電圧ノードである。

注意すべきこととして、アクティブ状態（ａｃｔｉｖｅ ｓｔａｔｅ）が完了した後、制御回路１２０は、チップ電源投入完了確認信号ＣＨＲＤＹ＿ｔ、制御信号ＣＬＰＳＴＰ＿ｔ、フラグ信号ＦＬＧ＿ｔ、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫとトリガーステータス信号ＣＬＰＴＲＩＧ等の信号をリセットする（ｒｅｓｅｔ）。

図９は、本発明の実施形態の非同期列アドレスストローブクロックコントローラ３４０の回路図である。図９を参照すると、非同期列アドレスストローブクロックコントローラ３４０は、列アドレスストローブクロック信号ＣＡＳＰ、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫ、遅延レディ信号ＲＣＤＲＤＹとトリガー制御信号ＣＬＰＴＲＩＧＳＬ＿ｔを受信して、対応する非同期基準信号ＣＡＳＡＳＰを生成する。非同期列アドレスストローブクロックコントローラ３４０は、論理回路９１０と論理回路９２０を含む。

論理回路９１０は、列アドレスストローブクロック信号ＣＡＳＰ、モード信号ＭＯＤＥ１、制御信号ＣＨＲＤＹ＿ｔに基づき、制御信号ＣＬＣＬＷＡＩＴ＿ｃを同期列アドレスストローブクロックコントローラ３３０中の論理回路８２０に提供する。ノードｎ０５、ノードｎ０６、ノードｎ０７は、論理回路９１０中の電圧ノードであり、遅延回路９３０は、モード信号ＭＯＤＥ１を受信して遅延時間を決定する。

論理回路９２０は、論理回路９１０に結合し、遅延レディ信号ＲＣＤＲＤＹ、トリガー制御信号ＣＬＰＴＲＩＧＳＬ＿ｔ、チップ電源投入完了確認信号ＣＨＲＤＹ＿ｔ、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫ、制御信号ＣＬＰＳＴＰ＿ｔに基づき、非同期基準信号ＣＡＳＡＳＰをシングルショットパルスジェネレータ３５０に提供するのに用いる。ノードｎ０８、ノードｎ０９、ノードｎ１０は、論理回路９２０中の電圧ノードである。

図１０は、本発明の実施形態のシングルショットパルスジェネレータ３５０の回路図である。図１０を参照すると、シングルショットパルスジェネレータ３５０は、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫ、遅延レディ信号ＲＣＤＲＤＹ、反転前置き信号ＣＬＳＹＮＣＤＢ、同期基準信号ＣＡＳＳＰ２、前置き信号ＣＬＳＹＮＣＤ及び非同期基準信号ＣＡＳＡＳＰを受信する。シングルショットパルスジェネレータ３５０は、非同期モードである時、非同期基準信号ＣＡＳＡＳＰに基づき、対応する列アドレスストローブクロック信号ＣＡＳＰを生成し、同期モードである時、同期基準信号ＣＡＳＳＰ２に基づき、対応する列アドレスストローブクロック信号ＣＡＳＰを生成する。

シングルショットパルスジェネレータ３５０は、ＮＡＮＤゲートＮＡＮＤ８、ＮＡＮＤゲートＮＡＮＤ９、ＮＡＮＤゲートＮＡＮＤ１０、ＮＯＴゲートＩＮＶ１６、遅延回路１０１０、ＮＡＮＤゲートＮＡＮＤ１１、ＮＯＴゲートＩＮＶ１７及びＮＯＴゲートＩＮＶ１８を含む。ＮＡＮＤゲートＮＡＮＤ８の入力端は、非同期基準信号ＣＡＳＡＳＰ、反転前置き信号ＣＬＳＹＮＣＤＢと遅延レディ信号ＲＣＤＲＤＹを受信する。ＮＡＮＤゲートＮＡＮＤ９の入力端は、同期基準信号ＣＡＳＳＰ２、前置き信号ＣＬＳＹＮＣＤと遅延レディ信号ＲＣＤＲＤＹを受信する。ＮＡＮＤゲートＮＡＮＤ１０は、ＮＡＮＤゲートＮＡＮＤ８とＮＡＮＤゲートＮＡＮＤ９の出力端に結合する。非同期基準信号ＣＡＳＡＳＰ、反転前置き信号ＣＬＳＹＮＣＤＢと遅延レディ信号ＲＣＤＲＤＹがいずれも高論理レベルであるか、同期基準信号ＣＡＳＳＰ２、前置き信号ＣＬＳＹＮＣＤと遅延レディ信号ＲＣＤＲＤＹがいずれも高論理レベルである時、ＮＡＮＤゲートＮＡＮＤ１０は、高論理レベルをＮＡＮＤゲートＮＡＮＤ１１に出力する。ＮＯＴゲートＩＮＶ１６は、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫを受信し、遅延回路１０１０は、モード信号ＭＯＤＥ１を受信する。ＮＡＮＤゲートＮＡＮＤ１１は、ＮＯＴゲートＩＮＶ１６、ＮＡＮＤゲートＮＡＮＤ１０及び遅延回路１０１０に結合し、制御信号ＰＣＡＳＰ＿ｃを生成する。制御信号ＰＣＡＳＰ＿ｃは、インバータＩＮＶ１７とインバータＩＮＶ１８のバッファを経て列アドレスストローブクロック信号ＣＡＳＰを生成する。

上記に従い、列アドレスストローブクロック信号ＣＡＳＰは、シングルショットパルスジェネレータ３５０が「非同期基準信号ＣＡＳＡＳＰに基づく非同期生成」と「同期基準信号ＣＡＳＳＰ２に基づく同期生成」の「ＯＲ演算」（ＯＲ ｏｐｅｒａｔｉｏｎ）によって生成される。また、「非同期基準信号ＣＡＳＡＳＰに基づく非同期生成」と「同期基準信号ＣＡＳＳＰ２に基づく同期生成」の２種類の場合について、更に、高論理レベルの遅延レディ信号ＲＣＤＲＤＹにより列アドレスストローブクロック信号ＣＡＳＰを生成する必要がある。列アドレスストローブクロック信号ＣＡＳＰのパルス幅は、図１０の遅延回路１０１０によって決定される。好ましい実施形態は、図２のカウンタ２２０が列アドレスストローブクロック信号ＣＡＳＰを受信した後に実行される遅延（不図示）、信号生成回路５４０が受信した列アドレスストローブクロック信号ＣＡＳＰに対して図５Ｂの遅延回路５５０が実行した遅延及び非同期列アドレスストローブクロックコントローラ３４０に対して図９の遅延回路９３０が実行した遅延等の３つの遅延を同じ種類の遅延素子で生成されるように設計している。したがって、チッププロセス、電圧と温度において、同じプロセス変動（ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎ）を有し、全てのプロセス変動で十分なタイミングマージン（ｔｉｍｉｎｇ ｍａｒｇｉｎ）を得ることができる。

図４に戻ると、データ入力回数ＮＤＩＮがデータの実際の書き込み回数ＮＤＷＲに等しい後、１つ目の同期モードの列選択線信号ＣＳＬが有効である時、前置き信号ＣＬＳＹＮＣＤは、基準クロック信号ＣＬＫが上昇する前（図４Ａ）か基準クロック信号ＣＬＫが上昇した後（図４Ｂ）、高論理レベルに移行される可能性がある。しかしながら、これは、列選択線信号ＣＳＬが十分な間隔（ｉｎｔｅｒｖａｌ）又は高論理レベル時間を維持できない可能性がある。したがって、本発明は、以下に示す、追加の解決方案を提供する。

図１１は、本発明の別の実施形態の制御信号タイミング図である。図１１を参照すると、非同期基準信号ＣＡＳＡＳＰは、前置き信号ＣＬＳＹＮＣＤが高論理レベルに変わる時、同期基準信号ＣＡＳＳＰ２と制御信号ＣＬＣＬＷＡＩＴ＿ｃによって遅延する。外部クロック（基準クロック信号ＣＬＫ）が高論理レベルであり、内部クロック（非同期基準信号ＣＡＳＡＳＰ）が高論理レベルに変わってから、列アドレスストローブクロック信号ＣＡＳＰは、生成を開始する。また、列アドレスストローブクロック信号ＣＡＳＰのパルス幅に必要な遅延時間が終了した後、列アドレスストローブクロック信号ＣＡＳＰの生成動作を完了する。次いで、同期基準信号ＣＡＳＳＰ２と非同期基準信号ＣＡＳＡＳＰをリセットする（ｒｅｓｅｔ）。また、列アドレスストローブクロック信号ＣＡＳＰの現在のパルスと次のパルスとの間の間隔は、制御信号ＣＬＣＬＷＡＩＴ＿ｃが低論理レベルである時間によって維持できる。このような方法によれば、非同期基準信号ＣＡＳＡＳＰが、基準クロック信号ＣＬＫが高論理レベルに移行する前まで遅延したり、基準クロック信号ＣＬＫ が高論理レベルである期間まで遅延したとしても、列選択線信号ＣＳＬは、依然として必要なパルス幅と間隔を維持できる。

図１１に示すように、非同期モードにおいて、列アドレスストローブクロック信号ＣＡＳＰの周期は、基準クロック信号ＣＬＫの周期より短い。したがって、前置き信号ＣＬＳＹＮＣＤが列選択線信号ＣＳＬ中の１つ目の同期パルスの遅延に用いられたとしても、列選択線信号ＣＳＬのパルスと共に生成し続け、基準クロック信号ＣＬＫと列選択線信号ＣＳＬとの間の遅延は減少し、遅延は、列選択線信号ＣＳＬが生成する幾つかの周期の後、完全に吸収される。次いで、列選択線信号ＣＳＬと基準クロック信号ＣＬＫの生成は、完全に同期される。

図４と図１１に戻ると、基準クロック信号ＣＬＫの周波数が低いか、チップのプロセス変動がファストコーナー（ｆａｓｔ ｃｏｒｎｅｒ）である場合の時、必要数よりさらに多くの列選択線信号ＣＳＬパルスを生成する。この場合について、本発明は、以下の追加の実現方法を提供する。

図１２Ａ、図１２Ｂと図１２Ｃは、本発明のもう１つの実施形態の制御信号タイミング図である。図１２Ａ、図１２Ｂと図１２Ｃは、本発明が列アドレスストローブクロック信号ＣＡＳＰ、同期決定信号ＣＬＳＹＮＣ、前置き信号ＣＬＳＹＮＣＤ、反転前置き信号ＣＬＳＹＮＣＤＢ及び同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫに基づき、モード変更を実行する別の方法を示した。データ入力回数ＮＤＩＮ がデータの実際の書き込み回数ＮＤＷＲに等しくて（この時、同期決定信号ＣＬＳＹＮＣは高論理レベルである）、１つの列選択線信号ＣＳＬパルスを生成した後、基準クロック信号ＣＬＫ（ｅｘｔｅｒｎａｌ ＣＬＫ）が低論理レベルに変わるまで、次の列選択線信号ＣＳＬパルスの生成を停止する。以下に、３通りの場合を陳述する。

図１２Ａを参照すると、図１２Ａは、列アドレスストローブクロック信号ＣＡＳＰが停止されていない例である。基準クロック信号ＣＬＫが高論理レベルに変わり、同期決定信号ＣＬＳＹＮＣが高論理レベルに変わった後、列アドレスストローブクロック信号ＣＡＳＰは低論理レベルに変わり、次いで、基準クロック信号ＣＬＫは低論理レベルに変わり、列アドレスストローブクロック信号ＣＡＳＰは高論理レベルに変わるため、列アドレスストローブクロック信号ＣＡＳＰは、停止されない。

図１２Ｂを参照すると、図１２Ｂは、列アドレスストローブクロック信号ＣＡＳＰを停止した例である。基準クロック信号ＣＬＫが高論理レベルに変わり、同期決定信号ＣＬＳＹＮＣが高論理レベルに変わった後、列アドレスストローブクロック信号ＣＡＳＰは低論理レベルに変わる（次いで、列アドレスストローブクロック信号ＣＡＳＰが高論理レベルに変わる）ため、基準クロック信号ＣＬＫが低論理レベルに移行するまで、前置き信号ＣＬＳＹＮＣＤによって列アドレスストローブクロック信号ＣＡＳＰの非同期生成を停止することができる。

図１２Ｃを参照すると、図１２Ｃは、列アドレスストローブクロック信号ＣＡＳＰを停止する別の例である。基準クロック信号ＣＬＫが高論理レベルに変わり、列アドレスストローブクロック信号ＣＡＳＰが低論理レベルに変わった後（次いで、列アドレスストローブクロック信号ＣＡＳＰが高論理レベルに変わる）、同期決定信号ＣＬＳＹＮＣは高論理レベルに移行し、基準クロック信号ＣＬＫは低論理レベルに移行する。したがって、同期基準禁止生成信号ＣＡＳＳＰＭＡＳＫによって高論理レベルに移行して列アドレスストローブクロック信号ＣＡＳＰの同期生成を停止することができる。

図１３は、本発明の実施形態の制御方法のフローチャートである。図１３を参照すると、ステップ１３１０では、制御回路は、擬似ＳＲＡＭのデータ入力回数とデータの実際の書き込み回数をカウント並びに比較して、書込みマッチング信号を生成し、擬似ＳＲＡＭのデータ入力回数のカウントに基づき、書込みカウントクロック信号を生成する。次いで、ステップ１３２０では、制御回路は、該書込みマッチング信号と書込みカウントクロック信号に基づき、前置き信号を生成し、前置き信号に基づき、列アドレスストローブクロック信号と制御信号を生成する。制御回路は、該書込みマッチング信号と該書込みカウントクロック信号に基づき、前置き信号を動的に遅延するか否か決定して、擬似ＳＲＡＭの列選択線信号のパルスを遅延するか省略する。

以上より、本発明の制御回路及び制御方法は、前置き信号のタイミングを調整して適切なタイミングを有する列選択線信号を生成して、擬似ＳＲＡＭの故障又は不安定な動作を回避する。本発明は、擬似ＳＲＡＭのデータ入力回数と実際の書込み回数をカウント並びに比較して、前置き信号を生成し、前置き信号を動的に遅延するか否か決定して、列選択線信号のパルスを遅延するか省略して、列選択線信号のパルス幅が短すぎるのを回避するため、故障又は不安定な動作を回避でき、必要数の列選択線信号を生成できる。本発明によれば、擬似ＳＲＡＭは、より高い動作周波数を実現でき、プロセス変動において信頼性を有する。

本文は以上の実施例のように示したが、本発明を限定するためのものではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は後続の特許請求の範囲に定義しているものを基準とする。

本発明の擬似ＳＲＡＭに用いられる制御回路及び制御方法は、前置き信号のタイミングを調整して適切なタイミングを有する列選択線信号を生成して、擬似ＳＲＡＭの故障又は不安定な動作を回避することができる。本発明によれば、擬似ＳＲＡＭは、より高い動作周波数を実現できる。

１０：擬似ＳＲＡＭ
１１０：ＤＲＡＭアレイ
１２０：制御回路
１３０：入出力回路
１４０：書込みデータ判断回路
１５０：クロック生成回路
１６０：アドレスデコーダ
２１０：カウンタ
２２０：カウンタ
２３０：コンパレータ
３１０：同期・非同期コントローラ
３２０：遅延カウンタ
３３０：同期列アドレスストローブクロックコントローラ
３４０：非同期列アドレスストローブクロックコントローラ
３５０：シングルショットパルスジェネレータ
３６０：クロック調整器
３７０：同期制御回路
３８０：非同期制御回路
５５０、６５０、６６０、９３０、１０１０：遅延回路
Ｐ１−Ｐ４、Ｎ１−Ｎ４：トランジスタ
５１０、５２０、５３０、６１０、６２０、７１０、７２０、７３０、８１０、８２０：論理回路
ＣＮＴＤＩＮ＜３：０＞、ＣＮＴＤＩＮ＜０＞、ＣＮＴＤＩＮ＜１＞、ＣＮＴＤＩＮ＜２＞、ＣＮＴＤＩＮ＜３＞：データ入力回数
ＣＮＴＤＷＲ＜３：０＞、ＣＮＴＤＷＲ＜０＞、ＣＮＴＤＷＲ＜１＞、ＣＮＴＤＷＲ＜２＞、ＣＮＴＤＷＲ＜３＞：データの実際の書き込み回数
ＰＷＲＭＴＣ＿ｃ、ＣＡＳＰＤＢ＿ｃ、ＣＡＳＰＤ＿ｔ、ＣＡＳＰＤＢ＿ｃ、ＣＡＳＰＤＢ＿ｃ、ＥＮ＿ｔ、ＣＯＮ１、ＩＮＤ＿ｔ、ＣＬＫＤ＿ｃ、ＣＬＫＤ＿ｔ、ＣＬＫＤ２＿ｔ、ＣＬＫＷＤＣ３＿ｔ、ＣＡＳＰＲＰ＿ｃ、ＣＬＰＳＴＰ＿ｔ、ＣＡＳＳＰ＿ｔ、ＰＣＡＣＰ＿ｃ、ＣＬＣＬＷＡＩＴ＿ｃ：制御信号
ＣＡＳＰ＿ｔ：反転列アドレスストローブクロック信号
ＣＬＰＴＲＩＧＳＬ＿ｔ：トリガー制御信号
ｎ０１、ｎ０２、ｎ０３、ｎ０４、ｎ０８、ｎ０９、ｎ１９：ノード
ＣＨＲＤＹ＿ｔ：チップ電源投入完了確認信号
ＦＬＧＤ＿ｔ：フラグ信号
ＣＡＳＳＰ２：同期基準信号
ＣＡＳＡＳＰ：非同期基準信号
ＲＣＤＲＤＹ：遅延レディ信号
ＬＴＮＣＹ：遅延制御信号
ＭＯＤＥ、ＭＯＤＥ１：モード信号
ＣＬＰＴＲＩＧ：トリガーステータス信号
ＣＡＳＳＰＭＡＳＫ：同期基準禁止生成信号
ＣＬＳＹＮＣＤＢ：反転前置き信号
ＮＤＩＮ：データ入力回数
ＮＤＷＲ：データの実際の書き込み回数
ＬＴＣＳＴＡ：カウント開始信号
ＷＲＦＬＧ：書込みフラグ信号
ＷＲＩＴＥ：書込み制御信号
ＣＬＫ：基準クロック信号
ＣＡＳＰ：列アドレスストローブクロック信号
ＷＲＭＴＣ：書込みマッチング信号
ＣＬＫＷＤＣ：書込みカウントクロック信号
ＣＬＳＹＮＣ：同期決定信号
ＣＬＳＹＮＣＤ、ＣＬＳＹＮＣＤ２＿ｔ：前置き信号
ＣＬＰ：制御信号
Ｎ＋１、Ｎ＋２、Ｎ＋３、Ｎ＋４：パルス
ＯＲ１−４：ＯＲゲート
ＮＯＲ１−４：ＮＯＲゲート
ＮＡＮＤ１−１１：ＮＡＮＤゲート
ＩＮＶ１−１８：ＮＯＴゲート

Claims (13)

1. 擬似ＳＲＡＭに適用される制御回路であって、
   前記擬似ＳＲＡＭのデータ入力回数とデータの実際の書き込み回数をカウント並びに比較して、書込みマッチング信号を生成し、前記擬似ＳＲＡＭの前記データ入力回数のカウント動作に基づき、書込みカウントクロック信号を生成するように配置する書込みデータ判断回路と、
   前記書込みデータ判断回路に結合し、前記書込みマッチング信号と前記書込みカウントクロック信号に基づき、前置き信号を生成し、前記前置き信号に基づき、列アドレスストローブクロック信号と制御信号を生成するように配置し、前記書込みマッチング信号と前記書込みカウントクロック信号に基づき、前記前置き信号を動的に遅延するか否か決定して、前記擬似ＳＲＡＭの列選択線信号のパルスを遅延するか省略するクロック生成回路と、を含む制御回路。
2. 前記データ書込み回数は、データを前記擬似ＳＲＡＭの外部から前記擬似ＳＲＡＭに入力する回数であり、前記データの実際の書き込み回数は、前記データを前記擬似ＳＲＡＭの内部から前記擬似ＳＲＡＭのＤＲＡＭアレイに書き込む回数である請求項１に記載の制御回路。
3. 前記書込みマッチング信号が第一論理レベルである時、前記クロック生成回路は、前記前置き信号を動的に遅延して、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整する請求項１に記載の制御回路。
4. 前記データ入力回数が前記データの実際の書き込み回数より大きい時、クロック生成回路は、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整して、前記擬似ＳＲＡＭに基準クロック信号より更に短い周期で非同期書込み動作を実行させ、前記データ入力回数が前記データの実際の書き込み回数以下である時、クロック生成回路は、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整して、前記擬似ＳＲＡＭに前記基準クロック信号と同じ周期で同期書込み動作を実行させる請求項１に記載の制御回路。
5. 前記制御回路は、
   前記書込みデータ判断回路に結合し、カウント開始信号と書込みフラグ信号を生成でき、前記カウント開始信号と前記書込みフラグ信号を前記書込みデータ判断回路に提供するアドレスデコーダを更に含む請求項１に記載の制御回路。
6. 前記擬似ＳＲＡＭは、前記列アドレスストローブクロック信号と前記制御信号を受信し、前記列アドレスストローブクロック信号及び前記制御信号に基づき、前記列選択線信号を生成し、前記列選択線信号に基づき、データを前記擬似ＳＲＡＭのＤＲＡＭアレイに順に書き込む入出力回路を含む請求項１に記載の制御回路。
7. 前記書込みデータ判断回路は、
   書込み動作中、基準クロック信号により外部から前記擬似ＳＲＡＭに入力するデータをカウントして、前記データ入力回数を生成する第一カウンタと、
   前記書込み動作中、初期周期が前記基準クロック信号の周期より小さい前記列アドレスストローブクロック信号により前記ＤＲＡＭアレイに書き込むデータをカウントして、前記データの実際の書き込み回数を生成する第二カウンタと、
   前記第一カウンタと前記第二カウンタに結合し、前記データ入力回数と前記データの実際の書き込み回数を比較して、前記データ入力回数が前記データの実際の書き込み回数に等しい時、前記書込みマッチング信号は第一論理レベルに移行するコンパレータと、を含む請求項１に記載の制御回路。
8. 前記クロック生成回路は、
   前記書込みカウントクロック信号と前記書込みマッチング信号を受信し、前記書込みマッチング信号に基づき、同期するか否か判断し、同期制御を実行して、同期決定信号と前記前置き信号を生成し、前記書込みカウントクロック信号、前記同期決定信号と前記前置き信号に基づき、非同期制御を実行して、同期基準禁止生成信号と反転前置き信号を生成する同期・非同期コントローラと、
   基準クロック信号、前記同期決定信号とトリガーステータス信号を受信し、前記基準クロック信号、前記同期決定信号とトリガーステータス信号に基づき、対応する同期基準信号を生成する同期列アドレスストローブクロックコントローラと、
   前記同期基準禁止生成信号、トリガー制御信号、遅延レディ信号及び前記列アドレスストローブクロック信号を受信し、前記同期基準禁止生成信号、前記トリガーステータス信号、前記遅延レディ信号及び前記列アドレスストローブクロック信号に基づき、対応する非同期基準信号を生成する非同期列アドレスストローブクロックコントローラと、
   前記同期基準禁止生成信号、前記遅延レディ信号、前記反転前置き信号、前記同期基準信号、前記同期決定信号及び前記非同期基準信号を受信し、非同期モードである時、前記非同期基準信号基づき、対応する前記列アドレスストローブクロック信号を生成し、同期モードである時、前記同期基準信号に基づき、対応する前記列アドレスストローブクロック信号を生成するシングルショットパルスジェネレータと、を含む請求項１に記載の制御回路。
9. 前記クロック生成回路は、
   前記シングルショットパルスジェネレータに結合し、前記列アドレスストローブクロック信号を受信し、所定の遅延時間を経過した後、前記列アドレスストローブクロック信号に基づき、前記制御信号を生成するクロック調整器を更に含む請求項１に記載の制御回路。
10. 擬似ＳＲＡＭに適用される制御方法であって、
    前記擬似ＳＲＡＭのデータ入力回数とデータの実際の書き込み回数をカウント並びに比較して、書込みマッチング信号を生成し、前記擬似ＳＲＡＭの前記データ入力回数のカウントに基づき、書込みカウントクロック信号を生成することと、
    前記書込みマッチング信号と前記書込みカウントクロック信号に基づき、前置き信号を生成し、前記前置き信号に基づき、列アドレスストローブクロック信号と制御信号を生成することと、を含み、
    前記書込みマッチング信号と前記書込みカウントクロック信号に基づき、前記前置き信号を生成するステップは、
    前記書込みマッチング信号と前記書込みカウントクロック信号に基づき、前記前置き信号を動的に遅延するか否か決定して、前記擬似ＳＲＡＭの列選択線信号のパルスを遅延するか省略することを含む制御方法。
11. 前記データ書込み回数は、データを前記擬似ＳＲＡＭの外部から前記擬似ＳＲＡＭに入力する回数であり、前記データの実際の書き込み回数は、前記データを前記擬似ＳＲＡＭの内部からＤＲＡＭアレイに書き込む回数である請求項１０に記載の制御方法。
12. 前記書込みマッチング信号が第一論理レベルである時、前記前置き信号を動的に遅延して、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整する請求項１０に記載の制御方法。
13. 前記データ入力回数が前記データの実際の書き込み回数より大きい時、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整して、前記擬似ＳＲＡＭに基準クロック信号より更に短い周期で非同期書込み動作を実行させ、前記データ入力回数が前記データの実際の書き込み回数以下である時、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整して、前記擬似ＳＲＡＭに前記基準クロック信号と同じ周期で同期書込み動作を実行させる請求項１０に記載の制御方法。

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