JP2007115344A - 半導体記憶装置 - Google Patents

Abstract

【課題】 バースト読み出し動作の強制終了時におけるリカバリタイムを短縮する。
【解決手段】 内部アドレス生成回路は、バースト読み出し動作時に、外部アドレスを初期値として内部アドレスを順次生成する。メモリコアは、複数のメモリセルを有し、バースト読み出し動作時に、コラム選択信号の活性化に応答して内部アドレスに対応するメモリセルから読み出されたデータを順次出力する。メモリコア制御回路のコラム制御回路は、バースト読み出し動作時に、外部制御信号の活性化期間でコラム選択信号を一定期間活性化させる動作を繰り返し、外部制御信号の非活性化に同期してコラム選択信号を強制的に非活性化させる。メモリコア制御回路の動作状態制御回路は、バースト読み出し動作時に、外部制御信号の非活性化から所定時間の経過後、動作状態制御信号を非活性化させる。
【選択図】 図１

Description

本発明は、バースト動作機能を有する半導体記憶装置に関する。

近時、携帯電話等の携帯用電子機器では、機器の高機能化に伴い、扱われるデータ量は増加の一途をたどっている。このため、携帯用電子機器に搭載されるワークメモリの大容量化が要求されている。従来、携帯用電子機器では、システムを容易に構成できる等の理由により、ワークメモリとしてＳＲＡＭ（Static Random Access Memory）が使用されていた。しかしながら、ＳＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）に比べて、１個のメモリセルを構成する素子の数が多いため、大容量化に適していない。このため、ＤＲＡＭの大容量とＳＲＡＭの使い易さとを兼ね備えた擬似ＳＲＡＭと称される半導体記憶装置が開発されている。

一般に、擬似ＳＲＡＭ等のようにＤＲＡＭのメモリコアを有する半導体記憶装置は、高速アクセス動作を実現するためのバースト動作機能を有している。例えば、バースト読み出し動作では、１回の読み出しコマンドの入力により、読み出しコマンドと共に入力された外部アドレスを初期値として内部アドレスが順次生成され、その内部アドレスに対応するメモリセルから読み出されたデータが外部クロック信号に同期して順次出力される。

半導体記憶装置のバースト動作機能に関する技術は、例えば、特許文献１、２に開示されている。特許文献１には、バースト長の制限がないバースト動作を実現する技術が開示されている。特許文献２には、複数個のＳＤＲＡＭ（Synchronous DRAM）を制御するシステムにおいて、バースト動作機能を使用する場合のメモリサイクルを短縮することで、メモリアクセスの効率を向上させる技術が開示されている。
特開２００４−２５９４００号公報 特開２０００−２０７８８２号公報

擬似ＳＲＡＭ等の半導体記憶装置では、バースト読み出し動作を強制終了させるために外部制御信号を非活性化させてから、次のアクセス動作を開始させるために外部制御信号を再び活性化させるまでに、ある程度の時間を確保しなければならない。なお、外部制御信号は、バースト読み出し動作の開始／終了を指示するための信号（例えば、チップイネーブル信号）である。このため、バースト読み出し動作の強制終了時における外部制御信号の非活性化期間に対して、リカバリタイムと称される最小規格値が設定されている。このリカバリタイムが長いと、高速アクセス動作の弊害となる。

擬似ＳＲＡＭ等の半導体記憶装置では、バースト読み出し動作を強制終了させるために、メモリコアに供給されるコラム選択信号の活性化期間で外部制御信号が非活性化された場合、コラム選択信号は、本来不要であるにも拘わらず、一定期間活性化される。また、擬似ＳＲＡＭ等の半導体記憶装置では、コラム選択信号の非活性化に応答して、メモリコアの動作を保証するための時間を確保してから動作状態制御信号が非活性化される。なお、動作状態制御信号は、メモリコアの活性化／非活性化を指示するための信号（例えば、ロウアドレスストローブ信号）である。外部制御信号の非活性化後にもコラム選択信号の活性化期間が存在するため、動作状態制御信号の非活性化タイミングが無駄に遅くなり、外部制御信号の非活性化後におけるメモリコアの活性化期間が必要以上に長くなる。この結果、バースト読み出し動作の強制終了時におけるリカバリタイムが長くなってしまう。

本発明は、このような問題に鑑みてなされたものであり、バースト読み出し動作の強制終了時におけるリカバリタイムを短縮することを目的とする。

本発明の一形態では、半導体記憶装置は、バースト読み出し動作機能を有する半導体記憶装置であって、内部アドレス生成回路、メモリコアおよびメモリコア制御回路を備えて構成される。内部アドレス生成回路は、バースト読み出し動作時に、外部アドレスを初期値として内部アドレスを順次生成する。メモリコアは、複数のメモリセルを有し、バースト読み出し動作時に、コラム選択信号の活性化に応答して内部アドレスに対応するメモリセルから読み出されたデータを順次出力する。メモリコア制御回路のコラム制御回路は、バースト読み出し動作時に、外部制御信号の活性化期間でコラム選択信号を一定期間活性化させる動作を繰り返し、外部制御信号の非活性化に同期してコラム選択信号を強制的に非活性化させる。外部制御信号は、バースト読み出し動作の開始／終了を指示するための信号である。メモリコア制御回路の動作状態制御回路は、バースト読み出し動作時に、外部制御信号の非活性化から所定時間の経過後、動作状態制御信号を非活性化させる。動作状態制御信号は、メモリコアの活性化／非活性化を指示するための信号である。また、所定時間は、例えば、コラム選択信号の非活性化後におけるメモリコアの動作を保証するための時間である。

以上のような構成の半導体記憶装置では、バースト読み出し動作を強制終了するために、コラム選択信号の活性化期間で外部制御信号が非活性化された場合、コラム選択信号は外部制御信号の非活性化に同期して強制的に非活性化される。このため、外部制御信号の非活性化後におけるコラム選択信号の無駄な活性化期間を削減できる。また、動作状態制御信号は、外部制御信号の非活性化から所定時間の経過後に非活性化される。このため、動作状態制御信号の非活性化タイミングが無駄に遅くなることを回避でき、外部制御信号の非活性化後におけるメモリコアの無駄な活性化期間を削減できる。この結果、バースト読み出し動作の強制終了時におけるリカバリタイムを短縮でき、より高速なメモリアクセス動作を実現できる。

本発明の前記一形態における好ましい例では、メモリコアのリセット回路は、リセット信号の活性化期間に、複数のメモリセルにそれぞれ接続される複数のビット線を所定電位にリセットする。メモリコア制御回路のリセット制御回路は、動作状態制御信号の非活性化に応答してリセット信号を活性化させる。このため、外部制御信号の非活性化から所定時間の経過後、即座にメモリコアを非活性化状態（リセット状態）に遷移させることができる。

本発明の前記一形態における好ましい例では、コラム制御回路は、基準信号生成回路および第１出力回路を備えて構成される。基準信号生成回路は、バースト読み出し動作時に、基準コラム選択信号を一定期間活性化させる動作を繰り返す。第１出力回路は、バースト読み出し動作時に、外部制御信号の活性化期間に基準コラム選択信号をコラム選択信号として出力し、外部制御信号の非活性化に同期して、基準コラム選択信号をコラム選択信号として出力する動作を強制的に停止する。また、動作状態制御回路は、第１検出回路、第２検出回路、選択回路、遅延回路、フラグ回路および第２出力回路を備えて構成される。第１検出回路は、外部制御信号の非活性化を検出したときに出力信号を活性化させる。第２検出回路は、基準コラム選択信号の非活性化を検出したときに出力信号を活性化させる。選択回路は、バースト読み出し動作時に第１検出回路の出力信号を選択して出力し、バースト読み出し動作を除くアクセス動作時に第２検出回路の出力信号を選択して出力する。遅延回路は、選択回路の出力信号を所定時間遅らせて出力する。フラグ回路は、遅延回路の出力信号の活性化に応答してリセット状態からセット状態に遷移するとともに、外部制御信号の非活性期間でセット状態／リセット状態に応じて出力信号を活性化させる。第２出力回路は、フラグ回路の出力信号の活性化に応答して動作状態制御信号を非活性化させる。これにより、メモリコア制御回路におけるコラム制御回路および動作状態制御回路を容易に構成できる。

本発明の半導体記憶装置によれば、バースト読み出し動作の強制終了時におけるリカバリタイムを短縮でき、より高速なメモリアクセス動作を実現できる。

以下、図面を用いて本発明の実施形態を説明する。なお、実施形態を説明するにあたって、端子と端子を介して供給される信号とには、同一の符号を使用する。また、信号名の先頭に”／”が付いていない信号は正論理の信号であり、信号名の先頭に”／”が付いている信号は負論理の信号である。図１は、本発明一実施形態を示している。半導体記憶装置１０は、例えば、バースト動作機能を有する擬似ＳＲＡＭとして構成され、コマンドデコーダ１１、アドレス制御回路１２（内部アドレス生成回路）、モード設定回路１３、バースト制御回路１４、メモリコア制御回路１５、メモリコア１６およびデータ制御回路１７を有している。

コマンドデコーダ１１は、コマンド入力端子ＣＭＤを介して供給されるコマンド信号ＣＭＤを解読して読み出しコマンドを検知したとき、読み出し信号ＲＤを活性化させる。コマンドデコーダ１１は、コマンド信号ＣＭＤを解読して書き込みコマンドを検知したとき、書き込み信号ＷＲを活性化させる。コマンドデコーダ１１は、コマンド信号ＣＭＤを解読して動作終了コマンドを検知したとき、読み出し信号ＲＤおよび書き込み信号ＷＲを非活性化させる。例えば、コマンド信号ＣＭＤは、外部クロック信号ＣＬＫ、外部アドレス信号ＡＤ、チップイネーブル信号／ＣＥ、アドレスステータス信号／ＡＤＳ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ等で構成されている。

アドレス制御回路１２は、アドレスレジスタＡＲＥＧおよびアドレスカウンタＡＣＮＴを有している。アドレスレジスタＡＲＥＧは、アドレス端子ＡＤを介して供給される外部アドレス信号ＡＤを、アドレスステータス端子／ＡＤＳを介して供給されるアドレスステータス信号／ＡＤＳの非活性化（立ち上がりエッジ）に同期してラッチする。また、アドレスレジスタＡＲＥＧは、モード信号ＭＤが示す動作モードがバーストモードであるとき、アドレスカウンタＡＣＮＴから出力されるカウンタ値信号を順次ラッチする。アドレスレジスタＡＲＥＧは、ラッチした信号をロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。アドレスカウンタＡＣＮＴは、モード信号ＭＤが示す動作モードがバーストモードであるとき、外部アドレス信号ＡＤをラッチしたときのアドレスレジスタＡＲＥＧのレジスタ値を初期値としてカウント動作を実施する。

モード設定回路１３は、コマンド信号ＣＭＤを介して設定可能なモードレジスタを有している。モードレジスタは、動作モード、バースト長およびレイテンシ等を設定するためのレジスタである。モード設定回路１２は、モードレジスタのレジスタ値をモード信号ＭＤとして出力する。バースト制御回路１４は、モード信号ＭＤが示す動作モードがバーストモードであるとき、読み出し信号ＲＤをバースト読み出し信号ＢＲＤとして出力する。バースト制御回路１４は、モード信号ＭＤが示す動作モードがバーストモードではないとき、”０”を示す信号をバースト読み出し信号ＢＲＤとして出力する。すなわち、バースト読み出し信号ＢＲＤは、バースト読み出し動作時に活性化される。バースト制御回路１４は、モード信号ＭＤが示す動作モードがバーストモードであるとき、読み出し信号ＲＤの活性化期間またはライト信号ＷＲの活性化期間に、モード信号ＭＤが示すバースト長およびレイテンシ等に応じて、外部クロック信号ＣＬＫに同期したバーストクロック信号ＢＣＬＫを出力する。

メモリコア制御回路１５は、読み出し信号ＲＤ、書き込み信号ＷＲ、コマンド信号ＣＭＤ、モード信号ＭＤおよびバースト読み出し信号ＢＲＤに基づいて、ワード選択信号ＷＬＰ、センスアンプイネーブル信号ＳＡＥ、プリチャージイネーブル信号ＰＣＥ、リードアンプイネーブル信号ＲＡＥ、ライトアンプイネーブル信号ＷＡＥおよびコラム選択信号ＣＬＰを生成する。メモリコア制御回路１５の詳細については、図２を参照しながら後述する。

メモリコア１６は、ワードデコーダ部ＷＤＥＣ、センスアンプ部ＳＡ、プリチャージ部ＰＣ（リセット回路）、メモリセルアレイ部ＭＣＡ、コラムデコーダ部ＣＤＥＣおよびアンプ部ＡＭＰを有している。メモリセルアレイ部ＭＣＡは、複数のワード線ＷＬと複数のビット線対ＢＬ、／ＢＬとの交差位置にマトリクス状に配置された複数の揮発性メモリセルＭＣを有している。各メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同一であり、データを電荷として保持するためのキャパシタと、キャパシタおよび対応するビット線ＢＬ（またはビット線／ＢＬ）の間に接続された転送トランジスタとを有している。各メモリセルＭＣにおける転送トランジスタのゲートは、対応するワード線ＷＬに接続されている。

ワードデコーダ部ＷＤＥＣは、ワード選択信号ＷＬＰの活性化期間に、ロウアドレス信号ＲＡＤに対応するワード線ＷＬを活性化させる。センスアンプ部ＳＡは、複数のビット線対ＢＬ、／ＢＬにそれぞれ対応して設けられた複数のセンスアンプで構成されている。各センスアンプは、センスアンプイネーブル信号ＳＡＥの活性化期間に、対応するビット線対ＢＬ、／ＢＬの電圧差を増幅する。プリチャージ部ＰＣは、複数のビット線対ＢＬ、／ＢＬにそれぞれ対応して設けられた複数のプリチャージ回路で構成されている。各プリチャージ回路は、プリチャージイネーブル信号ＰＣＥの活性化期間に、対応するビット線対ＢＬ、／ＢＬをプリチャージ電圧線に接続する。従って、各ビット線対ＢＬ、／ＢＬは、プリチャージイネーブル信号ＰＣＥの活性化期間に、プリチャージ電圧に初期化される。

コラムデコード部ＣＤＥＣは、コラム選択信号ＣＬＰの活性化期間に、複数のコラム選択線のうち、コラムアドレス信号ＣＡＤに対応するコラム選択線を活性化させる。コラムデコード部ＣＤＥＣは、複数のビット線ＢＬ、／ＢＬにそれぞれ対応して設けられた複数のコラムスイッチを有している。各コラムスイッチは、対応するコラム選択線の活性化に応答して、対応するビット線ＢＬ（またはビット線／ＢＬ）と内部データバスとを接続する。アンプ部ＡＭＰは、リードアンプイネーブル信号ＲＡＥの活性化期間に、内部データバス上のデータの信号量を増幅してデータバスＤＢに出力する。アンプ部ＡＭＰは、ライトアンプイネーブル信号ＷＡＥの活性化期間に、データバスＤＢ上のデータの信号量を増幅して内部データバスに出力する。

データ変換回路１７は、リード信号ＲＤの活性化期間に、メモリコア１６からデータバスＤＢに出力された並列のリードデータを直列データに変換し、直列データをバーストクロック信号ＢＬＣＫに同期してデータ端子ＤＱに順次出力する。データ入出力回路１７は、ライト信号ＷＲの活性化期間に、データ端子ＤＱを介して供給される直列のライトデータをバーストクロック信号ＢＣＬＫに同期して順次取り込み、取り込んだ直列データを並列データに変換してデータバスＤＢに出力する。

図２は、図１のメモリコア制御回路１５を示している。メモリコア制御回路１５は、動作状態制御回路ＯＳＣ、ワード制御回路ＷＣ、センスアンプ制御回路ＳＡＣ、プリチャージ制御回路ＰＣＣ（リセット制御回路）、コラム制御回路ＣＣ、リードアンプ制御回路ＲＡＣおよびライトアンプ制御回路ＷＡＣを有している。動作状態制御回路ＯＳＣは、読み出し信号ＲＤ、書き込み信号ＷＲ、チップイネーブル信号／ＣＥ、バースト読み出し信号ＢＲＤおよび基準コラム選択信号ＣＬＰＲに基づいて、ロウアドレスストローブ信号ＲＡＳを生成する。動作状態制御回路ＯＳＣの詳細については、図３を参照しながら後述する。

ワード制御回路ＷＣは、ロウアドレスストローブ信号ＲＡＳの活性化に応答してワード選択信号ＷＬＰを活性化させる。ワード制御回路ＷＣは、ロウアドレスストローブ信号ＲＡＳの非活性化に応答してワード選択信号ＷＬＰを非活性化させる。センスアンプ制御回路ＳＡＣは、ワード選択信号ＷＬＰの活性化に応答してセンスアンプイネーブル信号ＳＡＥを活性化させる。センスアンプ制御回路ＳＡＣは、ワード選択信号ＷＬＰの非活性化に応答してセンスアンプイネーブル信号ＳＡＥを非活性化させる。

プリチャージ制御回路ＰＣＣは、センスアンプイネーブル信号ＳＡＥの非活性化に応答してプリチャージイネーブル信号ＰＣＥを活性化させる。プリチャージ制御回路ＰＣＣは、ロウアドレスストローブ信号ＲＡＳの活性化に応答してプリチャージイネーブル信号ＰＣＥを非活性化させる。コラム制御回路ＣＣは、読み出し信号ＲＤ、書き込み信号ＷＲ、チップイネーブル信号／ＣＥ、バースト読み出し信号ＢＲＤ、モード信号ＭＤおよび外部クロック信号ＣＬＫに基づいて、コラム選択信号ＣＬＰおよび基準コラム選択信号ＣＬＰＲを生成する。コラム制御回路ＣＣの詳細については、動作状態制御回路ＯＳＣと共に、図３を参照しながら後述する。リードアンプ制御回路ＲＡＣは、読み出し信号ＲＤの活性化期間に、コラム選択信号ＣＬＰの活性化に応答してリードアンプイネーブル信号ＲＡＥを一時的に活性化させる。ライトアンプ制御回路ＷＡＣは、書き込み信号ＷＲの活性化期間に、コラム選択信号ＣＬＰの活性化に応答してリードアンプイネーブル信号ＲＡＥを一時的に活性化させる。

図３は、図２の動作状態制御回路ＯＳＣおよびコラム制御回路ＣＣを示している。コラム制御回路ＣＣは、基準信号生成回路ＲＳＧおよび出力回路ＯＣ１（第１出力回路）を有している。基準信号生成回路ＲＳＧは、モード信号ＭＤが示す動作モードがバーストモードであるとき、読み出し信号ＲＤの活性化期間あるいは書き込み信号ＷＲの活性化期間で、外部クロック信号ＣＬＫの４サイクル毎に、外部クロック信号ＣＬＫの立ち上がりエッジに応答して基準コラム選択信号ＣＬＰＲを一定期間活性化させる。なお、基準信号生成回路ＲＳＧによる基準コラム選択信号ＣＬＰＲの活性化回数は、モード信号ＭＤが示すバースト長に応じて決定される。

出力回路ＯＣ１は、ＮＡＮＤゲートＧ１０、インバータＧ１１、Ｇ１２およびＮＯＲゲートＧ１３を有している。ＮＡＮＤゲートＧ１０は、バースト読み出し信号ＢＲＤが”１”を示すとき、チップイネーブル信号／ＣＥを反転させて出力する。ＮＡＮＤゲートＧ１０は、バースト読み出し信号ＢＲＤが”０”を示すとき、”１”を示す信号を出力する。インバータＧ１１は、ＮＡＮＤゲートＧ１０の出力信号を反転させて出力する。インバータＧ１２は、基準コラム選択信号ＣＬＰＲを反転させて出力する。ＮＯＲゲートＧ１３は、インバータＧ１１の出力信号が”０”を示すとき、インバータＧ１２の出力信号を反転させて出力する。ＮＯＲゲートＧ１３は、インバータＧ１１の出力信号が”１”を示すとき、”０”を示す信号を出力する。このような構成により、出力回路ＯＣ１は、バースト読み出し動作時に、チップイネーブル信号／ＣＥの活性化期間で基準コラム選択信号ＣＬＰＲをコラム選択信号ＣＬＰとして出力する。また、出力回路ＯＣ１は、バースト読み出し動作時に、チップイネーブル信号／ＣＥの非活性化（立ち上がりエッジ）に同期して、”０”を示す信号をコラム選択信号ＣＬＰとして出力する。

動作状態制御回路ＯＳＣは、セット回路ＳＣ、リセット回路ＲＣおよび出力回路ＯＣ２（第２出力回路）を有している。セット回路ＳＣは、読み出し信号ＲＤの活性化または書き込み信号ＷＲの活性化に応答してセット信号／ＲＡＳＳを活性化させる。セット回路ＳＣは、読み出し信号ＲＤの非活性化または書き込み信号ＷＲの非活性化に応答してセット信号／ＲＡＳＳを非活性化させる。

リセット回路ＲＣは、エッジ検出回路ＥＤ１（第１検出回路）、エッジ検出回路ＥＤ２（第２検出回路）、セレクタＳＥＬ（選択回路）、遅延回路ＤＬＹおよびフラグ回路ＦＬＧを有している。エッジ検出回路ＥＤ１は、チップイネーブル信号／ＣＥの非活性化（立ち上がりエッジ）を検出したとき、出力信号を一時的に”１”に活性化させる。エッジ検出回路ＥＤ２は、基準コラム選択信号ＣＬＰＲの非活性化（立ち下がりエッジ）を検出したとき、出力信号を一時的に”１”に活性化させる。

セレクタＳＥＬは、インバータＧ２０、Ｇ２４およびＮＡＮＤゲートＧ２１−Ｇ２３を有している。インバータＧ２０は、バースト読み出し信号ＢＲＤを反転させて出力する。ＮＡＮＤゲートＧ２１は、バースト読み出し信号ＢＲＤが”１”を示すとき、エッジ検出回路ＥＤ１の出力信号を反転させて出力する。ＮＡＮＤゲートＧ２１は、バースト読み出し信号ＢＲＤが”０”を示すとき、”１”を示す信号を出力する。ＮＡＮＤゲートＧ２２は、インバータＧ２０の出力信号が”１”を示すとき（すなわち、バースト読み出し信号ＢＲＤが”０”を示すとき）、エッジ検出回路ＥＤ２の出力信号を反転させて出力する。ＮＡＮＤゲートＧ２２は、インバータＧ２０の出力信号が”０”を示すとき（すなわち、バースト読み出し信号ＢＲＤが”１”を示すとき）、”１”を示す信号を出力する。ＮＡＮＤゲートＧ２３は、ＮＡＮＤゲートＧ２１の出力信号とＮＡＮＤゲートＧ２２の出力信号とを否定論理積して出力する。インバータＧ２４は、ＮＡＮＤゲートＧ２３の出力信号を反転させて出力する。このような構成により、セレクタＳＥＬは、バースト読み出し動作時にエッジ回路ＥＤ１の出力信号を選択して出力する。また、セレクタＳＥＬは、バースト読み出し動作を除くアクセス動作時（例えば、バースト書き込み動作時）にエッジ検出回路ＥＤ２の出力信号を選択して出力する。

遅延回路ＤＬＹは、セレクタＳＥＬの出力信号（インバータＧ２４の出力信号）を所定時間遅らせた信号をリセット信号／ＲＡＳＳとして出力する。所定時間は、コラム選択信号ＣＬＰの非活性化後におけるメモリコア１６の動作を保証するための時間（具体的には、メモリセルＭＣのリストア時間）である。フラグ回路ＦＬＧは、遅延回路ＤＬＹの出力信号の活性化（立ち下がりエッジ）に応答して、リセット状態からセット状態に遷移する。フラグ回路ＦＬＧは、基準コラム選択信号ＣＬＰＲの活性化（立ち上がりエッジ）に応答して、セット状態からリセット状態に遷移する。フラグ回路ＦＬＧは、チップイネーブル信号／ＣＥの非活性化期間で、セット状態のときにリセット信号／ＲＡＳＲを活性化させ、リセット状態のときにリセット信号／ＲＡＳを非活性化させる。出力回路ＯＣ２は、セット信号／ＲＡＳＳの活性化（立ち下がりエッジ）に応答して、ロウアドレスストローブ信号ＲＡＳを活性化させる。出力回路ＯＣ２は、リセット信号／ＲＡＳＲの活性化（立ち下がりエッジ）に応答して、ロウアドレスストローブ信号ＲＡＳを非活性化させる。

図４は、本発明の一実施形態におけるバースト読み出し動作の強制終了時の主要信号を示している。バースト読み出し動作を強制終了するために、４ワード分のデータＤ３１−Ｄ３４の読み出しに対応するコラム選択信号ＣＬＰＲの活性化期間でチップイネーブル信号／ＣＥが非活性化されると（図４（ａ））、コラム選択信号ＣＬＰは、チップイネーブル信号／ＣＥの非活性化に同期して強制的に非活性化される（図４（ｂ））。そして、ロウアドレスストローブ信号ＲＡＳは、チップイネーブル信号／ＣＥの非活性化から時間ｔＡ（遅延回路ＤＬＹによる遅延時間）の経過後に非活性化される（図４（ｃ））。この場合、チップイネーブル信号／ＣＥの非活性化から外部クロック信号ＣＬＫの２サイクル後（時間ｔＣの経過後）にチップイネーブル信号／ＣＥが活性化されると（図４（ｄ））、ロウアドレスストローブ信号ＲＡＳの非活性化期間に対して規定されている時間ｔＢを満たすことができる。なお、時間ｔＢは、メモリコア１６のリセット動作（プリチャージ動作）を実施するための期間、あるいはメモリコア１６のリフレッシュ動作を割り込ませて実施するための期間を確保するための時間である。従って、バースト読み出し動作の強制終了時におけるリカバリタイムｔＴＲＢは、時間ｔＣに決定される。

図５は、本発明の比較例におけるバースト読み出し動作の強制終了時の主要信号を示している。なお、本発明の比較例における半導体記憶装置は、メモリコア制御回路の動作状態制御回路およびコラム制御回路が異なることを除いて、本発明の一実施形態における半導体記憶装置１０と同一である。本発明の比較例における動作状態制御回路は、本発明の一実施形態における動作状態制御回路ＯＳＣのリセット回路ＲＣからエッジ検出回路ＥＤ１およびセレクタＳＥＬを取り除き、エッジ検出回路ＥＤ２の出力信号を遅延回路ＤＬＹに直接入力して構成されている。本発明の比較例におけるコラム制御回路は、本発明の一実施形態におけるコラム制御回路ＣＣから出力回路ＯＣ１を取り除き、基準信号生成回路ＲＳＧから出力される基準コラム選択信号ＣＬＰＲをコラム選択信号ＣＬＰに置き換えて構成されている。

このような構成の半導体記憶装置では、バースト読み出し動作を強制終了するために、４ワード分のデータＤ３１−Ｄ３４の読み出しに対応するコラム選択信号ＣＬＰＲの活性化期間でチップイネーブル信号／ＣＥが非活性化されると（図５（ａ））、コラム選択信号ＣＬＰは、一定期間活性化された後に非活性化される（図５（ｂ））。そして、ロウアドレスストローブ信号ＲＡＳは、コラム選択信号ＣＬＰの非活性化から時間ｔＡの経過後に非活性化される（図５（ｃ））。この場合、チップイネーブル信号／ＣＥの非活性化から外部クロック信号ＣＬＫの３サイクル後（時間ｔＣ’の経過後）にチップイネーブル信号／ＣＥが活性化されると（図５（ｄ））、ロウアドレスストローブ信号ＲＡＳの非活性化期間に対して規定されている時間ｔＢを満たすことができる。しかしながら、図４に示した本発明の一実施形態と同様に、チップイネーブル信号／ＣＥの非活性化から外部クロック信号ＣＬＫの２サイクル後（時間ｔＣの経過後）にチップイネーブル信号／ＣＥが活性化されると、ロウアドレスストローブ信号ＲＡＳ非活性化期間に対して規定されている時間ｔＢを満たすことができない。従って、バースト読み出し動作の強制終了時におけるリカバリタイムｔＴＲＢは、時間ｔＣ’に決定され、本発明の一実施形態（時間ｔＣ）に比べて大きくなってしまう。

以上、本発明の一実施形態では、バースト読み出し動作を強制終了するために、コラム選択信号ＣＬＰの活性化期間でチップイネーブル信号／ＣＥが非活性化された場合、コラム選択信号ＣＬＰはチップイネーブル信号／ＣＥの非活性化に同期して強制的に非活性化される。このため、チップイネーブル信号／ＣＥの非活性化後におけるコラム選択信号ＣＬＰの無駄な活性化期間を削減できる。また、ロウアドレスストローブ信号ＲＡＳは、チップイネーブル信号／ＣＥの非活性化から所定時間（遅延回路ＤＬＹの遅延時間）の経過後に非活性化される。このため、ロウアドレスストローブ信号ＲＡＳの非活性化タイミングが無駄に遅くなることを回避でき、チップイネーブル信号／ＣＥの非活性化後におけるメモリコア１６の無駄な活性化期間を削減できる。この結果、バースト読み出し動作の強制終了時におけるリカバリタイムｔＴＲＢを短縮でき、より高速なメモリアクセス動作を実現できる。

以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の一実施形態を示すブロック図である。 図１のメモリコア制御回路を示すブロック図である。 図２の動作状態制御回路およびコラム制御回路を示すブロック図である。 本発明の一実施形態におけるバースト読み出し動作の強制終了時の主要信号を示すタイミング図である。 本発明の比較例におけるバースト読み出し動作の強制終了時の主要信号を示すタイミング図である。

符号の説明

１０‥半導体記憶装置；１１‥コマンドデコーダ；１２‥アドレス制御回路；１３‥モード設定回路；１４‥バースト制御回路；１５‥メモリコア制御回路；１６‥メモリコア；１７‥データ制御回路；ＡＣＮＴ‥アドレスカウンタ；ＡＭＰ‥アンプ部；ＡＲＥＧ‥アドレスレジスタ；ＢＬ、／ＢＬ‥ビット線；ＣＣ‥コラム制御回路；ＣＤＥＣ‥コラムデコーダ部；ＤＬＹ‥遅延回路；ＥＤ１、ＥＤ２‥エッジ検出回路；ＦＬＧ‥フラグ回路；ＭＣ‥メモリセル；ＭＣＡ‥メモリセルアレイ部；ＯＣ１、ＯＣ２‥出力回路；ＯＳＣ‥動作状態制御回路；ＰＣ‥プリチャージ部；ＰＣＣ‥プリチャージ制御回路；ＲＡＣ‥リードアンプ制御回路；ＲＣ‥リセット回路；ＲＳＧ‥基準信号生成回路；ＳＡ‥センスアンプ部；ＳＡＣ‥センスアンプ制御回路；ＳＣ‥セット回路；ＳＥＬ‥セレクタ；ＷＡＣ‥ライトアンプ制御回路；ＷＣ‥ワード制御回路；ＷＤＥＣ‥ワードデコーダ部；ＷＬ‥ワード線

Claims (5)

1. バースト読み出し動作機能を有する半導体記憶装置であって、
   バースト読み出し動作時に、外部アドレスを初期値として内部アドレスを順次生成する内部アドレス生成回路と、
   複数のメモリセルを有し、バースト読み出し動作時に、コラム選択信号の活性化に応答して前記内部アドレスに対応するメモリセルから読み出されたデータを順次出力するメモリコアと、
   バースト読み出し動作時に、バースト読み出し動作の開始／終了を指示するための外部制御信号の活性化期間で前記コラム選択信号を一定期間活性化させる動作を繰り返し、前記外部制御信号の非活性化に同期して前記コラム選択信号を強制的に非活性化させるコラム制御回路と、バースト読み出し動作時に、前記外部制御信号の非活性化から所定時間の経過後、前記メモリコアの活性化／非活性化を指示するための動作状態制御信号を非活性化させる動作状態制御回路とを有するメモリコア制御回路とを備えていることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記メモリコアは、リセット信号の活性化期間に、前記複数のメモリセルにそれぞれ接続される複数のビット線を所定電位にリセットするリセット回路を備え、
   前記メモリコア制御回路は、前記動作状態制御信号の非活性化に応答して前記リセット信号を活性化させるリセット制御回路を備えていることを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記コラム制御回路は、
   バースト読み出し動作時に、基準コラム選択信号を一定期間活性化させる動作を繰り返す基準信号生成回路と、
   バースト読み出し動作時に、前記外部制御信号の活性化期間で前記基準コラム選択信号を前記コラム選択信号として出力し、前記外部制御信号の非活性化に同期して、前記基準コラム選択信号を前記コラム選択信号として出力する動作を強制的に停止する第１出力回路とを備えていることを特徴とする半導体記憶装置。
4. 請求項３記載の半導体記憶装置において、
   前記動作状態制御回路は、
   前記外部制御信号の非活性化を検出したときに出力信号を活性化させる第１検出回路と、
   前記基準コラム選択信号の非活性化を検出したときに出力信号を活性化させる第２検出回路と、
   バースト読み出し動作時に前記第１検出回路の出力信号を選択して出力し、バースト読み出し動作を除くアクセス動作時に前記第２検出回路の出力信号を選択して出力する選択回路と、
   前記選択回路の出力信号を前記所定時間遅らせて出力する遅延回路と、
   前記遅延回路の出力信号の活性化に応答してリセット状態からセット状態に遷移するとともに、前記外部制御信号の非活性期間でセット状態／リセット状態に応じて出力信号を活性化させるフラグ回路と、
   前記フラグ回路の出力信号の活性化に応答して前記動作状態制御信号を非活性化させる第２出力回路とを備えていることを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   前記所定時間は、前記コラム選択信号の非活性化後における前記メモリコアの動作を保証するための時間であることを特徴とする半導体記憶装置。

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