JP2005339624A - 半導体記憶装置および該半導体記憶装置の制御方法 - Google Patents

半導体記憶装置および該半導体記憶装置の制御方法 Download PDF

Info

Publication number
JP2005339624A
JP2005339624A JP2004154561A JP2004154561A JP2005339624A JP 2005339624 A JP2005339624 A JP 2005339624A JP 2004154561 A JP2004154561 A JP 2004154561A JP 2004154561 A JP2004154561 A JP 2004154561A JP 2005339624 A JP2005339624 A JP 2005339624A
Authority
JP
Japan
Prior art keywords
signal
read
write
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004154561A
Other languages
English (en)
Other versions
JP4615896B2 (ja
Inventor
Kota Hara
浩太 原
Shinichi Yamada
伸一 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2004154561A priority Critical patent/JP4615896B2/ja
Priority to US10/994,632 priority patent/US7180822B2/en
Priority to EP04027746.9A priority patent/EP1600980B1/en
Priority to TW093135978A priority patent/TWI298883B/zh
Priority to KR1020040107583A priority patent/KR100651064B1/ko
Priority to CN2004101013274A priority patent/CN1702769B/zh
Publication of JP2005339624A publication Critical patent/JP2005339624A/ja
Application granted granted Critical
Publication of JP4615896B2 publication Critical patent/JP4615896B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

【課題】 従来、バースト動作中にリフレッシュ動作やワード線の切り替え動作が発生すると、半導体記憶装置の性能低下をきたしていた。
【解決手段】 メモリコアを用いたバースト動作を行う半導体記憶装置であって、前記バースト動作中に、所定のタイミング信号ＣＭＤ，ｗｒｔ，ｗｒｉｔｅから読み出し／書き込み信号要求ＣＬ−ｔｒｉｇを発生する読み出し／書き込みトリガ信号発生回路５と、該読み出し／書き込みトリガ信号発生回路の出力信号を受け取り、読み出し／書き込み信号ＣＬを直前のコア動作終了およびその後のロウ側の活性化完了時まで待って出力する読み出し／書き込み信号発生回路６とを備えるように構成する。
【選択図】 図３

Description

本発明は、半導体記憶装置および該半導体記憶装置の制御方法に関し、特に、高速動作を必要とするＤＲＡＭメモリコアを使用する半導体記憶装置および該半導体記憶装置の制御方法に関する。
近年、半導体記憶装置（メモリ）の高速アクセスが必要な場合、バースト動作を行うことが多い。この場合のバースト動作とは、外部から読み出しまたは書き込みコマンドが投入される際に与えられるアドレスを初期値とし、それ以降の必要なアドレスを内部発生させ、外部信号（クロック信号：ＣＬＫ）に同期して外部とのデータの入出力を高速に行うものであり、例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）等にその機能がある。その際、従来の半導体記憶装置においては、センスアンプ増幅後にメモリコアからデータを出力する読み出し／書き込み信号（ＣＬ）はＣＬＫから発生させている。ここで、ＣＬは、読み出し動作（ＲＥＡＤ）の場合、センスアンプを活性化してメモリコアからデータを読み出すために使用し、逆に、書き込み動作（ＷＲＩＴＥ）の場合、メモリコアへデータを書き込むために使用する信号である。
また、例えば、擬似スタティックＲＡＭ（ＳＲＡＭ）インターフェースの場合、リフレッシュ動作（ＲＥＦ）は、ＲＥＡＤもしくはＷＲＩＴＥの合間に行っている。また、バースト長（ＢＬ）が無制限のバースト動作が可能な半導体記憶装置は、バースト動作中にロウアドレスが変化する場合があり、ワード線を切り替える動作が必要になる。
これらのＲＥＦやワード線切り替え動作は、ＣＬＫからの定期的な読み出し／書き込み信号要求（ＣＬ要求）とぶつかる場合があり、ＲＥＦやワード線切り替え動作を優先すると、ぶつかりを回避するためにリカバリタイムやＣＬＫのサイクル実力を犠牲にすることになって半導体記憶装置の性能低下をきたす。
ところで、従来、バーストモードを有するメモリにおいて、所定の書き込みの禁止を要求するマスク信号に応答して処置のデータバスのマスク制御を行い、高速読み出しを可能とするメモリ装置が提案されている（例えば、特許文献１参照）。
また、従来、ＤＤＲ（ダブルデータレート）型のＳＤＲＡＭのライトインタラプトリード動作を正常に行うために、ライトアンプ制御回路がライトコマンドによる書込み時ライトアンプを活性化し、書き込み状態でもデータマスク信号に応答してライトアンプを非活性化し、且つ、コラムデコーダ制御回路がコラムデコーダの活性化を制御し、データマスク信号に応答してコラムデコーダの活性化を行わないようにしたメモリデバイスが提案されている（例えば、特許文献２参照）。
さらに、従来、高速動作および消費電力の低減を可能とするために、内部回路がコマンド信号の取り込み前にアドレス信号を受けて動作を開始し、また、アドレススイッチ回路が内部コマンド信号またはクロック信号を受けてアドレス信号の内部回路への伝達を禁止するようにした半導体集積回路が提案されている（例えば、特許文献３参照）。
特開平１１−２８３３８５号公報 特開２０００−１１３６７１号公報 特開２００１−１６７５７６号公報
図１は従来の半導体記憶装置においてバースト動作中にリフレッシュを行った場合の書き込み動作波形の一例を示す図であり、図１（ａ）はクロック信号（ＣＬＫ）とチップイネーブル信号（／ＣＥ１）との全体的な関係を示し、図１（ｂ）はワード線０（ＷＬ−０）のバースト動作（ＷＲＩＴＥ）とワード線１（ＷＬ−１）のバースト動作（ＷＲＩＴＥ）の間に、リフレッシュ動作（ＲＥＦ）を行った場合の書き込み動作（ＷＲＩＴＥ）時の波形を示している。ここで、図１（ｂ）は、ＣＬＫの４回に１回のサイクルでＣＬＫからＣＬ要求が発生する場合を示し、ＣＬ要求が発生するＣＬＫをＣＬ−ＣＬＫと記してある。
図１（ｂ）に示されるように、従来の半導体記憶装置は、前ＷＲＩＴＥ（ワード線ＷＬ−０に対する書き込み動作）と次ＷＲＩＴＥ（ワード線ＷＬ−１に対する書き込み動作）の間にＲＥＦ（リフレッシュ動作）を実行しているため、最初のＣＬ信号（ＣＬ１）は、リフレッシュ動作が終了したＲＥＦの後でバーストアドレスのワード線（ＷＬ−１）を立ち上げたタイミングＴ−１の後に発生させなければならない。
従って、ＣＬ−ＣＬＫ（からのＣＬ要求：ＣＬ−１）は、タイミングＴ−１以降に発生させなければならず、その結果、ＲＥＦが実行されるリカバリタイムを長くしたり、次のコマンド投入を遅らせたり、また、半導体記憶装置のレイテンシ数を増大させたり、或いは、外部制御信号投入から内部ＣＬＫ動作開始までの時間を遅らせるといった半導体記憶装置の性能低下をきたすことになる。なお、図１（ｂ）は、レイテンシ＝３で、／ＣＥ１＝低レベル『Ｌ』となった後、３ＣＬＫ目から外部データ取り込みを始め、また、ＲＥＦ要求は、／ＣＥ１が高レベル『Ｈ』から低レベル『Ｌ』へ遷移する時点より前で発生すれば実行される。それより後でＲＥＦ要求が発生した場合、ＲＥＦはバースト動作終了後に実行される。
図２は従来の半導体記憶装置においてバースト動作中にワード線切り替えを行った場合の書き込み動作波形の一例を示す図である。ここで、図２は、ＣＬＫの４回に１回のサイクルでＣＬＫからＣＬ要求が発生する場合を示し、ＣＬ要求が発生するＣＬＫをＣＬ−ＣＬＫと記してある。
図２に示されるように、バースト長（ＢＬ）が無制限のバースト動作が可能な半導体記憶装置においては、例えば、ワード線切り替え動作が４ＣＬＫで終了しなければ、ワード線切り替えをまたぐＣＬ−ＣＬ間隔＝４ＣＬＫとなるように、すなわち、ＣＬＫサイクルを長く設定しなければならならず、半導体記憶装置の性能低下をきたすことになる。
本発明は、上述した従来の半導体記憶装置が有する課題に鑑み、バースト動作中にリフレッシュ動作やワード線の切り替え動作が発生しても、半導体記憶装置の性能を低下させないようにすることを目的とする。すなわち、本発明は、例えば、バースト動作中にリフレッシュ動作やワード線の切り替え動作が発生しても、ＲＥＦが実行されるリカバリタイムを長くしたり、次のコマンド投入を遅らせたり、半導体記憶装置のレイテンシ数を増大させたり、外部制御信号投入から内部ＣＬＫ動作開始までの時間を遅らせたり、或いは、クロック信号のサイクルを長くするといった性能低下を生じない半導体記憶装置および該半導体記憶装置の制御方法の提供を目的とする。
本発明の第１の形態によれば、メモリコアを用いたバースト動作を行う半導体記憶装置であって、前記バースト動作中に、所定のタイミング信号から読み出し／書き込み信号要求を発生する読み出し／書き込みトリガ信号発生回路と、該読み出し／書き込みトリガ信号発生回路の出力信号を受け取り、読み出し／書き込み信号を直前のコア動作終了およびその後のロウ側の活性化完了時まで待って出力する読み出し／書き込み信号発生回路とを備えることを特徴とする半導体記憶装置が提供される。
本発明の第２の形態によれば、リフレッシュ動作が必要なメモリコアを用いたバースト動作を行う半導体記憶装置であって、前記バースト動作中に、所定のタイミング信号から読み出し／書き込み信号要求を発生し、直前のコア動作終了およびその後のロウ側の活性化完了時まで、読み出し／書き込み信号の発生を待たせることを特徴とする半導体記憶装置が提供される。
本発明の第３の形態によれば、リフレッシュ動作が必要なメモリコアを用いたバースト動作を行う半導体記憶装置の制御方法であって、前記バースト動作中に、所定のタイミング信号から読み出し／書き込み信号要求を発生し、直前のコア動作終了およびその後のロウ側の活性化完了時まで、読み出し／書き込み信号の発生を待たせることを特徴とする半導体記憶装置の制御方法が提供される。
本発明によれば、読み出し／書き込み信号（ＣＬ）を出力できる準備が完了したことを示す読み出し／書き込み信号要求（ＣＬ−ｔｒｉｇ：読み出し／書き込みトリガ信号）を出力し、このＣＬと所定のタイミング信号（例えば、クロック信号：ＣＬＫ）からのクロックトリガ信号（ＣＬＫ−ｔｒｉｇ）の２つがそろった時点でＣＬを出力することにより、自動的に必要な時間だけＣＬの出力をホールドし、必要なタイミングでＣＬを出力することが可能になる。従って、ＣＬ−ＣＬ間隔がＣＬＫサイクルに依存せず可変となるため、余計なリカバリタイムやサイクル実力の増加を吸収することができる。
このように、本発明によれば、例えば、バースト動作中にリフレッシュ動作（ＲＥＦ）やワード線の切り替え動作が発生しても、ＲＥＦが実行されるリカバリタイムを長くしたり、次のコマンド投入を遅らせたり、半導体記憶装置のレイテンシ数を増大させたり、外部制御信号投入から内部ＣＬＫ動作開始までの時間を遅らせたり、或いは、クロック信号のサイクルを長くするといったことを行う必要がない。
本発明によれば、バースト動作中にリフレッシュ動作やワード線の切り替え動作が発生しても、半導体記憶装置の性能を低下させないようにすることができる。
以下、本発明に係る半導体記憶装置および該半導体記憶装置の制御方法の実施例を、添付図面を参照して詳述する。
図３は本発明に係る半導体記憶装置の一実施例を概略的に示すブロック図である。図３において、参照符号１は内部リフレッシュ信号発生回路、２は内部コマンド信号発生回路、３はワード線切り替え要求信号発生回路、４はクロックトリガ信号発生回路、５は読み出し／書き込みトリガ信号発生回路、そして、６は読み出し／書き込み信号発生回路を示している。
図３に示されるように、本実施例の半導体記憶装置において、外部からのクロック信号（ＣＬＫ）は、クロックトリガ信号発生回路４に入力され、例えば、ＣＬＫの４回に１回のサイクルでクロックトリガ信号（ＣＬＫ−ｔｒｉｇ：パルス信号）を発生する。内部リフレッシュ信号発生回路１は、例えば、疑似ＳＲＡＭとして使用するＤＲＡＭコアに格納された情報を内部的にリフレッシュして維持するためのものであり、この内部リフレッシュ信号発生回路１からの信号は、ワード線切り替え要求信号発生回路３からのワード線切り替え要求信号（ｗｌｃｈｐ）と共にクロックトリガ信号発生回路４に入力される。
外部からの制御信号（ＣＮＴＬ）は、内部コマンド信号発生回路２に入力され、コマンド投入時に読み出し／書き込み（ＲＥＡＤ／ＷＲＩＴＥ）に応じた内部コマンド信号（ＣＭＤ：パルス信号）および状態信号（ｗｒｔ，ｗｒｉｔｅ）を発生する。ここで、状態信号ｗｒｔは、チップイネーブル信号（／ＣＥ１）が立ち下がるタイミングで変化する信号であり、また、状態信号ｗｒｉｔｅは、ワード線選択信号（ＷＬ−Ｌｉｎｅ）が立ち下がるタイミングで変化する信号である（図６参照）。
ワード線切り替え要求信号発生回路３は、上述したｗｌｃｈｐだでなく、ワード線の切り替えを示す状態信号ＷＬ−ｃｈａｎｇｅを発生して、読み出し／書き込みトリガ信号発生回路５に入力する。クロックトリガ信号発生回路４からのＣＬＫ−ｔｒｉｇおよび読み出し／書き込みトリガ信号発生回路５からの読み出し／書き込みトリガ信号（ＣＬ−ｔｒｉｇ）は、読み出し／書き込み信号発生回路６に入力される。読み出し／書き込み信号発生回路６には、半導体記憶装置の起動時にリセット処理するためのスタート信号ｓｔｔ、ロウアドレスストローブ信号ｒａｓ、並びに、状態信号ｗｒｔおよびｗｒｉｔｅも入力され、読み出し／書き込み信号（ＣＬ）を出力する。なお、ＣＬは、ワード線切り替え要求信号発生回路３および読み出し／書き込みトリガ信号発生回路５にフィードバックされる。なお、リフレッシュ動作（ＲＥＦ）中にＣＮＴＬが入力してＲＥＡＤ／ＷＲＩＴＥに応じたＣＭＤが発生する場合、内部コマンド信号発生回路２からのＣＭＤ発生は、ＲＥＦ終了まで待たされる。詳細は、図６を参照して後述する。
次に、例えば、バースト長（ＢＬ）が無制限のバースト動作が可能な半導体記憶装置において、或るワード線（例えば、ＷＬ−０）に対する書き込み動作（ＷＲＩＴＥ）を行っていてコラムアドレスが最上位になると、ワード線切り替え要求信号発生回路３は、その際のＣＬからｗｌｃｈｐおよびＷＬ−ｃｈａｎｇｅを発生する。ｗｌｃｈｐが発生すると、ワード線が切り替えられ（例えば、ＷＬ−０からＷＬ−１へ切り替えられ）、内部コマンド信号発生回路から再びＣＭＤが出力される。このＣＭＤから、ワード線切り替え時の最初のＣＬ−ｔｒｉｇが出力される。そして、読み出し／書き込み信号発生回路６は、ＣＬＫ−ｔｒｉｇおよびＣＬ−ｔｒｉｇからＣＬを発生する。詳細は、図７を参照して後述する。
図４は図３の半導体記憶装置における読み出し／書き込みトリガ信号発生回路の一例を示す回路図である。
図４に示されるように、読み出し／書き込みトリガ信号発生回路５は、例えば、遅延回路５１，５２、インバータ５３，５４およびＮＯＲゲート５５，５６を備えて構成される。
まず、コマンド投入時は、ＣＭＤから遅延回路５２でタイミングを取ってＣＬ−ｔｒｉｇを発生し、一旦ＣＬが発生すると、遅延回路５１でタイミングを取って順次ＣＬ−ｔｒｉｇを発生する。ここで、遅延回路５２は、ワード線の選択（立ち上げ）からセンスアンプの活性化およびデータ出力準備の完了までのタイミングを決めるものであり、また、遅延回路５１は、最初のＣＬの出力動作が行われた後に、コア回路が次のＣＬ出力準備を完了するまでＣＬ出力を待たせるタイミングを決める（図６の遅延時間Ｄ１に相当）ものである。また、ワード線切り替え時は、ＣＬ出力からワード線切り替え終了までＷＬ−ｃｈａｎｇｅは高レベル『Ｈ』となり、その際のＣＬからのＣＬ−ｔｒｉｇ出力を止めるようになっている。
図５は図３の半導体記憶装置における読み出し／書き込み信号発生回路の一例を示す回路図である。
図５に示されるように、読み出し／書き込み信号発生回路６は、例えば、遅延回路６１、インバータ６２１〜６２３、ＮＯＲゲート６３１，６３２およびＮＡＮＤゲート６４１〜６４８を備えて構成される。ここで、ＮＡＮＤゲート６４２および６４３は第１のフリップフロップＦＦ１を構成し、また、ＮＡＮＤゲート６４６および６４７は第２のフリップフロップＦＦ２を構成している。
第１のフリップフロップＦＦ１はＣＬＫ−ｔｒｉｇでセットされ、第２のフリップフロップＦＦ２はＣＬ−ｔｒｉｇでセットされ、両方のフリップフロップＦＦ１，ＦＦ２がセットされた時点で遅延回路６１により幅が決められるパルスをＣＬとして出力する。ここで、ｗｒｔおよびｗｒｉｔｅは、共に書き込み状態時に高レベル『Ｈ』となる信号であり、ｗｒｔはＣＬＫ（／ＣＥ１）に同期し、ｗｒｉｔｅはＣＬ（ＷＬ−Ｌｉｎｅ）に同期しているが、両者が常に一致するとは限らないためにｗｒｔおよびｗｒｉｔｅに分けている。さらに、ｒａｓは、ワード線が立ち上がっている時に高レベル『Ｈ』となり、ワード線が下がっている場合は第２のふりフリップフロップＦＦ２を確実にリセットしておくためのものであり、また、ｓｔｔは、電源起動時のみ高レベル『Ｈ』となり、通常使用時は低レベル『Ｌ』となっている。
図６は本発明に係る半導体記憶装置においてバースト動作中にリフレッシュを行った場合の書き込み動作波形の一例を示す図であり、前述した図１（ｂ）に示す動作に対して本発明を適用した場合の動作波形を示すものである。
まず、チップイネーブル信号／ＣＥ１が低レベル『Ｌ』に変化して活性化し、クロック信号（ＣＬＫ）がクロックトリガ信号発生回路４に入力され、例えば、ＣＬＫの４回に１回のサイクルでクロックトリガ信号（ＣＬＫ−ｔｒｉｇ：パルスＰ１１，Ｐ１２）が出力される。例えば、図４に示す読み出し／書き込みトリガ信号発生回路５において、読み出し／書き込み信号（ＣＬ）は初期状態で低レベル『Ｌ』となっており、インバータ５３および遅延回路５１を介してＮＯＲゲート５５の一方の入力には高レベル『Ｈ』の信号が供給されるため、ワード線の切り替えを示す状態信号（ＷＬ−ｃｈａｎｇｅ）のレベルに関わらずＮＯＲゲート５５は低レベル『Ｌ』を出力する。従って、読み出し／書き込みトリガ信号発生回路５は、内部コマンド信号発生回路２からの内部コマンド信号（ＣＭＤ：パルスＰ２２）を遅延回路５２で時間Ｄ２だけ遅延させた信号により読み出し／書き込みトリガ信号（ＣＬ−ｔｒｉｇ：パルスＰ３１）を発生する。
次に、例えば、図５に示す読み出し／書き込み信号発生回路６は、クロックトリガ信号発生回路４からのＣＬＫ−ｔｒｉｇおよび上述した読み出し／書き込みトリガ信号発生回路５からのＣＬ−ｔｒｉｇを受け取ってＣＬを出力することになる。すなわち、前述したように、図５に示す読み出し／書き込み信号発生回路６において、第１のフリップフロップＦＦ１はＣＬＫ−ｔｒｉｇでセットされ、第２のフリップフロップＦＦ２はＣＬ−ｔｒｉｇでセットされ、両方のフリップフロップＦＦ１，ＦＦ２がセットされた時点でＮＡＮＤゲート６４４の出力が高レベル『Ｈ』から低レベル『Ｌ』に変化し、遅延回路６１により時間Ｄ３だけ遅延されてパルス幅が決められた後、高レベル『Ｈ』から低レベル『Ｌ』に変化する。このＮＡＮＤゲート６４４の出力は、インバータ６２２で反転され、最初のＣＬ（パルスＰ４１）として出力される。
このように、本実施例の半導体記憶装置によれば、例えば、ＲＥＦ後のワード線（ＷＬ−１）立ち上げ前にＣＬ−ＣＬＫが発生しても、ＣＬ−ｔｒｉｇが出力されるまでＣＬ発生を待たせることができる。その結果、前述した図１の動作よりも早く、／ＣＥ１を低レベル『Ｌ』とし、リカバリタイムを短縮することができる。
このようにして、一旦ＣＬ（パルスＰ４１）が発生すると、次のＣＬ（パルスＰ４２）は、直前のＣＬから生成される。すなわち、例えば、図４に示す読み出し／書き込みトリガ信号発生回路５において、パルスＰ４１を有するＣＬはインバータ５３に供給されるが、ＣＭＤは既に低レベル『Ｌ』になっているので、ＣＬ（パルスＰ４１）を遅延回路５１で時間Ｄ１だけ遅延させた信号（パルスＰ３２）が次のＣＬ−ｔｒｉｇとして、例えば、図５に示す読み出し／書き込み信号発生回路６に入力されることになる。読み出し／書き込み信号発生回路６は、クロックトリガ信号発生回路４からのＣＬＫ−ｔｒｉｇ（パルスＰ１２）の入力を待って次のＣＬ（パルス４２）を発生する。
ここで、例えば、バースト書き込み動作（ＷＲＩＴＥ）では、このようにして発生されたＣＬに従って、例えば、４ワード毎のデータをメモリコアに書き込み、また、例えば、外部からのバースト書き込み動作終了コマンドの投入によりＷＲＩＴＥを終了することになる。
図７は本発明に係る半導体記憶装置の一実施例においてバースト動作中にワード線切り替えを行った場合の書き込み動作波形の一例を示す図であり、前述した図２に示す動作に対して本発明を適用した場合の動作波形を示すものである。すなわち、図７は、例えば、バースト長（ＢＬ）が無制限のバースト動作が可能な半導体記憶装置において、或るワード線（例えば、ＷＬ−０）に対する書き込み動作（ＷＲＩＴＥ）から次のワード線（例えば、ＷＬ−１）にまたがってバースト書き込み動作を行う場合の動作波形を示すものである。なお、バースト動作中は、コラムアドレスおよびロウアドレスは内部発生されるが、コラムアドレスが最上位になった時点でロウ側のリセット動作（プリチャージ動作）を行うと共に、その直後に次のロウアドレスのワード線を活性化してバースト動作を連続して続けるようになっている。
まず、ＣＬＫの４回に１回のサイクルでＣＬＫからＣＬ要求が発生するＣＬ−ＣＬＫによりＣＬＫ−ｔｒｉｇ（パルスＰ１３）が出力され、また、ＷＬ−ｃｈａｎｇｅが低レベル『Ｌ』から高レベル『Ｈ』に変化すると、それに応じてＣＬ（パルスＰ４３）が出力される。ここで、内部コマンド信号発生回路２に対して、ワード線切り替え要求信号発生回路３からのワード線切り替え要求信号（ｗｌｃｈｐ：パルスＰ５１）が入力され、ワード線の切り替えを示す状態信号（ＷＬ−ｃｈａｎｇｅ）が低レベル『Ｌ』から高レベル『Ｈ』に変化すると、図４に示す読み出し／書き込みトリガ信号発生回路５のＮＯＲゲート５５は低レベル『Ｌ』となり、ＮＯＲゲート５６およびインバータ５４を介して出力される読み出し／書き込みトリガ信号（ＣＬ−ｔｒｉｇ：パルスＰ３３）は、ＣＭＤ（パルスＰ２３）を遅延回路５２で遅延時間Ｄ２だけ遅延させた信号に相当する。
図６を参照して説明したのと同様に、図５に示す読み出し／書き込み信号発生回路６において、第１のフリップフロップＦＦ１はＣＬＫ−ｔｒｉｇ（パルスＰ１４）でセットされ、第２のフリップフロップＦＦ２はＣＬ−ｔｒｉｇ（パルスＰ３３）でセットされ、両方のフリップフロップＦＦ１，ＦＦ２がセットされた時点でＮＡＮＤゲート６４４の出力が高レベル『Ｈ』から低レベル『Ｌ』に変化し、遅延回路６１により時間Ｄ３だけ遅延されてパルス幅が決められた後、高レベル『Ｈ』から低レベル『Ｌ』に変化する。このＮＡＮＤゲート６４４の出力は、インバータ６２２で反転され、ＣＬ（パルスＰ４４）として出力される。なお、ＣＬ（パルスＰ４４）が発生されると、その次のＣＬは、図６を参照して説明したのと同様に、直前のＣＬから生成されるＣＬ−ｔｒｉｇ（パルスＰ３４：図６のＰ３２に対応）を使用して生成される。
このように、本実施例の半導体記憶装置によれば、例えば、ワード線切り替え中にＣＬ−ＣＬＫが発生しても、ＣＬ−ｔｒｉｇが出力されるまでＣＬ発生を待たせることができる。その結果、前述した図２の動作よりもＣＬＫサイクルを短縮することができる。ここで、ワード線切り替えの直前にＣＬ−ｔｒｉｇが出力されると、ワード線切り替え中ＣＬＫ−ｔｒｉｇが発生して直ぐにＣＬを出力するため、ワード線切り替え時はＣＬ−ｔｒｉｇを出力しないことになる。
以上の説明は、半導体記憶装置のバースト書き込み動作だけでなく、バースト読み出し動作に関しても同様であり、同じ回路で発生されたＣＬを使用して処理することが可能である。また、上述した実施例の回路構成は、外部制御信号の投入から内部ＣＬＫ動作開始までの時間を、ＣＬ出力を待たせることで隠すことが可能である。
（付記１）
メモリコアを用いたバースト動作を行う半導体記憶装置であって、
前記バースト動作中に、所定のタイミング信号から読み出し／書き込み信号要求を発生する読み出し／書き込みトリガ信号発生回路と、
該読み出し／書き込みトリガ信号発生回路の出力信号を受け取り、読み出し／書き込み信号を直前のコア動作終了およびその後のロウ側の活性化完了時まで待って出力する読み出し／書き込み信号発生回路とを備えることを特徴とする半導体記憶装置。
（付記２）
付記１に記載の半導体記憶装置において、さらに、
クロック信号からクロックトリガ信号を発生するクロックトリガ信号発生回路を備え、該クロックトリガ信号発生回路の出力信号と前記読み出し／書き込みトリガ信号発生回路の出力信号が揃った時点で、前記読み出し／書き込み信号発生回路が前記読み出し／書き込み信号を発生することを特徴とする半導体記憶装置。
（付記３）
リフレッシュ動作が必要なメモリコアを用いたバースト動作を行う半導体記憶装置であって、
前記バースト動作中に、所定のタイミング信号から読み出し／書き込み信号要求を発生し、直前のコア動作終了およびその後のロウ側の活性化完了時まで、読み出し／書き込み信号の発生を待たせることを特徴とする半導体記憶装置。
（付記４）
付記３に記載の半導体記憶装置において、前記所定のタイミング信号は、クロック信号または内部タイミング信号であることを特徴とする半導体記憶装置。
（付記５）
付記３に記載の半導体記憶装置において、前記バースト動作中は、コラムアドレスおよびロウアドレスを内部発生し、該コラムアドレスが最上位になった時点でロウ側のリセット動作を行うと共に、その直後に次のロウアドレスのワード線を活性化して前記バースト動作を連続して続けることを特徴とする半導体記憶装置。
（付記６）
付記３に記載の半導体記憶装置において、読み出し時および書き込み時の両方において前記読み出し／書き込み信号の発生を待たせることを特徴とする半導体記憶装置。
（付記７）
付記３に記載の半導体記憶装置において、コマンド信号から発生する読み出し／書き込みトリガ信号と、クロック信号から発生するクロックトリガ信号とが揃った時点で前記読み出し／書き込み信号を発生することを特徴とする半導体記憶装置。
（付記８）
付記３に記載の半導体記憶装置において、第１の読み出し／書き込み信号を出力すると、当該第１の読み出し／書き込み信号からタイミングを取って、コマンド信号から発生する第１の読み出し／書き込みトリガ信号と同等の第２の読み出し／書き込みトリガ信号を発生し、該第２の読み出し／書き込みトリガ信号と次のクロックタイミングで発生するクロックトリガ信号とが揃った時点で次の読み出し／書き込み信号を発生することを特徴とする半導体記憶装置。
（付記９）
付記３に記載の半導体記憶装置において、前記バースト動作中にコラムアドレスおよびロウアドレスを内部発生し、該コラムアドレスが最上位になった時点でロウ側のリセット動作を行うと共に、その直後に次のロウアドレスのワード線を活性化して前記バースト動作を連続して続けるとき、
ワード線立ち上げ信号からタイミングを取って第３の読み出し／書き込みトリガ信号を発生し、該第３の読み出し／書き込みトリガ信号と次のクロックタイミングで発生するクロックトリガ信号とが揃った時点で次の読み出し／書き込み信号を発生することを特徴とする半導体記憶装置。
（付記１０）
付記１または３に記載の半導体記憶装置において、該半導体記憶装置は、ＤＲＡＭであることを特徴とする半導体記憶装置。
（付記１１）
付記１０に記載の半導体記憶装置において、前記ＤＲＡＭは、疑似ＳＲＡＭとして構成されていることを特徴とする半導体記憶装置。
（付記１２）
リフレッシュ動作が必要なメモリコアを用いたバースト動作を行う半導体記憶装置の制御方法であって、
前記バースト動作中に、所定のタイミング信号から読み出し／書き込み信号要求を発生し、直前のコア動作終了およびその後のロウ側の活性化完了時まで、読み出し／書き込み信号の発生を待たせることを特徴とする半導体記憶装置の制御方法。
（付記１３）
付記１２に記載の半導体記憶装置の制御方法において、前記所定のタイミング信号は、クロック信号または内部タイミング信号であることを特徴とする半導体記憶装置の制御方法。
（付記１４）
付記１２に記載の半導体記憶装置の制御方法において、前記バースト動作中は、コラムアドレスおよびロウアドレスを内部発生し、該コラムアドレスが最上位になった時点でロウ側のリセット動作を行うと共に、その直後に次のロウアドレスのワード線を活性化して前記バースト動作を連続して続けることを特徴とする半導体記憶装置の制御方法。
（付記１５）
付記１２に記載の半導体記憶装置の制御方法において、読み出し時および書き込み時の両方において前記読み出し／書き込み信号の発生を待たせることを特徴とする半導体記憶装置の制御方法。
（付記１６）
付記１２に記載の半導体記憶装置の制御方法において、コマンド信号から発生する読み出し／書き込みトリガ信号と、クロック信号から発生するクロックトリガ信号とが揃った時点で前記読み出し／書き込み信号を発生することを特徴とする半導体記憶装置の制御方法。
（付記１７）
付記１２に記載の半導体記憶装置の制御方法において、第１の読み出し／書き込み信号を出力すると、当該第１の読み出し／書き込み信号からタイミングを取って、コマンド信号から発生する第１の読み出し／書き込みトリガ信号と同等の第２の読み出し／書き込みトリガ信号を発生し、該第２の読み出し／書き込みトリガ信号と次のクロックタイミングで発生するクロックトリガ信号とが揃った時点で次の読み出し／書き込み信号を発生することを特徴とする半導体記憶装置の制御方法。
（付記１８）
付記１２に記載の半導体記憶装置の制御方法において、前記バースト動作中にコラムアドレスおよびロウアドレスを内部発生し、該コラムアドレスが最上位になった時点でロウ側のリセット動作を行うと共に、その直後に次のロウアドレスのワード線を活性化して前記バースト動作を連続して続けるとき、
ワード線立ち上げ信号からタイミングを取って第３の読み出し／書き込みトリガ信号を発生し、該第３の読み出し／書き込みトリガ信号と次のクロックタイミングで発生するクロックトリガ信号とが揃った時点で次の読み出し／書き込み信号を発生することを特徴とする半導体記憶装置の制御方法。
（付記１９）
付記１２に記載の半導体記憶装置の制御方法において、該半導体記憶装置は、ＤＲＡＭであることを特徴とする半導体記憶装置の制御方法。
（付記２０）
付記１９に記載の半導体記憶装置の制御方法において、前記ＤＲＡＭは、疑似ＳＲＡＭとして構成されていることを特徴とする半導体記憶装置の制御方法。
本発明は、バースト動作を行う半導体記憶装置に対して幅広く適用することができ、例えば、ＤＲＡＭメモリコアを使用してＳＲＡＭと同様に使用することができる疑似ＳＲＡＭを初めとして、リフレッシュ動作が必要なメモリコアを用いたバースト動作を行う様々半導体記憶装置、或いは、複数のワード線をまたぐバースト動作を行う様々な半導体記憶装置に対して幅広く適用することができる。
従来の半導体記憶装置においてバースト動作中にリフレッシュを行った場合の書き込み動作波形の一例を示す図である。 従来の半導体記憶装置においてバースト動作中にワード線切り替えを行った場合の書き込み動作波形の一例を示す図である。 本発明に係る半導体記憶装置の一実施例を概略的に示すブロック図である。 図３の半導体記憶装置における読み出し／書き込みトリガ信号発生回路の一例を示す回路図である。 図３の半導体記憶装置における読み出し／書き込み信号発生回路の一例を示す回路図である。 本発明に係る半導体記憶装置においてバースト動作中にリフレッシュを行った場合の書き込み動作波形の一例を示す図である。 本発明に係る半導体記憶装置の一実施例においてバースト動作中にワード線切り替えを行った場合の書き込み動作波形の一例を示す図である。
符号の説明
１…内部リフレッシュ信号発生回路
２…内部コマンド信号発生回路
３…ワード線切り替え要求信号発生回路
４…クロックトリガ信号発生回路
５…読み出し／書き込みトリガ信号発生回路
６…読み出し／書き込み信号発生回路
／ＣＥ１…チップイネーブル信号
ＣＬ…読み出し／書き込み信号
ＣＬ−ｔｒｉｇ…読み出し／書き込みトリガ信号（読み出し／書き込み信号要求）
ＣＬＫ…クロック信号
ＣＬＫ−ｔｒｉｇ…クロックトリガ信号
ＣＭＤ…内部コマンド信号
ＣＮＴＬ…外部制御信号
ＲＥＡＤ…読み出し動作
ＲＥＦ…リフレッシュ動作
ＷＬ−０，ＷＬ−１…ワード線
ｗｌｃｈｐ…ワード線切り替え要求信号
ＷＬ−Ｌｉｎｅ…ワード線選択信号
ＷＲＩＴＥ…書き込み動作
ｗｒｔ，ｗｒｉｔｅ；ＷＬ−ｃｈａｎｇｅ…状態信号

Claims (10)

  1. メモリコアを用いたバースト動作を行う半導体記憶装置であって、
    前記バースト動作中に、所定のタイミング信号から読み出し／書き込み信号要求を発生する読み出し／書き込みトリガ信号発生回路と、
    該読み出し／書き込みトリガ信号発生回路の出力信号を受け取り、読み出し／書き込み信号を直前のコア動作終了およびその後のロウ側の活性化完了時まで待って出力する読み出し／書き込み信号発生回路とを備えることを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、さらに、
    クロック信号からクロックトリガ信号を発生するクロックトリガ信号発生回路を備え、該クロックトリガ信号発生回路の出力信号と前記読み出し／書き込みトリガ信号発生回路の出力信号が揃った時点で、前記読み出し／書き込み信号発生回路が前記読み出し／書き込み信号を発生することを特徴とする半導体記憶装置。
  3. リフレッシュ動作が必要なメモリコアを用いたバースト動作を行う半導体記憶装置であって、
    前記バースト動作中に、所定のタイミング信号から読み出し／書き込み信号要求を発生し、直前のコア動作終了およびその後のロウ側の活性化完了時まで、読み出し／書き込み信号の発生を待たせることを特徴とする半導体記憶装置。
  4. リフレッシュ動作が必要なメモリコアを用いたバースト動作を行う半導体記憶装置の制御方法であって、
    前記バースト動作中に、所定のタイミング信号から読み出し／書き込み信号要求を発生し、直前のコア動作終了およびその後のロウ側の活性化完了時まで、読み出し／書き込み信号の発生を待たせることを特徴とする半導体記憶装置の制御方法。
  5. 請求項４に記載の半導体記憶装置の制御方法において、前記所定のタイミング信号は、クロック信号または内部タイミング信号であることを特徴とする半導体記憶装置の制御方法。
  6. 請求項４に記載の半導体記憶装置の制御方法において、前記バースト動作中は、コラムアドレスおよびロウアドレスを内部発生し、該コラムアドレスが最上位になった時点でロウ側のリセット動作を行うと共に、その直後に次のロウアドレスのワード線を活性化して前記バースト動作を連続して続けることを特徴とする半導体記憶装置の制御方法。
  7. 請求項４に記載の半導体記憶装置の制御方法において、読み出し時および書き込み時の両方において前記読み出し／書き込み信号の発生を待たせることを特徴とする半導体記憶装置の制御方法。
  8. 請求項４に記載の半導体記憶装置の制御方法において、コマンド信号から発生する読み出し／書き込みトリガ信号と、クロック信号から発生するクロックトリガ信号とが揃った時点で前記読み出し／書き込み信号を発生することを特徴とする半導体記憶装置の制御方法。
  9. 請求項４に記載の半導体記憶装置の制御方法において、第１の読み出し／書き込み信号を出力すると、当該第１の読み出し／書き込み信号からタイミングを取って、コマンド信号から発生する第１の読み出し／書き込みトリガ信号と同等の第２の読み出し／書き込みトリガ信号を発生し、該第２の読み出し／書き込みトリガ信号と次のクロックタイミングで発生するクロックトリガ信号とが揃った時点で次の読み出し／書き込み信号を発生することを特徴とする半導体記憶装置の制御方法。
  10. 請求項８に記載の半導体記憶装置の制御方法において、前記バースト動作中にコラムアドレスおよびロウアドレスを内部発生し、該コラムアドレスが最上位になった時点でロウ側のリセット動作を行うと共に、その直後に次のロウアドレスのワード線を活性化して前記バースト動作を連続して続けるとき、
    ワード線立ち上げ信号からタイミングを取って第３の読み出し／書き込みトリガ信号を発生し、該第３の読み出し／書き込みトリガ信号と次のクロックタイミングで発生するクロックトリガ信号とが揃った時点で次の読み出し／書き込み信号を発生することを特徴とする半導体記憶装置の制御方法。
JP2004154561A 2004-05-25 2004-05-25 半導体記憶装置および該半導体記憶装置の制御方法 Expired - Fee Related JP4615896B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004154561A JP4615896B2 (ja) 2004-05-25 2004-05-25 半導体記憶装置および該半導体記憶装置の制御方法
US10/994,632 US7180822B2 (en) 2004-05-25 2004-11-23 Semiconductor memory device without decreasing performance thereof even if refresh operation or word line changing operation occur during burst operation
EP04027746.9A EP1600980B1 (en) 2004-05-25 2004-11-23 Semiconductor memory device without decreasing performance thereof even if refresh operation or word line changing operation occur during burst operation
TW093135978A TWI298883B (en) 2004-05-25 2004-11-23 Semiconductor memory device and method of controlling the same
KR1020040107583A KR100651064B1 (ko) 2004-05-25 2004-12-17 반도체 기억 장치 및 이 반도체 기억 장치의 제어 방법
CN2004101013274A CN1702769B (zh) 2004-05-25 2004-12-17 半导体存储器器件和控制半导体存储器器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004154561A JP4615896B2 (ja) 2004-05-25 2004-05-25 半導体記憶装置および該半導体記憶装置の制御方法

Publications (2)

Publication Number Publication Date
JP2005339624A true JP2005339624A (ja) 2005-12-08
JP4615896B2 JP4615896B2 (ja) 2011-01-19

Family

ID=34927488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004154561A Expired - Fee Related JP4615896B2 (ja) 2004-05-25 2004-05-25 半導体記憶装置および該半導体記憶装置の制御方法

Country Status (6)

Country Link
US (1) US7180822B2 (ja)
EP (1) EP1600980B1 (ja)
JP (1) JP4615896B2 (ja)
KR (1) KR100651064B1 (ja)
CN (1) CN1702769B (ja)
TW (1) TWI298883B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006338853A (ja) * 2005-05-30 2006-12-14 Hynix Semiconductor Inc 連続的なバーストモードで動作可能な擬似ｓｒａｍ及びそのバーストモード動作制御方法
JP2007115344A (ja) * 2005-10-20 2007-05-10 Fujitsu Ltd 半導体記憶装置
JP2007220271A (ja) * 2006-02-15 2007-08-30 Samsung Electronics Co Ltd 半導体メモリ装置のバースト読み出し回路及びバーストデータ出力方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5018074B2 (ja) * 2006-12-22 2012-09-05 富士通セミコンダクター株式会社 メモリ装置，メモリコントローラ及びメモリシステム
US7495992B2 (en) * 2006-12-22 2009-02-24 Sandisk Corporation System for reducing wordline recovery time
JP5390310B2 (ja) 2009-09-08 2014-01-15 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5346259B2 (ja) 2009-09-08 2013-11-20 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5010723B2 (ja) * 2010-09-22 2012-08-29 株式会社東芝 半導体記憶制御装置
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
DE102017106713A1 (de) 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung
KR102646721B1 (ko) * 2016-04-20 2024-03-14 삼성전자주식회사 컴퓨팅 시스템, 비휘발성 메모리 모듈, 및 저장 장치의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001126480A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路
JP2004005780A (ja) * 2002-04-15 2004-01-08 Fujitsu Ltd 半導体メモリ
JP2004259400A (ja) * 2003-02-27 2004-09-16 Fujitsu Ltd 半導体記憶装置
JP2004280947A (ja) * 2003-03-14 2004-10-07 Fujitsu Ltd 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3759645B2 (ja) * 1995-12-25 2006-03-29 三菱電機株式会社 同期型半導体記憶装置
JP3843145B2 (ja) * 1995-12-25 2006-11-08 株式会社ルネサステクノロジ 同期型半導体記憶装置
DE59606849D1 (de) * 1996-06-04 2001-06-07 Infineon Technologies Ag Verfahren zum Lesen und Auffrischen eines dynamischen Halbleiterspeichers
JP4007673B2 (ja) 1998-03-31 2007-11-14 富士通株式会社 メモリ装置
JP3604291B2 (ja) 1998-10-08 2004-12-22 富士通株式会社 ダブルレートの入出力回路を有するメモリデバイス
JP4034923B2 (ja) 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
JP2000330967A (ja) * 1999-05-25 2000-11-30 Nec Corp 半導体記憶装置とその製造方法
JP4025488B2 (ja) 1999-09-30 2007-12-19 富士通株式会社 半導体集積回路およびその制御方法
JP2002244920A (ja) * 2001-02-15 2002-08-30 Oki Electric Ind Co Ltd Ｄｒａｍインターフェース回路
JP2002352576A (ja) 2001-05-24 2002-12-06 Nec Corp 半導体記憶装置
KR100620645B1 (ko) * 2004-04-13 2006-09-13 주식회사 하이닉스반도체 동기 및 비동기 병용 모드 레지스터 세트를 포함하는ｐｓｒａｍ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001126480A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路
JP2004005780A (ja) * 2002-04-15 2004-01-08 Fujitsu Ltd 半導体メモリ
JP2004259400A (ja) * 2003-02-27 2004-09-16 Fujitsu Ltd 半導体記憶装置
JP2004280947A (ja) * 2003-03-14 2004-10-07 Fujitsu Ltd 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006338853A (ja) * 2005-05-30 2006-12-14 Hynix Semiconductor Inc 連続的なバーストモードで動作可能な擬似ｓｒａｍ及びそのバーストモード動作制御方法
JP2007115344A (ja) * 2005-10-20 2007-05-10 Fujitsu Ltd 半導体記憶装置
JP2007220271A (ja) * 2006-02-15 2007-08-30 Samsung Electronics Co Ltd 半導体メモリ装置のバースト読み出し回路及びバーストデータ出力方法

Also Published As

Publication number Publication date
CN1702769B (zh) 2011-04-06
KR100651064B1 (ko) 2006-12-01
US7180822B2 (en) 2007-02-20
TW200539180A (en) 2005-12-01
EP1600980B1 (en) 2015-02-25
TWI298883B (en) 2008-07-11
EP1600980A1 (en) 2005-11-30
JP4615896B2 (ja) 2011-01-19
US20050265116A1 (en) 2005-12-01
KR20050112500A (ko) 2005-11-30
CN1702769A (zh) 2005-11-30

Similar Documents

Publication Publication Date Title
KR100989287B1 (ko) 혼합 비동기식 동기식 메모리 동작용 검출 회로
KR100233973B1 (ko) 동기형 반도체 기억 장치
KR100719377B1 (ko) 데이터 패턴을 읽는 반도체 메모리 장치
TWI559316B (zh) 半導體裝置
JP2005285271A (ja) 半導体記憶装置
JP2007529082A (ja) データストローブ同期回路およびダブルデータレート・マルチビットでの書き込み用の方法
JP4808070B2 (ja) 半導体メモリおよび半導体メモリの動作方法
JP4615896B2 (ja) 半導体記憶装置および該半導体記憶装置の制御方法
JP4717373B2 (ja) 半導体メモリ
JP2002074952A (ja) 同期型半導体記憶装置及びその入力回路の制御方法
JP4275033B2 (ja) 半導体記憶装置とテスト回路及び方法
US20060256639A1 (en) Semiconductor memory device and memory system
JP4241087B2 (ja) 半導体記憶装置
US6937503B2 (en) 1t1c sram
JP4386657B2 (ja) 半導体記憶装置
JP2002197864A (ja) マルチポートメモリおよびその制御方法
JP2001243772A (ja) ダイナミック・ランダム・アクセス・メモリ（ｄｒａｍ）
JP3489497B2 (ja) メモリコントローラ
TWI749598B (zh) 一種記憶體裝置及其連續讀寫方法
KR100599411B1 (ko) 스토리지 커패시터를 포함하는 셀을 가지는 에스램 및 그라이트데이타 입력방법
JP5256879B2 (ja) 半導体記憶装置
JP4271450B2 (ja) 高速読み出し回路を備えた半導体記憶装置
JP2006012357A (ja) メモリ装置
JP3237583B2 (ja) 同期型半導体記憶装置及びこれを用いた半導体記憶システム
JPH087562A (ja) ダイナミックランダムアクセスメモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051222

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090326

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090407

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100119

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100309

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100427

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100723

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100803

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101012

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101021

R150 Certificate of patent or registration of utility model

Ref document number: 4615896

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131029

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees