JP4271450B2 - 高速読み出し回路を備えた半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ランダムアクセス可能なフラッシュメモリなどの半導体メモリを備えた半導体記憶装置及びその高速読み出し方法に関するものである。
【０００２】
【従来の技術】
プロセッサがランダムアクセスできる半導体メモリとしては、ＳＲＡＭやＤＲＡＭ、フラッシュメモリ等がある。不揮発性メモリで現在広く普及しているのはフラッシュメモリであり、プロセッサの実行コード格納用途や、保存データ格納用途に使用されている。
【０００３】
しかし、フラッシュメモリは、ＳＲＡＭに比べてアクセス速度が遅く、プロセッサ全体の処理速度が、フラッシュメモリのアクセス速度の遅さに制限されることがある。
【０００４】
図１に、プロセッサの基本バスサイクルの一例を示す。図１では、プロセッサの基本クロックＣＬＫを２クロック使用してメモリに１回アクセスしている。ロウアクティブ（ｌｏｗ＿ａｃｔｉｖｅ）のリードイネーブル信号ＲＤＸは、１クロック目の立下りのタイミングで活性化（ａｃｔｉｖａｔｅ又はｅｎａｂｌｅ）され、２クロック目の立下りのタイミングで非活性化（ｄｅａｃｔｉｖａｔｅ又はｄｉｓａｂｌｅ）される。
【０００５】
図２に、図１のバスサイクルにウェイト（ｗａｉｔ）を挿入した場合の例を示す。図２では、プロセッサの基本クロックＣＬＫを２クロックと１クロック分のウェイトを使用してメモリに１回アクセスしている。ロウアクティブ（ｌｏｗ＿ａｃｔｉｖｅ）のリードイネーブル信号ＲＤＸは、１クロック目の立下りのタイミングで活性化され、１クロック分のウェイトが経過した後の２クロック目の立下りのタイミングで非活性化される。
【０００６】
ＳＲＡＭの場合、図１のような基本バスサイクルでもアクセス可能であるが、フラッシュメモリの場合、プロセッサの基本クロックＣＬＫに比べて応答速度が遅いため、図２のようにウェイトを入れなければデータ出力が間に合わない。
【０００７】
図２の例では１クロック分のウェイトしか入れていないが、メモリの性能によっては、２クロック以上のウェイトを入れる必要がある場合もある。そのため、挿入したウェイトの分だけ読み出し速度が遅くなる。例えば、プロセッサの実行コード格納用としてフラッシュメモリを使用した場合、その処理速度に直接影響を与えることになる。
【０００８】
なお、本発明に関連する従来の技術として、特開平５−２５０２５６号公報には、複数のメモリブロックの並列動作化と、出力有効化制御信号を１メモリサイクル内で時分割切替え制御することによりアクセス時間を短縮化するためのメモリアクセス方法が示されている。
【０００９】
【特許文献１】
特開平５−２５０２５６号公報
【００１０】
【発明が解決しようとする課題】
上述したように、フラッシュメモリを備えた従来の半導体記憶装置の場合、プロセッサの基本クロックＣＬＫに比べて応答速度が遅いため、図２のようにウェイトを入れなければデータ出力が間に合わない。しかし、フラッシュメモリの応答速度に合わせて、バスサイクルにウェイトを挿入すると、プロセッサがメモリのデータを読み出す速度は挿入したウェイトの分だけ遅くなり、プロセッサの処理速度に大きな影響を及ぼす。
【００１１】
本発明は、上記の点に鑑みてなされたものであり、ランダムアクセス可能なフラッシュメモリを備えた半導体記憶装置において、プロセッサ側のバスサイクルのウェイト数を減らし、メモリに対するプロセッサの読み出し速度を高速化する読み出し回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載した発明は、ランダムアクセス可能な第１及び第２のメモリ回路に対するデータ読み出しを行う際、外部アドレスとして連続したアドレスを続けて入力することにより高速な外部アクセスを可能にする半導体記憶装置である 。前記外部アドレス値を下位ビット方向に１ビットシフトしたアドレスを前記第１のメモリ回路へのアドレス信号として出力する第１のアドレスデコーダ回路と、前記外部アドレス値から１を減算した値を下位ビット方向に１ビットシフトしたアドレスを前記第２のメモリ回路へのアドレス信号として出力する第２のアドレスデコーダ回路と、外部アドレス値が偶数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される第１の出力有効化信号を活性化し、かつ前記第２のメモリ回路に送出される第２の出力有効化信号を非活性化し、外部アドレス値が奇数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される前記第１の出力有効化信号を非活性化し、かつ前記第２のメモリ回路に送出される前記第２の出力有効化信号を活性化する制御信号生成回路とを備えることを特徴とする。
【００１３】
また、上記課題を解決するため、請求項５に記載した発明は、ランダムアクセス可能な第１及び第２のメモリ回路に対するデータ読み出しを行う際、外部アドレスとして連続したアドレスを続けて入力することにより高速な外部アクセスを可能にする半導体記憶装置の高速読み出し方法であって、前記外部アドレス値を下位ビット方向に１ビットシフトしたアドレスを前記第１のメモリ回路へのアドレス信号として出力する手順と、前記外部アドレス値から１を減算した値を下位ビット方向に１ビットシフトしたアドレスを前記第２のメモリ回路へのアドレス信号として出力する手順と、外部アドレス値が偶数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される第１の出力有効化信号を活性化し、かつ前記第２のメモリ回路に送出される第２の出力有効化信号を非活性化し、外部アドレス値が奇数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される前記第１の出力有効化信号を非活性化し、かつ前記第２のメモリ回路に送出される前記第２の出力有効化信号を活性化する手順とを有することを特徴とする。
【００１４】
本発明の半導体記憶装置及び高速読み出し方法によれば、アドレスデコーダ回路及び制御信号生成回路を用いることにより比較的低コストで、プロセッサ側のバスサイクルのウェイトを減らし、フラッシュメモリに対するメモリアクセスを高速化することが可能である。また、本発明の半導体記憶装置及び高速読み出し方法によれば、外部バスの読み出しサイクルを、第１及び第２のフラッシュメモリ同士のデータバスの衝突タイミングの限界まで高速化することが可能である。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００１６】
図３に、本発明の一実施例に係る高速読み出し回路の構成を示す。
【００１７】
この実施例の高速読み出し回路においては、従来技術の課題について、読み出し速度のみの高速化を考える。すなわち、組込みアプリケーションプログラム等による書き込み動作が頻繁に行われない用途を仮定する。このような用途であれば、読み出し動作のみを改良することで前述の課題を解決するには十分であると考えられる。
【００１８】
図３に示したように、本実施例の半導体記憶装置３０は、第１のフラッシュメモリ３３と第２のフラッシュメモリ３４を備える。この実施例では、第１のフラッシュメモリ３３と第２のフラッシュメモリ３４は共に、ランダムアクセス可能なフラッシュメモリである。さらに、この実施例の半導体記憶装置３０には、アドレスデコーダ３１と、出力有効化信号生成デコーダ３２とを設ける。
【００１９】
まず、アドレスデコーダ３１の構成、動作について説明し、出力有効化信号生成デコーダ３２の構成、動作については後述する。
【００２０】
アドレスデコーダ３１は、外部から入力されるアドレス信号（Ａｎ−１〜Ａ０）を、第１のフラッシュメモリ３３の内部アドレス（Ａ１ｎ−２〜Ａ１０）と、第２のフラッシュメモリ３４の内部アドレス（Ａ２ｎ−２〜Ａ２０）とにデコードした信号を出力する。
【００２１】
ここで、外部から入力される外部アドレス値をＡ、第１のフラッシュメモリ３３の内部アドレスをＡ１、第２のフラッシュメモリ３４の内部アドレスをＡ２とすると、具体的には、アドレスデコーダ３１から第１のフラッシュメモリ３３へのアドレス信号は、外部アドレス値Ａを下位ビット方向に１ビットシフトしたアドレス値Ａ１（Ａ１＝Ａ＞＞１）として出力される。また、アドレスデコーダ３１から第２のフラッシュメモリ３４へのアドレス信号は、外部アドレス値Ａから１を減算した値を下位ビット方向に１ビットシフトしたアドレス値Ａ２（Ａ２＝（Ａ−１）＞＞１）として出力される。ここで、「＞＞」は下位方向へのビットシフトを表す。
外部アドレスとして連続したアドレスが続けて入力される場合に、本実施例の半導体記憶装置３０において、アドレスデコーダ３１は、第１のフラッシュメモリ３３の内部アドレスと、第２のフラッシュメモリ３４の内部アドレスとを交互に指定する機能を有する。
【００２２】
ここで、図４は、図３の高速読み出し回路の動作を説明するためのタイミング図である。図５には、図３の高速読み出し回路におけるアドレスデコーダ３１の一例を示す。図５の例では、アドレスデコーダ３１には、外部からアドレス信号（Ａｎ−１〜Ａ０）が入力される。アドレスデコーダ３１は、直列に接続させた複数段のＯＲ回路１１、１２、１３、．．．と、前記複数のＯＲ回路と並列に接続させた複数段のＸＯＲ回路２１、２２、２３、．．．とから構成される。
【００２３】
外部アドレス信号の隣接する２本のビット線（例えば、Ａ０とＡ１）がそれぞれ各ＯＲ回路及び各ＸＯＲ回路の入力側に接続される。各ＯＲ回路の出力は、次段のＯＲ回路の一方の入力と、次段のＸＯＲ回路の一方の入力とに接続される。さらに、各ＸＯＲ回路の出力は、第２のフラッシュメモリ３４の内部アドレス信号のビット線Ａ２ｎ−２〜Ａ２０にそれぞれ結線される。
【００２４】
図５のアドレスデコーダ３１の場合、外部アドレス信号のビット線Ａｎ−１〜Ａ１を、第１のフラッシュメモリ３３の内部アドレス信号のビット線Ａ１ｎ−２〜Ａ１０にそれぞれ結線することで、アドレスデコーダ３１から第１のフラッシュメモリ３３へのアドレス信号は、外部アドレス値Ａを下位ビット方向に１ビットシフトしたアドレス値Ａ１として出力される。
【００２５】
さらに、図５のアドレスデコーダ３１の場合、外部アドレス信号の隣接する２本のビット線の双方を各ＯＲ回路及び各ＸＯＲ回路の入力に接続し、各ＯＲ回路の出力を次段のＯＲ回路の一方の入力と、次段のＸＯＲ回路の一方の入力に接続し、かつ、各ＸＯＲ回路の出力を第２のフラッシュメモリ３４の内部アドレス信号のビット線Ａ２ｎ−２〜Ａ２０にそれぞれ結線することで、アドレスデコーダ３１から第２のフラッシュメモリ３４へのアドレス信号は、外部アドレス値Ａから１を減算した値を下位ビット方向に１ビットシフトしたアドレス値Ａ２として出力される。
【００２６】
次に、図７は、図３の高速読み出し回路における出力有効化信号生成デコーダ３２の一例を示す。図７に示したように、出力有効化信号生成デコーダ３２は、インバータ４１と、第１のＯＲ回路４２と、第２のＯＲ回路４３とから構成される。
【００２７】
出力有効化信号生成デコーダ３２の入力側には、外部から入力されるアドレス信号（Ａｎ−１〜Ａ０）の最下位ビットの信号Ａ０と、外部から入力されるリードイネーブル信号ＲＤＸとが供給される。最下位ビットの信号Ａ０は、インバータ４１の入力に供給されると共に、第１のＯＲ回路４２の一方の入力に供給される。インバータ４１の出力は第２のＯＲ回路４３の一方の入力に接続されている。リードイネーブル信号ＲＤＸは、第１のＯＲ回路４２の他方の入力に供給されると共に、第２のＯＲ回路４３の他方の入力に供給される。
【００２８】
以上のように構成した出力有効化信号生成デコーダ３２により、第１のＯＲ回路４２からは第１のフラッシュメモリ３３へ送出される出力有効化信号／ＯＥが出力され、第２のＯＲ回路４３からは第２のフラッシュメモリ３４へ送出される出力有効化信号／ＯＥが出力される。
【００２９】
図８は、図７の出力有効化信号生成デコーダ３２の動作を説明するためのタイミング図である。図８に示したように、外部から入力されるリードイネーブル信号ＲＤＸは、読み出し動作中、常にイネーブル状態（ＬＯＷ）に設定される。
【００３０】
リードイネーブル信号ＲＤＸがＬＯＷに設定された後、所定の時間が経過してから、外部アドレス信号の最下位ビットＡ０が０（偶数）であれば、出力有効化信号生成デコーダ３２により、第１のフラッシュメモリ３３へ送出される出力有効化信号／ＯＥが活性化（ＨＩＧＨからＬＯＷへ遷移）され、同時に、第２のフラッシュメモリ３４へ送出される出力有効化信号／ＯＥが非活性化（ＬＯＷからＨＩＧＨへ遷移）される。
【００３１】
一方、外部アドレス信号の最下位ビットＡ０が１（奇数）であれば、出力有効化信号生成デコーダ３２により、第１のフラッシュメモリ３３へ送出される出力有効化信号／ＯＥが非活性化（ＬＯＷからＨＩＧＨへ遷移）され、同時に、第２のフラッシュメモリ３４へ送出される出力有効化信号／ＯＥが活性化（ＨＩＧＨからＬＯＷへ遷移）される。
【００３２】
以降の読み出し動作中、本実施例の半導体記憶回路の高速読み出し回路は、外部アドレスとして連続したアドレスが続けて入力される限り、外部アドレス入力サイクルから１サイクル程度ずれて、第１のフラッシュメモリ３３と第２のフラッシュメモリ３４のいずれかから読み出しデータの出力が交互に繰り返し実行し続ける。この場合、従来よりもプロセッサ側のバスサイクルのウェイトを減らすことができ、それによって高速なデータ読み出し処理が実現される。
【００３３】
図４に示したように、本実施例の半導体記憶装置では、外部アドレス信号として連続したメモリアドレスが続けて入力した場合に、第１のフラッシュメモリ３３及び第２のフラッシュメモリ３４の内部アドレスＡ１及びＡ２が交互に指定され、内部アドレスが指定された側のフラッシュメモリへ送出される出力活性化信号／ＯＥが交互に活性化され、その活性化された側のチップのフラッシュメモリに対するデータ読み出し処理が実行される。
【００３４】
以上の説明において、図５ではアドレスデコーダ３１の回路構成を、図７では出力活性化信号生成デコーダ３２の回路構成を示したが、実際にはさらにタイミングを考慮した回路に構成する必要がある。
【００３５】
図３の実施例において、遅延制御回路３５は、出力有効化信号生成デコーダ３２から第１のフラッシュメモリ３３及び第２のフラッシュメモリ３４へそれぞれ送出される出力有効化信号／ＯＥの遅延時間を、図４のタイミング図のように、調整する機能を有する。遅延制御回路３５は、従来公知の遅延素子を用いて構成できる。
【００３６】
外部からのノイズ入力等の影響で、出力有効化信号生成デコーダ３２から第１及び第２のフラッシュメモリ３３、３４へそれぞれ送出される出力有効化信号／ＯＥの活性化状態の間隔が狭すぎると、２つのフラッシュメモリのデータバスからのデータ出力同士に衝突が起きる可能性がある。これを防止するため、遅延制御回路３５を用いることにより、２つの内部フラッシュメモリ同士のデータバスの衝突が発生しないようにタイミング調節することが可能となる。
【００３７】
図４のタイミング図では、プロセッサ側から供給されるクロックＣＬＫの立上りのタイミングから、やや遅れて、第１及び第２のフラッシュメモリ３３、３４へそれぞれ送出される出力有効化信号／ＯＥの活性化タイミング（立下り）が発生している。これは、遅延制御回路３５の働きにより、第１及び第２のフラッシュメモリ３３、３４へそれぞれ送出される出力有効化信号／ＯＥの活性化タイミングの遅延時間が調整されているためである。
【００３８】
上記実施例の半導体記憶装置では、２つの内部フラッシュメモリ３３、３４に交互にアクセスすることで高速アクセスを実現するため、アクセス方法に工夫が必要となる。具体的には、以下のような処理を行う。
【００３９】
第１に、最初の１ワードの読み出しについては、内部フラッシュメモリ３３、３４にはそれぞれ、従来通りのアクセスサイクル分の時間がかかり、その後連続したアドレスを入力した場合のみ、外部アドレス入力サイクルから１サイクル程度ずれて高速読み出しが実現する。したがって、プロセッサ側は、それらを考慮してアクセスすることが前提となる。
【００４０】
第２に、第１のフラッシュメモリ３３及び第２のフラッシュメモリ３４に送出される出力活性化信号／ＯＥが共に内部で生成して制御するため、外部から入力されるロウアクティブのリードイネーブル信号ＲＤＸは、読み出し中は常にリードイネーブル状態（活性化状態）にしておく必要がある。
【００４１】
第３に、書込み、消去等のコマンド処理については、図３に示したチップイネーブル信号ＣＳ１Ｘ、ＣＳ２Ｘを制御して２つのフラッシュメモリ３３、３４の一方のチップのみをチップイネーブル状態にして、２チップに対しそれぞれ独立に書込み、消去等のコマンド処理を行う。例えば、図３に示したロウアクティブの外部ライトイネーブル信号ＷＲＸを利用して、書込みのコマンド処理を行うことにより実現する。
【００４２】
この書込み、消去等のコマンド処理を行うとき、図３の第１のフラッシュメモリ３３側へアクセスする場合の外部アドレス入力値は、実際の第１のフラッシュメモリ３３のアドレス値Ａ１の２倍の値に設定し、第２のフラッシュメモリ３４側へアクセスする場合の外部アドレス入力値は、実際の第２のフラッシュメモリ３４のアドレス値Ａ２の２倍＋１の値に設定すればよい。
【００４３】
図６は、図３の高速読み出し回路をフラッシュメモリの実際の電気特性に応じて適用した場合の動作を説明するためのタイミング図である。
【００４４】
図６の例では、従来方式によるフラッシュメモリのリードサイクル時間ｔＲＣ＝７０ｎｓ（１０−９秒）とする。このフラッシュメモリの実際の電気特性として、出力有効化信号／ＯＥの活性化タイミング（立下り）からデータ出力タイミングまでの時間ｔＯＥ＝２５ｎｓであり、出力有効化信号／ＯＥの非活性化タイミング（立上り）からフラッシュメモリの出力インピーダンスがＨｉｇｈ−Ｚに到達するまでの時間ｔＤＦ＝２５ｎｓである。
【００４５】
２つの内部フラッシュメモリ同士のデータバスの衝突が発生しないようにするため、本発明による高速読み出し方法によって単純に２倍の読み出し速度を実現することはできない。しかし、図６の例では、ｔＲＣ＝７０ｎｓの応答速度のフラッシュメモリに対し、図３の高速読み出し回路を適用して２つの内部フラッシュメモリに交互にアクセスすることにより、プロセッサ側からの外部アクセスとして、ｔＲＣ＝５５ｎｓ程度まで高速化することが可能となる。
【００４６】
以上説明したように、本実施例の半導体記憶装置及び高速読み出し方法によれば、外部バスの読み出しサイクルを、第１のフラッシュメモリ３３及び第２のフラッシュメモリ３４双方のデータバスの衝突タイミングの限界まで、高速化することが可能となる。
【００４７】
（付記１）
ランダムアクセス可能な第１及び第２のメモリ回路と、前記第１のメモリ回路へのアドレス信号として外部アドレス値を下位ビット方向に１ビットシフトしたアドレスを出力し、かつ、前記第２のメモリ回路へのアドレス信号として外部アドレス値から１を減算した値を下位ビット方向に１ビットシフトしたアドレスを出力するアドレスデコーダ回路と、前記外部アドレス値が偶数の場合に、前記第１及び第２のメモリ回路の一方に送出される出力有効化信号を活性化し、前記外部アドレス値が奇数の場合に、前記第１及び第２のメモリ回路の他方に送出される出力有効化信号を活性化する制御信号生成回路とを備えることを特徴とする半導体記憶装置。
【００４８】
（付記２）
前記制御信号生成回路は、入力される外部アドレス信号の最下位ビットと入力されるリードイネーブル信号とに基づいて、前記第１及び第２のメモリ回路に送出される出力有効化信号を交互に活性化することを特徴とする付記１記載の半導体記憶装置。
【００４９】
（付記３）
前記第１及び第２のメモリ回路に対するデータ読み出しを行う際、前記アドレスデコーダ回路には、外部アドレスとして連続したアドレスが続けて入力されることを特徴とする付記１記載の半導体記憶装置。
【００５０】
（付記４）
前記制御信号生成回路は、外部アドレス信号の最下位ビットとリードイネーブル信号が入力される第１の論理回路と、前記外部アドレス信号の最下位ビットを反転した信号と前記リードイネーブル信号が入力される第２の論理回路とを備えることを特徴とする付記１記載の半導体記憶装置。
【００５１】
（付記５）
前記半導体記憶装置は、前記制御信号生成回路から前記第１及び第２のメモリ回路へそれぞれ送出される出力有効化信号の遅延時間を調整する遅延制御回路を備えることを特徴とする付記１記載の半導体記憶装置。
【００５２】
（付記６）
前記第１及び第２のメモリ回路はともにフラッシュメモリであることを特徴とする付記１記載の半導体記憶装置。
【００５３】
（付記７）
ランダムアクセス可能な第１及び第２のメモリ回路に対するデータ読み出しを行う際、外部アドレスとして連続したアドレスを続けて入力することにより高速な外部アクセスを可能にする半導体記憶装置の高速読み出し方法であって、前記第１のメモリ回路へのアドレス信号として外部アドレス値を下位ビット方向に１ビットシフトしたアドレスを出力し、かつ、前記第２のメモリ回路へのアドレス信号として外部アドレス値から１を減算した値を下位ビット方向に１ビットシフトしたアドレスを出力する手順と、前記外部アドレス値が偶数の場合に、前記第１及び第２のメモリ回路の一方に送出される出力有効化信号を活性化し、前記外部アドレス値が奇数の場合に、前記第１及び第２のメモリ回路の他方に送出される出力有効化信号を活性化する手順とを有することを特徴とする半導体記憶装置の高速読み出し方法。
【００５４】
（付記８）
入力される外部アドレス信号の最下位ビットと入力されるリードイネーブル信号とに基づいて、前記第１及び第２のメモリ回路に送出される出力有効化信号を交互に活性化する手順を有することを特徴とする付記７記載の半導体記憶装置の高速読み出し方法。
【００５５】
（付記９）
前記出力有効化信号の活性化手順は、外部アドレス信号の最下位ビットとリードイネーブル信号が入力される手順と、前記外部アドレス信号の最下位ビットを反転した信号と前記リードイネーブル信号が入力される手順とを含むことを特徴とする付記７記載の半導体記憶装置の高速読み出し方法。
【００５６】
（付記１０）
前記第１及び第２のメモリ回路にそれぞれ送出される出力有効化信号の遅延時間を調整する手順を有することを特徴とする付記７記載の半導体記憶装置の高速読み出し方法。
【００５７】
【発明の効果】
以上説明したように、本発明の半導体記憶装置及び高速読み出し方法によれば、アドレスデコーダ回路と出力有効化信号生成回路を用いることにより比較的低コストで、プロセッサ側のバスサイクルのウェイト数を減らし、フラッシュメモリに対するメモリアクセスを高速化することが可能である。また、本発明の半導体記憶装置及び高速読み出し方法によれば、外部バスの読み出しサイクルを、第１及び第２のフラッシュメモリ同士のデータバスの衝突タイミングの限界まで高速化することが可能である。
【００５８】
【図面の簡単な説明】
【図１】プロセッサの基本バスサイクルの一例を示すタイミング図である。
【図２】図１のバスサイクルに１ウェイトを挿入した場合の例を示すタイミング図である。
【図３】本発明の一実施例に係る高速読み出し回路の構成を示すブロック図である。
【図４】図３の高速読み出し回路の動作を説明するためのタイミング図である。
【図５】図３の高速読み出し回路におけるアドレスデコーダの一例を示す回路図である。
【図６】図３の高速読み出し回路をフラッシュメモリの実際の電気特性に応じて適用した場合の動作を説明するためのタイミング図である。
【図７】図３の高速読み出し回路における出力有効化信号生成デコーダの一例を示す回路図である。
【図８】図７の出力有効化信号生成デコーダの動作を説明するためのタイミング図である。
【符号の説明】
３０ 半導体記憶装置
３１ アドレスデコーダ
３２ 出力有効化信号生成デコーダ
３３ 第１のフラッシュメモリ
３４ 第２のフラッシュメモリ
３５ 遅延制御回路
４１ インバータ
４２ 第１のＯＲ回路
４３ 第２のＯＲ回路
【発明の属する技術分野】
本発明は、ランダムアクセス可能なフラッシュメモリなどの半導体メモリを備えた半導体記憶装置及びその高速読み出し方法に関するものである。
【０００２】
【従来の技術】
プロセッサがランダムアクセスできる半導体メモリとしては、ＳＲＡＭやＤＲＡＭ、フラッシュメモリ等がある。不揮発性メモリで現在広く普及しているのはフラッシュメモリであり、プロセッサの実行コード格納用途や、保存データ格納用途に使用されている。
【０００３】
しかし、フラッシュメモリは、ＳＲＡＭに比べてアクセス速度が遅く、プロセッサ全体の処理速度が、フラッシュメモリのアクセス速度の遅さに制限されることがある。
【０００４】
図１に、プロセッサの基本バスサイクルの一例を示す。図１では、プロセッサの基本クロックＣＬＫを２クロック使用してメモリに１回アクセスしている。ロウアクティブ（ｌｏｗ＿ａｃｔｉｖｅ）のリードイネーブル信号ＲＤＸは、１クロック目の立下りのタイミングで活性化（ａｃｔｉｖａｔｅ又はｅｎａｂｌｅ）され、２クロック目の立下りのタイミングで非活性化（ｄｅａｃｔｉｖａｔｅ又はｄｉｓａｂｌｅ）される。
【０００５】
図２に、図１のバスサイクルにウェイト（ｗａｉｔ）を挿入した場合の例を示す。図２では、プロセッサの基本クロックＣＬＫを２クロックと１クロック分のウェイトを使用してメモリに１回アクセスしている。ロウアクティブ（ｌｏｗ＿ａｃｔｉｖｅ）のリードイネーブル信号ＲＤＸは、１クロック目の立下りのタイミングで活性化され、１クロック分のウェイトが経過した後の２クロック目の立下りのタイミングで非活性化される。
【０００６】
ＳＲＡＭの場合、図１のような基本バスサイクルでもアクセス可能であるが、フラッシュメモリの場合、プロセッサの基本クロックＣＬＫに比べて応答速度が遅いため、図２のようにウェイトを入れなければデータ出力が間に合わない。
【０００７】
図２の例では１クロック分のウェイトしか入れていないが、メモリの性能によっては、２クロック以上のウェイトを入れる必要がある場合もある。そのため、挿入したウェイトの分だけ読み出し速度が遅くなる。例えば、プロセッサの実行コード格納用としてフラッシュメモリを使用した場合、その処理速度に直接影響を与えることになる。
【０００８】
なお、本発明に関連する従来の技術として、特開平５−２５０２５６号公報には、複数のメモリブロックの並列動作化と、出力有効化制御信号を１メモリサイクル内で時分割切替え制御することによりアクセス時間を短縮化するためのメモリアクセス方法が示されている。
【０００９】
【特許文献１】
特開平５−２５０２５６号公報
【００１０】
【発明が解決しようとする課題】
上述したように、フラッシュメモリを備えた従来の半導体記憶装置の場合、プロセッサの基本クロックＣＬＫに比べて応答速度が遅いため、図２のようにウェイトを入れなければデータ出力が間に合わない。しかし、フラッシュメモリの応答速度に合わせて、バスサイクルにウェイトを挿入すると、プロセッサがメモリのデータを読み出す速度は挿入したウェイトの分だけ遅くなり、プロセッサの処理速度に大きな影響を及ぼす。
【００１１】
本発明は、上記の点に鑑みてなされたものであり、ランダムアクセス可能なフラッシュメモリを備えた半導体記憶装置において、プロセッサ側のバスサイクルのウェイト数を減らし、メモリに対するプロセッサの読み出し速度を高速化する読み出し回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載した発明は、ランダムアクセス可能な第１及び第２のメモリ回路に対するデータ読み出しを行う際、外部アドレスとして連続したアドレスを続けて入力することにより高速な外部アクセスを可能にする半導体記憶装置である 。前記外部アドレス値を下位ビット方向に１ビットシフトしたアドレスを前記第１のメモリ回路へのアドレス信号として出力する第１のアドレスデコーダ回路と、前記外部アドレス値から１を減算した値を下位ビット方向に１ビットシフトしたアドレスを前記第２のメモリ回路へのアドレス信号として出力する第２のアドレスデコーダ回路と、外部アドレス値が偶数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される第１の出力有効化信号を活性化し、かつ前記第２のメモリ回路に送出される第２の出力有効化信号を非活性化し、外部アドレス値が奇数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される前記第１の出力有効化信号を非活性化し、かつ前記第２のメモリ回路に送出される前記第２の出力有効化信号を活性化する制御信号生成回路とを備えることを特徴とする。
【００１３】
また、上記課題を解決するため、請求項５に記載した発明は、ランダムアクセス可能な第１及び第２のメモリ回路に対するデータ読み出しを行う際、外部アドレスとして連続したアドレスを続けて入力することにより高速な外部アクセスを可能にする半導体記憶装置の高速読み出し方法であって、前記外部アドレス値を下位ビット方向に１ビットシフトしたアドレスを前記第１のメモリ回路へのアドレス信号として出力する手順と、前記外部アドレス値から１を減算した値を下位ビット方向に１ビットシフトしたアドレスを前記第２のメモリ回路へのアドレス信号として出力する手順と、外部アドレス値が偶数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される第１の出力有効化信号を活性化し、かつ前記第２のメモリ回路に送出される第２の出力有効化信号を非活性化し、外部アドレス値が奇数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される前記第１の出力有効化信号を非活性化し、かつ前記第２のメモリ回路に送出される前記第２の出力有効化信号を活性化する手順とを有することを特徴とする。
【００１４】
本発明の半導体記憶装置及び高速読み出し方法によれば、アドレスデコーダ回路及び制御信号生成回路を用いることにより比較的低コストで、プロセッサ側のバスサイクルのウェイトを減らし、フラッシュメモリに対するメモリアクセスを高速化することが可能である。また、本発明の半導体記憶装置及び高速読み出し方法によれば、外部バスの読み出しサイクルを、第１及び第２のフラッシュメモリ同士のデータバスの衝突タイミングの限界まで高速化することが可能である。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００１６】
図３に、本発明の一実施例に係る高速読み出し回路の構成を示す。
【００１７】
この実施例の高速読み出し回路においては、従来技術の課題について、読み出し速度のみの高速化を考える。すなわち、組込みアプリケーションプログラム等による書き込み動作が頻繁に行われない用途を仮定する。このような用途であれば、読み出し動作のみを改良することで前述の課題を解決するには十分であると考えられる。
【００１８】
図３に示したように、本実施例の半導体記憶装置３０は、第１のフラッシュメモリ３３と第２のフラッシュメモリ３４を備える。この実施例では、第１のフラッシュメモリ３３と第２のフラッシュメモリ３４は共に、ランダムアクセス可能なフラッシュメモリである。さらに、この実施例の半導体記憶装置３０には、アドレスデコーダ３１と、出力有効化信号生成デコーダ３２とを設ける。
【００１９】
まず、アドレスデコーダ３１の構成、動作について説明し、出力有効化信号生成デコーダ３２の構成、動作については後述する。
【００２０】
アドレスデコーダ３１は、外部から入力されるアドレス信号（Ａｎ−１〜Ａ０）を、第１のフラッシュメモリ３３の内部アドレス（Ａ１ｎ−２〜Ａ１０）と、第２のフラッシュメモリ３４の内部アドレス（Ａ２ｎ−２〜Ａ２０）とにデコードした信号を出力する。
【００２１】
ここで、外部から入力される外部アドレス値をＡ、第１のフラッシュメモリ３３の内部アドレスをＡ１、第２のフラッシュメモリ３４の内部アドレスをＡ２とすると、具体的には、アドレスデコーダ３１から第１のフラッシュメモリ３３へのアドレス信号は、外部アドレス値Ａを下位ビット方向に１ビットシフトしたアドレス値Ａ１（Ａ１＝Ａ＞＞１）として出力される。また、アドレスデコーダ３１から第２のフラッシュメモリ３４へのアドレス信号は、外部アドレス値Ａから１を減算した値を下位ビット方向に１ビットシフトしたアドレス値Ａ２（Ａ２＝（Ａ−１）＞＞１）として出力される。ここで、「＞＞」は下位方向へのビットシフトを表す。
外部アドレスとして連続したアドレスが続けて入力される場合に、本実施例の半導体記憶装置３０において、アドレスデコーダ３１は、第１のフラッシュメモリ３３の内部アドレスと、第２のフラッシュメモリ３４の内部アドレスとを交互に指定する機能を有する。
【００２２】
ここで、図４は、図３の高速読み出し回路の動作を説明するためのタイミング図である。図５には、図３の高速読み出し回路におけるアドレスデコーダ３１の一例を示す。図５の例では、アドレスデコーダ３１には、外部からアドレス信号（Ａｎ−１〜Ａ０）が入力される。アドレスデコーダ３１は、直列に接続させた複数段のＯＲ回路１１、１２、１３、．．．と、前記複数のＯＲ回路と並列に接続させた複数段のＸＯＲ回路２１、２２、２３、．．．とから構成される。
【００２３】
外部アドレス信号の隣接する２本のビット線（例えば、Ａ０とＡ１）がそれぞれ各ＯＲ回路及び各ＸＯＲ回路の入力側に接続される。各ＯＲ回路の出力は、次段のＯＲ回路の一方の入力と、次段のＸＯＲ回路の一方の入力とに接続される。さらに、各ＸＯＲ回路の出力は、第２のフラッシュメモリ３４の内部アドレス信号のビット線Ａ２ｎ−２〜Ａ２０にそれぞれ結線される。
【００２４】
図５のアドレスデコーダ３１の場合、外部アドレス信号のビット線Ａｎ−１〜Ａ１を、第１のフラッシュメモリ３３の内部アドレス信号のビット線Ａ１ｎ−２〜Ａ１０にそれぞれ結線することで、アドレスデコーダ３１から第１のフラッシュメモリ３３へのアドレス信号は、外部アドレス値Ａを下位ビット方向に１ビットシフトしたアドレス値Ａ１として出力される。
【００２５】
さらに、図５のアドレスデコーダ３１の場合、外部アドレス信号の隣接する２本のビット線の双方を各ＯＲ回路及び各ＸＯＲ回路の入力に接続し、各ＯＲ回路の出力を次段のＯＲ回路の一方の入力と、次段のＸＯＲ回路の一方の入力に接続し、かつ、各ＸＯＲ回路の出力を第２のフラッシュメモリ３４の内部アドレス信号のビット線Ａ２ｎ−２〜Ａ２０にそれぞれ結線することで、アドレスデコーダ３１から第２のフラッシュメモリ３４へのアドレス信号は、外部アドレス値Ａから１を減算した値を下位ビット方向に１ビットシフトしたアドレス値Ａ２として出力される。
【００２６】
次に、図７は、図３の高速読み出し回路における出力有効化信号生成デコーダ３２の一例を示す。図７に示したように、出力有効化信号生成デコーダ３２は、インバータ４１と、第１のＯＲ回路４２と、第２のＯＲ回路４３とから構成される。
【００２７】
出力有効化信号生成デコーダ３２の入力側には、外部から入力されるアドレス信号（Ａｎ−１〜Ａ０）の最下位ビットの信号Ａ０と、外部から入力されるリードイネーブル信号ＲＤＸとが供給される。最下位ビットの信号Ａ０は、インバータ４１の入力に供給されると共に、第１のＯＲ回路４２の一方の入力に供給される。インバータ４１の出力は第２のＯＲ回路４３の一方の入力に接続されている。リードイネーブル信号ＲＤＸは、第１のＯＲ回路４２の他方の入力に供給されると共に、第２のＯＲ回路４３の他方の入力に供給される。
【００２８】
以上のように構成した出力有効化信号生成デコーダ３２により、第１のＯＲ回路４２からは第１のフラッシュメモリ３３へ送出される出力有効化信号／ＯＥが出力され、第２のＯＲ回路４３からは第２のフラッシュメモリ３４へ送出される出力有効化信号／ＯＥが出力される。
【００２９】
図８は、図７の出力有効化信号生成デコーダ３２の動作を説明するためのタイミング図である。図８に示したように、外部から入力されるリードイネーブル信号ＲＤＸは、読み出し動作中、常にイネーブル状態（ＬＯＷ）に設定される。
【００３０】
リードイネーブル信号ＲＤＸがＬＯＷに設定された後、所定の時間が経過してから、外部アドレス信号の最下位ビットＡ０が０（偶数）であれば、出力有効化信号生成デコーダ３２により、第１のフラッシュメモリ３３へ送出される出力有効化信号／ＯＥが活性化（ＨＩＧＨからＬＯＷへ遷移）され、同時に、第２のフラッシュメモリ３４へ送出される出力有効化信号／ＯＥが非活性化（ＬＯＷからＨＩＧＨへ遷移）される。
【００３１】
一方、外部アドレス信号の最下位ビットＡ０が１（奇数）であれば、出力有効化信号生成デコーダ３２により、第１のフラッシュメモリ３３へ送出される出力有効化信号／ＯＥが非活性化（ＬＯＷからＨＩＧＨへ遷移）され、同時に、第２のフラッシュメモリ３４へ送出される出力有効化信号／ＯＥが活性化（ＨＩＧＨからＬＯＷへ遷移）される。
【００３２】
以降の読み出し動作中、本実施例の半導体記憶回路の高速読み出し回路は、外部アドレスとして連続したアドレスが続けて入力される限り、外部アドレス入力サイクルから１サイクル程度ずれて、第１のフラッシュメモリ３３と第２のフラッシュメモリ３４のいずれかから読み出しデータの出力が交互に繰り返し実行し続ける。この場合、従来よりもプロセッサ側のバスサイクルのウェイトを減らすことができ、それによって高速なデータ読み出し処理が実現される。
【００３３】
図４に示したように、本実施例の半導体記憶装置では、外部アドレス信号として連続したメモリアドレスが続けて入力した場合に、第１のフラッシュメモリ３３及び第２のフラッシュメモリ３４の内部アドレスＡ１及びＡ２が交互に指定され、内部アドレスが指定された側のフラッシュメモリへ送出される出力活性化信号／ＯＥが交互に活性化され、その活性化された側のチップのフラッシュメモリに対するデータ読み出し処理が実行される。
【００３４】
以上の説明において、図５ではアドレスデコーダ３１の回路構成を、図７では出力活性化信号生成デコーダ３２の回路構成を示したが、実際にはさらにタイミングを考慮した回路に構成する必要がある。
【００３５】
図３の実施例において、遅延制御回路３５は、出力有効化信号生成デコーダ３２から第１のフラッシュメモリ３３及び第２のフラッシュメモリ３４へそれぞれ送出される出力有効化信号／ＯＥの遅延時間を、図４のタイミング図のように、調整する機能を有する。遅延制御回路３５は、従来公知の遅延素子を用いて構成できる。
【００３６】
外部からのノイズ入力等の影響で、出力有効化信号生成デコーダ３２から第１及び第２のフラッシュメモリ３３、３４へそれぞれ送出される出力有効化信号／ＯＥの活性化状態の間隔が狭すぎると、２つのフラッシュメモリのデータバスからのデータ出力同士に衝突が起きる可能性がある。これを防止するため、遅延制御回路３５を用いることにより、２つの内部フラッシュメモリ同士のデータバスの衝突が発生しないようにタイミング調節することが可能となる。
【００３７】
図４のタイミング図では、プロセッサ側から供給されるクロックＣＬＫの立上りのタイミングから、やや遅れて、第１及び第２のフラッシュメモリ３３、３４へそれぞれ送出される出力有効化信号／ＯＥの活性化タイミング（立下り）が発生している。これは、遅延制御回路３５の働きにより、第１及び第２のフラッシュメモリ３３、３４へそれぞれ送出される出力有効化信号／ＯＥの活性化タイミングの遅延時間が調整されているためである。
【００３８】
上記実施例の半導体記憶装置では、２つの内部フラッシュメモリ３３、３４に交互にアクセスすることで高速アクセスを実現するため、アクセス方法に工夫が必要となる。具体的には、以下のような処理を行う。
【００３９】
第１に、最初の１ワードの読み出しについては、内部フラッシュメモリ３３、３４にはそれぞれ、従来通りのアクセスサイクル分の時間がかかり、その後連続したアドレスを入力した場合のみ、外部アドレス入力サイクルから１サイクル程度ずれて高速読み出しが実現する。したがって、プロセッサ側は、それらを考慮してアクセスすることが前提となる。
【００４０】
第２に、第１のフラッシュメモリ３３及び第２のフラッシュメモリ３４に送出される出力活性化信号／ＯＥが共に内部で生成して制御するため、外部から入力されるロウアクティブのリードイネーブル信号ＲＤＸは、読み出し中は常にリードイネーブル状態（活性化状態）にしておく必要がある。
【００４１】
第３に、書込み、消去等のコマンド処理については、図３に示したチップイネーブル信号ＣＳ１Ｘ、ＣＳ２Ｘを制御して２つのフラッシュメモリ３３、３４の一方のチップのみをチップイネーブル状態にして、２チップに対しそれぞれ独立に書込み、消去等のコマンド処理を行う。例えば、図３に示したロウアクティブの外部ライトイネーブル信号ＷＲＸを利用して、書込みのコマンド処理を行うことにより実現する。
【００４２】
この書込み、消去等のコマンド処理を行うとき、図３の第１のフラッシュメモリ３３側へアクセスする場合の外部アドレス入力値は、実際の第１のフラッシュメモリ３３のアドレス値Ａ１の２倍の値に設定し、第２のフラッシュメモリ３４側へアクセスする場合の外部アドレス入力値は、実際の第２のフラッシュメモリ３４のアドレス値Ａ２の２倍＋１の値に設定すればよい。
【００４３】
図６は、図３の高速読み出し回路をフラッシュメモリの実際の電気特性に応じて適用した場合の動作を説明するためのタイミング図である。
【００４４】
図６の例では、従来方式によるフラッシュメモリのリードサイクル時間ｔＲＣ＝７０ｎｓ（１０−９秒）とする。このフラッシュメモリの実際の電気特性として、出力有効化信号／ＯＥの活性化タイミング（立下り）からデータ出力タイミングまでの時間ｔＯＥ＝２５ｎｓであり、出力有効化信号／ＯＥの非活性化タイミング（立上り）からフラッシュメモリの出力インピーダンスがＨｉｇｈ−Ｚに到達するまでの時間ｔＤＦ＝２５ｎｓである。
【００４５】
２つの内部フラッシュメモリ同士のデータバスの衝突が発生しないようにするため、本発明による高速読み出し方法によって単純に２倍の読み出し速度を実現することはできない。しかし、図６の例では、ｔＲＣ＝７０ｎｓの応答速度のフラッシュメモリに対し、図３の高速読み出し回路を適用して２つの内部フラッシュメモリに交互にアクセスすることにより、プロセッサ側からの外部アクセスとして、ｔＲＣ＝５５ｎｓ程度まで高速化することが可能となる。
【００４６】
以上説明したように、本実施例の半導体記憶装置及び高速読み出し方法によれば、外部バスの読み出しサイクルを、第１のフラッシュメモリ３３及び第２のフラッシュメモリ３４双方のデータバスの衝突タイミングの限界まで、高速化することが可能となる。
【００４７】
（付記１）
ランダムアクセス可能な第１及び第２のメモリ回路と、前記第１のメモリ回路へのアドレス信号として外部アドレス値を下位ビット方向に１ビットシフトしたアドレスを出力し、かつ、前記第２のメモリ回路へのアドレス信号として外部アドレス値から１を減算した値を下位ビット方向に１ビットシフトしたアドレスを出力するアドレスデコーダ回路と、前記外部アドレス値が偶数の場合に、前記第１及び第２のメモリ回路の一方に送出される出力有効化信号を活性化し、前記外部アドレス値が奇数の場合に、前記第１及び第２のメモリ回路の他方に送出される出力有効化信号を活性化する制御信号生成回路とを備えることを特徴とする半導体記憶装置。
【００４８】
（付記２）
前記制御信号生成回路は、入力される外部アドレス信号の最下位ビットと入力されるリードイネーブル信号とに基づいて、前記第１及び第２のメモリ回路に送出される出力有効化信号を交互に活性化することを特徴とする付記１記載の半導体記憶装置。
【００４９】
（付記３）
前記第１及び第２のメモリ回路に対するデータ読み出しを行う際、前記アドレスデコーダ回路には、外部アドレスとして連続したアドレスが続けて入力されることを特徴とする付記１記載の半導体記憶装置。
【００５０】
（付記４）
前記制御信号生成回路は、外部アドレス信号の最下位ビットとリードイネーブル信号が入力される第１の論理回路と、前記外部アドレス信号の最下位ビットを反転した信号と前記リードイネーブル信号が入力される第２の論理回路とを備えることを特徴とする付記１記載の半導体記憶装置。
【００５１】
（付記５）
前記半導体記憶装置は、前記制御信号生成回路から前記第１及び第２のメモリ回路へそれぞれ送出される出力有効化信号の遅延時間を調整する遅延制御回路を備えることを特徴とする付記１記載の半導体記憶装置。
【００５２】
（付記６）
前記第１及び第２のメモリ回路はともにフラッシュメモリであることを特徴とする付記１記載の半導体記憶装置。
【００５３】
（付記７）
ランダムアクセス可能な第１及び第２のメモリ回路に対するデータ読み出しを行う際、外部アドレスとして連続したアドレスを続けて入力することにより高速な外部アクセスを可能にする半導体記憶装置の高速読み出し方法であって、前記第１のメモリ回路へのアドレス信号として外部アドレス値を下位ビット方向に１ビットシフトしたアドレスを出力し、かつ、前記第２のメモリ回路へのアドレス信号として外部アドレス値から１を減算した値を下位ビット方向に１ビットシフトしたアドレスを出力する手順と、前記外部アドレス値が偶数の場合に、前記第１及び第２のメモリ回路の一方に送出される出力有効化信号を活性化し、前記外部アドレス値が奇数の場合に、前記第１及び第２のメモリ回路の他方に送出される出力有効化信号を活性化する手順とを有することを特徴とする半導体記憶装置の高速読み出し方法。
【００５４】
（付記８）
入力される外部アドレス信号の最下位ビットと入力されるリードイネーブル信号とに基づいて、前記第１及び第２のメモリ回路に送出される出力有効化信号を交互に活性化する手順を有することを特徴とする付記７記載の半導体記憶装置の高速読み出し方法。
【００５５】
（付記９）
前記出力有効化信号の活性化手順は、外部アドレス信号の最下位ビットとリードイネーブル信号が入力される手順と、前記外部アドレス信号の最下位ビットを反転した信号と前記リードイネーブル信号が入力される手順とを含むことを特徴とする付記７記載の半導体記憶装置の高速読み出し方法。
【００５６】
（付記１０）
前記第１及び第２のメモリ回路にそれぞれ送出される出力有効化信号の遅延時間を調整する手順を有することを特徴とする付記７記載の半導体記憶装置の高速読み出し方法。
【００５７】
【発明の効果】
以上説明したように、本発明の半導体記憶装置及び高速読み出し方法によれば、アドレスデコーダ回路と出力有効化信号生成回路を用いることにより比較的低コストで、プロセッサ側のバスサイクルのウェイト数を減らし、フラッシュメモリに対するメモリアクセスを高速化することが可能である。また、本発明の半導体記憶装置及び高速読み出し方法によれば、外部バスの読み出しサイクルを、第１及び第２のフラッシュメモリ同士のデータバスの衝突タイミングの限界まで高速化することが可能である。
【００５８】
【図面の簡単な説明】
【図１】プロセッサの基本バスサイクルの一例を示すタイミング図である。
【図２】図１のバスサイクルに１ウェイトを挿入した場合の例を示すタイミング図である。
【図３】本発明の一実施例に係る高速読み出し回路の構成を示すブロック図である。
【図４】図３の高速読み出し回路の動作を説明するためのタイミング図である。
【図５】図３の高速読み出し回路におけるアドレスデコーダの一例を示す回路図である。
【図６】図３の高速読み出し回路をフラッシュメモリの実際の電気特性に応じて適用した場合の動作を説明するためのタイミング図である。
【図７】図３の高速読み出し回路における出力有効化信号生成デコーダの一例を示す回路図である。
【図８】図７の出力有効化信号生成デコーダの動作を説明するためのタイミング図である。
【符号の説明】
３０ 半導体記憶装置
３１ アドレスデコーダ
３２ 出力有効化信号生成デコーダ
３３ 第１のフラッシュメモリ
３４ 第２のフラッシュメモリ
３５ 遅延制御回路
４１ インバータ
４２ 第１のＯＲ回路
４３ 第２のＯＲ回路
Claims (5)
- ランダムアクセス可能な第１及び第２のメモリ回路に対するデータ読み出しを行う際、外部アドレスとして連続したアドレスを続けて入力することにより高速な外部アクセスを可能にする半導体記憶装置であって、
前記外部アドレス値を下位ビット方向に１ビットシフトしたアドレスを前記第１のメモリ回路へのアドレス信号として出力する第１のアドレスデコーダ回路と、
前記外部アドレス値から１を減算した値を下位ビット方向に１ビットシフトしたアドレスを前記第２のメモリ回路へのアドレス信号として出力する第２のアドレスデコーダ回路と、外部アドレス値が偶数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される第１の出力有効化信号を活性化し、かつ前記第２のメモリ回路に送出される第２の出力有効化信号を非活性化し、
外部アドレス値が奇数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される前記第１の出力有効化信号を非活性化し、かつ前記第２のメモリ回路に送出される前記第２の出力有効化信号を活性化する制御信号生成回路と
を備えることを特徴とする半導体記憶装置。 - 前記半導体記憶装置は、前記第１の出力有効化信号の前記第１のメモリ回路への入力または前記第２の出力有効化信号の前記第２のメモリ回路への入力を遅延する遅延制御回路
を備えることを特徴とする請求項１に記載の半導体記憶装置。 - 前記制御信号生成回路は、外部アドレス信号の最下位ビットとリードイネーブル信号が入力される第１の論理回路と、前記外部アドレス信号の最下位ビットを反転した信号と前記リードイネーブル信号が入力される第２の論理回路とを備えることを特徴とする請求項１記載の半導体記憶装置。
- 前記第１及び第２のメモリ回路はともにフラッシュメモリであることを特徴とする請求項１記載の半導体記憶装置。
- ランダムアクセス可能な第１及び第２のメモリ回路に対するデータ読み出しを行う際、外部アドレスとして連続したアドレスを続けて入力することにより高速な外部アクセスを可能にする半導体記憶装置の高速読み出し方法であって、
前記外部アドレス値を下位ビット方向に１ビットシフトしたアドレスを前記第１のメモリ回路へのアドレス信号として出力する手順と、
前記外部アドレス値から１を減算した値を下位ビット方向に１ビットシフトしたアドレスを前記第２のメモリ回路へのアドレス信号として出力する手順と、
外部アドレス値が偶数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される第１の出力有効化信号を活性化し、かつ前記第２のメモリ回路に送出される第２の出力有効化信号を非活性化し、
外部アドレス値が奇数のアドレスに格納されているデータを読み出す場合に、前記第１のメモリ回路に送出される前記第１の出力有効化信号を非活性化し、かつ前記第２のメモリ回路に送出される前記第２の出力有効化信号を活性化する手順と
を有することを特徴とする半導体記憶装置の高速読み出し方法。
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