JPH1116349A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JPH1116349A
JPH1116349A JP9170527A JP17052797A JPH1116349A JP H1116349 A JPH1116349 A JP H1116349A JP 9170527 A JP9170527 A JP 9170527A JP 17052797 A JP17052797 A JP 17052797A JP H1116349 A JPH1116349 A JP H1116349A
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JP
Japan
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signal
clock
activation
response
internal
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Withdrawn
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JP9170527A
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Shigeru Mori
茂 森
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 読出／書込動作を高速化させた場合でも、ス
タンバイ状態における消費電力の増加を抑制することが
可能なＳＤＲＡＭを提供する。 【解決手段】 内部クロック発生回路２００は、チップ
セレクト信号ｅｘｔ．／ＣＳの活性化に応じて、外部ク
ロック信号Ｅｘｔ．ＣＬＫをクロックバッファ回路２０
６に与える。クロックバッファ回路２０６は、外部クロ
ック信号Ｅｘｔ．ＣＬＫに同期して、内部クロック信号
ｉｎｔ．ＣＬＫを発生する。ＳＤＲＡＭの内部回路の動
作の活性化を指示する内部回路活性化信号φACT の不活
性化に応じて、クロック入力制御回路２０４は、外部ク
ロック信号Ｅｘｔ．ＣＬＫの伝達を停止し、内部クロッ
ク信号ｉｎｔ．ＣＬＫの生成動作が停止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、外部から周期的に与えられるクロック信号
に同期して外部信号の取込みを行なう同期型半導体記憶
装置に関する。より特定的には、この発明はランダムに
アクセス可能な同期型ダイナミックランダムアクセスメ
モリ（以下、ＳＤＲＡＭと称す）に関する。
【０００２】
【従来の技術】主記憶として用いられるダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭ）は高速化され
てきているものの、その動作速度は依然マイクロプロセ
ッサ（以下、ＭＰＵ）の動作速度に追随することはでき
ない。このために、ＤＲＡＭのアクセスタイムおよびサ
イクルタイムがボトルネックとなり、システム全体の性
能が低下するということがよく言われる。近年高速ＭＰ
Ｕのための主記憶としてクロック信号に同期して動作す
るＳＤＲＡＭが製品化されている。
【０００３】ＳＤＲＡＭにおいては、高速でアクセスす
るために、システムクロック信号に同期して、連続し
た、たとえば１つのデータ入出力端子あたり８ビットの
連続ビットに高速アクセスする仕様がある。データ入出
力端子ＤＱ０ないしＤＱ７の８ビット（１バイト）のデ
ータの入力および出力が可能なＳＤＲＡＭにおいて、た
とえば連続して８ビットのデータを読出すことができ
る。すなわち、８ビット×８＝６４ビットのデータを連
続して読出すことが可能である。
【０００４】連続して、読出あるいは書込が行なわれる
データのビット数はバースト長と呼ばれ、ＳＤＲＡＭに
おいては、モードレジスタによって変更することが可能
である。
【０００５】ＳＤＲＡＭにおいては、たとえばシステム
クロックである外部からのクロック信号Ｅｘｔ．ＣＬＫ
の立上がりのエッジで、外部からの制御信号、すなわち
ローアドレスストローブ信号ｅｘｔ．／ＲＡＳ、コラム
アドレスストローブ信号ｅｘｔ．／ＣＡＳ、アドレス信
号Ａｄｄ等が取込まれる。
【０００６】図１６は、従来の同期型ダイナミックラン
ダムアクセスメモリにおいて、外部クロック信号Ｅｘ
ｔ．ＣＬＫを受けて、内部クロック信号ｉｎｔ．ＣＬＫ
に変換する内部クロック発生回路２０００の構成を示す
概略ブロック図である。
【０００７】内部クロック発生回路２０００は、外部ク
ロック信号Ｅｘｔ．ＣＬＫを受けるクロック入力端子２
００２と、クロック入力端子２００２からのＥｘｔ．Ｃ
ＬＫを一方の入力ノードに、他方の入力ノードに接地電
位ＧＮＤを受けるＮＡＮＤ回路２００４と、ＮＡＮＤ回
路２００４の出力を受けるインバータ２００６と、イン
バータ２００６の出力を受けて、所定のパルス幅の内部
クロック信号ｉｎｔ．ＣＬＫを発生するクロックバッフ
ァ回路２００８とを含む。
【０００８】従来の内部クロック発生回路２０００の構
成では、ＳＤＲＡＭがスタンバイ状態で待機している場
合、外部クロック信号Ｅｘｔ．ＣＬＫが常にクロックバ
ッファ２００８に入力される構成となっているので、ス
タンバイ状態においても常時クロックバッファ２００８
が動作状態となっており、激しい電流消費が発生する。
このため、スタンバイ状態におけるＳＤＲＡＭの消費電
力を低減できないという問題がある。
【０００９】一方、ＳＤＲＡＭにおいて、パワーダウン
モード以外の状態、たとえばスタンバイ状態において消
費電力を低減させる方法が提案されており、たとえば特
開平７−１７７０１５号公報に開示されている。この技
術によれば、ＳＤＲＡＭの外部入出力ピンにパワーカッ
ト回路を設け、スタンバイ状態時にこの外部入出力ピン
の入力初段回路をパワーカットすることにより、消費電
流の削減を図っている。しかしながら、この技術は、外
部入出力ピンの入力初段回路のパワーカットに関するも
のであって、本願発明が取り扱うＳＤＲＡＭが高速化し
たときの内部クロック発生回路の消費電力の削減という
課題とは全く関係のないものである。
【００１０】また、クロックで動作するＤＲＡＭを含む
マイコンシステムにおいて、スタンバイ状態時にクロッ
ク信号を発生させることなくＤＲＡＭのリフレッシュを
可能とすることにより消費電力を低減させる方法が提案
されており、たとえば特開平７−１８２８５７号に開示
されている。しかしながら、この技術は、本願発明の対
象であるＳＤＲＡＭにおいて外部クロック信号を内部ク
ロック信号に変換する内部クロック発生回路とは全く無
関係であり、ＳＤＲＡＭが高速化したときの内部クロッ
ク発生回路の消費電力の低減という課題を何ら示唆する
ものではない。
【００１１】
【発明が解決しようとする課題】図１７は、図１６に示
した従来の内部回路発生回路２０００を改良した構成を
有する内部クロック発生回路３０００の構成を示す概略
ブロック図である。
【００１２】内部クロック発生回路３０００は、外部ク
ロック信号Ｅｘｔ．ＣＬＫを受けるクロック入力端子２
００２と、クロック入力端子２００２と一方の入力ノー
ドが接続し、他方の入力ノードが接地電位を受けるＮＡ
ＮＤ回路３００４と、ＮＡＮＤ回路３００４の出力を受
けるインバータ３００６と、インバータ３００６の出力
を受けて、第１の内部クロック信号ｉｎｔ．ＣＬＫ−Ａ
を出力する第１のクロックバッファ回路３００８と、Ｓ
ＤＲＡＭが外部からの制御信号に基づいて、メモリセル
の選択動作を行なう内部回路の動作の活性化を指示する
信号φACT により制御されて、インバータ３００６の出
力を受けて、第２の内部クロック信号ｉｎｔ．ＣＬＫ−
Ｂを出力する第２のクロックバッファ回路３０１０とを
含む。
【００１３】すなわち、従来の内部クロック発生回路３
０００は、信号φACT が“Ｌ”レベルであって不活性で
ある期間は、第２の内部クロック信号ｉｎｔ．ＣＬＫ−
Ｂの出力動作を停止する。これに対して、第１の内部ク
ロック信号ｉｎｔ．ＣＬＫ−Ａは常時発生され、この第
１の内部クロック信号ｉｎｔ．ＣＬＫ−Ａに応じて、次
の動作を行なうためのコマンドを与える外部制御信号の
取込みが行なわれる。
【００１４】したがって、次の動作を指定するコマンド
を取込むために、第１の内部クロック信号ｉｎｔ．ＣＬ
Ｋ−Ａは常時動作させておく必要があるのに対し、その
他の内部回路動作を制御するための第２の内部クロック
信号ｉｎｔ．ＣＬＫ−Ｂは、信号φACT の活性化後に発
生される構成となっている。
【００１５】つまり、ＳＤＲＡＭがスタンバイ状態であ
って、信号φACT が不活性状態（“Ｌ”レベル）である
期間は、第２のクロックバッファ３０１０の動作が停止
するため、スタンバイ状態における消費電力の低減を図
ることが可能となる。
【００１６】しかしながら、従来の内部クロック発生回
路３０００においても、第１のクロックバッファ回路３
００８は、常時動作していることが必要で、スタンバイ
時における消費電力の低減を十分に図ることができない
という問題があった。しかも、このようなスタンバイ時
におけるクロックバッファ回路における消費電力は、ク
ロック周波数が高くなればなるほど、すなわち、ＳＤＲ
ＡＭを高速動作させようとすればするほど大きくなるた
め、ＳＤＲＡＭを高性能化しようとする場合に、より低
消費電力化を行なうことが厳しくなるという問題点があ
った。
【００１７】この発明は、上記のような問題点を解決す
るためになされたもので、その目的は、スタンバイ時に
おける低消費電力化を図ることが可能なＳＤＲＡＭを提
供することである。
【００１８】この発明のその他の目的は、外部クロック
信号を高速化させ、ＳＤＲＡＭを高速動作させる場合に
おいても、低消費電力化と高速動作とを両立させること
が可能なＳＤＲＡＭを提供することである。
【００１９】
【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、一連のパルス列からなる外部クロック
信号に同期して、制御信号およびアドレス信号を含む複
数の外部信号を取込み、かつ、記憶データを出力する同
期型半導体記憶装置であって、行列状に配置される複数
のメモリセルを有するメモリセルアレイと、外部クロッ
ク信号を受けて、内部クロック信号を発生する内部クロ
ック発生手段とを備え、内部クロック発生手段は、同期
型半導体記憶装置と外部との外部信号のやりとりの許可
を指示するチップセレクト信号の活性化に応じて、内部
クロック信号の生成動作を活性化し、メモリセルの選択
動作を活性化する内部回路活性化信号の不活性化に応じ
て、内部クロック信号の生成動作を不活性化し、同期型
半導体記憶装置は、さらに、外部信号に応じて内部回路
活性化信号を出力し、かつ内部クロック信号および外部
信号に応じて同期型半導体記憶装置のデータ入出力動作
を制御する制御手段と、制御手段により制御され、内部
クロック信号に同期して外部からの行アドレス信号に応
じてメモリセルアレイの対応するメモリセルを選択する
選択手段と、選択されたメモリセルと外部との間で、内
部クロック信号に同期して記憶データの授受を行なうデ
ータ入出力手段とを備える。
【００２０】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成において、
内部クロック発生手段は、クロック活性化信号に制御さ
れて、外部から受けた外部クロック信号の出力を開始あ
るいは停止するクロック入力制御手段と、チップセレク
ト信号の活性化に応じて、クロック活性化信号を活性化
し、内部回路活性化信号の不活性化に応じて、クロック
活性化信号を不活性化するスタンバイ検知手段と、クロ
ック入力制御手段の出力を受けて、内部クロック信号に
変換する内部クロックバッファ手段とを含む。
【００２１】請求項３記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成において、
制御手段は、さらに内部回路活性化信号の不活性期間中
において、チップセレクト信号の活性化と制御信号に応
じて同期型半導体記憶装置のスタンバイ動作を指示する
待機指示信号を出力し、内部クロック発生手段は、クロ
ック活性化信号に制御されて、外部から受けた外部クロ
ック信号の出力を開始あるいは停止するクロック入力制
御手段と、チップセレクト信号の活性化に応じて、クロ
ック活性化信号を活性化し、内部回路活性化信号の不活
性化および待機指示信号の活性化のいずれかに応じて、
クロック活性化信号を不活性化するスタンバイ検知手段
と、クロック入力制御手段の出力を受けて、内部クロッ
ク信号に変換するクロックバッファ手段とを含む。
【００２２】請求項４記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成において、
内部クロック発生手段は、クロック活性化信号に制御さ
れて、外部から受けた外部クロック信号の出力を開始あ
るいは停止するクロック入力制御手段と、内部回路活性
化信号の活性期間中は、クロック活性化信号を活性化
し、内部回路活性化信号の不活性期間中は、チップセレ
クト信号の活性化に応じてクロック活性化信号を活性化
し、かつチップセレクト信号の不活性化に応じてクロッ
ク活性化信号を不活性化するスタンバイ検知手段と、ク
ロック入力制御手段の出力を受けて、内部クロック信号
に変換するクロックバッファ手段とを含む。
【００２３】請求項５記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成において、
内部クロック発生手段は、チップセレクト信号の活性化
のエッジに応じて、パワーダウンリセット信号を活性化
するチップセレクト信号バッファと、内部回路活性化信
号の不活性化に応答して、所定のパルス長の第１のパワ
ーダウンセット信号を出力する第１のパルス発生手段
と、チップセレクト信号の活性化後に発生する内部クロ
ック信号の不活性化のエッジに応答して、所定のパルス
長の第２のパワーダウンセット信号を出力する第２のパ
ルス発生手段と、クロック活性化信号を第１の入力ノー
ドに、第１のパワーダウンセット信号を第２の入力ノー
ドに、第２のパワーダウンセット信号を第３の入力ノー
ドにそれぞれ受ける第１の３入力ＮＡＮＤゲートと、内
部回路活性化信号の反転信号を第１の入力ノードに、パ
ワーダウンリセット信号を第２の入力ノードに、第１の
３入力ＮＡＮＤゲートの出力を第３の入力ノードにそれ
ぞれ受け、クロック活性化信号を出力する第２の３入力
ＮＡＮＤゲートとを含む。
【００２４】請求項６記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成において、
内部クロック発生手段は、チップセレクト信号が活性化
し、かつ外部クロック信号が不活性化したことに応じ
て、パワーダウンリセット信号を活性化するチップセレ
クト信号バッファと、内部回路活性化信号の不活性化に
応答して、所定のパルス長の第１のパワーダウンセット
信号を出力する第１のパルス発生手段と、チップセレク
ト信号の活性化後に発生する内部クロック信号の不活性
化のエッジに応答して、所定のパルス長の第２のパワー
ダウンセット信号を出力する第２のパルス発生手段と、
クロック活性化信号を第１の入力ノードに、第１のパワ
ーダウンセット信号を第２の入力ノードに、第２のパワ
ーダウンセット信号を第３の入力ノードにそれぞれ受け
る第１の３入力ＮＡＮＤゲートと、内部回路活性化信号
の反転信号を第１の入力ノードに、パワーダウンリセッ
ト信号を第２の入力ノードに、第１の３入力ＮＡＮＤゲ
ートの出力を第３の入力ノードにそれぞれ受け、クロッ
ク活性化信号を出力する第２の３入力ＮＡＮＤゲートと
を含む。
【００２５】請求項７記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成において、
内部クロック発生手段は、チップセレクト信号が活性化
し、かつ外部クロック信号が不活性化後所定の時間経過
したことに応じて、パワーダウンリセット信号を活性化
するチップセレクト信号バッファと、内部回路活性化信
号の不活性化に応答して、所定のパルス長の第１のパワ
ーダウンセット信号を出力する第１のパルス発生手段
と、チップセレクト信号の活性化後に発生する内部クロ
ック信号の不活性化のエッジに応答して、所定のパルス
長の第２のパワーダウンセット信号を出力する第２のパ
ルス発生手段と、クロック活性化信号を第１の入力ノー
ドに、第１のパワーダウンセット信号を第２の入力ノー
ドに、第２のパワーダウンセット信号を第３の入力ノー
ドにそれぞれ受ける第１の３入力ＮＡＮＤゲートと、内
部回路活性化信号の反転信号を第１の入力ノードに、パ
ワーダウンリセット信号を第２の入力ノードに、第１の
３入力ＮＡＮＤゲートの出力を第３の入力ノードにそれ
ぞれ受け、クロック活性化信号を出力する第２の３入力
ＮＡＮＤゲートとを含む。
【００２６】
【発明の実施の形態】
［実施の形態１］図１は、本発明のＳＤＲＡＭ１０００
の構成を示す概略ブロック図である。上述したとおり、
ＳＤＲＡＭは、外部からのクロック信号に同期して、制
御信号およびデータ信号を取込む同期動作を行なうの
で、アドレス信号のスキュー（タイミングのずれ）によ
るデータ入出力時間に対するマージンを確保する必要が
ない。したがって、サイクルタイムを短縮することがで
きるという利点を有する。このように、クロック信号に
同期して連続データの書込および読出を実行することが
できるため、連続したアドレスに対して連続アクセスを
行なう場合のアクセスタイムの短縮が可能となる。
【００２７】さらに、ＳＤＲＡＭを高速動作させるため
のアーキテクチャとして、Ｃｈｏｉらは２ビットごとに
データの書込／読出を行なう２ビットプリフェッチのＳ
ＤＲＡＭを発表している（1993 Symposium on VLSI ci
rcuit ）。
【００２８】以下では、ＳＤＲＡＭ１０００は、上述し
たような２ビットプリフェッチ動作を行なうことが可能
な構成を有しているものとする。
【００２９】ただし、以下の説明で明らかとなるよう
に、本願の発明は、より一般的に外部からクロック信号
を受けて、内部クロック信号を発生させて内部回路の動
作を制御する同期型半導体記憶装置の低消費電力化に適
用することが可能である。
【００３０】図１においては、×１６ビット構成のＳＤ
ＲＡＭの１ビット分に対応する入出力データに関連する
機能的部分の構成が示されている。すなわち、各データ
入出力端子に対応して機能ブロック１００が設けられ、
×１６ビット構成のＳＤＲＡＭの場合には、それぞれの
入出力端子に対応して機能ブロック１００を１６個含む
ことになる。ここに例示した各機能ブロック１００自体
は、従来ＳＤＲＡＭにおいて用いられてきた一般的なも
のであり、以下にその構成および動作について説明す
る。
【００３１】まず、図１の機能ブロック１００におい
て、データ入出力端子ＤＱｉに関連するメモリセルアレ
イ部分は、バンクＡを構成するメモリセルアレイ７１
ａ、７１ａ′と、バンクＢを構成するメモリセルアレイ
７１ｂ、７１ｂ′とを含む。
【００３２】バンクＡは、アドレス信号に応じて選択さ
れるメモリセルアレイバンクＡ０とメモリセルアレイバ
ンクＡ１とに分割され、メモリセルアレイバンクＢは、
メモリセルアレイバンクＢ０およびＢ１に分割されてい
る。
【００３３】メモリセルアレイバンクＡ０およびＡ１に
対しては、それぞれ、アドレス信号ｅｘｔ．Ａ０〜ｅｘ
ｔ．Ａｉをデコードしてメモリセルアレイ７１ａの対応
する行を選択する複数のロウデコーダを含むＸデコーダ
群５２ａと、列アドレス信号Ｙ１〜Ｙｋをデコードして
メモリセルアレイ７１ａの対応する列を選択する列選択
信号を発生する複数のコラムデコーダを含むＹデコーダ
群５３ａと、メモリセルアレイ７１ａの選択された行に
接続されるメモリセルのデータを検知して増幅するセン
スアンプ群５４ａとが設けられている。
【００３４】Ｘデコーダ群５２ａは、メモリセルアレイ
７１ａの各ワード線に対応して設けられるロウデコーダ
を含む。外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａｉ
に応じて発生される内部アドレス信号Ｘ０〜Ｘｉに従っ
て、対応するロウデコーダが、ロウデコーダに対応して
設けられているワード線を選択状態とする。
【００３５】Ｙデコーダ群５３ａは、メモリセルアレイ
７１ａの列選択線それぞれに対応して設けられるコラム
デコーダを含む。１本の列選択線は、たとえば、４対の
ビット線対を選択状態とする。Ｘデコーダ群５２ａおよ
びＹデコーダ群５３ａにより、メモリセルアレイバンク
Ａ０およびＡ１において、それぞれ４ビットのメモリセ
ルが同時に選択状態とされる。Ｘデコーダ群５２ａおよ
びＹデコーダ群５３ａは、それぞれバンク指定信号ＢＡ
により活性化される。
【００３６】一方、メモリセルアレイバンクＢ０および
Ｂ１に対しても、それぞれＸデコーダ群５２ｂおよびＹ
デコーダ群５３ｂが設けられ、これらはそれぞれバンク
指定信号ＢＢにより活性化される。
【００３７】バンクＡには、さらに、センスアンプ群５
４ａにより検知増幅されたデータを伝達するとともに、
書込データをメモリセルアレイ７１ａの選択されたメモ
リセルへ伝達するための内部データ伝達線（グローバル
ＩＯ線）が設けられている。
【００３８】メモリセルアレイバンクＡ０に対しては、
グローバルＩＯ線バスＧＩＯ０が設けられ、メモリセル
アレイバンクＡ１に対しては、グローバルＩＯ線バスＧ
ＩＯ１が設けられている。１つのグローバルＩＯ線バス
は、同時に選択された４ビットのメモリセルと同時にデ
ータの授受を行なうために４対のグローバルＩＯ線対を
含んでいる。
【００３９】メモリセルアレイバンクＡ０に対するグロ
ーバルＩＯ線対ＧＩＯ０に対応して、ライト用レジスタ
５９ａおよびライトバッファ群６０ａが設けられ、メモ
リセルアレイバンクＡ１に対するグローバルＩＯ線対Ｇ
ＩＯ１に対応して、ライト用レジスタ５９ａ′およびラ
イトバッファ群６０ａ′が設けられている。
【００４０】１ビット幅の入力バッファ５８ａは、デー
タ入出力端子ＤＱｉに与えられた入力データから内部書
込データを生成する。セレクタ６９ａは、第２の制御信
号発生回路６３から出力されるセレクタ制御信号φＳＥ
Ａにより制御され、入力バッファ５８ａの出力を切換え
て、２つのライト用レジスタ５９ａまたは５９ａ′に与
える。
【００４１】すなわち、入力バッファ５８ａは、入力バ
ッファ活性化信号φＷＤＢＡに応じて活性化され、デー
タ入出力端子ＤＱｉに与えられた入力データから内部書
込データを生成し、セレクタ６９ａは、アドレス信号に
応じて第２の制御信号発生回路６３から接地出力された
セレクタ制御信号φＳＥＡに応じて制御され、ライト用
レジスタ５９ａおよび５９ａ′のいずれか一方に対し
て、内部書込データを出力する。
【００４２】ライト用レジスタ５９ａおよび５９ａ′
は、それぞれレジスタ活性化信号φＲｗＡ０またはφＲ
ｗＡ１に応答して活性化され、セレクタ６９ａから出力
された書込データを順次格納する。ライトバッファ群６
０ａおよび６０ａ′は、書込バッファ活性化信号φＷＢ
Ａ０またはφＷＢＡ１に応答して活性化され、対応する
ライト用レジスタ５９ａまたは５９ａ′に格納されたデ
ータを増幅して、対応するグローバルＩＯ線対バスＧＩ
Ｏ０またはＧＩＯ１へ伝達する。
【００４３】２系統のグローバルＩＯ線対ＧＩＯ０およ
びＧＩＯ１に共通に、イコライズ回路（図示せず）が設
けられ、イコライズ回路活性化信号φＷＥＱＡ（図示せ
ず）に応答して活性化され、グローバルＩＯ線対バスＧ
ＩＯ０およびＧＩＯ1 イコライズを行なう。
【００４４】ライトバッファ群６０ａおよび６０ａ′な
らびにライトレジスタ５９ａおよび５９ａ′は、それぞ
れ８ビット幅を有する。
【００４５】メモリセルアレイバンクＢも同様に、メモ
リセルアレイバンクＢ０およびＢ１を含む。メモリセル
アレイバンクＢ０およびＢ１は、それぞれ、Ｘデコーダ
群５２ｂ、Ｙデコーダ群５３ｂ、センスアンプ活性化信
号φＳＡＢに応答して活性化されるセンスアンプ群５４
ｂ、バッファ活性化信号φＷＢＢ０またはφＷＢＢ１に
応答して活性化されるライトバッファ群６０ｂおよび６
０ｂ′、レジスタ活性化信号φＲｗＢ０またはφＲｗＢ
１に応答して活性化されるライト用レジスタ５９ｂおよ
び５９ｂ′、セレクタ制御信号φＳＥＢによって制御さ
れるセレクタ６９ｂ、７０ｂおよびバッファ活性化信号
φＷＤＢＢに応答して活性化される入力バッファ５８ｂ
を含む。
【００４６】バンクＡの構成とバンクＢの構成は同一で
ある。ライト用レジスタ５９ａおよび５９ａ′ならびに
５９ｂおよび５９ｂ′を設けることにより、１つのデー
タ入力端子ＤＱｉに対し、高速のクロック信号に同期し
てデータの入出力を行なうことが可能となる。
【００４７】バンクＡおよびバンクＢに対する各制御信
号については、バンク指定信号ＢＡおよびＢＢに従っ
て、いずれか一方のバンクに対する制御信号のみが発生
される。
【００４８】データ読出信号のための機能ブロックにお
いて、バンクＡに対応して設けられる内部データ伝達線
（グローバルＩＯ線）のバスＧＩＯに対して、センスア
ンプ群５４ａにより検知増幅されたデータが伝達され
る。
【００４９】データ読出のために、バンクＡ０において
グローバルＩＯ線バスＧＩＯ０上のデータを、プリアン
プ活性化信号φＲＢＡ０に応答して活性化されて増幅す
るリードプリアンプ５５ａと、レジスタ活性化信号φＲ
ｒＡ０に応じて活性化され、リードプリアンプ５５ａで
増幅されたデータを格納するためのリード用レジスタ５
６ａとが設けられる。
【００５０】一方、バンクＡ１に対応して設けられるグ
ローバルＩＯ線バスＧＩＯ０１上のデータを、プリアン
プ活性化信号φＲＢＡ１に応答して活性化されて増幅す
るリードプリアンプ５５ａ′と、レジスタ活性化信号φ
ＲｒＡ１に応じて活性化され、リードプリアンプ５５
ａ′で増幅されたデータを格納するためのリード用レジ
スタ５６ａ′とが、さらに設けられる。
【００５１】図１に示す機能ブロック１００は、さら
に、リード用レジスタ５９ａおよび５６ａ′からのデー
タを受けて、セレクタ信号φＳＥＡに応じて、いずれか
一方を順次出力するセレクタ７０ａと、セレクタ７０ａ
からの出力を受けて、データを順次出力するための出力
バッファ５７ａとを含む。
【００５２】リードプリアンプ５５ａおよびリード用レ
ジスタ５６ａは、４対のグローバルＩＯ線に対応してそ
れぞれ４ビット幅の構成を備える。リード用レジスタ５
６ａは、レジスタ活性化信号φＲｒＡ１に応答して、リ
ードプリアンプ５５ａの出力するデータをラッチし、か
つ順次出力する。
【００５３】リードプリアンプ５５ａ′、リード用レジ
スタ５６ａ′の動作についても同様である。
【００５４】出力バッファ５７ａは、出力イネーブル信
号φＯＵＴＡに応答して、リード用セレクタ７０ａから
順次出力される８ビットのデータをデータ入出力端子Ｄ
Ｑｉへ伝達する。図１においては、データ入出力端子Ｄ
Ｑｉを介してデータ入力およびデータ出力が行なわれる
構成となっている。このデータ入力およびデータ出力
は、別々の端子を介して行なわれる構成であってもよ
い。
【００５５】全く同様の構成が、メモリセルアレイバン
クＢに対応しても設けられている。すなわち、メモリセ
ルアレイバンクＢに対応して、リードプリアンプ活性化
信号φＲＢＢ０、φＲＢＢ１によりそれぞれ活性化され
るリードプリアンプ５５ｂおよび５５ｂ′、レジスタ活
性化信号φＲｒＢ０およびφＲｒＢ１によりそれぞれ活
性化されるリード用レジスタ５６ｂおよび５６ｂ′、信
号φＳＥＢに応じてリード用レジスタ５６ｂまたは５６
ｂ′の出力のいずれかを選択的に出力するセレクタ７０
ｂ、信号φＯＵＴＢに応答してセレクタ７０ｂからの出
力データをデータ入出力端子ＤＱｉに対して出力する出
力バッファ５７ｂとが設けられる。
【００５６】バンクＡおよびバンクＢをほぼ同一の構成
とし、バンク指定信号ＢＡおよびＢＢにより一方のみを
選択することにより、バンクＡおよびバンクＢは互いに
ほぼ完全に独立して動作することが可能となる。
【００５７】バンクＡおよびバンクＢを、それぞれ独立
に駆動するための制御系として、第１の制御信号発生回
路６２、第２の制御信号発生回路６３およびクロックカ
ウンタ６４が設けられている。
【００５８】第１の制御信号発生回路６２は、外部から
与えられる制御信号、すなわち、外部ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレススト
ローブ信号ｅｘｔ．／ＣＡＳ、チップセレクト信号ｅｘ
ｔ．／ＣＳおよび外部書込イネーブル信号（書込許可信
号）ｅｘｔ．／ＷＥ、クロックイネーブル信号ＣＫＥ
を、外部クロック信号Ｅｘｔ．ＣＬＫに同期して取込
み、内部制御信号φｘａ、φｙａ、φＷ、φＯ、φＲ、
およびＣ０も発生する。
【００５９】ここで、φＯは、出力バッファ５７ａまた
は出力バッファ５７ｂに対して、データの出力動作を指
示する制御信号φＯＵＴＡまたはφＯＵＴＢを出力する
ことを指示するための信号である。
【００６０】信号φＷは書込動作が指示されたこと、φ
Ｒは読込動作が指示されたことをそれぞれ示す。
【００６１】チップセレクト信号ｅｘｔ．／ＣＳは、こ
の信号が活性状態（“Ｌ”レベル）となることで、他の
制御信号の取込みの許可を指示する信号である。すなわ
ち、信号ｅｘｔ．／ＣＳが不活性状態（“Ｈ”レベル）
である期間は、他の制御信号の第１の制御信号発生回路
６２への取込みが禁止される。
【００６２】信号Ｃ０は、この信号ｅｘｔ．／ＣＳの活
性化に応答して、内部クロック信号ｉｎｔ．ＣＬＫに同
期して発生されるワンショットのパルス信号である。
【００６３】以下の説明で明らかとなるように、信号ｅ
ｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳおよび信号ｅｘ
ｔ．／ＷＥの組合せにより、ＳＤＲＡＭ１０００の活性
化、読込動作、書込動作、プリチャージ動作およびリフ
レッシュ動作等が指示される。
【００６４】第２の制御信号発生回路６３は、バンク指
定信号ＢＡおよびＢＢと、外部からのアドレス信号の最
下位ビットのＹ０と、内部制御信号φＷ、φＯ、φＲお
よびＣ０と、クロックカウンタ６４の出力に応答して、
バンクＡおよびＢをそれぞれ独立に駆動するための制御
信号、すなわち、センスアンプ活性化信号φＳＡＡおよ
びφＳＡＢ、ライトバッファ活性化信号φＷＢＡ０、φ
ＷＢＡ１、φＷＢＢ０およびφＷＢＢ１と、ライト用レ
ジスタ活性化信号φＲｗＡ０、φＲｗＡ１、φＲｗＢ０
およびφＲｗＢ１と、セレクタ制御信号φＳＥＡおよび
φＳＥＢと、入力バッファ活性化信号φＷＤＢＡおよび
φＷＤＢＢと、リードプリアップ活性化信号φＲＢＢ
０、φＲＢＢ１、φＲＢＡ０、およびφＲＢＡ１と、リ
ード用レジスタ活性化信号φＲｒＢ０、φＲｒＢ１、φ
ＲｒＡ０、およびφＲｒＡ１と、出力バッファ活性化信
号φＯＵＴＡおよびφＯＵＴＢとを発生する。
【００６５】ＳＤＲＡＭ１０００は、さらに、周辺回路
として、内部制御信号φｘａに応答して、外部アドレス
信号ｅｘｔ．Ａ０ないしｅｘｔ．Ａ１を取込み、内部ア
ドレス信号Ｘ０ないしＸｊとバンク選択信号ＢＡおよび
ＢＢを発生するＸアドレスバッファ６５と、内部制御信
号φｙａに応答して活性化され、列選択線を指定するた
めの列選択信号Ｙ０〜Ｙｋを出力するＹアドレスバッフ
ァ６６とを含む。ＳＤＲＡＭ１０００は、さらに、周辺
回路として、クロック信号ＣＬＫにより制御され、選択
される列アドレスに対応する信号ＹＥ０〜ＹＥｋならび
に信号ＹＯ０〜ＹＯｋとを出力するＹアドレスオペレー
ション回路６８とを含む。
【００６６】ここで、信号ＹＥ０〜ＹＥｋは、メモリセ
ルアレイバンクＡ０またはメモリセルアレイバンクＢ０
中の列アドレスに対応する内部列アドレス信号を表わ
し、信号ＹＯ０〜ＹＯｋは、メモリセルアレイバンクＡ
１またはメモリセルアレイバンクＢ１に対応する列アド
レスを表わす内部列アドレス信号であるものとする。
【００６７】なお、以上の説明においては、バンク数が
２つである場合について示しているが、より一般的に
は、さらにバンク数を増加させ、その数だけレジスタ、
バッファ、Ｉ／Ｏ線とを備える構成とすることも可能で
ある。その場合でも、バンクはそれぞれに独立にアクセ
スすることが可能である。
【００６８】データは、書込コマンドが入力したときに
与えられるアドレス下位１ビットによってメモリセルア
レイバンクＡ０に書込まれるか、メモリセルアレイバン
クＡ１に書き込まれるかが振分けられる。
【００６９】その動作を簡単に説明すると、書込コマン
ドが入力されると、与えられたアドレスに従って、Ｙデ
コーダが活性化される。最初のデータはレジスタＡ０に
ストアされ、その後信号φＷＢＡ０の活性化に応じて、
レジスタＡ０にストアされているデータが、Ｉ／Ｏ線Ｇ
ＩＯ０を介して、メモリセルアレイバンクＡ０に書込ま
れる。
【００７０】次のクロック信号の立上がりエッジで与え
られるデータは、レジスタＡ１にストアされ、その後信
号φＷＢＡ１の活性化に応じて、Ｉ／Ｏ線ＧＩＯ１を介
して、メモリセルアレイバンクＡ１に書込まれる。２ビ
ット分のデータの書込みが終了すると、信号φＷＢＡ０
と、信号φＷＢＡ１が非活性化され、メモリセルアレイ
とバッファと接続するＩ／Ｏ線ＧＩＯ０およびＧＩＯ１
の電位レベルがイコライズされ、次のデータの書込みに
備える。
【００７１】ＳＤＲＡＭ１０００は、さらに、第１の制
御信号発生回路において、内部回路の回路動作の活性化
を指示するために発生された信号φACT と、チップセレ
クト信号ｅｘｔ．／ＣＳとに応じて制御され、内部クロ
ック信号ｉｎｔ．ＣＬＫを発生する内部クロック発生回
路２００を含む。
【００７２】すなわち、内部クロック発生回路２００
は、チップセレクト信号ｅｘｔ．／ＣＳの活性化に応じ
て活性化されて、外部クロック信号Ｅｘｔ．ＣＬＫを受
けて、これに同期し、かつ所定のパルス幅を有する内部
クロック信号ｉｎｔ．ＣＬＫの発生動作を開始する。さ
らに、内部クロック信号発生回路２００は、信号φACT
の不活性化に応じて、内部クロック信号ｉｎｔ．ＣＬＫ
の生成動作を停止する。
【００７３】すなわち、スタンバイ状態にあるＳＤＲＡ
Ｍ１０００に対して、何らかのコマンドを入力する際に
は、必ずチップセレクト信号ｅｘｔ．／ＣＳが活性化す
る必要があり、これに応じて、内部クロック発生回路２
００は、内部クロック信号ｉｎｔ．ＣＬＫの生成動作を
開始する。一方で、ＳＤＲＡＭ１０００の活性化が指示
された後、データの書込動作またはデータの読出動作が
終了し、内部回路がスタンバイ状態に移行する際には、
内部回路の活性化を指示する信号φACT は不活性化
（“Ｌ”レベル）へと変化する。これに応じて、内部ク
ロック発生回路２００は、その動作を停止する。したが
って、ＳＤＲＡＭ１０００がスタンバイ状態において
は、内部クロック信号ｉｎｔ．ＣＬＫを生成するための
回路動作が停止しているので、消費電力の低減を図るこ
とが可能となる。
【００７４】図２は、図１に示したＳＤＲＡＭ１０００
の読出動作を説明するためのタイミングチャートであ
る。図２においては、バースト長が８であり、／ＣＳレ
イテンシーが３である場合を示している。
【００７５】サイクル１における該クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、チップセレク
ト信号ｅｘｔ．／ＣＳおよびロウアドレスストローブ信
号ｅｘｔ．／ＲＡＳがともに活性状態（“Ｌ”レベル）
であることに応じて、行アドレスＸａがＳＤＡＲＭ１０
００に取込まれる。一方、サイクル１の外部クロック信
号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号ｅ
ｘｔ．ＲＡＳが“Ｌ”レベル、信号ｅｘｔ．／ＣＡＳお
よび信号ｅｘｔ．／ＷＥが“Ｈ”レベルであることに応
じて、内部回路の活性化を指示する信号ＺＲＡＳＥ−Ａ
の反転信号φACTa rrayが活性状態（“Ｈ”レベル）とな
り、これに応じて内部回路の活性化を指示する信号φ
ACT が活性化する。すなわち、アドレス信号に応じて、
バンクＡが活性化することになる。
【００７６】続いて、サイクル４における外部クロック
信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号
ｅｘｔ．／ＣＳおよび信号ｅｘｔ．／ＣＡＳがともに活
性状態（“Ｌ”レベル）であることに応じて、列アドレ
ス信号ＹｂがＳＤＲＡＭ１０００に取込まれる。この列
アドレス信号の取込みの完了に応じて、サイクル６にお
ける外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッ
ジにおいて、データ出力を指示する信号φＯが活性状態
（“Ｈ”レベル）となる。続いて、サイクル７における
外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジに
おいて、信号ｅｘｔ．／ＣＳ、信号ｅｘｔ．／ＲＡＳお
よび信号ｅｘｔ．／ＷＥが活性状態（“Ｈ”レベル）で
あることに応じて、バンクＡのプリチャージが指示さ
れ、これに応じて、メモリアレイの活性化を指示する信
号φACTarrayが不活性状態（“Ｌ”レベル）となる。
【００７７】一方、読出されたデータｂ０〜ｂ７は、／
ＣＳレイテンシーが３であることに応じて、サイクル４
から３サイクル後のサイクル７における外部クロック信
号Ｅｘｔ．ＣＬＫの立上がりのエッジから、外部クロッ
ク信号Ｅｘｔ．ＣＬＫに同期して、順次ＳＤＲＡＭの外
部へ出力される。
【００７８】サイクル１１における外部クロック信号Ｅ
ｘｔ．ＣＬＫの立上がりのエッジにおいて、信号ｅｘ
ｔ．／ＣＳおよび信号ｅｘｔ．ＲＡＳがともに活性状態
（“Ｌ”レベル）であることに応じて、次の選択される
行を指定する行アドレス信号ＸｃがＳＤＲＡＭ１０００
に取込まれる。一方、信号φACTarrayは活性状態へと変
化し、バンクＡが活性化される。
【００７９】サイクル１４の外部クロック信号Ｅｘｔ．
ＣＬＫの立上がりのエッジに応じて、読出されたデータ
ｂ７の出力が終わるのに応じて、信号φＯは不活性状態
へと変化する。
【００８０】さらに、サイクル１６における外部クロッ
ク信号Ｅｘｔ．ＣＬＫの立上がりのエッジに応じて、／
ＣＳＤレイテンシーが３であることに応じて、サイクル
１４における外部クロック信号Ｅｘｔ．ＣＬＫの立上が
りのエッジから３サイクル後の、サイクル１７における
外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジか
ら、順次外部クロック信号Ｅｘｔ．ＣＬＫに同期して、
アドレス信号ＸｃおよびＹＤにより指定されたアドレス
から順次読出された８ビット分のデータｄ０〜ｄ７が出
力される。
【００８１】一方、サイクル１７における外部クロック
信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号
ｅｘｔ．／ＣＳ、信号ｅｘｔ．／ＲＡＳおよび信号ｅｘ
ｔ．／ＷＥが活性状態（“Ｌ”レベル）であることに応
じて、バンクＡのプリチャージ動作が指定され、信号φ
ACTarrayが不活性状態（“Ｌ”レベル）へと変化する。
【００８２】読出データｄ７の出力が完了するのに応じ
て、信号φＯは不活性化する。したがって、サイクル２
５における外部クロック信号Ｅｘｔ．ＣＬＫの立上がり
においては、信号φACTarrayおよび信号φＯがともに不
活性状態であって、内部回路の回路動作が不活性化して
いることに応じて、信号φACT も不活性状態（“Ｌ”レ
ベル）へと変化する。
【００８３】図３は、内部回路活性化信号φACT を発生
する内部回路活性指示回路３００の構成を示す概略ブロ
ック図である。
【００８４】内部回路活性指示回路３００は、信号ｅｘ
ｔ．／ＣＡＳ信号、ｅｘｔ．／ＣＳ、信号ｅｘｔ．／Ｒ
ＡＳ、信号ｅｘｔ．／ＷＥおよび内部クロック信号ｉｎ
ｔ．ＣＬＫの論理合成により、アクトコマンドおよびプ
リチャージコマンドを生成するコマンドデコーダ３０２
と、アクトコマンドをセット信号、プリチャージコマン
ドをリセット信号として受け、信号φACTarrayを出力す
るＳ−Ｒフリップフロップ回路３０６と、信号φ
ACTarrayと信号φＯとを受けるＮＯＲ回路３１４と、Ｎ
ＯＲ回路３１４の出力を受けて、信号φACT を出力する
インバータ３１６とを含む。
【００８５】すなわち、内部回路活性指示回路３００
は、信号ｅｘｔ．／ＣＡＳおよび信号ｅｘｔ．／ＷＥが
ともに不活性状態（“Ｈ”レベル）であって、信号ｅｘ
ｔ．／ＲＡＳおよび信号ｅｘｔ．／ＣＳがともに活性状
態（“Ｌ”レベル）であることに応じて、内部クロック
ｉｎｔ．ＣＬＫに同期して信号φACTarrayを活性状態と
し、信号ｅｘｔ．／ＣＡＳが不活性状態（“Ｈ”レベ
ル）であり、信号ｅｘｔ．／ＲＡＳ、信号ｅｘｔ．／Ｃ
Ｓおよび信号ｅｘｔ．／ＷＥが活性状態（“Ｌ”レベ
ル）であることに応じて、内部クロック信号ｉｎｔ．Ｃ
ＬＫに同期して信号φ ACTarrayを不活性状態とする。
【００８６】なお、プリチャージコマンドは、内部動作
が完了した際自動的にプリチャージがかかるモードでの
動作時に発生するプリチャージ命令を含んでいる。
【００８７】したがって、信号φACT は、信号φ
ACTarrayが活性化状態、すなわち、いずれかのバンクが
活性状態であること、ならびに信号φＯが活性状態、す
なわちデータ出力が活性状態となっていることの２つに
応じて、そのいずれかが活性状態であれば活性状態とな
る信号である。
【００８８】図４は、図１に示した内部クロック発生回
路２００の構成をより詳細に示す概略ブロック図であ
る。
【００８９】内部クロック発生回路２００は、信号φ
ACT および信号ｅｘｔ．／ＣＳに応じて、ＳＤＲＡＭ１
０００においてスタンバイ状態が指示されていることを
検知し、スタンバイ状態においては、クロック活性化信
号ＺＰＤＥを不活性状態とするスタンバイ検知回路２０
２と、信号ＺＰＤＥに応じて制御され、外部クロック信
号Ｅｘｔ．ＣＬＫを受けて、信号ＺＰＤＥが活性状態に
おいては外部クロック信号Ｅｘｔ．ＣＬＫをそのまま出
力し、信号ＺＰＤＥが不活性状態においては、信号Ｅｘ
ｔ．ＣＬＫの出力を停止するクロック入力制御回路２０
４と、クロック入力制御回路２０４の出力を受けて、外
部クロック信号Ｅｘｔ．ＣＬＫに同期し、所定のパルス
幅を有する内部クロック信号ｉｎｔ．ＣＬＫに変換して
出力するクロックバッファ２０６とを含む。
【００９０】スタンバイ検知回路２０２は、一方の入力
ノードにチップセレクト信号ｅｘｔ．／ＣＳを、他方の
入力ノードに接地電位を受けるＮＯＲ回路２１０と、Ｎ
ＯＲ回路２１０の出力を受けて反転して出力するインバ
ータ２１２と、信号φACT の出力を受けて反転して出力
するインバータ２１６と、インバータ２１６の出力を受
けて所定時間遅延した後反転して出力する遅延段２１８
と、インバータ２１６の出力および遅延段２１８の出力
とを受けるＮＡＮＤ回路２２０と、ＮＡＮＤ回路２２０
の出力信号であるパワーダウンセット信号ＰＤＳを一方
の入力に受け、他方の入力にクロック活性化信号ＺＰＤ
Ｅを受けるＮＡＮＤ回路２２２と、ＮＡＮＤ回路２２２
の出力を一方の入力ノードに、他方にインバータ２１２
の出力信号であるパワーダウンリセット信号ＰＤＲＳを
受け、信号ＺＰＤＥを出力するＮＡＮＤ回路２１４とを
含む。
【００９１】クロック入力制御回路２０４は、一方の入
力ノードに外部クロック信号Ｅｘｔ．ＣＬＫを受け、他
方の入力ノードに信号ＺＰＤＥを受けるＮＡＮＤ回路２
３０と、ＮＡＮＤ回路２３０の出力を受けて反転して出
力するインバータ２３２とを含む。
【００９２】図５は、図４に示したクロックバッファ２
０６の構成をより詳細に示す概略ブロック図である。
【００９３】クロックバッファ２０６は、クロック入力
制御回路２０４の出力を受けて、所定の時間遅延して出
力する奇数段の遅延回路２４０と、遅延回路２４０の出
力と、クロック入力制御回路２０４の出力とを受けるＮ
ＡＮＤ回路２４２と、ＮＡＮＤ回路２４２の出力を受け
て反転して内部クロックｉｎｔ．ＣＬＫを出力するイン
バータ２４４とを含む。
【００９４】図６は、図４に示した内部クロック発生回
路の動作を説明するためのタイミングチャートである。
【００９５】時刻ｔ１における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりのエッジに応答して、信号φ
ACTarrayおよび信号φＯがともに不活性状態となってい
る場合は、信号φACT が不活性状態（“Ｌ”レベル）へ
と変化する。
【００９６】これに応じて、スタンバイ検知回路２０２
におけるパワーダウンセット信号ＰＤＳが遅延段２１８
により決定される所定時間だけ活性状態（“Ｌ”レベ
ル）となる。パワーダウンセット信号ＰＤＳの活性化に
応じて、信号ＺＰＤＥは不活性状態（“Ｌ”レベル）へ
と変化する。これに応じて、クロック入力制御回路２０
４は、クロックバッファ２０６への外部クロック信号Ｅ
ｘｔ．ＣＬＫの出力を停止する。これに伴って、時刻ｔ
２において、内部クロック信号ｉｎｔ．ＣＬＫの出力動
作も停止する。
【００９７】続いて、時刻ｔ３において、チップセレク
ト信号ｅｘｔ．／ＣＳが活性状態（“Ｌ”レベル）とな
るのに応じて、スタンバイ検知回路２０２におけるパワ
ーダウンリセット信号ＰＤＲＳも活性状態（“Ｌ”レベ
ル）となる。これに応じて、ＮＡＮＤ回路２１４から出
力される信号ＺＰＤＥは再び活性状態（“Ｈ”レベル）
に復帰する。
【００９８】信号ＺＰＤＥが活性状態へと変化したこと
に応じて、時刻ｔ４以降において、内部クロック信号ｉ
ｎｔ．ＣＬＫの出力が再び開始される。
【００９９】実施の形態１のＳＤＲＡＭ１０００におい
ては、以上説明したとおり、ＳＤＲＡＭ１０００が、ス
タンバイ状態である場合に、外部からＳＤＲＡＭ１００
０に何らかのコマンドを与えるために、チップセレクト
信号ｅｘｔ．／ＣＳが活性状態（“Ｌ”レベル）となる
のに応じて、内部クロック発生回路２００から内部クロ
ック信号ｉｎｔ．ＣＬＫの出力が開始される。一方、Ｓ
ＤＲＡＭ１０００の内部において、バンクの活性化が行
なわれているか、あるいはデータ出力が行なわれている
かの状態、すなわち、内部回路が活性状態である期間は
活性状態となっている信号φACT の不活性化に応じて、
内部クロック信号ｉｎｔ．ＣＬＫの出力動作が停止され
る。
【０１００】したがって、ＳＤＲＡＭ１０００において
は、スタンバイ状態において、内部クロック信号ｉｎ
ｔ．ＣＬＫを出力するクロックバッファ２０６が動作を
行なわないため、スタンバイ状態における消費電力を抑
制することが可能である。
【０１０１】しかも、外部クロック信号Ｅｘｔ．ＣＬＫ
信号に対するチップセレクト信号ｅｘｔ．／ＣＳ信号の
セットアップ時間は一般に、この信号ｅｘｔ．／ＣＳが
非同期で外部から入力される信号であるために、２ｎｓ
（あるいは３ｎｓ）という規格で規定されている。この
ため、信号ｅｘｔ．／ＣＳが“Ｌ”レベルとなった後、
２ｎｓ（あるいは３ｎｓ）以内に信号ＺＰＤＥが活性状
態（“Ｈ”レベル）に復帰すれば、内部クロック信号ｉ
ｎｔ．ＣＬＫが出力動作を開始することとなり、規格上
の問題は発生しない。一般に、上述したような２ｎｓ
（あるいは３ｎｓ）という時間は、信号ｅｘｔ．／ＣＳ
が非同期で入力されることに応じて、余裕のある規格と
なっているため、たとえば、データの読出動作やデータ
の書込動作等が高速化した場合でも、このようなマージ
ンを確保することは可能である。
【０１０２】つまり、ＳＤＲＡＭの動作が高速化した場
合においても、読出動作や書込動作に対するマージンに
影響を与えることなく、ＳＤＲＡＭ１０００のスタンバ
イ時における低消費電力化を図ることが可能となる。
【０１０３】このように非同期で外部から入力されるチ
ップセレクト信号に基づくこの発明の動作は、ＳＤＲＡ
Ｍの外部入出力ピンの入力初段回路をスタンバイ状態時
にパワーカットする従来技術とも根本的に異なるもので
あり、また単にマイコンシステムのＤＲＡＭのスタンバ
イ時にクロック信号の発生を停止させる従来技術とも根
本的に異なるものである。
【０１０４】［実施の形態２］図７は、本発明の実施の
形態２の内部クロック発生回路におけるスタンバイ検知
回路４００の構成を示す概略ブロック図である。
【０１０５】実施の形態２のＳＤＲＡＭの構成は、図７
に示したスタンバイ検知回路４００の構成のみが、図１
に示したＳＤＲＡＭ１０００の構成と異なるものとす
る。
【０１０６】スタンバイ検知回路４００は、図４に示し
た実施の形態１のスタンバイ検知回路２０２の構成と、
以下の点で異なる。
【０１０７】すなわち、スタンバイ検知回路４００は、
チップセレクト信号ｅｘｔ．／ＣＳが活性状態となって
いる期間において、ＳＤＲＡＭに対して、スタンバイ動
作を指示するコマンド（ノーオペレーションのコマン
ド、以下ＮＯＰと称す）が入力された場合に、出力信号
をハイレベルに変化させるＮＡＮＤ回路４０２と、ＮＡ
ＮＤ回路４０２の出力を受けて、所定時間遅延した後に
反転して出力する遅延段４０４と、ＮＡＮＤ回路４０２
の出力および遅延段４０４の出力を受けて、第２のパワ
ーダウンセット信号ＰＤＳ２を出力するＮＡＮＤ回路４
０６を備える構成となっている点である。
【０１０８】以下では、信号φACT をインバータ２１６
により反転した信号を受けて所定時間遅延して出力する
遅延段２１８の出力と、インバータ２１６との出力を受
けるＮＡＮＤ回路２２０から出力される信号を、第１の
パワーダウンセット信号ＰＤＳ１と呼ぶことにする。
【０１０９】さらに、スタンバイ検知回路４００におい
ては、スタンバイ検知回路２０２の構成において、パワ
ーダウンセット信号ＰＤＳと、ＮＡＮＤ回路２１４の出
力である信号ＺＰＤＥとを受けるＮＡＮＤ回路が、信号
ＺＰＤＥと、信号ＰＤＳ１と、信号ＰＤＳ２とを受ける
３入力ＮＡＮＤ回路４２２となっている点で、スタンバ
イ検知回路２０２の構成と異なる。
【０１１０】その他の点は、スタンバイ検知回路４００
の構成は、図４に示したスタンバイ検知回路２０２の構
成と同様であるので、同一部分には同一符号を付してそ
の説明は繰返さない。
【０１１１】ここで、ＮＯＰのコマンドを指定するため
には、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエ
ッジにおいて、チップセレクト信号ｅｘｔ．／ＣＳが活
性状態“Ｌ”レベル）であって、信号ｅｘｔ．／ＲＡＳ
が“Ｈ”レベル、信号ｅｘｔ．／ＣＳが“Ｈ”レベル、
信号ｅｘｔ．／ＷＥが“Ｈ”レベルであることがそれぞ
れ必要である。
【０１１２】それぞれの外部制御信号が、上述したよう
なレベルとなっていることで、第１の制御信号発生回路
６２において、内部制御信号ＣＳ０、ＺＲＡＳ０および
ＺＣＡＳ０がそれぞれ発生される。
【０１１３】図８は、これらの信号の時間変化を示すた
めのタイミングチャートである。時刻ｔ１において、外
部クロック信号Ｅｘｔ．ＣＬＫが立上がる際に、チップ
セレクト信号ｅｘｔ．／ＣＳが活性状態であることに応
じて、内部クロック信号ｉｎｔ．ＣＬＫに同期して、ワ
ンショットパルスＣＳ０が発生される。同様にして、時
刻ｔ１における外部クロック信号Ｅｘｔ．ＣＬＫの立上
がりのエッジにおいて、信号ｅｘｔ．／ＲＡＳが不活性
状態であることに応じて、内部クロック信号ｉｎｔ．Ｃ
ＬＫに同期して、ワンショットパルスＺＲＡＳ０が活性
状態となる。
【０１１４】さらに、時刻ｔ１における外部クロック信
号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号ｅ
ｘｔ．／ＣＡＳが不活性状態であることに応じて、内部
クロック信号ｉｎｔ．ＣＬＫに同期して、ワンショット
パルスＺＣＡＳ０が活性状態となる。
【０１１５】図７に示したＮＡＮＤ回路４０２は、これ
らの信号ＣＳ０、ＺＲＡＳ０およびＺＣＡＳ０を受けて
いるので、図８に説明したとおり、外部制御信号の組合
せによりＮＯＰのコマンドが指定された場合には、ＮＡ
ＮＤ回路４０２の出力信号が“Ｌ”レベルへと変化す
る。これに応じて、遅延段４０４で定まる所定のパルス
幅を有するパワーダウンセット信号ＰＤＳ２がＮＡＮＤ
回路４０６から出力される。
【０１１６】図９は、図７に示したスタンバイ検知回路
４００および、このスタンバイ検知回路から出力される
信号ＺＰＤＥにより制御され、発生される内部クロック
信号ｉｎｔ．ＣＬＫの時間変化を説明するためのタイミ
ングチャートである。
【０１１７】時刻ｔ１において、内部回路の動作が終了
するのに伴って、信号φACT が“Ｈ”レベルの活性状態
から、“Ｌ”レベルの不活性状態へと変化する。これに
応じて、図７に示したＮＡＮＤ回路２２０から出力され
るパワーダウンセット信号ＰＤＳ１が活性状態となる。
信号ＰＤＳ１の活性化に応じて、クロック活性化信号Ｚ
ＰＤＥが“Ｌ”レベルへと変化し、時刻ｔ２において、
内部クロック信号ｉｎｔ．ＣＬＫが立下った後は、内部
クロック信号ｉｎｔ．ＣＬＫの生成動作は停止される。
【０１１８】すなわち、実施の形態１の第６図において
説明したのと同様に、内部回路の動作の停止に伴って、
内部クロック信号ｉｎｔ．ＣＬＫの生成動作は停止す
る。
【０１１９】一方、上述したとおり、スタンバイ状態に
おいて、ＮＯＰのコマンドがＳＤＲＡＭに入力された場
合、チップセレクト信号ｅｘｔ．／ＣＳは活性状態とな
る。したがって、実施の形態１のスタンバイ検知回路２
００においては、スタンバイ状態において、ＮＯＰコマ
ンドが入力された場合にも、信号ＺＰＤＥが活性状態
（“Ｈ”レベル）へと変化してしまい、内部クロック信
号の生成動作が開始されてしまうことになる。
【０１２０】すなわち、言い換えると図４に示した実施
の形態１のスタンバイ検知回路２０２の構成において
は、信号ｅｘｔ．／ＣＳが“Ｌ”レベルとなって、ゲー
ト２１４および２２２から構成されるラッチ回路がリセ
ットされて、信号ＺＰＤＥが活性状態となるのに対し、
ＮＯＰコマンドが与えられたのみの場合は、内部動作を
指示するコマンドが続けて入力されることはない。この
ため、信号φACT 信号が不活性状態（“Ｌ”レベル）の
まま推移し、信号ＺＰＤＥが“Ｈ”レベルを維持するこ
ととなってしまう。これでは、スタンバイ状態において
ＮＯＰのコマンドが指定されると、スタンバイ状態であ
るにもかかわらず内部クロック信号ｉｎｔ．ＣＬＫの生
成動作が開始されることになる。
【０１２１】これに対して、図７に示したスタンバイ検
知回路４００において、以下に説明するような動作によ
り、スタンバイ動作において、ＮＯＰのコマンドが指定
された場合でも、内部クロック信号ｉｎｔ．ＣＬＫが、
より一層電力の低減を図ることが可能となる。
【０１２２】すなわち、時刻ｔ３において、ＮＯＰのコ
マンドが入力され、信号ｅｘｔ．／ＣＳが不活性状態
（“Ｌ”レベル）となることに応じてパワーダウンリセ
ット信号ＰＤＲＳも活性状態へと変化する。これに応じ
て、一旦は信号ＺＰＤＥは活性状態（“Ｈ”レベル）へ
と変化し、信号ＺＰＤＥに制御されて内部クロック信号
ｉｎｔ．ＣＬＫが活性状態へと変化する。
【０１２３】ところが、図８において説明したとおり、
内部クロック信号ｉｎｔ．ＣＬＫが、時刻ｔ４において
立上がると、これに応じて、信号ＣＳ０、信号ＺＲＡＳ
０、信号ＺＣＡＳ０が各々活性状態（“Ｈ”レベル）へ
と変化する。その後、信号ＣＳ０、信号ＺＲＡＳ０、信
号ＺＣＡＳ０が、内部クロック信号ｉｎｔ．ＣＬＫの時
刻ｔ５における立下がりのエッジに応答して、不活性状
態（“Ｌ”レベル）へと変化すると、これに応じて、図
７に示したＮＡＮＤ回路４０６から出力されるパワーダ
ウンセット信号ＰＤＳ２が活性状態となる。したがっ
て、ＯＲ回路４２２とＮＡＮＤ回路２１４からなるラッ
チ回路の状態がセット状態へと変化し、信号ＺＰＤＥは
時刻ｔ６において、再び不活性状態へと変化する。
【０１２４】以上説明したとおり、実施の形態２のＳＤ
ＲＡＭにおいては、スタンバイ状態において、ＮＯＰの
コマンドが与えられた場合も、内部クロック信号ｉｎ
ｔ．ＣＬＫの生成動作が活性状態で維持されることがな
いため、消費電力の低減を図ることが可能である。
【０１２５】しかもＳＤＲＡＭの読出動作または書込動
作中の動作速度を向上させるために、クロック速度が向
上した場合でも、スタンバイ状態における消費電力の増
大を招くことがない。
【０１２６】［実施の形態３］図１０は、本発明の実施
の形態３のスタンバイ検知回路５００の構成を示す概略
ブロック図である。
【０１２７】実施の形態３のスタンバイ検知回路５００
の構成が図４に示した実施の形態１のスタンバイ検知回
路２０２の構成と異なる点は以下のとおりである。
【０１２８】すなわち、スタンバイ検知回路５００は、
信号ＣＳ０を受けて反転して出力するインバータ５０２
と、インバータ５０２の出力を受けて、所定時間遅延し
た後に反転して出力する遅延回路５０４と、インバータ
５０２および遅延回路５０４の出力を受けて、パワーダ
ウンセット信号ＰＤＳ２を出力するＮＡＮＤ回路５０６
とを含む。
【０１２９】スタンバイ検知回路５００は、スタンバイ
検知回路２００の構成において、ＮＡＮＤ回路２１４の
代わりに、信号φACT がインバータ５０８により反転さ
れた信号を第１の入力ノードに、パワーダウンリセット
信号ＰＤＲＳを第２の入力ノードに受けて、信号ＺＰＤ
Ｅを出力する３入力ＮＡＮＤ回路５１４を含む構成とな
っている。さらに、スタンバイ検知回路５００において
は、ＮＡＮＤ回路２２２の代わりに、信号ＺＰＤＥと、
パワーダウンセット信号ＰＤＳ１と、パワーダウンセッ
ト信号ＰＤＳ２を受ける３入力ＮＡＮＤ回路５２２を含
む構成となっている。３入力ＮＡＮＤ回路５２２の出力
が、３入力ＮＡＮＤ回路５１４の第３の入力ノードに入
力している。
【０１３０】その他の点は、スタンバイ検知回路５００
の構成は、図４に示した実施の形態１のスタンバイ検知
回路２００の構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。
【０１３１】図１１は、図１０に示した実施の形態３の
スタンバイ検知回路５００および、スタンバイ検知回路
５００から出力される信号ＺＰＤＥにより制御されて発
生する内部クロック信号ｉｎｔ．ＣＬＫの時間変化を説
明するためのタイミングチャートである。
【０１３２】時刻ｔ１において、信号φACT が活性状態
となるのに応じて、第１のパワーダウンセット信号ＰＤ
Ｓ１が活性状態となり、これに応じて信号ＺＰＤＥが不
活性状態（“Ｌ”レベル）となり、これに応じて、内部
クロック信号ｉｎｔ．ＣＬＫの生成動作が、時刻ｔ２に
おいて停止する点では、図６に示した実施の形態１の内
部クロック発生回路の動作と同様である。
【０１３３】再び図１１を参照して、時刻ｔ３におい
て、チップセレクト信号ｅｘｔ．／ＣＳが活性状態
（“Ｌ”レベル）となるのに応じて、パワーダウンリセ
ット信号ＰＤＲＳが活性状態となり、これに応じて、信
号ＺＰＤＥも活性状態（“Ｈ”レベル）へと変化する。
信号ＺＰＤＥにより制御されて、内部クロック信号ｉｎ
ｔ．ＣＬＫの生成動作が、時刻ｔ４において開始され
る。
【０１３４】時刻ｔ４における内部クロック信号ｉｎ
ｔ．ＣＬＫの立上がりのエッジに応答して、信号ＣＳ０
が活性状態となり、時刻ｔ５における内部クロック信号
ｉｎｔ．ＣＬＫの立下がりのエッジに応答して、信号Ｃ
Ｓ０は不活性状態へと変化する。この信号ＣＳ０の不活
性状態への変化に応答して、第２のパワーダウンセット
信号ＰＤＳ２が活性状態（“Ｌ”レベル）へと変化し、
これに応じて、再びＺＰＤＥは不活性状態（“Ｌ”レベ
ル）へと復帰する。
【０１３５】すなわち、実施の形態３の内部クロック発
生回路において、ＳＤＲＡＭの内部回路が動作を実行中
（φACT は“Ｈ”レベル）には、その反転信号がＮＡＮ
Ｄ回路５１４の第１の入力ノードに入力される構成とな
っているため、信号ＺＰＤＥは必ず“Ｈ”レベルに固定
される。また、図１１において説明したとおり、スタン
バイ状態において、信号ｅｘｔ．／ＣＳが活性状態
（“Ｌ”レベル）となることで、信号ＺＰＤＥは一旦
“Ｈ”レベルへと変化するが、信号ｅｘｔ．／ＣＳが
“Ｈ”レベルに復帰した時点で、内部回路を活性化する
コマンドが全く入力されていなかった場合は、信号φ
ACT が“Ｌ”レベルを維持しているため、信号ＺＰＤＥ
は再び不活性状態（“Ｌ”レベル）へと復帰する。この
ため、実施の形態２の内部クロック発生回路と同様に、
スタンバイ状態において、ＮＯＰコマンドが外部から与
えられた場合においても、内部クロック信号の生成動作
が開始された状態が維持されないため、スタンバイ状態
における消費電力の増大が抑制される。
【０１３６】［実施の形態４］図１２は、本発明の実施
の形態４の内部クロック発生回路６００の構成を示す概
略ブロック図である。
【０１３７】内部クロック発生回路６００の構成のう
ち、スタンバイ検知回路６０２の構成が、図１０に示し
た実施の形態３のスタンバイ検知回路５００の構成と異
なる点は、以下の点である。
【０１３８】すなわち、実施の形態４のスタンバイ検知
回路６００においては、パワーダウンリセット信号ＰＤ
ＲＳは、チップセレクト信号ｅｘｔ．／ＣＳの反転信号
と、外部クロック信号Ｅｘｔ．ＣＬＫの反転信号を受け
るＡＮＤ回路６０２の出力を受けるインバータ６０４か
ら出力される構成となっている点である。
【０１３９】その他の点は、図１０に示した実施の形態
３のスタンバイ検知回路５００の構成と同様であるの
で、同一部分には同一符号を付して説明は繰返さない。
【０１４０】すなわち、信号ｅｘｔ．／ＣＳは、ＳＤＲ
ＡＭに対して、非同期で入力されるため、外部クロック
信号Ｅｘｔ．ＣＬＫが“Ｈ”レベルである期間中に、信
号ｅｘｔ．／ＣＳが活性状態（“Ｌ”レベル）に変化す
ると、実施の形態３のスタンバイ検知回路２００におい
ては、直ちに信号ＺＰＤＥが活性状態（“Ｈ”レベルと
なってしまい、以下に説明するように、内部クロック信
号ｉｎｔ．ＣＬＫとして、不十分なパルス長を有する信
号が誤って発生されてしまうという問題点が存在する。
【０１４１】図１３は、図１２に示した内部クロック発
生回路の動作を説明するためのタイミングチャートであ
る。
【０１４２】時刻ｔ１において、信号φACT が不活性状
態（“Ｌ”レベル）に立下がるのに応答して、パワーダ
ウンセットシートＰＤＳ１が活性状態となり、信号ＺＰ
ＤＥが“Ｌ”レベルへと立下がる。これに応じて、時刻
ｔ２において、内部クロック信号ｉｎｔ．ＣＬＫの生成
動作が停止される。
【０１４３】ここで、図１０に示した実施の形態３のス
タンバイ検知回路５００においては、時刻ｔ３′におい
て、外部クロック信号Ｅｘｔ．ＣＬＫが”Ｈ”レベルで
あって、”Ｌ”となるまでには、十分な時間の余裕があ
る時点で、チップセレクト信号ｅｘｔ．／ＣＳが活性状
態（“Ｌ”レベル）に立下がると、それに応答して、パ
ワーダウンリセット信号ＰＤＲＳが活性状態となり、信
号ＺＰＤＥは活性状態（“Ｈ”レベル）へと立上がる。
これに応じて、内部クロック信号ｉｎｔ．ＣＬＫが、時
刻ｔ４′において、“Ｈ”レベルに立下がり、外部クロ
ック信号Ｅｘｔ．ＣＬＫの立下がりのエッジに応答し
て、時刻ｔ５′において、内部クロック信号ｉｎｔ．Ｃ
ＬＫは“Ｌ”レベルへと立下がる。
【０１４４】すなわち、外部クロック信号Ｅｘｔ．ＣＬ
Ｋの活性化のタイミングと、チップセレクト信号ｅｘ
ｔ．／ＣＳの活性化のタイミングによっては、時刻ｔ
４′〜時刻ｔ５′の期間で活性状態となるような、内部
クロック信号ｉｎｔ．ＣＬＫ（図中、点線で示す）が発
生されてしまうことになる。
【０１４５】これに対して、図１３において、実線で示
したように、実施の形態４のスタンバイ検知回路におい
ては、このような内部クロック信号ではなく、より完全
な内部クロック信号を発生することができる。
【０１４６】すなわち、時刻ｔ３において、チップセレ
クト信号ｅｘｔ．／ＣＳが活性状態（“Ｌ”レベル）へ
と変化した場合でも、パワーダウンリセット信号ＰＤＲ
Ｓは、外部クロック信号Ｅｘｔ．ＣＬＫが立下がるまで
は、活性状態（“Ｌ”レベル）へと変化しない。このた
め、外部クロック信号Ｅｘｔ．ＣＬＫが不活性状態とな
った後に始めて、信号ＺＰＤＥが活性状態（“Ｈ”レベ
ル）へと変化する。このため、信号ＺＰＤＥが活性化し
たことにより、内部クロック信号ｉｎｔ．ＣＬＫが活性
状態（“Ｈ”レベル）へと変化するのは、次の外部クロ
ック信号Ｅｘｔ．ＣＬＫの立上がりのエッジに応答して
起こることになる。
【０１４７】このため、時刻ｔ４において、内部クロッ
ク信号ｉｎｔ．ＣＬＫが活性状態に立下った後、外部ク
ロック信号Ｅｘｔ．ＣＬＫが再び“Ｌ”レベルに立下が
るのに応じて、時刻ｔ５において、内部クロック信号ｉ
ｎｔ．ＣＬＫが“Ｌ”レベルへと立下がる。
【０１４８】これに応じて、信号ＣＳ０が“Ｌ”レベル
へと立下がり、パワーダウンセット信号ＰＤＳ２を活性
状態へと変化させる。信号ＰＤＳ２の活性状態への変化
に応じて、再び信号ＺＰＤＥは不活性状態（“Ｌ”レベ
ル）へ復帰する。
【０１４９】実施の形態４の内部クロック発生回路にお
いては、図１３によって説明したように、信号ｅｘｔ．
／ＣＳと、信号Ｅｘｔ．ＣＬＫがともに“Ｌ”レベルの
ときのみ、信号ＺＰＤＥが活性状態（“Ｈ”レベル）と
なるように、パワーダウンリセット信号ＰＤＲＳは、Ｎ
ＯＲ回路６０４に入力する信号Ｅｘｔ．ＣＬＫと、信号
ｅｘｔ．／ＣＳに応じて発生する構成となっている。
【０１５０】したがって、実施の形態４では、外部クロ
ック信号Ｅｘｔ．ＣＬＫとチップセレクト信号ｅｘｔ．
／ＣＳの活性化のタイミングによって、内部クロック信
号ｉｎｔ．ＣＬＫが誤発生するという問題点がない。
【０１５１】［実施の形態５］図１４は、本発明の実施
の形態５の内部クロック発生回路７００の構成を示す概
略ブロック図である。
【０１５２】内部クロック発生回路７００の構成が、図
１２に示した内部クロック発生回路６００の構成と異な
る点は、以下の点である。
【０１５３】すなわち、実施の形態５の内部クロック発
生回路のスタンバイ検知回路７０２においては、パワー
ダウンリセット信号ＰＤＲＳが、以下のような構成によ
り発生される。
【０１５４】すなわち、スタンバイ検知回路７０２は、
一方の入力ノードにチップセレクト信号ｅｘｔ．／ＣＳ
を受け、他方の入力ノードに接地電位を受けるＮＯＲ回
路７０３と、一方の入力ノードに外部クロック信号Ｅｘ
ｔ．ＣＬＫを受け、他方の入力ノードに接地電位を受け
るＮＯＲ回路７０４と、ＮＯＲ回路７０４の出力を受け
て、所定時間遅延した後に出力する遅延回路７０６と、
遅延回路７０６の出力、ＮＯＲ回路７０３の出力とを受
けて、パワーダウンリセット信号ＰＤＲＳを出力するＮ
ＡＮＤ回路７０８とを含む。
【０１５５】その他の点は、図１２に示した実施の形態
４の内部クロック発生回路の構成と同様であるので、同
一部分には同一符号を付してその説明は繰返さない。
【０１５６】図１２に示した実施の形態４の内部クロッ
ク発生回路においては、チップセレクト信号ｅｘｔ．／
ＣＳが活性状態（“Ｌ”レベル）になった後、すぐに外
部クロック信号Ｅｘｔ．ＣＬＫが“Ｈ”レベルとなった
場合、言い換えると、チップセレクト信号ｅｘｔ．／Ｃ
Ｓの外部クロック信号Ｅｘｔ．ＣＬＫに対するセットア
ップが厳しい場合、パワーダウンリセット信号ＰＤＲＳ
が十分に発生しなくなる可能性を否定できないが、実施
の形態５のスタンバイ検知回路７０２においては、この
ような事態が発生することはない。
【０１５７】図１５は、図１４に示した内部クロック発
生回路の動作を説明するためのタイミングチャートであ
る。
【０１５８】時刻ｔ１において、信号φACT が不活性状
態（“Ｌ”レベル）となるのに応じて、ｔ２において、
内部クロック信号ｅｘｔ．／ＣＳの生成動作が停止され
る点では、図１３に示した実施の形態４の内部クロック
発生回路の動作と同様である。
【０１５９】実施の形態５の内部クロック発生回路にお
いては、時刻ｔ３において、チップセレクト信号ｅｘ
ｔ．／ＣＳが活性状態となった直後に、外部クロック信
号Ｅｘｔ．ＣＬＫが“Ｈ”レベルになった場合でも、チ
ップセレクト信号ｅｘｔ．／ＣＳの立下がりのエッジに
応答して、時刻ｔ４において、活性状態へと変化した
後、再びパワーダウンリセット信号が不活性状態
（“Ｈ”レベル）となるまでの時間は、外部クロック信
号Ｅｘｔ．ＣＬＫが“Ｈ”レベルへと立上がった時間の
後、遅延回路７０６により決定される時間分だけ遅延し
たものとなる。
【０１６０】したがってこの場合でも、パワーダウンリ
セット信号の活性化パルスのパルス長が異常に短くなる
という問題は生じない。
【０１６１】時刻ｔ４におけるパワーダウンリセット信
号ＰＤＲＳの活性化に応じて、信号ＺＰＤＥは“Ｈ”レ
ベルへと立上がる。この信号ＺＰＤＥの活性化と、外部
クロック信号Ｅｘｔ．ＣＬＫの“Ｈ”レベルへの立上が
りに応答して、時刻ｔ５において、内部クロック信号ｉ
ｎｔ．ＣＬＫの生成動作が開始される。
【０１６２】時刻ｔ５において、内部クロック信号ｉｎ
ｔ．ＣＬＫが“Ｈ”レベルに立上がった後、時刻ｔ６に
おいて、“Ｌ”レベルの立下がるのに応答して、信号Ｃ
Ｓ０も“Ｌ”レベルへと立下がる。
【０１６３】この信号ＣＳ０の立下がりのエッジに応じ
て、パワーダウンセット信号ＰＤＳ２が活性状態
（“Ｌ”レベル）となり、これに応答して、信号ＺＰＤ
Ｅは、再び不活性状態（“Ｌ”レベル）に復帰する。
【０１６４】したがって、実施の形態５においても、ス
タンバイ状態において、ＮＯＰのコマンドが入力された
場合において、内部クロック信号ｉｎｔ．ＣＬＫの生成
動作が開始された状態は維持されないので、スタンバイ
状態における消費電力の増大を抑制することが可能であ
る。
【０１６５】しかも、チップセレクト信号ｅｘｔ．／Ｃ
Ｓの活性化の直後に、外部クロック信号Ｅｘｔ．ＣＬＫ
が“Ｈ”レベルへと立上がった場合においても、パワー
ダウンリセット信号ＰＤＲＳが確実に生成されるため、
スタンバイ検知回路７０２が、誤動作をするということ
がない。
【０１６６】
【発明の効果】請求項１記載の同期型半導体記憶装置に
おいては、内部クロック発生手段が、チップセレクト信
号の活性化に応じて内部クロック信号の生成動作を開始
し、内部回路活性化信号の不活性化に応じて、内部クロ
ック信号の生成を停止するので、スタンバイ状態におけ
る消費電力を低減することが可能である。
【０１６７】請求項２記載の同期型半導体記憶装置にお
いては、内部クロック発生手段が、クロック入力制御手
段とスタンバイ検知手段とクロックバッファ手段とから
構成されるため、チップセレクト信号の活性化に応じて
内部クロック信号の生成動作を開始し、内部回路活性化
信号の不活性化に応じて内部クロック信号の生成を停止
することができ、スタンバイ状態における消費電力を低
減することが可能である。
【０１６８】請求項３記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の奏する効果に加
えて、スタンバイ状態において、チップセレクト信号が
活性化されかつ内部回路活性化信号は活性化されないよ
うな外部信号が与えられた場合でも、内部クロック発生
手段は内部クロックの生成動作を開始しないため、スタ
ンバイ状態における消費電力をさらに低減することが可
能である。
【０１６９】請求項４記載の同期型半導体記憶装置は、
チップセレクト信号が活性化された場合において、内部
回路活性化信号は活性化されないような外部信号が与え
られた場合でも、内部クロック発生手段は、内部クロッ
クの生成動作を行なう状態に移行してしまわないため、
スタンバイ状態における消費電力の低減を図ることが可
能である。しかも、同期型半導体記憶装置の読出あるい
は書込動作を高速化するために、外部クロック信号が高
速化した場合においても、スタンバイ状態において、内
部クロック信号の生成のために電力が消費されないた
め、スタンバイ状態における低消費電力化を図ることが
可能である。
【０１７０】請求項５記載の同期型半導体記憶装置は、
チップセレクト信号が活性化された場合において、内部
回路活性化信号は活性化されないような外部信号が与え
られた場合でも、内部クロック発生手段は、内部クロッ
クの生成動作を行なう状態に移行してしまわないため、
スタンバイ状態における消費電力の低減を図ることが可
能である。
【０１７１】請求項６記載の同期型半導体記憶装置は、
チップセレクト信号が活性化し、かつ外部クロック信号
が不活性化したことに応じて、パワーダウンリセット信
号が活性化するので、請求項５記載の同期型半導体記憶
装置の奏する効果に加えて、内部クロック発生手段が内
部クロック信号を誤発生させることがない。
【０１７２】請求項７記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置の奏する効果に加
えて、チップセレクト信号が活性化し、かつ外部クロッ
ク信号が不活性化後所定の時間経過したことに応じて、
パワーダウンリセット信号を活性化するので、チップセ
レクト信号が活性化した直後に外部クロック信号が
“Ｈ”レベルとなった場合でも、パワーダウンリセット
信号が十分なパルス長を持って発生されるため、内部ク
ロック信号の誤発生が抑制される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＳＤＲＡＭ１０００
の構成を示す概略ブロック図である。
【図２】 ＳＤＲＡＭ１０００の読出動作を説明するた
めのタイミングチャートである。
【図３】 内部回路活性化指示回路３００の構成を示す
概略ブロック図である。
【図４】 実施の形態１の内部クロック発生回路２００
の構成を示す概略ブロック図である。
【図５】 クロックバッファ２０６の構成を示す概略ブ
ロック図である。
【図６】 内部クロック発生回路２００の動作を説明す
るためのタイミングチャートである。
【図７】 本発明の実施の形態２のスタンバイ検知回路
４００の構成を示す概略ブロック図である。
【図８】 ＮＯＰコマンドを与えるための制御信号の時
間変化を示すタイミングチャートである。
【図９】 本発明の実施の形態２のスタンバイ検知回路
４００の動作を説明するためのタイミングチャートであ
る。
【図１０】 本発明の実施の形態３のスタンバイ検知回
路５００の構成を示す概略ブロック図である。
【図１１】 スタンバイ検知回路５００の動作を説明す
るためのタイミングチャートである。
【図１２】 本発明の実施の形態４の内部クロック発生
回路６００の構成を示す概略ブロック図である。
【図１３】 内部クロック発生回路６００の動作を説明
するためのタイミングチャートである。
【図１４】 本発明の実施の形態５の内部クロック発生
回路７００の構成を示す概略ブロック図である。
【図１５】 内部クロック発生回路７００の動作を説明
するためのタイミングチャートである。
【図１６】 従来の内部クロック発生回路２０００の構
成を示す概略ブロック図である。
【図１７】 従来の内部クロック発生回路の改良例の回
路構成を説明するための概略ブロック図である。
【符号の説明】
１００ ＳＤＲＡＭのメモリセル部の機能部分、２０
０，６００，７００ 内部クロック発生回路、２０２，
４００，５００ スタンバイ検知回路、２０４クロック
入力制御回路、２０６ クロックバッファ回路、１００
０ ＳＤＲＡＭ、２０００ 従来の内部クロック発生回
路、３０００ 従来の他の内部クロック発生回路。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 一連のパルス列からなる外部クロック信
    号に同期して、制御信号およびアドレス信号を含む複数
    の外部信号を取込み、かつ、記憶データを出力する同期
    型半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記外部クロック信号を受けて、内部クロック信号を発
    生する内部クロック発生手段とを備え、 前記内部クロック発生手段は、前記同期型半導体記憶装
    置と外部との前記外部信号のやりとりの許可を指示する
    チップセレクト信号の活性化に応じて、前記内部クロッ
    ク信号の生成動作を活性化し、前記メモリセルの選択動
    作を活性化する内部回路活性化信号の不活性化に応じ
    て、前記内部クロック信号の生成動作を不活性化し、 前記同期型半導体記憶装置は、さらに、 前記外部信号に応じて前記内部回路活性化信号を出力
    し、かつ前記内部クロック信号および前記外部信号に応
    じて前記同期型半導体記憶装置のデータ入出力動作を制
    御する制御手段と、 前記制御手段により制御され、前記内部クロック信号に
    同期して外部からの行アドレス信号に応じて前記メモリ
    セルアレイの対応するメモリセルを選択する選択手段
    と、 前記選択されたメモリセルと外部との間で、前記内部ク
    ロック信号に同期して記憶データの授受を行なうデータ
    入出力手段とを備える、同期型半導体記憶装置。
  2. 【請求項２】 前記内部クロック発生手段は、 クロック活性化信号に制御されて、外部から受けた前記
    外部クロック信号の出力を開始あるいは停止するクロッ
    ク入力制御手段と、 前記チップセレクト信号の活性化に応じて、前記クロッ
    ク活性化信号を活性化し、前記内部回路活性化信号の不
    活性化に応じて、前記クロック活性化信号を不活性化す
    るスタンバイ検知手段と、 前記クロック入力制御手段の出力を受けて、内部クロッ
    ク信号に変換するクロックバッファ手段とを含む、請求
    項１記載の同期型半導体記憶装置。
  3. 【請求項３】 前記制御手段は、さらに前記内部回路活
    性化信号の不活性期間中において、前記チップセレクト
    信号の活性化と前記制御信号に応じて前記同期型半導体
    記憶装置のスタンバイ動作を指示する待機指示信号を出
    力し、 前記内部クロック発生手段は、 クロック活性化信号に制御されて、外部から受けた前記
    外部クロック信号の出力を開始あるいは停止するクロッ
    ク入力制御手段と、 前記チップセレクト信号の活性化に応じて、前記クロッ
    ク活性化信号を活性化し、前記内部回路活性化信号の不
    活性化および前記待機指示信号の活性化のいずれかに応
    じて、前記クロック活性化信号を不活性化するスタンバ
    イ検知手段と、 前記クロック入力制御手段の出力を受けて、内部クロッ
    ク信号に変換するクロックバッファ手段とを含む、請求
    項１記載の同期型半導体記憶装置。
  4. 【請求項４】 前記内部クロック発生手段は、 クロック活性化信号に制御されて、外部から受けた前記
    外部クロック信号の出力を開始あるいは停止するクロッ
    ク入力制御手段と、 前記内部回路活性化信号の活性期間中は、前記クロック
    活性化信号を活性化し、前記内部回路活性化信号の不活
    性期間中は、前記チップセレクト信号の活性化に応じて
    前記クロック活性化信号を活性化し、かつ前記チップセ
    レクト信号の不活性化に応じて前記クロック活性化信号
    を不活性化するスタンバイ検知手段と、 前記クロック入力制御手段の出力を受けて、内部クロッ
    ク信号に変換するクロックバッファ手段とを含む、請求
    項１記載の同期型半導体記憶装置。
  5. 【請求項５】 前記内部クロック発生手段は、前記チッ
    プセレクト信号の活性化のエッジに応じて、パワーダウ
    ンリセット信号を活性化するチップセレクト信号バッフ
    ァと、 前記内部回路活性化信号の不活性化に応答して、所定の
    パルス長の第１のパワーダウンセット信号を出力する第
    １のパルス発生手段と、 前記チップセレクト信号の活性化後に発生する内部クロ
    ック信号の不活性化のエッジに応答して、所定のパルス
    長の第２のパワーダウンセット信号を出力する第２のパ
    ルス発生手段と、 前記クロック活性化信号を第１の入力ノードに、前記第
    １のパワーダウンセット信号を第２の入力ノードに、前
    記第２のパワーダウンセット信号を第３の入力ノードに
    それぞれ受ける第１の３入力ＮＡＮＤゲートと、 前記内部回路活性化信号の反転信号を第１の入力ノード
    に、前記パワーダウンリセット信号を第２の入力ノード
    に、前記第１の３入力ＮＡＮＤゲートの出力を第３の入
    力ノードにそれぞれ受け、前記クロック活性化信号を出
    力する第２の３入力ＮＡＮＤゲートとを含む、請求項４
    記載の同期型半導体記憶装置。
  6. 【請求項６】 前記内部クロック発生手段は、 前記チップセレクト信号が活性化し、かつ外部クロック
    信号が不活性化したことに応じて、パワーダウンリセッ
    ト信号を活性化するチップセレクト信号バッファと、 前記内部回路活性化信号の不活性化に応答して、所定の
    パルス長の第１のパワーダウンセット信号を出力する第
    １のパルス発生手段と、 前記チップセレクト信号の活性化後に発生する内部クロ
    ック信号の不活性化のエッジに応答して、所定のパルス
    長の第２のパワーダウンセット信号を出力する第２のパ
    ルス発生手段と、 前記クロック活性化信号を第１の入力ノードに、前記第
    １のパワーダウンセット信号を第２の入力ノードに、前
    記第２のパワーダウンセット信号を第３の入力ノードに
    それぞれ受ける第１の３入力ＮＡＮＤゲートと、 前記内部回路活性化信号の反転信号を第１の入力ノード
    に、前記パワーダウンリセット信号を第２の入力ノード
    に、前記第１の３入力ＮＡＮＤゲートの出力を第３の入
    力ノードにそれぞれ受け、前記クロック活性化信号を出
    力する第２の３入力ＮＡＮＤゲートとを含む、請求項４
    記載の同期型半導体記憶装置。
  7. 【請求項７】 前記内部クロック発生手段は、 前記チップセレクト信号が活性化し、かつ外部クロック
    信号が不活性化後所定の時間経過したことに応じて、パ
    ワーダウンリセット信号を活性化するチップセレクト信
    号バッファと、 前記内部回路活性化信号の不活性化に応答して、所定の
    パルス長の第１のパワーダウンセット信号を出力する第
    １のパルス発生手段と、 前記チップセレクト信号の活性化後に発生する内部クロ
    ック信号の不活性化のエッジに応答して、所定のパルス
    長の第２のパワーダウンセット信号を出力する第２のパ
    ルス発生手段と、 前記クロック活性化信号を第１の入力ノードに、前記第
    １のパワーダウンセット信号を第２の入力ノードに、前
    記第２のパワーダウンセット信号を第３の入力ノードに
    それぞれ受ける第１の３入力ＮＡＮＤゲートと、 前記内部回路活性化信号の反転信号を第１の入力ノード
    に、前記パワーダウンリセット信号を第２の入力ノード
    に、前記第１の３入力ＮＡＮＤゲートの出力を第３の入
    力ノードにそれぞれ受け、前記クロック活性化信号を出
    力する第２の３入力ＮＡＮＤゲートとを含む、請求項４
    記載の同期型半導体記憶装置。
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DE19807298A DE19807298C2 (de) 1997-06-26 1998-02-20 Synchrone Halbleiterspeichereinrichtung
CNB981052304A CN1153221C (zh) 1997-06-26 1998-02-24 可以减少备用时耗电的同步式半导体存储器
KR1019980006272A KR100270346B1 (ko) 1997-06-26 1998-02-26 스탠바이시의 소비 전력을 저감할 수 있는 동기형 반도체 기억장치

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6349071B1 (en) 2000-02-16 2002-02-19 Sharp Kabushiki Kaisha Synchronous semiconductor storage device
KR100354468B1 (ko) * 1999-06-30 2002-09-30 가부시끼가이샤 도시바 클럭 동기 회로
KR100393217B1 (ko) * 2001-03-09 2003-07-31 삼성전자주식회사 메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로동작시키기 위한 제어 회로를 구비하는 메모리 모듈
KR100477836B1 (ko) * 2002-05-30 2005-03-23 주식회사 하이닉스반도체 클럭 드라이버
JP2008091000A (ja) * 2006-09-29 2008-04-17 Hynix Semiconductor Inc スモールクロックバッファを備えるメモリ装置
US7715273B2 (en) 2007-07-11 2010-05-11 Elpida Memory, Inc. Synchronous semiconductor device and data processing system including the same
JP2010186530A (ja) * 2009-01-14 2010-08-26 Elpida Memory Inc 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法
JP2011146123A (ja) * 2011-03-25 2011-07-28 Fujitsu Semiconductor Ltd 半導体メモリ

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100269313B1 (ko) * 1997-11-07 2000-12-01 윤종용 대기시전류소모가적은반도체메모리장치
JP2000048567A (ja) 1998-05-22 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100295042B1 (ko) * 1998-05-25 2001-07-12 윤종용 대기전류감소기능을갖는동기식디램반도체장치
JP3178423B2 (ja) * 1998-07-03 2001-06-18 日本電気株式会社 バーチャルチャネルｓｄｒａｍ
JP4540137B2 (ja) * 1998-07-24 2010-09-08 ルネサスエレクトロニクス株式会社 同期型半導体記憶装置
JP2000048566A (ja) * 1998-07-29 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3746161B2 (ja) * 1998-11-19 2006-02-15 富士通株式会社 半導体装置
JP3549751B2 (ja) * 1998-11-30 2004-08-04 富士通株式会社 半導体集積回路装置
JP3926506B2 (ja) * 1999-05-28 2007-06-06 富士通株式会社 半導体記憶装置
KR100296920B1 (ko) * 1999-06-28 2001-07-12 박종섭 반도체메모리장치의 데이터 기록 동작 제어 장치
KR100361865B1 (ko) * 1999-06-29 2002-11-23 주식회사 하이닉스반도체 어드레스 스트로브장치
JP2001155483A (ja) * 1999-11-30 2001-06-08 Mitsubishi Electric Corp 半導体記憶装置
CA2316590A1 (en) * 2000-08-23 2002-02-23 Celestica International Inc. System and method for using a synchronous device with an asynchronous memory controller
JP2002109880A (ja) * 2000-09-28 2002-04-12 Toshiba Corp クロック同期回路
US6948084B1 (en) * 2001-05-17 2005-09-20 Cypress Semiconductor Corporation Method for interfacing a synchronous memory to an asynchronous memory interface and logic of same
JP2002343081A (ja) * 2001-05-18 2002-11-29 Mitsubishi Electric Corp 半導体記憶装置
KR100507874B1 (ko) * 2002-10-30 2005-08-17 주식회사 하이닉스반도체 클럭 동기화 회로를 구비한 동기식 반도체 메모리 장치 및클럭 동기화 회로의 클럭 트리 온/오프 제어회로
US7161214B2 (en) * 2003-01-16 2007-01-09 United Memories, Inc. Reduced gate delay multiplexed interface and output buffer circuit for integrated circuit devices incorporating random access memory arrays
JP2004273008A (ja) * 2003-03-07 2004-09-30 Elpida Memory Inc クロック同期式半導体記憶装置
JP4577574B2 (ja) 2006-02-07 2010-11-10 日本電気株式会社 データ送信装置及びデータ受信装置並びにデータ送信方法及びデータ受信方法
JP2008021340A (ja) * 2006-07-10 2008-01-31 Toshiba Microelectronics Corp 半導体装置
KR100748462B1 (ko) 2006-09-13 2007-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 리시버 회로
KR100812602B1 (ko) 2006-09-29 2008-03-13 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7755403B2 (en) * 2006-11-14 2010-07-13 Hynix Semiconductor Inc. Apparatus and method of setting operation mode in DLL circuit
KR100845780B1 (ko) * 2006-12-07 2008-07-14 주식회사 하이닉스반도체 반도체 메모리 장치의 클럭 생성 회로
WO2008076737A2 (en) * 2006-12-13 2008-06-26 Cypress Semiconductor Corp. Memory interface configurable for asynchronous and synchronous operation and for accessing storage from any clock domain
KR100902047B1 (ko) * 2007-02-09 2009-06-15 주식회사 하이닉스반도체 클럭 조절 회로 및 이를 이용한 반도체 메모리 장치
CN101039155B (zh) * 2007-03-28 2011-06-08 北京中星微电子有限公司 控制通信接口的同步时钟的方法、装置及系统
KR100863533B1 (ko) * 2007-03-29 2008-10-15 주식회사 하이닉스반도체 반도체 장치 및 그 구동방법
KR100892640B1 (ko) * 2007-05-10 2009-04-09 주식회사 하이닉스반도체 반도체 집적 회로
US7729191B2 (en) 2007-09-06 2010-06-01 Micron Technology, Inc. Memory device command decoding system and memory device and processor-based system using same
JP2009124532A (ja) * 2007-11-16 2009-06-04 Nec Electronics Corp 半導体集積回路
US8291248B2 (en) 2007-12-21 2012-10-16 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
US8145925B2 (en) * 2007-12-21 2012-03-27 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
KR100968150B1 (ko) 2008-04-28 2010-07-06 주식회사 하이닉스반도체 클럭제어회로 및 이를 이용한 반도체 메모리 장치
KR100954111B1 (ko) * 2008-06-05 2010-04-23 주식회사 하이닉스반도체 반도체 메모리장치
KR101053523B1 (ko) * 2009-05-08 2011-08-03 주식회사 하이닉스반도체 반도체 집적 회로의 지연 장치 및 그 제어 방법
CN102034526B (zh) * 2010-12-17 2013-06-12 曙光信息产业股份有限公司 一种用fpga实现的sdram刷新的方法
CN102426854A (zh) * 2011-12-13 2012-04-25 曙光信息产业(北京)有限公司 一种降低ddr3内存刷新功耗的方法
WO2014129438A1 (ja) * 2013-02-25 2014-08-28 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR20180109902A (ko) * 2016-01-29 2018-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0561370B1 (en) * 1992-03-19 1999-06-02 Kabushiki Kaisha Toshiba A clock-synchronous semiconductor memory device and access method thereof
JP3346827B2 (ja) * 1993-05-25 2002-11-18 三菱電機株式会社 同期型半導体記憶装置
JPH07130166A (ja) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体記憶装置および同期型半導体記憶装置
JP2838967B2 (ja) * 1993-12-17 1998-12-16 日本電気株式会社 同期型半導体装置用パワーカット回路
JPH07182857A (ja) * 1993-12-24 1995-07-21 Toshiba Corp マイコンシステム
JP3592386B2 (ja) * 1994-11-22 2004-11-24 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP3272914B2 (ja) * 1995-08-31 2002-04-08 富士通株式会社 同期型半導体装置
JPH09223389A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 同期型半導体記憶装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100354468B1 (ko) * 1999-06-30 2002-09-30 가부시끼가이샤 도시바 클럭 동기 회로
US6349071B1 (en) 2000-02-16 2002-02-19 Sharp Kabushiki Kaisha Synchronous semiconductor storage device
KR100393217B1 (ko) * 2001-03-09 2003-07-31 삼성전자주식회사 메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로동작시키기 위한 제어 회로를 구비하는 메모리 모듈
KR100477836B1 (ko) * 2002-05-30 2005-03-23 주식회사 하이닉스반도체 클럭 드라이버
JP2008091000A (ja) * 2006-09-29 2008-04-17 Hynix Semiconductor Inc スモールクロックバッファを備えるメモリ装置
US7715273B2 (en) 2007-07-11 2010-05-11 Elpida Memory, Inc. Synchronous semiconductor device and data processing system including the same
US7898877B2 (en) 2007-07-11 2011-03-01 Elpida Memory, Inc. Synchronous semiconductor device and data processing system including the same
JP2010186530A (ja) * 2009-01-14 2010-08-26 Elpida Memory Inc 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法
JP2011146123A (ja) * 2011-03-25 2011-07-28 Fujitsu Semiconductor Ltd 半導体メモリ

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