JP3926506B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイが複数のセグメントに分割され各セグメントに対してリード／ライト増幅回路が配置された半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置では、チップ面積低減による製造コスト低減化や動作の高速化などが要求されている。
【０００３】
図５は、従来の同期型ＤＲＡＭの構成を示す概略ブロック図である。図６は、図５中の一部を示す概略ブロック図である。
【０００４】
図５において、ローカルデータバスＬＤＢ１、ＬＤＢ２及びグローバルデータバスＧＤＢはいずれも、リード用とライト用の２対の相補信号線又は共通の１対の相補信号線である。２対の場合、コラム選択線ＣＳＬはリード用コラム選択線とライト用コラム選択線とからなる。
【０００５】
例えばメモリセルアレイ１０内のメモリセル１４の内容を読み出す場合、ワード線ＷＬが活性化されてメモリセル１４の内容に応じビット線ＢＬの電圧が微小変化し、これがセンスアンプ１５で増幅される。次にリード用又はライト用のコラム選択線（ＣＳＬ）が活性化されてコラムスイッチ１１がオンになり、増幅されたビット線ＢＬの電圧がローカルデータバスＬＤＢ１を介しローカルデータバスＬＤＢ２に伝達される。
【０００６】
リードの場合には、リードイネーブル信号ＲＥＮの活性化に応答してリード増幅回路２１が活性化され、ローカルデータバスＬＤＢ２の電圧がリード増幅回路２１で増幅され、グローバルデータバスＧＤＢを通ってＩ／Ｏデータバッファ回路３０に供給され、Ｉ／Ｏデータバッファ回路３０からデータ信号ＤＡＴＡが外部に出力される。ライトの場合には、ライトイネーブル信号ＷＥＮの活性化に応答してライト増幅回路２２が活性化され、上記と逆方向に電圧が伝達されて、ワード線ＷＬ及びライト用コラム選択線（ＣＳＬ）で選択されたメモリセル１４にデータが書き込まれる。
【０００７】
図５の同期型ＤＲＡＭは多バンク構成であり、図６のメモリセルアレイはバンク０〜３の各々に備えられている。各メモリセルアレイは、複数のセル列を有するセグメント０〜７に分割され、各セグメントに対してリード／ライト増幅回路２０が備えられている。
【０００８】
図６に戻って、内部コラムアドレス生成回路５１からの上位３ビットのコラムアドレス信号ＣＡ８〜ＣＡ６及びその相補信号＊ＣＡ８〜＊ＣＡ６により１つのセグメント選択回路４０が選択され、Ｒ／Ｗタイミング回路５４からのリードタイミング信号ＲＴ又はライトタイミング信号ＷＴの活性化に応答してこのセグメント選択回路４０のリードイネーブル信号ＲＥＮ又はライトイネーブル信号ＷＥＮが活性化される。
【０００９】
図７は、セグメント選択回路４０の論理回路図である。
【００１０】
ナンドゲート４１には、セグメント選択回路４０で選択されるセグメントに応じて、コラムアドレス信号ＣＡ８又は＊ＣＡ８の一方、ＣＡ７又は＊ＣＡ７の一方及びＣＡ６又は＊ＣＡ６の一方が供給される。例えばセグメント５の場合には、コラムアドレス信号ＣＡ８、＊ＣＡ７及びＣＡ６がナンドゲート４１に供給される。インバータ４２及び４３にはそれぞれリードタイミング信号ＲＴ及びライトタイミング信号ＷＴが供給される。ナンドゲート４１及びインバータ４２の出力はノアゲート４４に供給され、ナンドゲート４１及びインバータ４３の出力はノアゲート４５に供給される。ノアゲート４４及び４５からそれぞれリードイネーブル信号ＲＥＮ及びライトイネーブル信号ＷＥＮが出力される。
【００１１】
ナンドゲート４１の３入力がいずれも高レベルである場合、ナンドゲート４１の出力が低レベルとなり、この状態でリードタイミング信号ＲＴが高レベルに遷移すると、インバータ４２の出力が低レベルとなってリードイネーブル信号ＲＥＮが高レベルに遷移する。同様に、ナンドゲート４１の３入力がいずれも高レベルの状態でライトタイミング信号ＷＴが高レベルに遷移すると、ライトイネーブル信号ＷＥＮが高レベルに遷移する。
【００１２】
図６に戻って、コラムアドレス信号ＣＡ８〜ＣＡ６のみならずその相補信号もセグメント選択回路４０に供給されるので、セグメント選択回路４０は各セグメントについて同一構成となる。しかし、該信号の配線数が多いので、セグメント選択回路４０はコア回路から離れた周辺回路に配置されている。セグメント選択回路４０は、４入力２出力であるので、コア回路内の配線数を少なくするため、コラムアドレス信号ＣＡ８〜ＣＡ６及び＊ＣＡ８〜＊ＣＡ６の配線側に配置されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、各リード／ライト増幅回路２０に対し信号ＲＥＮ及びＷＥＮの配線が接続されているので、例えば図５の場合には４×７×２＝５６本の比較的長い配線が周辺回路とコア回路との間に引かれ、チップ面積が増加する原因となっている。
【００１４】
また、この比較的長い配線により、リードイネーブル信号ＲＥＮ及びライトイネーブル信号ＷＥＮのエッジが鈍るとともに、この鈍りがチップ毎にばらついて該信号のタイミングマージンが減少する。このエッジの鈍りを低減するためにバッファゲートを挿入しても、ゲート遅延時間が新たに加わるので、動作が遅くなる。
【００１５】
本発明の目的は、このような問題点に鑑み、周辺回路からコア回路への配線数を少なくしてチップ面積を低減することが可能な半導体記憶装置を提供することにある。
【００１６】
本発明の他の目的は、セグメント選択回路とリード／ライト増幅回路との間の信号の鈍りを低減して動作を高速化することが可能な半導体記憶装置を提供することにある。
【００１７】
本発明の第１態様の半導体記憶装置では、
ビット線と結合されるローカルデータバスが複数列のセグメント毎に配置されたメモリセルアレイと、
データ入出力バッファ回路と、
各該セグメントに対応して配置され、対応するセグメント内の該ローカルデータバスと該データ入出力バッファ回路に接続されたグローバルデータバスとの間に接続され、リード増幅回路とライト増幅回路とを備えたリード／ライト増幅回路と、
各該リード／ライト増幅回路に隣接して配置され、セグメントアドレス線上、リードタイミング信号線上及びライトタイミング信号線上の信号に応答して対応する該リード増幅回路又は該ライト増幅回路を活性化するセグメント選択回路とを有し、
該セグメントアドレス線、該リードタイミング信号線及び該ライトタイミング信号線が該セグメント選択回路の行に沿って配置されている。
【００１８】
この半導体記憶装置によれば、セグメント選択回路が、対応するリード／ライト増幅回路に隣接して配置され、セグメントアドレス線、リードタイミング信号線及びライトタイミング信号線がセグメント選択回路の行に沿って配置されているので、セグメント選択回路に対する周辺回路からコア回路への配線数が低減され、これによりチップ面積を従来よりも狭くすることが可能となる。
【００１９】
また、セグメント選択回路がリード／ライト増幅回路に隣接して配置されているので、両者間の距離が従来よりも短縮されて両者間の信号の鈍りが低減し、これにより動作の高速化が達成される。
【００２０】
本発明の第２態様の半導体記憶装置では、上記第１態様において、
上記セグメント選択回路は、
上記セグメントアドレス線上の信号をデコードするデコーダと、
該デコーダの出力が活性であるとき、上記リードタイミング信号の活性化に応答して上記リード増幅回路を活性化する信号を出力する第１論理ゲート回路と、
該デコーダの出力が活性であるとき、上記ライトタイミング信号の活性化に応答して上記ライト増幅回路を活性化する信号を出力する第２論理ゲート回路とを有する。
【００２１】
本発明の第３態様の同期型ＤＲＡＭでは、
複数バンクと、該複数バンクに共通のデータ入出力バッファ回路とを備えた同期型ＤＲＡＭにおいて、各バンクは、
ビット線と結合されるローカルデータバスが複数列のセグメント毎に配置されたメモリセルアレイと、
データ入出力バッファ回路と、
各該セグメントに対応して配置され、対応するセグメント内の該ローカルデータバスと該データ入出力バッファ回路に接続されたグローバルデータバスとの間に接続され、リード増幅回路とライト増幅回路とを備えたリード／ライト増幅回路と、
各該リード／ライト増幅回路に隣接して配置され、セグメントアドレス線上、リードタイミング信号線上及びライトタイミング信号線上の信号に応答して対応する該リード増幅回路又は該ライト増幅回路を活性化するセグメント選択回路とを有し、
該セグメントアドレス線、該リードタイミング信号線及び該ライトタイミング信号線が該セグメント選択回路の行に沿って配置されている。
【００２２】
この同期型ＤＲＡＭによれば、セグメントアドレス線、リードタイミング信号線及びライトタイミング信号線が複数バンクに共通に配置されているので、上記効果が特に大きくなる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。複数の図における同一又は類似の構成要素には、同一又は類似の符号を付している。
【００２４】
［第１実施形態］
図１は、本発明の第１実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図であり、図５に対応している。図２は、図１中の一部の構成を示す概略ブロック図であり、図６に対応している。
【００２５】
図２において、ローカルデータバスＬＤＢ１、ＬＤＢ２及びグローバルデータバスＧＤＢはいずれも、リード用とライト用の２対の相補信号線又は共通の１対の相補信号線である。２対の場合、コラム選択線ＣＳＬはリード用コラム選択線とライト用コラム選択線とからなる。
【００２６】
メモリセルアレイ１０は、メモリセルが行及び列に配置され、各行には複数のメモリセルが結合されたワード線が含まれ、各列には複数のメモリセルが結合されたビット線ＢＬ及びこのビット線ＢＬとローカルデータバスＬＤＢ１との間に接続されたコラムスイッチ１１を選択的にオンにするためのコラム選択線ＣＳＬが含まれている。メモリセルアレイ１０の周囲には、メモリセルアレイ１０の一辺に沿ってワードデコーダ１２が配置され、この辺と隣り合う辺に沿ってコラムデコーダ１３が配置されている。
【００２７】
ワードデコーダ１２は、供給される行アドレスの値に応じてワード線ＷＬを選択的に活性化し、コラムデコーダ１３は、供給される列アドレスに応じてコラム選択線ＣＳＬを選択的に活性化する。例えばメモリセル１４の内容を読み出す場合、ワード線ＷＬが活性化されてメモリセル１４の内容に応じビット線ＢＬの電圧が微小変化し、これがセンスアンプ１５で増幅される。次にリード用コラム選択線（ＣＳＬ）が活性化されてコラムスイッチ１１がオンになり、増幅されたビット線ＢＬの電圧がローカルデータバスＬＤＢ１に伝達される。ローカルデータバスＬＤＢ１は、これと直角な方向のローカルデータバスＬＤＢ２に接続されている。
【００２８】
コラムデコーダ１３と反対側のメモリセルアレイ１０の辺に沿って、リード／ライト増幅回路２０が配置されている。リード／ライト増幅回路２０は、リード増幅回路２１とライト増幅回路２２とを備え、リード増幅回路２１の入力端及びライト増幅回路２２の出力端にローカルデータバスＬＤＢ２が接続されている。リード増幅回路２１の出力端及びライト増幅回路２２の入力端は、グローバルデータバスＧＤＢを介してＩ／Ｏデータバッファ回路３０に接続されている。リード増幅回路２１及びライト増幅回路２２はそれぞれ、セグメント選択回路４０Ａからのリードイネーブル信号ＲＥＮ及びライトイネーブル信号ＷＥＮの活性化により活性化される。
【００２９】
リードの場合には、ライト増幅回路２２が不活性を維持した状態でリード増幅回路２１が活性化され、ローカルデータバスＬＤＢ１の電圧がローカルデータバスＬＤＢ２を介してリード増幅回路２１で増幅され、グローバルデータバスＧＤＢを通ってＩ／Ｏデータバッファ回路３０に供給され、Ｉ／Ｏデータバッファ回路３０からデータ信号ＤＡＴＡが外部に出力される。ライトの場合には、リード増幅回路２１が不活性を維持した状態でライト増幅回路２２が活性化され、上記と逆方向に電圧が伝達されて、ワード線ＷＬ及びライト用コラム選択線（ＣＳＬ）で選択されたメモリセル１４にデータが書き込まれる。
【００３０】
図１に示す如く、同期型ＤＲＡＭは多バンク構成であり、図２のメモリセルアレイ１０はバンク０〜３の各々に備えられている。各メモリセルアレイはセグメント０〜７に分割され、各セグメントは複数のセル列を有する。リード／ライト増幅回路２０は、各セグメントに対して備えられ、各リード／ライト増幅回路２０に対して、図２のローカルデータバスＬＤＢ１及びＬＤＢ２が配設されている。また、各リード／ライト増幅回路２０の隣にセグメント選択回路４０Ａが備えられている。すなわち、リード／ライト増幅回路２０の列の隣にセグメント選択回路４０Ａの列がコア回路の一部として備えられている。これにより、リードイネーブル信号ＲＥＮ及びライトイネーブル信号ＷＥＮの配線が短くなるので、これら信号のエッジの鈍りが低減して、動作速度が向上する。
【００３１】
図３（Ａ）はセグメント選択回路４０Ａの構成例を示す。
【００３２】
セグメント選択回路４０Ａは、ナンドゲート４１の前段に反転／非反転回路４６が接続され、これにコラムアドレス信号ＣＡ８〜ＣＡ６が供給される他は、図７のセグメント選択回路４０と同一である。
【００３３】
反転／非反転回路４６は、コラムアドレス信号ＣＡ８〜ＣＡ６を、図７のナンドゲート４１に対する入力と同じものに変換するためのものである。反転／非反転回路４６の構成は、セグメント選択回路４０Ａで選択されるセグメントに応じて定まり、例えば図３（Ｂ）〜（Ｅ）の反転／非反転回路４６Ｂ〜４６Ｅのように、インバータを０〜３個含んでいる。反転／非反転回路４６Ｂ〜４６Ｅはそれぞれ、セグメント７、５、１及び０を選択するセグメント選択回路４０Ａに用いられる。
【００３４】
反転／非反転回路４６の構成がセグメント選択回路４０Ａ毎に異なるが、その構成は簡単であり、また、面積が比較的狭くて駆動能力の小さいもので足りるので、反転／非反転回路４６を用いることによるセグメント選択回路４０Ａの面積増加は僅かである。セグメント選択回路４０Ａに反転／非反転回路４６を用いることにより、セグメント選択回路４０Ａの入力配線には図６に示すようなコラムアドレス信号＊ＣＡ８〜＊ＣＡ６の配線が不要となる。
【００３５】
このことと、セグメント選択回路４０Ａがコア回路内に配置されていることから、セグメント選択回路４０Ａに対する周辺回路からコア回路への配線数は５本でよい。この５本は、図１のバンク０〜３について共通であるので、図５の場合の５６本より大幅に少なくなる。これにより、チップ面積を従来よりも狭くすることが可能となる。
【００３６】
図２に戻って、周辺回路では、外部からのアドレス信号ＡＤＤＲがバッファゲート回路５０により内部電源電圧に変換され、内部コラムアドレス生成回路５１内のレジスタに供給される。内部コラムアドレス生成回路５１は、このレジスタと、その出力の駆動能力を増幅するバッファゲートと、信号レベルを反転して相補信号を生成するインバータとを備えている。
【００３７】
他方、外部からの制御信号ＣＴＲＬはバッファゲート回路５２に供給されて内部電圧に変換される。制御信号ＣＴＲＬは、チップセレクト信号＊ＣＳ、ロウアドレスストローブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ、ライトイネーブル信号＊ＷＥ及びクロックＣＬＫを含んでいる。コマンドデコーダ５３は、クロックＣＬＫの立ち上がりでこれら信号＊ＣＳ、＊ＲＡＳ、＊ＣＡＳ及び＊ＷＥの組み合わせをデコードし、その結果をコマンドとして出力する。デコード結果のうち、リードコマンド及びライトコマンドはＲ／Ｗタイミング回路５４に供給される。Ｒ／Ｗタイミング回路５４は、リードコマンド又はライトコマンドの活性化に応答して、内部コラムアドレス生成回路５１のレジスタのクロック入力端にストローブパルスを供給することによりバッファゲート回路５０の出力を保持させ、さらに、リードコマンドが活性化されたときには所定時間後にリードタイミング信号ＲＴを活性化し、ライトコマンドが活性化されたときには所定時間後にライトタイミング信号ＷＴを活性化する。
【００３８】
内部コラムアドレス生成回路５１からの上位３ビットのコラムアドレス信号ＣＡ８〜ＣＡ６により１つのセグメント選択回路４０Ａが選択され、Ｒ／Ｗタイミング回路５４からのリードタイミング信号ＲＴ又はライトタイミング信号ＷＴの活性化に応答して、このセグメント選択回路４０Ａから出力されるリードイネーブル信号ＲＥＮ又はライトイネーブル信号ＷＥＮが活性化される。これにより、メモリセルアレイ１０内のセグメントが選択されたことになる。セグメント内のコラム選択線ＣＳＬは、内部コラムアドレス生成回路５１からの下位６ビットのコラムアドレス信号ＣＡ５〜ＣＡ０及びその相補信号＊ＣＡ５〜＊ＣＡ０がコラムデコーダ１３に供給されて選択される。
【００３９】
内部コラムアドレス生成回路５１及びＲ／Ｗタイミング回路５４からセグメント選択回路４０Ａまでの配線距離は、図５の対応するものよりも長くなるが、これら回路５１及び５４内の出力段のバッファゲートにより、回路５１及び５４からセグメント選択回路４０Ａへの信号の鈍りの増加は無視できる。
【００４０】
［第２実施形態］
図３（Ａ）に示すセグメント選択回路４０Ａは、デコーダを構成している反転／非反転回路４６及びナンドゲート４１と、その他の回路とに分けられるが、回路構成によってはこのような区分けが出来ない場合がある。図４は、このような構成のセグメント選択回路４０Ｂを本発明の第２実施形態として示す。
【００４１】
この回路では、図３のナンドゲート４１の替わりに２入力のナンドゲート４１Ａが用いられ、図３（Ａ）のインバータ４２及び４３の替わりにそれぞれ２入力のナンドゲート４１Ｂ及び４１Ｃが用いられている。反転／非反転回路４６の３出力のうち、２つはナンドゲート４１Ａに供給され、残りの１つはナンドゲート４１Ｂ及び４１Ｃの一方の入力端に供給される。ナンドゲート４１Ｂ及び４１Ｃの他方の入力端にはそれぞれリードタイミング信号ＲＴ及びライトタイミング信号ＷＴが供給される。
【００４２】
反転／非反転回路４６の３出力が全て‘１’のとき、リードタイミング信号ＲＴが高レベルに遷移するとリードイネーブル信号ＲＥＮが高レベルに遷移し、ライトタイミング信号ＷＴが高レベルに遷移するとライトイネーブル信号ＷＥＮが高レベルに遷移する。
【００４３】
なお、本発明の適用対象は多バンクの同期型ＤＲＡＭに限定されず、本発明は、メモリセルアレイ１０がセグメントに分割され各セグメントに対してリード／ライト増幅回路２０が配置された半導体記憶装置に適用可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【図２】図１中の一部の構成を示す概略ブロック図である。
【図３】図２中のセグメント選択回路の論理回路図である。
【図４】本発明の第２実施形態のセグメント選択回路の論理回路図である。
【図５】従来の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【図６】図５中の一部の構成を示す概略ブロック図である。
【図７】図６中のセグメント選択回路の論理回路図である。
【符号の説明】
１０ メモリセルアレイ
１１ コラムスイッチ
１４ メモリセル
１２ ワードデコーダ
１３ コラムデコーダ
１５ センスアンプ
２０ リード／ライト増幅回路
２１ リード増幅回路
２２ ライト増幅回路
３０ Ｉ／Ｏデータバッファ回路
４０、４０Ａ、４０Ｂ セグメント選択回路
４１、４１Ａ〜４１Ｃ ナンドゲート
４２、４３ インバータ
４４、４５ ノアゲート
４６、４６Ｂ〜４６Ｅ 反転／非反転回路
５１ 内部コラムアドレス生成回路
５４ Ｒ／Ｗタイミング回路
５０、５２ バッファゲート回路
５３ コマンドデコーダ
ＷＬ ワード線
ＢＬ ビット線
ＣＳＬ コラム選択線
ＬＤＢ１、ＬＤＢ２ ローカルデータバス
ＧＤＢ グローバルデータバス
ＲＥＮ リードイネーブル信号
ＷＥＮ ライトイネーブル信号
ＡＤＤＲ アドレス信号
ＣＴＲＬ 制御信号
ＤＡＴＡ データ信号
ＣＡ８〜ＣＡ６、 セグメントアドレス信号
ＲＴ リードタイミング信号
ＷＴ ライトタイミング信号
【発明の属する技術分野】
本発明は、メモリセルアレイが複数のセグメントに分割され各セグメントに対してリード／ライト増幅回路が配置された半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置では、チップ面積低減による製造コスト低減化や動作の高速化などが要求されている。
【０００３】
図５は、従来の同期型ＤＲＡＭの構成を示す概略ブロック図である。図６は、図５中の一部を示す概略ブロック図である。
【０００４】
図５において、ローカルデータバスＬＤＢ１、ＬＤＢ２及びグローバルデータバスＧＤＢはいずれも、リード用とライト用の２対の相補信号線又は共通の１対の相補信号線である。２対の場合、コラム選択線ＣＳＬはリード用コラム選択線とライト用コラム選択線とからなる。
【０００５】
例えばメモリセルアレイ１０内のメモリセル１４の内容を読み出す場合、ワード線ＷＬが活性化されてメモリセル１４の内容に応じビット線ＢＬの電圧が微小変化し、これがセンスアンプ１５で増幅される。次にリード用又はライト用のコラム選択線（ＣＳＬ）が活性化されてコラムスイッチ１１がオンになり、増幅されたビット線ＢＬの電圧がローカルデータバスＬＤＢ１を介しローカルデータバスＬＤＢ２に伝達される。
【０００６】
リードの場合には、リードイネーブル信号ＲＥＮの活性化に応答してリード増幅回路２１が活性化され、ローカルデータバスＬＤＢ２の電圧がリード増幅回路２１で増幅され、グローバルデータバスＧＤＢを通ってＩ／Ｏデータバッファ回路３０に供給され、Ｉ／Ｏデータバッファ回路３０からデータ信号ＤＡＴＡが外部に出力される。ライトの場合には、ライトイネーブル信号ＷＥＮの活性化に応答してライト増幅回路２２が活性化され、上記と逆方向に電圧が伝達されて、ワード線ＷＬ及びライト用コラム選択線（ＣＳＬ）で選択されたメモリセル１４にデータが書き込まれる。
【０００７】
図５の同期型ＤＲＡＭは多バンク構成であり、図６のメモリセルアレイはバンク０〜３の各々に備えられている。各メモリセルアレイは、複数のセル列を有するセグメント０〜７に分割され、各セグメントに対してリード／ライト増幅回路２０が備えられている。
【０００８】
図６に戻って、内部コラムアドレス生成回路５１からの上位３ビットのコラムアドレス信号ＣＡ８〜ＣＡ６及びその相補信号＊ＣＡ８〜＊ＣＡ６により１つのセグメント選択回路４０が選択され、Ｒ／Ｗタイミング回路５４からのリードタイミング信号ＲＴ又はライトタイミング信号ＷＴの活性化に応答してこのセグメント選択回路４０のリードイネーブル信号ＲＥＮ又はライトイネーブル信号ＷＥＮが活性化される。
【０００９】
図７は、セグメント選択回路４０の論理回路図である。
【００１０】
ナンドゲート４１には、セグメント選択回路４０で選択されるセグメントに応じて、コラムアドレス信号ＣＡ８又は＊ＣＡ８の一方、ＣＡ７又は＊ＣＡ７の一方及びＣＡ６又は＊ＣＡ６の一方が供給される。例えばセグメント５の場合には、コラムアドレス信号ＣＡ８、＊ＣＡ７及びＣＡ６がナンドゲート４１に供給される。インバータ４２及び４３にはそれぞれリードタイミング信号ＲＴ及びライトタイミング信号ＷＴが供給される。ナンドゲート４１及びインバータ４２の出力はノアゲート４４に供給され、ナンドゲート４１及びインバータ４３の出力はノアゲート４５に供給される。ノアゲート４４及び４５からそれぞれリードイネーブル信号ＲＥＮ及びライトイネーブル信号ＷＥＮが出力される。
【００１１】
ナンドゲート４１の３入力がいずれも高レベルである場合、ナンドゲート４１の出力が低レベルとなり、この状態でリードタイミング信号ＲＴが高レベルに遷移すると、インバータ４２の出力が低レベルとなってリードイネーブル信号ＲＥＮが高レベルに遷移する。同様に、ナンドゲート４１の３入力がいずれも高レベルの状態でライトタイミング信号ＷＴが高レベルに遷移すると、ライトイネーブル信号ＷＥＮが高レベルに遷移する。
【００１２】
図６に戻って、コラムアドレス信号ＣＡ８〜ＣＡ６のみならずその相補信号もセグメント選択回路４０に供給されるので、セグメント選択回路４０は各セグメントについて同一構成となる。しかし、該信号の配線数が多いので、セグメント選択回路４０はコア回路から離れた周辺回路に配置されている。セグメント選択回路４０は、４入力２出力であるので、コア回路内の配線数を少なくするため、コラムアドレス信号ＣＡ８〜ＣＡ６及び＊ＣＡ８〜＊ＣＡ６の配線側に配置されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、各リード／ライト増幅回路２０に対し信号ＲＥＮ及びＷＥＮの配線が接続されているので、例えば図５の場合には４×７×２＝５６本の比較的長い配線が周辺回路とコア回路との間に引かれ、チップ面積が増加する原因となっている。
【００１４】
また、この比較的長い配線により、リードイネーブル信号ＲＥＮ及びライトイネーブル信号ＷＥＮのエッジが鈍るとともに、この鈍りがチップ毎にばらついて該信号のタイミングマージンが減少する。このエッジの鈍りを低減するためにバッファゲートを挿入しても、ゲート遅延時間が新たに加わるので、動作が遅くなる。
【００１５】
本発明の目的は、このような問題点に鑑み、周辺回路からコア回路への配線数を少なくしてチップ面積を低減することが可能な半導体記憶装置を提供することにある。
【００１６】
本発明の他の目的は、セグメント選択回路とリード／ライト増幅回路との間の信号の鈍りを低減して動作を高速化することが可能な半導体記憶装置を提供することにある。
【００１７】
本発明の第１態様の半導体記憶装置では、
ビット線と結合されるローカルデータバスが複数列のセグメント毎に配置されたメモリセルアレイと、
データ入出力バッファ回路と、
各該セグメントに対応して配置され、対応するセグメント内の該ローカルデータバスと該データ入出力バッファ回路に接続されたグローバルデータバスとの間に接続され、リード増幅回路とライト増幅回路とを備えたリード／ライト増幅回路と、
各該リード／ライト増幅回路に隣接して配置され、セグメントアドレス線上、リードタイミング信号線上及びライトタイミング信号線上の信号に応答して対応する該リード増幅回路又は該ライト増幅回路を活性化するセグメント選択回路とを有し、
該セグメントアドレス線、該リードタイミング信号線及び該ライトタイミング信号線が該セグメント選択回路の行に沿って配置されている。
【００１８】
この半導体記憶装置によれば、セグメント選択回路が、対応するリード／ライト増幅回路に隣接して配置され、セグメントアドレス線、リードタイミング信号線及びライトタイミング信号線がセグメント選択回路の行に沿って配置されているので、セグメント選択回路に対する周辺回路からコア回路への配線数が低減され、これによりチップ面積を従来よりも狭くすることが可能となる。
【００１９】
また、セグメント選択回路がリード／ライト増幅回路に隣接して配置されているので、両者間の距離が従来よりも短縮されて両者間の信号の鈍りが低減し、これにより動作の高速化が達成される。
【００２０】
本発明の第２態様の半導体記憶装置では、上記第１態様において、
上記セグメント選択回路は、
上記セグメントアドレス線上の信号をデコードするデコーダと、
該デコーダの出力が活性であるとき、上記リードタイミング信号の活性化に応答して上記リード増幅回路を活性化する信号を出力する第１論理ゲート回路と、
該デコーダの出力が活性であるとき、上記ライトタイミング信号の活性化に応答して上記ライト増幅回路を活性化する信号を出力する第２論理ゲート回路とを有する。
【００２１】
本発明の第３態様の同期型ＤＲＡＭでは、
複数バンクと、該複数バンクに共通のデータ入出力バッファ回路とを備えた同期型ＤＲＡＭにおいて、各バンクは、
ビット線と結合されるローカルデータバスが複数列のセグメント毎に配置されたメモリセルアレイと、
データ入出力バッファ回路と、
各該セグメントに対応して配置され、対応するセグメント内の該ローカルデータバスと該データ入出力バッファ回路に接続されたグローバルデータバスとの間に接続され、リード増幅回路とライト増幅回路とを備えたリード／ライト増幅回路と、
各該リード／ライト増幅回路に隣接して配置され、セグメントアドレス線上、リードタイミング信号線上及びライトタイミング信号線上の信号に応答して対応する該リード増幅回路又は該ライト増幅回路を活性化するセグメント選択回路とを有し、
該セグメントアドレス線、該リードタイミング信号線及び該ライトタイミング信号線が該セグメント選択回路の行に沿って配置されている。
【００２２】
この同期型ＤＲＡＭによれば、セグメントアドレス線、リードタイミング信号線及びライトタイミング信号線が複数バンクに共通に配置されているので、上記効果が特に大きくなる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。複数の図における同一又は類似の構成要素には、同一又は類似の符号を付している。
【００２４】
［第１実施形態］
図１は、本発明の第１実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図であり、図５に対応している。図２は、図１中の一部の構成を示す概略ブロック図であり、図６に対応している。
【００２５】
図２において、ローカルデータバスＬＤＢ１、ＬＤＢ２及びグローバルデータバスＧＤＢはいずれも、リード用とライト用の２対の相補信号線又は共通の１対の相補信号線である。２対の場合、コラム選択線ＣＳＬはリード用コラム選択線とライト用コラム選択線とからなる。
【００２６】
メモリセルアレイ１０は、メモリセルが行及び列に配置され、各行には複数のメモリセルが結合されたワード線が含まれ、各列には複数のメモリセルが結合されたビット線ＢＬ及びこのビット線ＢＬとローカルデータバスＬＤＢ１との間に接続されたコラムスイッチ１１を選択的にオンにするためのコラム選択線ＣＳＬが含まれている。メモリセルアレイ１０の周囲には、メモリセルアレイ１０の一辺に沿ってワードデコーダ１２が配置され、この辺と隣り合う辺に沿ってコラムデコーダ１３が配置されている。
【００２７】
ワードデコーダ１２は、供給される行アドレスの値に応じてワード線ＷＬを選択的に活性化し、コラムデコーダ１３は、供給される列アドレスに応じてコラム選択線ＣＳＬを選択的に活性化する。例えばメモリセル１４の内容を読み出す場合、ワード線ＷＬが活性化されてメモリセル１４の内容に応じビット線ＢＬの電圧が微小変化し、これがセンスアンプ１５で増幅される。次にリード用コラム選択線（ＣＳＬ）が活性化されてコラムスイッチ１１がオンになり、増幅されたビット線ＢＬの電圧がローカルデータバスＬＤＢ１に伝達される。ローカルデータバスＬＤＢ１は、これと直角な方向のローカルデータバスＬＤＢ２に接続されている。
【００２８】
コラムデコーダ１３と反対側のメモリセルアレイ１０の辺に沿って、リード／ライト増幅回路２０が配置されている。リード／ライト増幅回路２０は、リード増幅回路２１とライト増幅回路２２とを備え、リード増幅回路２１の入力端及びライト増幅回路２２の出力端にローカルデータバスＬＤＢ２が接続されている。リード増幅回路２１の出力端及びライト増幅回路２２の入力端は、グローバルデータバスＧＤＢを介してＩ／Ｏデータバッファ回路３０に接続されている。リード増幅回路２１及びライト増幅回路２２はそれぞれ、セグメント選択回路４０Ａからのリードイネーブル信号ＲＥＮ及びライトイネーブル信号ＷＥＮの活性化により活性化される。
【００２９】
リードの場合には、ライト増幅回路２２が不活性を維持した状態でリード増幅回路２１が活性化され、ローカルデータバスＬＤＢ１の電圧がローカルデータバスＬＤＢ２を介してリード増幅回路２１で増幅され、グローバルデータバスＧＤＢを通ってＩ／Ｏデータバッファ回路３０に供給され、Ｉ／Ｏデータバッファ回路３０からデータ信号ＤＡＴＡが外部に出力される。ライトの場合には、リード増幅回路２１が不活性を維持した状態でライト増幅回路２２が活性化され、上記と逆方向に電圧が伝達されて、ワード線ＷＬ及びライト用コラム選択線（ＣＳＬ）で選択されたメモリセル１４にデータが書き込まれる。
【００３０】
図１に示す如く、同期型ＤＲＡＭは多バンク構成であり、図２のメモリセルアレイ１０はバンク０〜３の各々に備えられている。各メモリセルアレイはセグメント０〜７に分割され、各セグメントは複数のセル列を有する。リード／ライト増幅回路２０は、各セグメントに対して備えられ、各リード／ライト増幅回路２０に対して、図２のローカルデータバスＬＤＢ１及びＬＤＢ２が配設されている。また、各リード／ライト増幅回路２０の隣にセグメント選択回路４０Ａが備えられている。すなわち、リード／ライト増幅回路２０の列の隣にセグメント選択回路４０Ａの列がコア回路の一部として備えられている。これにより、リードイネーブル信号ＲＥＮ及びライトイネーブル信号ＷＥＮの配線が短くなるので、これら信号のエッジの鈍りが低減して、動作速度が向上する。
【００３１】
図３（Ａ）はセグメント選択回路４０Ａの構成例を示す。
【００３２】
セグメント選択回路４０Ａは、ナンドゲート４１の前段に反転／非反転回路４６が接続され、これにコラムアドレス信号ＣＡ８〜ＣＡ６が供給される他は、図７のセグメント選択回路４０と同一である。
【００３３】
反転／非反転回路４６は、コラムアドレス信号ＣＡ８〜ＣＡ６を、図７のナンドゲート４１に対する入力と同じものに変換するためのものである。反転／非反転回路４６の構成は、セグメント選択回路４０Ａで選択されるセグメントに応じて定まり、例えば図３（Ｂ）〜（Ｅ）の反転／非反転回路４６Ｂ〜４６Ｅのように、インバータを０〜３個含んでいる。反転／非反転回路４６Ｂ〜４６Ｅはそれぞれ、セグメント７、５、１及び０を選択するセグメント選択回路４０Ａに用いられる。
【００３４】
反転／非反転回路４６の構成がセグメント選択回路４０Ａ毎に異なるが、その構成は簡単であり、また、面積が比較的狭くて駆動能力の小さいもので足りるので、反転／非反転回路４６を用いることによるセグメント選択回路４０Ａの面積増加は僅かである。セグメント選択回路４０Ａに反転／非反転回路４６を用いることにより、セグメント選択回路４０Ａの入力配線には図６に示すようなコラムアドレス信号＊ＣＡ８〜＊ＣＡ６の配線が不要となる。
【００３５】
このことと、セグメント選択回路４０Ａがコア回路内に配置されていることから、セグメント選択回路４０Ａに対する周辺回路からコア回路への配線数は５本でよい。この５本は、図１のバンク０〜３について共通であるので、図５の場合の５６本より大幅に少なくなる。これにより、チップ面積を従来よりも狭くすることが可能となる。
【００３６】
図２に戻って、周辺回路では、外部からのアドレス信号ＡＤＤＲがバッファゲート回路５０により内部電源電圧に変換され、内部コラムアドレス生成回路５１内のレジスタに供給される。内部コラムアドレス生成回路５１は、このレジスタと、その出力の駆動能力を増幅するバッファゲートと、信号レベルを反転して相補信号を生成するインバータとを備えている。
【００３７】
他方、外部からの制御信号ＣＴＲＬはバッファゲート回路５２に供給されて内部電圧に変換される。制御信号ＣＴＲＬは、チップセレクト信号＊ＣＳ、ロウアドレスストローブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ、ライトイネーブル信号＊ＷＥ及びクロックＣＬＫを含んでいる。コマンドデコーダ５３は、クロックＣＬＫの立ち上がりでこれら信号＊ＣＳ、＊ＲＡＳ、＊ＣＡＳ及び＊ＷＥの組み合わせをデコードし、その結果をコマンドとして出力する。デコード結果のうち、リードコマンド及びライトコマンドはＲ／Ｗタイミング回路５４に供給される。Ｒ／Ｗタイミング回路５４は、リードコマンド又はライトコマンドの活性化に応答して、内部コラムアドレス生成回路５１のレジスタのクロック入力端にストローブパルスを供給することによりバッファゲート回路５０の出力を保持させ、さらに、リードコマンドが活性化されたときには所定時間後にリードタイミング信号ＲＴを活性化し、ライトコマンドが活性化されたときには所定時間後にライトタイミング信号ＷＴを活性化する。
【００３８】
内部コラムアドレス生成回路５１からの上位３ビットのコラムアドレス信号ＣＡ８〜ＣＡ６により１つのセグメント選択回路４０Ａが選択され、Ｒ／Ｗタイミング回路５４からのリードタイミング信号ＲＴ又はライトタイミング信号ＷＴの活性化に応答して、このセグメント選択回路４０Ａから出力されるリードイネーブル信号ＲＥＮ又はライトイネーブル信号ＷＥＮが活性化される。これにより、メモリセルアレイ１０内のセグメントが選択されたことになる。セグメント内のコラム選択線ＣＳＬは、内部コラムアドレス生成回路５１からの下位６ビットのコラムアドレス信号ＣＡ５〜ＣＡ０及びその相補信号＊ＣＡ５〜＊ＣＡ０がコラムデコーダ１３に供給されて選択される。
【００３９】
内部コラムアドレス生成回路５１及びＲ／Ｗタイミング回路５４からセグメント選択回路４０Ａまでの配線距離は、図５の対応するものよりも長くなるが、これら回路５１及び５４内の出力段のバッファゲートにより、回路５１及び５４からセグメント選択回路４０Ａへの信号の鈍りの増加は無視できる。
【００４０】
［第２実施形態］
図３（Ａ）に示すセグメント選択回路４０Ａは、デコーダを構成している反転／非反転回路４６及びナンドゲート４１と、その他の回路とに分けられるが、回路構成によってはこのような区分けが出来ない場合がある。図４は、このような構成のセグメント選択回路４０Ｂを本発明の第２実施形態として示す。
【００４１】
この回路では、図３のナンドゲート４１の替わりに２入力のナンドゲート４１Ａが用いられ、図３（Ａ）のインバータ４２及び４３の替わりにそれぞれ２入力のナンドゲート４１Ｂ及び４１Ｃが用いられている。反転／非反転回路４６の３出力のうち、２つはナンドゲート４１Ａに供給され、残りの１つはナンドゲート４１Ｂ及び４１Ｃの一方の入力端に供給される。ナンドゲート４１Ｂ及び４１Ｃの他方の入力端にはそれぞれリードタイミング信号ＲＴ及びライトタイミング信号ＷＴが供給される。
【００４２】
反転／非反転回路４６の３出力が全て‘１’のとき、リードタイミング信号ＲＴが高レベルに遷移するとリードイネーブル信号ＲＥＮが高レベルに遷移し、ライトタイミング信号ＷＴが高レベルに遷移するとライトイネーブル信号ＷＥＮが高レベルに遷移する。
【００４３】
なお、本発明の適用対象は多バンクの同期型ＤＲＡＭに限定されず、本発明は、メモリセルアレイ１０がセグメントに分割され各セグメントに対してリード／ライト増幅回路２０が配置された半導体記憶装置に適用可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【図２】図１中の一部の構成を示す概略ブロック図である。
【図３】図２中のセグメント選択回路の論理回路図である。
【図４】本発明の第２実施形態のセグメント選択回路の論理回路図である。
【図５】従来の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【図６】図５中の一部の構成を示す概略ブロック図である。
【図７】図６中のセグメント選択回路の論理回路図である。
【符号の説明】
１０ メモリセルアレイ
１１ コラムスイッチ
１４ メモリセル
１２ ワードデコーダ
１３ コラムデコーダ
１５ センスアンプ
２０ リード／ライト増幅回路
２１ リード増幅回路
２２ ライト増幅回路
３０ Ｉ／Ｏデータバッファ回路
４０、４０Ａ、４０Ｂ セグメント選択回路
４１、４１Ａ〜４１Ｃ ナンドゲート
４２、４３ インバータ
４４、４５ ノアゲート
４６、４６Ｂ〜４６Ｅ 反転／非反転回路
５１ 内部コラムアドレス生成回路
５４ Ｒ／Ｗタイミング回路
５０、５２ バッファゲート回路
５３ コマンドデコーダ
ＷＬ ワード線
ＢＬ ビット線
ＣＳＬ コラム選択線
ＬＤＢ１、ＬＤＢ２ ローカルデータバス
ＧＤＢ グローバルデータバス
ＲＥＮ リードイネーブル信号
ＷＥＮ ライトイネーブル信号
ＡＤＤＲ アドレス信号
ＣＴＲＬ 制御信号
ＤＡＴＡ データ信号
ＣＡ８〜ＣＡ６、 セグメントアドレス信号
ＲＴ リードタイミング信号
ＷＴ ライトタイミング信号
Claims (4)
- 複数のセグメントに分割されるメモリセルアレイを有するコア回路と、データ信号を外部から入力及びデータ信号を外部へ出力するデータ入出力バッファ回路を有する周辺回路とを備えた半導体記憶装置であって、
該周辺回路上に配置され、リードコマンド及びライトコマンドを受け、該リードコマンドに応答して活性化されるリードタイミング信号と該ライトコマンドに応答して活性化されるライトタイミング信号とを出力し、出力段にバッファゲートを有するＲ／Ｗタイミング回路と、
該周辺回路上に配置され、アドレス信号に基づいて生成されるセグメントアドレス信号を出力し、出力段にバッファゲートを有する内部コラムアドレス生成回路と、
該コア回路上で該セグメントに対応してそれぞれ配置され、該セグメント内のビット線に接続されるローカルデータバスと、該データ入出力バッファ回路に接続されたグローバルデータバスとの間に接続されたリード／ライト増幅回路と、
該コア回路上で該リード／ライト増幅回路に対応してそれぞれ配置され、該リードタイミング信号、該ライトタイミング信号及び該セグメントアドレス信号に応答して、対応する該リード／ライト増幅回路を活性化するセグメント選択回路と、
を有することを特徴とする半導体記憶装置。 - 上記リード／ライト増幅回路は、それぞれ、リード増幅回路及びライト増幅回路を備え、
上記セグメント選択回路は、上記リードタイミング信号、上記ライトタイミング信号及び上記セグメントアドレス信号に応答して、対応する該リード増幅回路又は該ライト増幅回路を活性化する、
ことを特徴とする請求項１に記載の半導体記憶装置。 - 上記リードタイミング信号の配線、上記ライトタイミング信号の配線及び上記セグメントアドレス信号の配線が、上記複数のセグメント選択回路の配列方向に沿って配置されていることを特徴とする請求項２に記載の半導体記憶装置。
- 上記セグメント選択回路は、
上記セグメントアドレス信号をデコードするデコーダと、
該デコーダの出力が活性のときに、上記リードタイミング信号の活性化に応答して上記リード増幅回路を活性化する信号を出力する第１論理ゲート回路と、
該デコーダの出力が活性のときに、上記ライトタイミング信号の活性化に応答して上記ライト増幅回路を活性化する信号を出力する第２論理ゲート回路と、
を有することを特徴とする請求項２又は３に記載の半導体記憶装置。
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