JP4143515B2 - 半導体記憶装置 - Google Patents

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本発明は半導体記憶装置に関し、特に非同期(コマンドを受信して動作が開始される)のSRAM型インターフェイスで動作するDRAM型の半導体記憶装置に関する。
近年、インターネットとの連携などにより、携帯電話などの小型の移動端末で扱うデータ量が多くなるに伴い、大容量のメモリが必要になりつつある。現在、携帯電話には消費電力の少ないSRAMが使われている。しかし、SRAMは集積度が低く容量を大きくするとコストが大幅に増えてしまうという問題点がある。これに対して、DRAMは低コストで大容量のメモリが作れる。しかし、DRAMとSRAMではコマンド体系が異なるため、単純にSRAMをDRAMに置き換えることができない。この場合、大きな問題となるのが書込み時のデータ入力タイミングである。DRAMでは書込みサイクル開始時(チップ・イネーブル信号/CE、書込みイネーブル信号/WEの立ち下がり)を基準にデータが入力されるのに対し、SRAMでは書込みサイクル終了時(チップ・イネーブル信号/CE、書込みイネーブル信号/WEの立ち上がり)を基準にデータが入力される。
図1にSRAMへデータを書込むタイミングを示す。図示しないチップ・イネーブル信号/CEが立ち下がった後、書込みイネーブル信号/WEの立ち下がりでアドレスaddを取り込み、/WEの立ち上がりで書込みデータDQを取り込む。このタイミングでDRAMを動作させると、つまり書込みイネーブル信号/WEやチップ・イネーブル信号/CEの立ち上がりで書込みデータを取り込んで書込み動作をすると、この書込み動作が次のコマンドサイクルに入り込んでしまう。このため、書込み命令の次に読出し命令が入力された場合、読出し動作の開始が遅くなり、データ出力が遅くなる。この問題を解決するために、レイトライト方式が提案されている。
図2は、レイトライト方式を説明するための図で、(a)はレイトライト方式のタイミング図、(b)はDRAM内のアドレスラッチ回路、(c)はDRAM内のデータラッチ回路を示す。図2(b)に示すアドレスラッチ回路は外部からのアドレスADDをラッチするもので、バッファ10、トランスファーゲートとインバータで構成されるゲート11、12及び13、ラッチ14及びインバータ15を有する。バッファ10はラッチ10aとインバータ10bを有する。図2(c)に示すデータラッチ回路は外部からの書込みデータDQをラッチするもので、バッファ16、ゲート17、18及びインバータ19を有する。バッファ16はインバータ16aを有する。
書込みイネーブル信号/WEの立ち下がりで書込み動作を開始し、図示を省略するコマンドデコーダで生成された書込みコマンドwrpzが出力される。書込みコマンドwrpzを受けて、前の書込みサイクルでバッファ10、16にそれぞれ取り込まれていたアドレスA0とデータD0が、対応するゲート12、18及びラッチ14を介して、それぞれ内部アドレスiaz及び内部書込み信号wdbzとして出力される。次に、書込みアドレス取り込み信号walzが出力され、アドレスA1がゲート11を介してバッファ10に取り込まれる。書込みイネーブル信号/WEの立ち上がりから書込みデータ取り込み信号wdlzが生成され、書込みデータD1をバッファ16に取り込む。つまり、この書込みサイクルでは、書込みアドレスA0で指定されるセルに書込みデータD0を書込み、同時に書込みアドレスA1と書込みデータD1とをそれぞれバッファ10と16に取り込む動作が行われる。バッファ10内でラッチされる書込みアドレスwazはA0からA1に変わり、バッファ16内でラッチされる書込みデータwdzはD0からD1に変わる。同様に、次の書込みサイクルでは、アドレスA1のセルに書込みデータD1を書込み、次の書込みアドレスA2と書込みデータD2とをそれぞれバッファ10と16に取り込む動作が行われる。
読出し動作時、アドレスラッチ回路は読出しコマンドrdpzで取り込んだアドレスADDをそのままiazとして出力する。つまり、読出しアドレスはバッファ10に取り込まれない。
上記の通り、レイトライト方式では入力された書込みデータは次の書込みサイクルで書込まれ、書込み命令の次に読出し命令が入力された場合でも、読出し動作の開始が遅くなりデータ出力が遅くなるという問題点を解決できる。
米国特許第6144616号明細書
SRAMでは、/CE=L(ローレベル)、/WE=H、/OE(出力イネーブル信号)=Hの状態が存在する。この状態は、出力ディスエーブル(不活性)状態(Output−Disable State)と呼ばれる。図3のタイミング図に示すように、出力ディスエーブル状態で書込みイネーブル信号/WEが立ち下がると書込み状態となり(図3(b))、出力イネーブル信号/OEが立ち下がると読出し状態になる(図3(a))。前述したように、レイトライト方式の場合、読出し動作と書込み動作とではアドレスが異なっている。つまり、読出し動作では取り込んだ読出しアドレスがそのまま用いられるのに対し、書込み動作では1つ前の書込みサイクルで取り込んだ書込みアドレスが用いられる。従って、出力ディスエーブル状態から書込みイネーブル信号/WEが立ち下がると書込み状態となり、出力イネーブル信号/OEが立ち下がると読出し状態となる。
一般に、出力ディスエーブル状態からの読出しは、通常の読出し、つまり出力イネーブル信号/OEがLでチップ・イネーブル信号/CEが立ち下がる場合の読出しに比べアクセス時間が短く規定されている。従って、出力イネーブル信号/OEがLになってから読出し動作を開始したのではデータ出力が間に合わないという問題点がある。
従って本発明は、上記問題点を解決し、所定の状態、具体的には出力ディスエーブル状態からの読出し動作を高速にした半導体記憶装置を提供することを目的とする。
本発明によれば、先行する書込みサイクルにおいて受信した第1のアドレス信号を書込みイネーブル信号の活性化エッジから生成した第1のパルス(wrpz)に基づいてアドレスバッファから記憶装置のコア部に出力した後に、該書込みイネーブル信号の活性化エッジから生成した第2のパルス(walz)に基づいて第2のアドレス信号を外部から受信して該第1のアドレス信号を出力した後の該アドレスバッファに格納するアドレスバッファ回路と、先行する書込みサイクルにおいて受信した第1の書込みデータを前記書込みイネーブル信号の活性化エッジから生成した前記第1のパルス(wrpz)に基づいてデータバッファから該コア部に出力した後に前記書込みイネーブル信号の非活性化エッジから生成した第3のパルス(wdlz)に基づいて第2の書込みデータを外部から受信して該データバッファに格納するデータバッファ回路とを有することを特徴とする半導体記憶装置が提供される。
本発明による半導体記憶装置は、該第1のアドレス信号に対応し先行する書込みサイクルにおいて受信した該第1の書込みデータは、次の書込みサイクルにおいて該コア部の指定されたメモリセルに書込まれることとしてもよい。
また、本発明による半導体記憶装置において、前記アドレスバッファ回路は、前記アドレスバッファに含まれる第1のアドレスラッチ回路と、アドレス入力端子と該第1のアドレスラッチ回路との間に配置された第1のトランスファーゲートと、該第1のアドレスラッチ回路と該コア部との間に配置された第2のトランスファーゲート及び第2のアドレスラッチ回路とを有することとしてもよい。
上述の半導体記憶装置において、
該第2のトランスファーゲートが前記書込みイネーブル信号の活性化エッジから生成した前記第1のパルス(wrpz)に基づいてオンとなって該第1のアドレスラッチ回路に格納された該第1のアドレス信号を出力した後、該第1のトランスファーゲートが前記書込みイネーブル信号の活性化エッジから生成した第2のパルス(walz)に基づいてオンとなって該第2のアドレス信号を受信して前記第1のアドレスラッチ回路に格納することとしてもよい。
また、本発明による半導体記憶装置において、該アドレスバッファ回路は、該アドレス入力端子と該コア部との間に配置され且つ該第1のアドレスラッチ回路と該第1及び第2のトランスファーゲートとに並列に接続された第3のトランスファーゲートを更に有し、該第3のトランスファーゲートは記憶装置の読出し動作において出力イネーブル信号の活性化エッジから生成した第4のパルス(rdpz)に基づいてオンとなることとしてもよい。
さらに、本発明による半導体記憶装置において、前記データバッファ回路は、前記データバッファに含まれるデータラッチ回路と、データ入力端子と該データラッチ回路との間に配置された第のトランスファーゲートと、該データラッチ回路と該コア部との間に配置された第のトランスファーゲートとを有することとしてもよい。
また、上述の半導体記憶装置において、該第のトランスファーゲートが前記書込みイネーブル信号の活性化エッジから生成した前記第1のパルス(wrpz)に基づいてオンとなって該データラッチ回路に格納された該第1の書込みデータを出力した後、該第のトランスファーゲートが前記書込みイネーブル信号の非活性化エッジら生成した前記第3のパルス(wdlz)に基づいてオンとなって該データ入力端子において該第2の書込みデータを受信して前記データラッチ回路に格納することとしてもよい。
本発明によれば、スタティック型半導体記憶装置のインターフェイスで動作するダイナミック型の半導体記憶装置において、書込み又は読出し動作が外部から指示される前に、外部からの所定の信号を受けて読出し動作を開始するように構成したため、メモリへのアクセスが速くなるという効果が得られる。
以下、図面を参照して本発明の実施の形態を説明する。
図3を参照して説明したように、従来のSRAMのインターフェイスで動作するDRAMでは、出力ディスエーブル状態では何の動作も行われず、書込みイネーブル信号/WE又は出力イネーブル信号/OEがLに変化してから動作が開始される。
これに対し、本発明では、図4に示すように動作する。図4(a)は出力ディスエーブル状態からの読出し動作を示し、図4(b)は出力ディスエーブル状態からの書込み動作を示す。本発明では、チップ・イネーブル信号/CEがLになると立ち上がる出力ディスエーブルコマンドodpzを新たに設けている。出力ディスエーブルコマンドodpzは、出力ディスエーブル状態で外部からのアドレスをアドレスラッチ回路内に取り込めるようにするために設けたものである。
図5は、本発明で用いられるアドレスラッチ回路の回路例である。図2(b)と同一の構成要素には同一の参照番号を付けてある。NORゲート20をゲート13の前段に設ける。NORゲート20は、前述の読出しコマンドrdpzと上記出力ディスエーブルコマンドodpzとのNOR論理を取る。つまり、NORゲート20はどちらか一方の信号を受け取ると、ゲート13をオープンにする。これにより、外部アドレスADDはゲート13を通り、ラッチ14でラッチされる。
図4(a)に示すように、チップ・イネーブル信号/CEがLになって出力ディスエーブル状態になると、出力ディスエーブルコマンドodpzがNORゲート20に与えられる。よって、アドレスADDはゲート13を通り、ラッチ14でラッチされ、内部アドレスiazとなる。つまり、出力ディスエーブルコマンドodpzに応答して、出力ディスエーブル状態でアドレスADDがアドレスラッチ回路に取り込まれるのである。そして、後に詳述するように、読出し動作を途中まで行う。その後、出力イネーブル信号/OEがLになると、読出しコマンドrdpzがHになり読出し動作が引き続き行われる。
図4(b)では、図4(a)と同様にして、外部アドレスADDをアドレスラッチ回路4に取り込む。そして、書込みイネーブル信号/WEがLになると、書込みコマンドwrpzがHになるので、図5に示すゲート12が開き、バッファ10にラッチされていたアドレスがラッチ14にラッチされる。これにより、出力ディスエーブルコマンドodpzで取り込まれたアドレス(図4(b)の網掛け部分)は、バッファ10にラッチされていたアドレスに変わり内部アドレスiazとなる。
図3(a)と図4(a)とを比較すれば明らかなように、本発明は出力ディスエーブル状態からの読出し動作を高速に行える。
ここで、出力ディスエーブル状態となった時に生成される出力ディスエーブルコマンドodpzに応答して取り込んだ外部アドレスを用いて読出し動作をどこまで行うか、つまりコアをどこまで活性化させるかを決めなければならない。これは、出力ディスエーブル状態で読出し動作を開始した後に書込みイネーブル信号/WEがLになって書込み動作が指示された場合(図4(b)の場合)に、読出し動作を中止して速やかに書込み動作が行なえるようにするためである。この点については、後に詳述する。
以下、コアの活性化について説明するが、本発明のコアの活性化の理解を助けるために、まず一般的なコアの活性化について、図6、図7、図8及び図9を参照して説明し、その後に本発明のコアの活性化について説明する。
図6(a)は、DRAMのコアの周辺回路構成を示すブロック図である。図示するDRAMは、コマンドデコーダ21、コア制御回路22、ビット線制御回路23、ワード線制御回路24、センスアンプ制御回路25、アドレスラッチ回路26、アドレスデコーダ27、冗長判定回路28、ブロック選択回路29、ワード線選択回路30及びセンスアンプ選択回路31である。これらの周辺回路は、図9を参照して後述するコアを制御する。図6(b)はビット線制御回路23の構成を示すブロック図で、ディレイ回路32とパルス発生回路33とで構成されている。図6(c)はワード線制御回路24の構成を示す図で、ディレイ回路34で構成されている。
図7はコア活性化のシーケンスを示すタイミング図で、(a)は読出し動作、(b)は書込み動作を示す。
また、図8は図9に示すコアの動作を示すタイミング図である。図9はコアの一部を示している。コアは、マトリクス状に配列した多数のメモリセルを有する。このような2次元配列が複数のブロックに分割されている。図9に示すコアは、メモリセル61、ビット線プリチャージ用のトランジスタ62、63、ビット線ショート用のトランジスタ64、センスアンプ66、センスアンプを制御するトランジスタ65、67、トランスファーゲートを構成するトランジスタ68、69を有する。メモリセル61は、セルトランジスタ61aとセルキャパシタ61bで構成されており、1対のビット線BL、/BLの一方(図9ではBL)に接続されている。この1対のビット線BL、/BLはトランスファーゲート68、69を介して内部データバスDB、/DBにそれぞれ接続されている。vprはビット線プリチャージ電圧である。
次に、図6〜図9を参照してコアの活性化と活性化されたコアの動作を説明する。外部からのコマンドは、/CE、/WE及び/OEの組み合わせで定義される。図7(a)において、出力ディスエーブル状態から出力イネーブル信号/OEがLになると、コマンドデコーダ21はアクティブコマンドactpzをコア制御回路22に出力し、読出しコマンドrdpzをアドレスラッチ回路26に出力する。読出しコマンドrdpzを受けたアドレスラッチ回路26は、ラッチしている外部アドレスADD、この場合は読出しアドレスをアドレスデコーダ27と冗長判定回路28に出力する。冗長判定回路28は、読出しアドレスが不良ビットを指定している時(冗長時)には、冗長ワード線を選択する信号romzをワード線選択回路30に出力する。
アクティブコマンドactpzを受けたコア制御回路22は、コア活性化信号raszをビット線制御回路23に出力する。ビット線制御回路23のディレイ回路32(図6(b))は、上記アドレスでコード及び冗長判定に要する時間等を考慮して設定した時間だけコア活性化信号raszを遅延させ、パルス発生回路33に出力する。そして、パルス発生回路33はビット線ショートを解除するタイミング信号blspzをワード線制御回路24及びブロック選択回路29に出力する。ブロック選択回路29は、タイミング信号blspzとアドレスデコーダからの関連するアドレスビットとの論理をとり、選択されたブロックのビット線ショート制御信号brsxをLにして、図9に示すトランジスタ62〜64をOFFにする。これにより、ビット線ショートが解除される。ワード線制御回路24のディレイ回路34(図6(c))は、タイミング信号blspzを所定時間だけ遅延させ、ワード線駆動タイミング信号wlspzをセンスアンプ制御回路25とワード線選択回路30に出力する。
ブロック選択回路29は、選択されたブロックを示す信号rblkzをワード線選択回路30とセンスアンプ選択回路31に出力する。ワード線選択回路30は、ブロック選択信号rblkzとワード線選択アドレス及び冗長ワード線選択信号romzの論理をとり、タイミング信号wlspzを受けてワード線WLを立ち上げる(Hにする)。ワード線WLが立ち上がるとセル61のデータがビット線BL、/BLに読み出される。
センスアンプ制御回路25は、ワード線駆動タイミング信号wlspzから所定時間経過後に、センスアンプを活性化するタイミング信号mlezをセンスアンプ選択回路31に出力する。センスアンプ活性化タイミング信号mlezを受けて、センスアンプ選択回路31はセンスアンプ駆動信号lexとlezをそれぞれトランジスタ67と65に出力して、これらをONする。センスアンプ66は活性化され、ビット線BL、/BLの電位差を増幅する。そして、コラム系のアドレスデコーダ27からのコラム選択信号CL(図6上の図示を省略してある)を受けてトランジスタ68と69がONし、ビット線BL、/BLに読み出され増幅されたデータが内部データバスDB、/DBに出力される。
ビット線BL、/BLのデータが増幅され、再びセルに書込まれた(リストア)後、ビット線のプリチャージ動作が始まる。コマンドデコーダ21からのプリチャージコマンドprepz(図6上の図示を省略してある)を受けたコア制御回路22は活性化信号raszを立ち下げる。ワード線制御回路24は、活性化信号raszの立ち下がりからワード線をリセットするためのタイミング信号wlrpzを生成し、ワード線選択回路30に出力する。これを受けたワード線選択回路30は、選択しているワード線WLを立ち下げる。タイミング信号wlrpzは、活性化信号raszの立ち下がりに応答してパルスを発生するパルス発生回路で生成される。
センスアンプ制御回路25は、タイミング信号wlrpzに応答して所定時間経過後に、センスアンプ活性化タイミング信号mlezを立ち下げる。タイミング信号mlezの立ち下がりに応答して、ビット線制御回路23は内部でビット線ショートのタイミング信号blrpzを生成し、ブロック選択回路29に出力する。これを受けたブロック選択回路29は、ビット線ショート制御信号brsxをHにしてビット線BL、/BLをショートする。タイミング信号blrpzは、タイミング信号mlezの立ち下がりに応答してパルスを発生するパルス発生回路で生成される。
以上は読出し動作の場合のコアの活性化手順であったが、図7(b)に示す書き込み動作の場合も、ほぼ同様である。書込み動作は、書込みイネーブル信号/WEがLになることで開始し、これを受けて書込みコマンドwrpzがコマンドデコーダ21からアドレスラッチ回路26に出力される点で読出し動作と相違する。
次に、本発明の実施の形態について説明する。前述したように、本発明では出力ディスエーブル状態になった時に読出し動作を開始し、途中まで進めておく。この場合、ワード線を立ち上げてしまうと、出力ディスエーブル後に書込みを行う場合、センスアンプの活性化、リストア、ワード線リセット、ビット線ショートを行ってから書込み動作を開始しなければならず、書込み動作の開始が大幅に遅れてしまう。この点を考慮して読出し動作をどこまで進めておくかを決める。具体的には、外部アドレスを取り込んで冗長判定まで行った時点まで読出し動作を進めておくか、またはワード線を立ち上げる直前まで読出し動作を進めておくことが考えられる。
以下、外部アドレスを取り込んで冗長判定まで行った時点まで読出し動作を進めておく場合の構成を本発明の第1の実施の形態とし、ワード線を立ち上げる直前まで読出し動作を進めておく場合の構成を本発明の第2の実施の形態として説明する。
図10(a)は、本発明の半導体記憶装置の第1の実施の形態を示すブロック図である。図10(a)において、図6に示す構成要素と同一のものには同一の参照番号を付してある。また、図10(b)は図10(a)に示すビット線制御回路23Aの構成例を示すブロック図である。
図10(a)において、第1の実施の形態は、コマンドデコーダ21Aとビット線制御回路23Aが図6(a)に示す構成と相違する。コマンドデコーダ21Aは、読出しコマンドrdpz及び書込みコマンドwrpzをアドレスラッチ回路26のみならずビット線制御回路23Aに出力するともに、前述した出力ディスエーブルコマンドodpzを生成してアドレスラッチ回路26に出力する。また、コマンドデコーダ21Aは出力ディスエーブルコマンドodpzと同時に、アクティブコマンドactpzをコア制御回路22に出力する。アドレスラッチ回路26は、通常の読出しコマンドrdpz、書込みコマンドwrpzを受け取った場合と同様に、出力ディスエーブル状態になった時にも、外部アドレスADDを取り込む。ビット線制御回路23Aは、活性化信号raszと読出しコマンドrdpz又は書込みコマンドwrpzの何れか一方の2つの信号を受け取った場合に、ビット線ショートを解除するタイミング信号blspzを生成するように構成されている。つまり、読出し又は書込みのいずかが決まってからビット線BL、/BLをショートするようにする。
図10(b)に示すように、ビット線制御回路23Aは、前述したディレイ回路32及びパルス発生回路33に加え、インバータ35、37、ディレイ回路36、NANDゲート38、RSフリップフロップ39、40、NANDゲート41、インバータ42及びディレイ回路43を具備して構成される。
次に、図10(a)、(b)において、外部アドレスを取り込んで冗長判定まで読出し動作を行う場合を図11のタイミング図を参照して説明する。なお、図11(a)は出力ディスエーブル状態から出力イネーブル信号/OEがLになる場合(読出し動作)、図11(b)は出力ディスエーブル状態から書込みイネーブル信号/WEがLになる場合(書込み動作)を示す。
図11(a)、(b)に示すように、/OE=H、/WE=Hの状態で/CEがLになり出力ディスエーブル状態になると、コマンドデコーダ21Aは出力ディスエーブルコマンドodpzを生成する。これを受けてアドレスラッチ回路26は、外部アドレスADDを取り込みアドレスデコーダ27及び冗長判定回路28に出力する。アドレスデコーダ27は外部アドレスADDをデコードし、冗長判定回路29は冗長判定を行う。また、コマンドデコーダ21Aは、チップ選択信号/CEがLになるとアクティブコマンドactpzを生成してコア制御回路22に出力する。コア制御回路22は、アクティブコマンドactpzに応答して、コア活性化信号raszを出力する。
コア活性化信号raszは図10(b)に示すディレイ回路32及びパルス発生回路33を通り、フリップフロップ39をセットして、その出力n1をHにする。前述したように、ディレイ回路32はアドレスのデコード及び冗長判定を待つためである。コア活性化信号raszにより出力n1がHになった時にはまだ、/OEも/WEもHなのでフリップフロップ38はリセットされたままである。
ビット線ショートを解除するタイミング信号blspzは、図7(a)に示す動作と同様に、出力イネーブル信号/OEがLになった場合(読出し)又は図7(b)に示すように書込みイネーブル信号/WEがLになった場合(書込み)に出力される。図10(b)において、読出しコマンドrdpzはインバータ37及びNANDゲート38を通りフリップフロップ40をセットする。書込みコマンドwrpzはインバータ35、ディレイ回路36及びNANDゲート40を通りフリップフロップ40をセットする。ディレイ回路36は、書込み動作の場合には途中まで進んでいた読出し動作のアドレスとは異なるアドレスになるため(図4(b)を参照して説明した通り)、アドレスデコード及び冗長判定に要する時間だけ書込みコマンドwrpzを遅らせるために設けられている。フリップフロップ40がセットされると、その出力n2はHになる。これにより、n1=n2=HになるのでNANDゲート41の出力はLになり、ビット線ショート解除タイミング信号blspzはHになり、ディレイ回路43で決まる遅延時間だけHが保持される。つまり、ディレイ回路43はタイミング信号blspzを所定時間だけ遅延させ、フリップフロップ39、40をリセットする。これ以降のコア動作は図8に示す動作と同様である。
なお、出力ディスエーブルコマンドodpzは、/WE又は/OEがLになると立ち下がる。
図12(a)は、本発明の半導体記憶装置の第2の実施の形態を示すブロック図である。図12(a)において、図6及び図10に示す構成要素と同一のものには同一の参照番号を付してある。また、図12(b)は図12(a)に示すビット線制御回路23Bの構成例を示すブロック図である。更に、図12(c)は図12(a)に示すワード線制御回路24Bの構成例を示すブロック図である。
第2の実施の形態は、ワード線を立ち上げる手前まで読出し動作を行う。このために、ビット線制御回路23Bを図12(b)に示すように構成し、ワード線制御回路24Bを図12(c)に示すように構成する。
図12(b)に示すビット線制御回路23Bはディレイ回路32、パルス発生回路33、ディレイ回路44、NORゲート45及びインバータ46を有する。更に、ビット線制御回路23Bは書込みコマンドwrpzからビット線ショートタイミング信号blrpzを生成するインバータ47、48を有する。
図13に示すワード線制御回路24Bは、前述したフリップフロップ39、40、NANDゲート41、インバータ42及びディレイ回路43に加え、ディレイ回路49、NORゲート50、52及びインバータ51、53を有する。
次に、図12(a)〜(c)において、外部アドレスを取り込んでワード線を立ち上げるまで読出し動作を行う場合を図13のタイミング図を参照して説明する。なお、図13(a)は出力ディスエーブル状態から出力イネーブル信号/OEがLになる場合(読出し動作)、図13(b)は出力ディスエーブル状態から書込みイネーブル信号/WEがLになる場合(書込み動作)を示す。
図12(a)、(b)において、チップ・イネーブル信号/CEがLになってから活性化信号raszが立ち上がるまでの動作は、図11(a)、(b)に示す本発明の第1の実施の形態の動作と同じである。活性化信号raszは図12(b)のディレイ回路32、パルス発生回路33、NORゲート45及びインバータ46を通り、ビット線ショートを解除するタイミング信号blspzとして出力される。これを受けてビット線ショート制御信号brsxがLになり、図9に示すトランジスタ62〜64がOFFしてビット線BL、/BLのショートが解除される。このように、活性化信号raszに応答してビット線ショートを解除する動作は、図11(a)に示す動作、つまり読出しコマンドrdpzに応答してビット線ショートを解除する動作と相違する。ビット線ショート解除タイミング信号blspzは、図12(b)に示すディレイ回路49を通り、フリップフロップ39をセットし、n1=Hとなる。このディレイ回路49は、ビット線ショートを解除してからワード線を立ち上げるまでのタイミングを取るためのものである。
図12(a)において、出力イネーブル信号/OEの立ち下がりに応答して生成される読出しコマンドrdpzに応答して、図12(b)に示すワード線制御回路がワード線駆動タイミング信号wlspzを生成する。読出しコマンドrdpzはNORゲート50及びインバータ51を通り、フリップフロップ40をセットし、n2=Hとなる。この結果、n1=n2=Hとなり、ワード線制御回路24Bはワード線駆動タイミング信号wlspzを出力する。
図12(b)において、出力ディスエーブル状態で書込みイネーブル信号/WEがLになると、コマンドでコーダ21Aで生成された書込みコマンドwrpzが、ビット線制御回路23B及びワード線制御回路24Bに与えられる。ビット線制御回路23Bのディレイ回路44は書込みコマンドwrpzを遅延させて、ビット線ショート解除タイミング信号blspzを出力する。また、書込みコマンドwrpzはビット線制御回路23Bのインバータ47、48を通り、ビット線ショートタイミング信号blrpzとして出力される。これは、活性化信号raszに応答してビット線ショートを解除しており、読出しと書込みでアドレスが異なるので、書込みのためには読出しアドレスで選択されたビット線BL、/BLをショートしなければならないからである。一方、ビット線ショート解除タイミング信号blspzは、ワード線制御回路24Bのディレイ回路49を通りフリップフロップ39をセットする。フリップフロップ40は既に、書込みコマンドwrpzでセットされているので、ワード線駆動タイミング信号wlspzが生成される。
なお、図23Bに示すビット線制御回路23Bにおいて、活性化信号raszがHになってからビット線ショート解除タイミング信号blspzが出力されるまでの間に、出力ディスエーブル状態から書込み状態になった場合に、活性化信号raszからビット線ショート解除タイミング信号blspzが出力されないように、書込みコマンドwrpzでディレイ回路32をリセットするようにしている。
同様に、ワード線制御回路24Bにおいて、ビット線ショート解除タイミング信号blspzが出力されてからn1がHになるまでの間に書込み状態になった場合を考えて、書込みコマンドwrpzでディレイ回路49をリセットするようにしている。
なお、図13(a)、(b)以降の動作は図8に示す動作と同様である。
図14は、本発明の半導体記憶装置の全体構成例を示すブロック図である。図示する半導体装置は、アドレス端子71、コマンド入力端子72〜74、データ入出力端子75、端子71〜74にそれぞれ接続された入力バッファ76〜79、リフレッシュ動作を制御するリフレッシュ制御回路80、入力バッファ/出力バッファ81、アドレスレジスタ82、制御回路83、データ制御回路84、メモリセルアレイ(コア)85及びライトアンプ/センスバッファ86を有する。制御回路は、図10及び図12の構成を有する。アドレスレジスタ82は、図10や図12に示すアドレスラッチ回路26、アドレスデコーダ27及び冗長判定回路28を含む構成である。制御回路83は、図10や図12に示す構成のうち、アドレスラッチ回路26、アドレスデコーダ27及び冗長判定回路28を除く各部を具備する。メモリセルアレイ85は、図9に示す構成を具備する。ライトアンプ/センスバッファ86は、図9に示す内部データバスDB、/DBに接続されるライトアンプやセンスバッファを具備する。
アドレス端子71及び入力バッファ76を介して外部アドレスを受け取り、ロー系及びコラム系のデコードされたアドレスをメモリセルアレイ85に出力する。信号/CE、/WE、/OEはそれぞれ入力バッファ77、78、79を介して制御回路83に与えられる。データ入出力回路84は、制御回路83の制御のもとでデータの入出力を制御する。
以上説明したように、非同期型SRAMインターフェイスのDRAMにおいて、出力ディスエーブル状態で途中まで読出し動作を行っておくことにより、出力ディスエーブル状態からのデータの読出しが速くなる。
SRAMの書込みタイミングを示す図である。 レイトライト方式を説明するための図である。 出力ディスエーブル状態からの通常の読出し及び書込み動作を示す図である。 出力ディスエーブル状態からの本発明の読出し及び書込み動作を示す図である。 図4の動作を実現するためのアドレスラッチ回路の構成を示す回路図である。 コア周辺の回路構成例を示す図である。 図6の構成においてコアを制御するタイミングを示す図である。 図6の構成においてコアの活性化動作を示すタイミング図である。 コアの一構成例を示す図である。 本発明の第1の実施の形態を示す図である。 図10に示す構成の動作を示すタイミング図である。 本発明の第2の実施の形態を示す図である。 図12に示す構成の動作を示すタイミング図である。 本発明の半導体記憶装置の全体構成例を示すブロック図である。
符号の説明
21、21A コマンドデコーダ
22 コア制御回路
23、23A、23B ビット線制御回路
24、24B ワード線制御回路
25 センスアンプ制御回路
26 アドレスラッチ回路
27 アドレスデコーダ
28 冗長判定回路
29 ブロックデコーダ
30 ワード線選択回路
31 センスアンプ選択回路

Claims (7)

  1. 先行する書込みサイクルにおいて受信した第1のアドレス信号を書込みイネーブル信号の活性化エッジから生成した第1のパルス(wrpz)に基づいてアドレスバッファから記憶装置のコア部に出力した後に、該書込みイネーブル信号の活性化エッジから生成した第2のパルス(walz)に基づいて第2のアドレス信号を外部から受信して該第1のアドレス信号を出力した後の該アドレスバッファに格納するアドレスバッファ回路と、
    先行する書込みサイクルにおいて受信した第1の書込みデータを前記書込みイネーブル信号の活性化エッジから生成した前記第1のパルス(wrpz)に基づいてデータバッファから該コア部に出力した後に前記書込みイネーブル信号の非活性化エッジから生成した第3のパルス(wdlz)に基づいて第2の書込みデータを外部から受信して該データバッファに格納するデータバッファ回路と
    を有することを特徴とする半導体記憶装置。
  2. 請求項1記載の半導体記憶装置であって、
    該第1のアドレス信号に対応し先行する書込みサイクルにおいて受信した該第1の書込みデータは、次の書込みサイクルにおいて該コア部の指定されたメモリセルに書込まれることを特徴とする半導体記憶装置。
  3. 請求項1記載の半導体記憶装置であって、
    前記アドレスバッファ回路は、
    前記アドレスバッファに含まれる第1のアドレスラッチ回路と、
    アドレス入力端子と該第1のアドレスラッチ回路との間に配置された第1のトランスファーゲートと、
    該第1のアドレスラッチ回路と該コア部との間に配置された第2のトランスファーゲート及び第2のアドレスラッチ回路と
    を有することを特徴とする半導体記憶装置。
  4. 請求項記載の半導体記憶装置であって、
    該第2のトランスファーゲートが前記書込みイネーブル信号の活性化エッジから生成した前記第1のパルス(wrpz)に基づいてオンとなって該第1のアドレスラッチ回路に格納された該第1のアドレス信号を出力した後、該第1のトランスファーゲートが前記書込みイネーブル信号の活性化エッジから生成した第2のパルス(walz)に基づいてオンとなって該第2のアドレス信号を受信して前記第1のアドレスラッチ回路に格納することを特徴とする半導体記憶装置。
  5. 請求項記載の半導体記憶装置であって、
    該アドレスバッファ回路は、該アドレス入力端子と該コア部との間に配置され且つ該第1のアドレスラッチ回路と該第1及び第2のトランスファーゲートとに並列に接続された第3のトランスファーゲートを更に有し、
    該第3のトランスファーゲートは記憶装置の読出し動作において出力イネーブル信号の活性化エッジから生成した第4のパルス(rdpz)に基づいてオンとなることを特徴とする半導体記憶装置。
  6. 請求項1記載の半導体記憶装置であって、
    前記データバッファ回路は、
    前記データバッファに含まれるデータラッチ回路と、
    データ入力端子と該データラッチ回路との間に配置された第のトランスファーゲートと、
    該データラッチ回路と該コア部との間に配置された第のトランスファーゲートと
    を有することを特徴とする半導体記憶装置。
  7. 請求項記載の半導体記憶装置であって、
    該第のトランスファーゲートが前記書込みイネーブル信号の活性化エッジから生成した前記第1のパルス(wrpz)に基づいてオンとなって該データラッチ回路に格納された該第1の書込みデータを出力した後、該第のトランスファーゲートが前記書込みイネーブル信号の非活性エッジから生成した前記第3のパルス(wdlz)に基づいてオンとなって該第2の書込みデータを受信して前記データラッチ回路に格納することを特徴とする半導体記憶装置。
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