JP2004014119A - 半導体記憶装置 - Google Patents

Abstract

【課題】　本発明は、出力ディスエーブル状態からの読出し動作を高速にした半導体記憶装置を提供することを提供することを課題とする。
【解決手段】　アドレスバッファ回路は、先行する書込みサイクルにおいて受信した第１のアドレス信号を書込み制御信号の立ち上がりに応答して記憶装置のコア部に出力し、書込み制御信号の立ち上がりに応答して第２のアドレス信号を外部から受信する。データバッファ回路は、先行する書込みサイクルにおいて受信した第１の書込みデータを書込み制御信号の立ち上がりに応答してコア部に出力し、書込み制御信号の立ち下りに応答して第２の書込みデータを外部から受信する。
【選択図】　図５

Description

　本発明は半導体記憶装置に関し、特に非同期（コマンドを受信して動作が開始される）のＳＲＡＭ型インターフェイスで動作するＤＲＡＭ型の半導体記憶装置に関する。

　近年、インターネットとの連携などにより、携帯電話などの小型の移動端末で扱うデータ量が多くなるに伴い、大容量のメモリが必要になりつつある。現在、携帯電話には消費電力の少ないＳＲＡＭが使われている。しかし、ＳＲＡＭは集積度が低く容量を大きくするとコストが大幅に増えてしまうという問題点がある。これに対して、ＤＲＡＭは低コストで大容量のメモリが作れる。しかし、ＤＲＡＭとＳＲＡＭではコマンド体系が異なるため、単純にＳＲＡＭをＤＲＡＭに置き換えることができない。この場合、大きな問題となるのが書込み時のデータ入力タイミングである。ＤＲＡＭでは書込みサイクル開始時（チップ・イネーブル信号／ＣＥ、書込みイネーブル信号／ＷＥの立ち下がり）を基準にデータが入力されるのに対し、ＳＲＡＭでは書込みサイクル終了時（チップ・イネーブル信号／ＣＥ、書込みイネーブル信号／ＷＥの立ち上がり）を基準にデータが入力される。

　図１にＳＲＡＭへデータを書込むタイミングを示す。図示しないチップ・イネーブル信号／ＣＥが立ち下がった後、書込みイネーブル信号／ＷＥの立ち下がりでアドレスａｄｄを取り込み、／ＷＥの立ち上がりで書込みデータＤＱを取り込む。このタイミングでＤＲＡＭを動作させると、つまり書込みイネーブル信号／ＷＥやチップ・イネーブル信号／ＣＥの立ち上がりで書込みデータを取り込んで書込み動作をすると、この書込み動作が次のコマンドサイクルに入り込んでしまう。このため、書込み命令の次に読出し命令が入力された場合、読出し動作の開始が遅くなり、データ出力が遅くなる。この問題を解決するために、レイトライト方式が提案されている。

　図２は、レイトライト方式を説明するための図で、（ａ）はレイトライト方式のタイミング図、（ｂ）はＤＲＡＭ内のアドレスラッチ回路、（ｃ）はＤＲＡＭ内のデータラッチ回路を示す。図２（ｂ）に示すアドレスラッチ回路は外部からのアドレスＡＤＤをラッチするもので、バッファ１０、トランスファーゲートとインバータで構成されるゲート１１、１２及び１３、ラッチ１４及びインバータ１５を有する。バッファ１０はラッチ１０ａとインバータ１０ｂを有する。図２（ｃ）に示すデータラッチ回路は外部からの書込みデータＤＱをラッチするもので、バッファ１６、ゲート１７、１８及びインバータ１９を有する。バッファ１６はインバータ１６ａを有する。

　書込みイネーブル信号／ＷＥの立ち下がりで書込み動作を開始し、図示を省略するコマンドデコーダで生成された書込みコマンドｗｒｐｚが出力される。書込みコマンドｗｒｐｚを受けて、前の書込みサイクルでバッファ１０、１６にそれぞれ取り込まれていたアドレスＡ０とデータＤ０が、対応するゲート１２、１８及びラッチ１４を介して、それぞれ内部アドレスｉａｚ及び内部書込み信号ｗｄｂｚとして出力される。次に、書込みアドレス取り込み信号ｗａｌｚが出力され、アドレスＡ１がゲート１１を介してバッファ１０に取り込まれる。書込みイネーブル信号／ＷＥの立ち上がりから書込みデータ取り込み信号ｗｄｌｚが生成され、書込みデータＤ１をバッファ１６に取り込む。つまり、この書込みサイクルでは、書込みアドレスＡ０で指定されるセルに書込みデータＤ０を書込み、同時に書込みアドレスＡ１と書込みデータＤ１とをそれぞれバッファ１０と１６に取り込む動作が行われる。バッファ１０内でラッチされる書込みアドレスｗａｚはＡ０からＡ１に変わり、バッファ１６内でラッチされる書込みデータｗｄｚはＤ０からＤ１に変わる。同様に、次の書込みサイクルでは、アドレスＡ１のセルに書込みデータＤ１を書込み、次の書込みアドレスＡ２と書込みデータＤ２とをそれぞれバッファ１０と１６に取り込む動作が行われる。

　読出し動作時、アドレスラッチ回路は読出しコマンドｒｄｐｚで取り込んだアドレスＡＤＤをそのままｉａｚとして出力する。つまり、読出しアドレスはバッファ１０に取り込まれない。

　上記の通り、レイトライト方式では入力された書込みデータは次の書込みサイクルで書込まれ、書込み命令の次に読出し命令が入力された場合でも、読出し動作の開始が遅くなりデータ出力が遅くなるという問題点を解決できる。
米国特許第６１４４６１６号明細書

　ＳＲＡＭでは、／ＣＥ＝Ｌ（ローレベル）、／ＷＥ＝Ｈ、／ＯＥ（出力イネーブル信号）＝Ｈの状態が存在する。この状態は、出力ディスエーブル（不活性）状態（Ｏｕｔｐｕｔ−Ｄｉｓａｂｌｅ　Ｓｔａｔｅ）と呼ばれる。図３のタイミング図に示すように、出力ディスエーブル状態で書込みイネーブル信号／ＷＥが立ち下がると書込み状態となり（図３（ｂ））、出力イネーブル信号／ＯＥが立ち下がると読出し状態になる（図３（ａ））。前述したように、レイトライト方式の場合、読出し動作と書込み動作とではアドレスが異なっている。つまり、読出し動作では取り込んだ読出しアドレスがそのまま用いられるのに対し、書込み動作では１つ前の書込みサイクルで取り込んだ書込みアドレスが用いられる。従って、出力ディスエーブル状態から書込みイネーブル信号／ＷＥが立ち下がると書込み状態となり、出力イネーブル信号／ＯＥが立ち下がると読出し状態となる。

　一般に、出力ディスエーブル状態からの読出しは、通常の読出し、つまり出力イネーブル信号／ＯＥがＬでチップ・イネーブル信号／ＣＥが立ち下がる場合の読出しに比べアクセス時間が短く規定されている。従って、出力イネーブル信号／ＯＥがＬになってから読出し動作を開始したのではデータ出力が間に合わないという問題点がある。

　従って本発明は、上記問題点を解決し、所定の状態、具体的には出力ディスエーブル状態からの読出し動作を高速にした半導体記憶装置を提供することを目的とする。

　本発明によれば、先行する書込みサイクルにおいて受信した第１のアドレス信号を書込み制御信号の立ち上がりに応答して記憶装置のコア部に出力し、該書込み制御信号の該立ち上がりに応答して第２のアドレス信号を外部から受信するアドレスバッファ回路と、先行する書込みサイクルにおいて受信した第１の書込みデータを前記書込み制御信号の立ち上がりに応答して該コア部に出力し、該書込み制御信号の立ち下りに応答して第２の書込みデータを外部から受信するデータバッファ回路とを有することを特徴とする半導体記憶装置が提供される。

　本発明による半導体記憶装置は、該第１のアドレス信号に対応し先行する書込みサイクルにおいて受信した該第１の書込みデータは、次の書込みサイクルにおいて該コア部の指定されたメモリセルに書込まれることとしてもよい。

　また、本発明による半導体記憶装置は、アドレスバッファ回路は前記第１のアドレス信号を出力してから前記第２のアドレス信号を受信することとしてもよい。さらに、本発明による半導体記憶装置において、前記データバッファ回路は、該書込み制御信号の立ち下りのタイミングより前に前記第１の書込みデータを出力することとしてもよい。

　また、本発明による半導体記憶装置において、前記アドレスバッファ回路は、アドレスラッチ回路と、アドレス入力端子と該アドレスラッチ回路との間に配置された第１のトランスミッションゲートと、該アドレスラッチ回路と該コア部との間に配置された第２のトランスミッションゲートとを有することとしてもよい。

　上述の半導体記憶装置において、該第２のトランスミッションゲートが該書込み制御信号の立ち上がりに応答してオンとなって該アドレスラッチ回路に格納された該第１のアドレス信号を出力し、それから該第１のトランスミッションゲートがオンとなって該アドレス入力端子において該第２のアドレス信号を受信することとしてもよい。

　また、本発明による半導体記憶装置において、該アドレスバッファ回路は、該アドレス入力端子と該コア部との間に配置され且つ該アドレスラッチ回路と該第１及び第２のトランスミッションゲートとに並列に接続された第３のトランスミッションゲートを更に有し、　該第３のトランスミッションゲートは記憶装置の書込み動作において動作することとしてもよい。

　さらに、本発明による半導体記憶装置において、前記データバッファ回路は、データラッチ回路と、データ入力端子と該データラッチ回路との間に配置された第１のトランスミッションゲートと、該データラッチ回路と該コア部との間に配置された第２のトランスミッションゲートとを有することとしてもよい。

　また、上述の半導体記憶装置において、該第２のトランスミッションゲートが該書込み制御信号の立ち上がりに応答してオンとなって該データラッチ回路に格納された該第１の書込みデータを出力し、それから該第１のトランスミッションゲートが該書込み制御信号の立ち下がりに応答してオンとなって該データ入力端子において該第２の書込みデータを受信することとしてもよい。

　本発明によれば、スタティック型半導体記憶装置のインターフェイスで動作するダイナミック型の半導体記憶装置において、書込み又は読出し動作が外部から指示される前に、外部からの所定の信号を受けて読出し動作を開始するように構成したため、メモリへのアクセスが速くなるという効果が得られる。

　以下、図面を参照して本発明の実施の形態を説明する。

　図３を参照して説明したように、従来のＳＲＡＭのインターフェイスで動作するＤＲＡＭでは、出力ディスエーブル状態では何の動作も行われず、書込みイネーブル信号／ＷＥ又は出力イネーブル信号／ＯＥがＬに変化してから動作が開始される。

　これに対し、本発明では、図４に示すように動作する。図４（ａ）は出力ディスエーブル状態からの読出し動作を示し、図４（ｂ）は出力ディスエーブル状態からの書込み動作を示す。本発明では、チップ・イネーブル信号／ＣＥがＬになると立ち上がる出力ディスエーブルコマンドｏｄｐｚを新たに設けている。出力ディスエーブルコマンドｏｄｐｚは、出力ディスエーブル状態で外部からのアドレスをアドレスラッチ回路内に取り込めるようにするために設けたものである。

　図５は、本発明で用いられるアドレスラッチ回路の回路例である。図２（ｂ）と同一の構成要素には同一の参照番号を付けてある。ＮＯＲゲート２０をゲート１３の前段に設ける。ＮＯＲゲート２０は、前述の読出しコマンドｒｄｐｚと上記出力ディスエーブルコマンドｏｄｐｚとのＮＯＲ論理を取る。つまり、ＮＯＲゲート２０はどちらか一方の信号を受け取ると、ゲート１３をオープンにする。これにより、外部アドレスＡＤＤはゲート１３を通り、ラッチ１４でラッチされる。

　図４（ａ）に示すように、チップ・イネーブル信号／ＣＥがＬになって出力ディスエーブル状態になると、出力ディスエーブルコマンドｏｄｐｚがＮＯＲゲート２０に与えられる。よって、アドレスＡＤＤはゲート１３を通り、ラッチ１４でラッチされ、内部アドレスｉａｚとなる。つまり、出力ディスエーブルコマンドｏｄｐｚに応答して、出力ディスエーブル状態でアドレスＡＤＤがアドレスラッチ回路に取り込まれるのである。そして、後に詳述するように、読出し動作を途中まで行う。その後、出力イネーブル信号／ＯＥがＬになると、読出しコマンドｒｄｐｚがＨになり読出し動作が引き続き行われる。

　図４（ｂ）では、図４（ａ）と同様にして、外部アドレスＡＤＤをアドレスラッチ回路４に取り込む。そして、書込みイネーブル信号／ＷＥがＬになると、書込みコマンドｗｒｐｚがＨになるので、図５に示すゲート１２が開き、バッファ１０にラッチされていたアドレスがラッチ１４にラッチされる。これにより、出力ディスエーブルコマンドｏｄｐｚで取り込まれたアドレス（図４（ｂ）の網掛け部分）は、バッファ１０にラッチされていたアドレスに変わり内部アドレスｉａｚとなる。

　図３（ａ）と図４（ａ）とを比較すれば明らかなように、本発明は出力ディスエーブル状態からの読出し動作を高速に行える。

　ここで、出力ディスエーブル状態となった時に生成される出力ディスエーブルコマンドｏｄｐｚに応答して取り込んだ外部アドレスを用いて読出し動作をどこまで行うか、つまりコアをどこまで活性化させるかを決めなければならない。これは、出力ディスエーブル状態で読出し動作を開始した後に書込みイネーブル信号／ＷＥがＬになって書込み動作が指示された場合（図４（ｂ）の場合）に、読出し動作を中止して速やかに書込み動作が行なえるようにするためである。この点については、後に詳述する。

　以下、コアの活性化について説明するが、本発明のコアの活性化の理解を助けるために、まず一般的なコアの活性化について、図６、図７、図８及び図９を参照して説明し、その後に本発明のコアの活性化について説明する。

　図６（ａ）は、ＤＲＡＭのコアの周辺回路構成を示すブロック図である。図示するＤＲＡＭは、コマンドデコーダ２１、コア制御回路２２、ビット線制御回路２３、ワード線制御回路２４、センスアンプ制御回路２５、アドレスラッチ回路２６、アドレスデコーダ２７、冗長判定回路２８、ブロック選択回路２９、ワード線選択回路３０及びセンスアンプ選択回路３１である。これらの周辺回路は、図９を参照して後述するコアを制御する。図６（ｂ）はビット線制御回路２３の構成を示すブロック図で、ディレイ回路３２とパルス発生回路３３とで構成されている。図６（ｃ）はワード線制御回路２４の構成を示す図で、ディレイ回路３４で構成されている。

　図７はコア活性化のシーケンスを示すタイミング図で、（ａ）は読出し動作、（ｂ）は書込み動作を示す。

　また、図８は図９に示すコアの動作を示すタイミング図である。図９はコアの一部を示している。コアは、マトリクス状に配列した多数のメモリセルを有する。このような２次元配列が複数のブロックに分割されている。図９に示すコアは、メモリセル６１、ビット線プリチャージ用のトランジスタ６２、６３、ビット線ショート用のトランジスタ６４、センスアンプ６６、センスアンプを制御するトランジスタ６５、６７、トランスファーゲートを構成するトランジスタ６８、６９を有する。メモリセル６１は、セルトランジスタ６１ａとセルキャパシタ６１ｂで構成されており、１対のビット線ＢＬ、／ＢＬの一方（図９ではＢＬ）に接続されている。この１対のビット線ＢＬ、／ＢＬはトランスファーゲート６８、６９を介して内部データバスＤＢ、／ＤＢにそれぞれ接続されている。ｖｐｒはビット線プリチャージ電圧である。

　次に、図６〜図９を参照してコアの活性化と活性化されたコアの動作を説明する。外部からのコマンドは、／ＣＥ、／ＷＥ及び／ＯＥの組み合わせで定義される。図７（ａ）において、出力ディスエーブル状態から出力イネーブル信号／ＯＥがＬになると、コマンドデコーダ２１はアクティブコマンドａｃｔｐｚをコア制御回路２２に出力し、読出しコマンドｒｄｐｚをアドレスラッチ回路２６に出力する。読出しコマンドｒｄｐｚを受けたアドレスラッチ回路２６は、ラッチしている外部アドレスＡＤＤ、この場合は読出しアドレスをアドレスデコーダ２７と冗長判定回路２８に出力する。冗長判定回路２８は、読出しアドレスが不良ビットを指定している時（冗長時）には、冗長ワード線を選択する信号ｒｏｍｚをワード線選択回路３０に出力する。

　アクティブコマンドａｃｔｐｚを受けたコア制御回路２２は、コア活性化信号ｒａｓｚをビット線制御回路２３に出力する。ビット線制御回路２３のディレイ回路３２（図６（ｂ））は、上記アドレスでコード及び冗長判定に要する時間等を考慮して設定した時間だけコア活性化信号ｒａｓｚを遅延させ、パルス発生回路３３に出力する。そして、パルス発生回路３３はビット線ショートを解除するタイミング信号ｂｌｓｐｚをワード線制御回路２４及びブロック選択回路２９に出力する。ブロック選択回路２９は、タイミング信号ｂｌｓｐｚとアドレスデコーダからの関連するアドレスビットとの論理をとり、選択されたブロックのビット線ショート制御信号ｂｒｓｘをＬにして、図９に示すトランジスタ６２〜６４をＯＦＦにする。これにより、ビット線ショートが解除される。ワード線制御回路２４のディレイ回路３４（図６（ｃ））は、タイミング信号ｂｌｓｐｚを所定時間だけ遅延させ、ワード線駆動タイミング信号ｗｌｓｐｚをセンスアンプ制御回路２５とワード線選択回路３０に出力する。

　ブロック選択回路２９は、選択されたブロックを示す信号ｒｂｌｋｚをワード線選択回路３０とセンスアンプ選択回路３１に出力する。ワード線選択回路３０は、ブロック選択信号ｒｂｌｋｚとワード線選択アドレス及び冗長ワード線選択信号ｒｏｍｚの論理をとり、タイミング信号ｗｌｓｐｚを受けてワード線ＷＬを立ち上げる（Ｈにする）。ワード線ＷＬが立ち上がるとセル６１のデータがビット線ＢＬ、／ＢＬに読み出される。

　センスアンプ制御回路２５は、ワード線駆動タイミング信号ｗｌｓｐｚから所定時間経過後に、センスアンプを活性化するタイミング信号ｍｌｅｚをセンスアンプ選択回路３１に出力する。センスアンプ活性化タイミング信号ｍｌｅｚを受けて、センスアンプ選択回路３１はセンスアンプ駆動信号ｌｅｘとｌｅｚをそれぞれトランジスタ６７と６５に出力して、これらをＯＮする。センスアンプ６６は活性化され、ビット線ＢＬ、／ＢＬの電位差を増幅する。そして、コラム系のアドレスデコーダ２７からのコラム選択信号ＣＬ（図６上の図示を省略してある）を受けてトランジスタ６８と６９がＯＮし、ビット線ＢＬ、／ＢＬに読み出され増幅されたデータが内部データバスＤＢ、／ＤＢに出力される。

　ビット線ＢＬ、／ＢＬのデータが増幅され、再びセルに書込まれた（リストア）後、ビット線のプリチャージ動作が始まる。コマンドデコーダ２１からのプリチャージコマンドｐｒｅｐｚ（図６上の図示を省略してある）を受けたコア制御回路２２は活性化信号ｒａｓｚを立ち下げる。ワード線制御回路２４は、活性化信号ｒａｓｚの立ち下がりからワード線をリセットするためのタイミング信号ｗｌｒｐｚを生成し、ワード線選択回路３０に出力する。これを受けたワード線選択回路３０は、選択しているワード線ＷＬを立ち下げる。タイミング信号ｗｌｒｐｚは、活性化信号ｒａｓｚの立ち下がりに応答してパルスを発生するパルス発生回路で生成される。

　センスアンプ制御回路２５は、タイミング信号ｗｌｒｐｚに応答して所定時間経過後に、センスアンプ活性化タイミング信号ｍｌｅｚを立ち下げる。タイミング信号ｍｌｅｚの立ち下がりに応答して、ビット線制御回路２３は内部でビット線ショートのタイミング信号ｂｌｒｐｚを生成し、ブロック選択回路２９に出力する。これを受けたブロック選択回路２９は、ビット線ショート制御信号ｂｒｓｘをＨにしてビット線ＢＬ、／ＢＬをショートする。タイミング信号ｂｌｒｐｚは、タイミング信号ｍｌｅｚの立ち下がりに応答してパルスを発生するパルス発生回路で生成される。

　以上は読出し動作の場合のコアの活性化手順であったが、図７（ｂ）に示す書き込み動作の場合も、ほぼ同様である。書込み動作は、書込みイネーブル信号／ＷＥがＬになることで開始し、これを受けて書込みコマンドｗｒｐｚがコマンドデコーダ２１からアドレスラッチ回路２６に出力される点で読出し動作と相違する。

　次に、本発明の実施の形態について説明する。前述したように、本発明では出力ディスエーブル状態になった時に読出し動作を開始し、途中まで進めておく。この場合、ワード線を立ち上げてしまうと、出力ディスエーブル後に書込みを行う場合、センスアンプの活性化、リストア、ワード線リセット、ビット線ショートを行ってから書込み動作を開始しなければならず、書込み動作の開始が大幅に遅れてしまう。この点を考慮して読出し動作をどこまで進めておくかを決める。具体的には、外部アドレスを取り込んで冗長判定まで行った時点まで読出し動作を進めておくか、またはワード線を立ち上げる直前まで読出し動作を進めておくことが考えられる。

　以下、外部アドレスを取り込んで冗長判定まで行った時点まで読出し動作を進めておく場合の構成を本発明の第１の実施の形態とし、ワード線を立ち上げる直前まで読出し動作を進めておく場合の構成を本発明の第２の実施の形態として説明する。

　図１０（ａ）は、本発明の半導体記憶装置の第１の実施の形態を示すブロック図である。図１０（ａ）において、図６に示す構成要素と同一のものには同一の参照番号を付してある。また、図１０（ｂ）は図１０（ａ）に示すビット線制御回路２３Ａの構成例を示すブロック図である。

　図１０（ａ）において、第１の実施の形態は、コマンドデコーダ２１Ａとビット線制御回路２３Ａが図６（ａ）に示す構成と相違する。コマンドデコーダ２１Ａは、読出しコマンドｒｄｐｚ及び書込みコマンドｗｒｐｚをアドレスラッチ回路２６のみならずビット線制御回路２３Ａに出力するともに、前述した出力ディスエーブルコマンドｏｄｐｚを生成してアドレスラッチ回路２６に出力する。また、コマンドデコーダ２１Ａは出力ディスエーブルコマンドｏｄｐｚと同時に、アクティブコマンドａｃｔｐｚをコア制御回路２２に出力する。アドレスラッチ回路２６は、通常の読出しコマンドｒｄｐｚ、書込みコマンドｗｒｐｚを受け取った場合と同様に、出力ディスエーブル状態になった時にも、外部アドレスＡＤＤを取り込む。ビット線制御回路２３Ａは、活性化信号ｒａｓｚと読出しコマンドｒｄｐｚ又は書込みコマンドｗｒｐｚの何れか一方の２つの信号を受け取った場合に、ビット線ショートを解除するタイミング信号ｂｌｓｐｚを生成するように構成されている。つまり、読出し又は書込みのいずかが決まってからビット線ＢＬ、／ＢＬをショートするようにする。

　図１０（ｂ）に示すように、ビット線制御回路２３Ａは、前述したディレイ回路３２及びパルス発生回路３３に加え、インバータ３５、３７、ディレイ回路３６、ＮＡＮＤゲート３８、ＲＳフリップフロップ３９、４０、ＮＡＮＤゲート４１、インバータ４２及びディレイ回路４３を具備して構成される。

　次に、図１０（ａ）、（ｂ）において、外部アドレスを取り込んで冗長判定まで読出し動作を行う場合を図１１のタイミング図を参照して説明する。なお、図１１（ａ）は出力ディスエーブル状態から出力イネーブル信号／ＯＥがＬになる場合（読出し動作）、図１１（ｂ）は出力ディスエーブル状態から書込みイネーブル信号／ＷＥがＬになる場合（書込み動作）を示す。

　図１１（ａ）、（ｂ）に示すように、／ＯＥ＝Ｈ、／ＷＥ＝Ｈの状態で／ＣＥがＬになり出力ディスエーブル状態になると、コマンドデコーダ２１Ａは出力ディスエーブルコマンドｏｄｐｚを生成する。これを受けてアドレスラッチ回路２６は、外部アドレスＡＤＤを取り込みアドレスデコーダ２７及び冗長判定回路２８に出力する。アドレスデコーダ２７は外部アドレスＡＤＤをデコードし、冗長判定回路２９は冗長判定を行う。また、コマンドデコーダ２１Ａは、チップ選択信号／ＣＥがＬになるとアクティブコマンドａｃｔｐｚを生成してコア制御回路２２に出力する。コア制御回路２２は、アクティブコマンドａｃｔｐｚに応答して、コア活性化信号ｒａｓｚを出力する。

　コア活性化信号ｒａｓｚは図１０（ｂ）に示すディレイ回路３２及びパルス発生回路３３を通り、フリップフロップ３９をセットして、その出力ｎ１をＨにする。前述したように、ディレイ回路３２はアドレスのデコード及び冗長判定を待つためである。コア活性化信号ｒａｓｚにより出力ｎ１がＨになった時にはまだ、／ＯＥも／ＷＥもＨなのでフリップフロップ３８はリセットされたままである。

　ビット線ショートを解除するタイミング信号ｂｌｓｐｚは、図７（ａ）に示す動作と同様に、出力イネーブル信号／ＯＥがＬになった場合（読出し）又は図７（ｂ）に示すように書込みイネーブル信号／ＷＥがＬになった場合（書込み）に出力される。図１０（ｂ）において、読出しコマンドｒｄｐｚはインバータ３７及びＮＡＮＤゲート３８を通りフリップフロップ４０をセットする。書込みコマンドｗｒｐｚはインバータ３５、ディレイ回路３６及びＮＡＮＤゲート４０を通りフリップフロップ４０をセットする。ディレイ回路３６は、書込み動作の場合には途中まで進んでいた読出し動作のアドレスとは異なるアドレスになるため（図４（ｂ）を参照して説明した通り）、アドレスデコード及び冗長判定に要する時間だけ書込みコマンドｗｒｐｚを遅らせるために設けられている。フリップフロップ４０がセットされると、その出力ｎ２はＨになる。これにより、ｎ１＝ｎ２＝ＨになるのでＮＡＮＤゲート４１の出力はＬになり、ビット線ショート解除タイミング信号ｂｌｓｐｚはＨになり、ディレイ回路４３で決まる遅延時間だけＨが保持される。つまり、ディレイ回路４３はタイミング信号ｂｌｓｐｚを所定時間だけ遅延させ、フリップフロップ３９、４０をリセットする。これ以降のコア動作は図８に示す動作と同様である。

　なお、出力ディスエーブルコマンドｏｄｐｚは、／ＷＥ又は／ＯＥがＬになると立ち下がる。

　図１２（ａ）は、本発明の半導体記憶装置の第２の実施の形態を示すブロック図である。図１２（ａ）において、図６及び図１０に示す構成要素と同一のものには同一の参照番号を付してある。また、図１２（ｂ）は図１２（ａ）に示すビット線制御回路２３Ｂの構成例を示すブロック図である。更に、図１２（ｃ）は図１２（ａ）に示すワード線制御回路２４Ｂの構成例を示すブロック図である。

　第２の実施の形態は、ワード線を立ち上げる手前まで読出し動作を行う。このために、ビット線制御回路２３Ｂを図１２（ｂ）に示すように構成し、ワード線制御回路２４Ｂを図１２（ｃ）に示すように構成する。

　図１２（ｂ）に示すビット線制御回路２３Ｂはディレイ回路３２、パルス発生回路３３、ディレイ回路４４、ＮＯＲゲート４５及びインバータ４６を有する。更に、ビット線制御回路２３Ｂは書込みコマンドｗｒｐｚからビット線ショートタイミング信号ｂｌｒｐｚを生成するインバータ４７、４８を有する。

　図１３に示すワード線制御回路２４Ｂは、前述したフリップフロップ３９、４０、ＮＡＮＤゲート４１、インバータ４２及びディレイ回路４３に加え、ディレイ回路４９、ＮＯＲゲート５０、５２及びインバータ５１、５３を有する。

　次に、図１２（ａ）〜（ｃ）において、外部アドレスを取り込んでワード線を立ち上げるまで読出し動作を行う場合を図１３のタイミング図を参照して説明する。なお、図１３（ａ）は出力ディスエーブル状態から出力イネーブル信号／ＯＥがＬになる場合（読出し動作）、図１３（ｂ）は出力ディスエーブル状態から書込みイネーブル信号／ＷＥがＬになる場合（書込み動作）を示す。

　図１２（ａ）、（ｂ）において、チップ・イネーブル信号／ＣＥがＬになってから活性化信号ｒａｓｚが立ち上がるまでの動作は、図１１（ａ）、（ｂ）に示す本発明の第１の実施の形態の動作と同じである。活性化信号ｒａｓｚは図１２（ｂ）のディレイ回路３２、パルス発生回路３３、ＮＯＲゲート４５及びインバータ４６を通り、ビット線ショートを解除するタイミング信号ｂｌｓｐｚとして出力される。これを受けてビット線ショート制御信号ｂｒｓｘがＬになり、図９に示すトランジスタ６２〜６４がＯＦＦしてビット線ＢＬ、／ＢＬのショートが解除される。このように、活性化信号ｒａｓｚに応答してビット線ショートを解除する動作は、図１１（ａ）に示す動作、つまり読出しコマンドｒｄｐｚに応答してビット線ショートを解除する動作と相違する。ビット線ショート解除タイミング信号ｂｌｓｐｚは、図１２（ｂ）に示すディレイ回路４９を通り、フリップフロップ３９をセットし、ｎ１＝Ｈとなる。このディレイ回路４９は、ビット線ショートを解除してからワード線を立ち上げるまでのタイミングを取るためのものである。

　図１２（ａ）において、出力イネーブル信号／ＯＥの立ち下がりに応答して生成される読出しコマンドｒｄｐｚに応答して、図１２（ｂ）に示すワード線制御回路がワード線駆動タイミング信号ｗｌｓｐｚを生成する。読出しコマンドｒｄｐｚはＮＯＲゲート５０及びインバータ５１を通り、フリップフロップ４０をセットし、ｎ２＝Ｈとなる。この結果、ｎ１＝ｎ２＝Ｈとなり、ワード線制御回路２４Ｂはワード線駆動タイミング信号ｗｌｓｐｚを出力する。

　図１２（ｂ）において、出力ディスエーブル状態で書込みイネーブル信号／ＷＥがＬになると、コマンドでコーダ２１Ａで生成された書込みコマンドｗｒｐｚが、ビット線制御回路２３Ｂ及びワード線制御回路２４Ｂに与えられる。ビット線制御回路２３Ｂのディレイ回路４４は書込みコマンドｗｒｐｚを遅延させて、ビット線ショート解除タイミング信号ｂｌｓｐｚを出力する。また、書込みコマンドｗｒｐｚはビット線制御回路２３Ｂのインバータ４７、４８を通り、ビット線ショートタイミング信号ｂｌｒｐｚとして出力される。これは、活性化信号ｒａｓｚに応答してビット線ショートを解除しており、読出しと書込みでアドレスが異なるので、書込みのためには読出しアドレスで選択されたビット線ＢＬ、／ＢＬをショートしなければならないからである。一方、ビット線ショート解除タイミング信号ｂｌｓｐｚは、ワード線制御回路２４Ｂのディレイ回路４９を通りフリップフロップ３９をセットする。フリップフロップ４０は既に、書込みコマンドｗｒｐｚでセットされているので、ワード線駆動タイミング信号ｗｌｓｐｚが生成される。

　なお、図２３Ｂに示すビット線制御回路２３Ｂにおいて、活性化信号ｒａｓｚがＨになってからビット線ショート解除タイミング信号ｂｌｓｐｚが出力されるまでの間に、出力ディスエーブル状態から書込み状態になった場合に、活性化信号ｒａｓｚからビット線ショート解除タイミング信号ｂｌｓｐｚが出力されないように、書込みコマンドｗｒｐｚでディレイ回路３２をリセットするようにしている。

　同様に、ワード線制御回路２４Ｂにおいて、ビット線ショート解除タイミング信号ｂｌｓｐｚが出力されてからｎ１がＨになるまでの間に書込み状態になった場合を考えて、書込みコマンドｗｒｐｚでディレイ回路４９をリセットするようにしている。

　なお、図１３（ａ）、（ｂ）以降の動作は図８に示す動作と同様である。

　図１４は、本発明の半導体記憶装置の全体構成例を示すブロック図である。図示する半導体装置は、アドレス端子７１、コマンド入力端子７２〜７４、データ入出力端子７５、端子７１〜７４にそれぞれ接続された入力バッファ７６〜７９、リフレッシュ動作を制御するリフレッシュ制御回路８０、入力バッファ／出力バッファ８１、アドレスレジスタ８２、制御回路８３、データ制御回路８４、メモリセルアレイ（コア）８５及びライトアンプ／センスバッファ８６を有する。制御回路は、図１０及び図１２の構成を有する。アドレスレジスタ８２は、図１０や図１２に示すアドレスラッチ回路２６、アドレスデコーダ２７及び冗長判定回路２８を含む構成である。制御回路８３は、図１０や図１２に示す構成のうち、アドレスラッチ回路２６、アドレスデコーダ２７及び冗長判定回路２８を除く各部を具備する。メモリセルアレイ８５は、図９に示す構成を具備する。ライトアンプ／センスバッファ８６は、図９に示す内部データバスＤＢ、／ＤＢに接続されるライトアンプやセンスバッファを具備する。

　アドレス端子７１及び入力バッファ７６を介して外部アドレスを受け取り、ロー系及びコラム系のデコードされたアドレスをメモリセルアレイ８５に出力する。信号／ＣＥ、／ＷＥ、／ＯＥはそれぞれ入力バッファ７７、７８、７９を介して制御回路８３に与えられる。データ入出力回路８４は、制御回路８３の制御のもとでデータの入出力を制御する。

　以上説明したように、非同期型ＳＲＡＭインターフェイスのＤＲＡＭにおいて、出力ディスエーブル状態で途中まで読出し動作を行っておくことにより、出力ディスエーブル状態からのデータの読出しが速くなる。

ＳＲＡＭの書込みタイミングを示す図である。 レイトライト方式を説明するための図である。 出力ディスエーブル状態からの通常の読出し及び書込み動作を示す図である。 出力ディスエーブル状態からの本発明の読出し及び書込み動作を示す図である。 図４の動作を実現するためのアドレスラッチ回路の構成を示す回路図である。 コア周辺の回路構成例を示す図である。 図６の構成においてコアを制御するタイミングを示す図である。 図６の構成においてコアの活性化動作を示すタイミング図である。 コアの一構成例を示す図である。 本発明の第１の実施の形態を示す図である。 図１０に示す構成の動作を示すタイミング図である。 本発明の第２の実施の形態を示す図である。 図１２に示す構成の動作を示すタイミング図である。 本発明の半導体記憶装置の全体構成例を示すブロック図である。

符号の説明

２１、２１Ａ　　コマンドデコーダ
２２　　コア制御回路
２３、２３Ａ、２３Ｂ　　ビット線制御回路
２４、２４Ｂ　ワード線制御回路
２５　センスアンプ制御回路
２６　アドレスラッチ回路　
２７　アドレスデコーダ
２８　冗長判定回路
２９　ブロックデコーダ
３０　ワード線選択回路
３１　センスアンプ選択回路

Claims (9)

1. 　先行する書込みサイクルにおいて受信した第１のアドレス信号を書込み制御信号の立ち上がりに応答して記憶装置のコア部に出力し、該書込み制御信号の該立ち上がりに応答して第２のアドレス信号を外部から受信するアドレスバッファ回路と、
   　先行する書込みサイクルにおいて受信した第１の書込みデータを前記書込み制御信号の立ち上がりに応答して該コア部に出力し、該書込み制御信号の立ち下りに応答して第２の書込みデータを外部から受信するデータバッファ回路と
   　を有することを特徴とする半導体記憶装置。
2. 　請求項１記載の半導体記憶装置であって、
   　該第１のアドレス信号に対応し先行する書込みサイクルにおいて受信した該第１の書込みデータは、次の書込みサイクルにおいて該コア部の指定されたメモリセルに書込まれることを特徴とする半導体記憶装置。
3. 　請求項１記載の半導体記憶装置であって、
   　アドレスバッファ回路は前記第１のアドレス信号を出力してから前記第２のアドレス信号を受信することを特徴とする半導体記憶装置。
4. 　請求項１記載の半導体記憶装置であって、
   　前記データバッファ回路は、該書込み制御信号の立ち下りのタイミングより前に前記第１の書込みデータを出力することを特徴とする半導体記憶装置。
5. 　請求項１記載の半導体記憶装置であって、
   　前記アドレスバッファ回路は、
   　アドレスラッチ回路と、
   　アドレス入力端子と該アドレスラッチ回路との間に配置された第１のトランスミッションゲートと、
   　該アドレスラッチ回路と該コア部との間に配置された第２のトランスミッションゲートと
   　を有することを特徴とする半導体記憶装置。
6. 　請求項５記載の半導体記憶装置であって、
   　該第２のトランスミッションゲートが該書込み制御信号の立ち上がりに応答してオンとなって該アドレスラッチ回路に格納された該第１のアドレス信号を出力し、それから該第１のトランスミッションゲートがオンとなって該アドレス入力端子において該第２のアドレス信号を受信することを特徴とする半導体記憶装置。
7. 　請求項５記載の半導体記憶装置であって、
   　該アドレスバッファ回路は、該アドレス入力端子と該コア部との間に配置され且つ該アドレスラッチ回路と該第１及び第２のトランスミッションゲートとに並列に接続された第３のトランスミッションゲートを更に有し、
   　該第３のトランスミッションゲートは記憶装置の書込み動作において動作することを特徴とする半導体記憶装置。
8. 　請求項１記載の半導体記憶装置であって、
   　前記データバッファ回路は、
   　データラッチ回路と、
   　データ入力端子と該データラッチ回路との間に配置された第１のトランスミッションゲートと、
   　該データラッチ回路と該コア部との間に配置された第２のトランスミッションゲートと
   　を有することを特徴とする半導体記憶装置。
9. 　請求項８記載の半導体記憶装置であって、
   　該第２のトランスミッションゲートが該書込み制御信号の立ち上がりに応答してオンとなって該データラッチ回路に格納された該第１の書込みデータを出力し、それから該第１のトランスミッションゲートが該書込み制御信号の立ち下がりに応答してオンとなって該データ入力端子において該第２の書込みデータを受信することを特徴とする半導体記憶装置。
   

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