JP2011054219A

JP2011054219A - 強誘電体メモリ及びメモリシステム

Info

Publication number: JP2011054219A
Application number: JP2009199536A
Authority: JP
Inventors: Ryosuke Takizawa; 澤亮介滝
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-08-31
Filing date: 2009-08-31
Publication date: 2011-03-17
Anticipated expiration: 2029-08-31
Also published as: US20130188412A1; US20110051491A1; US8559206B2; JP4908560B2; USRE46296E1; US8351237B2

Abstract

【課題】電源瞬間停止に対するデータ保全性を向上させることができるＤＤＲインタフェースを有する強誘電体メモリ及びメモリシステムを提供する。
【解決手段】電源電圧が所定値Ｖｄｏｗｎを下回った場合には、ＤＤＲインタフェースのＣＫＥピンを利用して強誘電体メモリに電源ダウンの通知が行われる。電源ダウンが通知されると、メモリセルからセンスアンプ回路へのデータ読み出しが終了するのを待ってから、センスアンプ回路に保持されているデータをメモリセルへ書き戻す。
【選択図】図２

Description

本発明は、強誘電体メモリ及びメモリシステムに関するものである。

プレート線駆動回路の面積を抑える強誘電体メモリとして、セルアレイ方式ＴＣ並列型ユニット直列接続型の強誘電体メモリが提案されている（例えば非特許文献１参照）。これはセルトランジスタ（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してユニットを構成し、このユニットセルを複数個直列接続してセルブロックを構成するものである。

強誘電体メモリは、キャパシタの電荷を取り出して読み出すという、データ破壊読み出し型のメモリである。そのため、読み出したデータをさらに保持するためには、ＤＲＡＭのリフレッシュ動作と同様に、データをメモリセルに再書き込み（書き戻し）する必要がある。しかし、データを読み出している最中などの再書き込みを行う前に電源が停止すると、データが破壊されたままになり、データを失うという問題を有していた。

D.Takashima et al. , "High-density chain Ferroelectric random memory (CFeRAM)" in proc.VLSI Symp. June 1997,pp.83-84

本発明は、電源瞬間停止に対するデータ保全性を向上させることができるＤＤＲインタフェースを有する強誘電体メモリ及びメモリシステムを提供することを目的とする。

本発明の一態様による強誘電体メモリは、電源ダウンの通知を受け取り、前記通知に基づいて第１の値から第２の値に変化する第１信号を出力する第１バッファと、内部クロック信号の生成及び供給を行い、前記第１信号が前記第１の値から前記第２の値へ変化するに伴って、前記内部クロック信号の供給を停止する第２バッファと、読み出し又は書き込み対象のデータに対応するアドレス信号を受け取って保持し、出力する第３バッファと、コマンド信号を受け取って出力する第１制御部と、前記第１制御部から出力される前記コマンド信号がバンクアクティブコマンドの時に第３の値となり、当該コマンド信号がプリチャージコマンドの時と前記第１信号が前記第２の値の時に第４の値となる基幹信号を生成し出力する第２制御部と、強誘電体キャパシタとセルトランジスタとを含むメモリセルが配列されたメモリセルアレイと、前記アドレス信号に対応するメモリセルからビット線対を介してデータを読み出すセンスアンプ回路と、前記基幹信号が前記第３の値となった時点から所定時間経過した後であり、かつ前記基幹信号が前記第４の値となっている時に、前記データが読み出されたメモリセルへの書き戻しが行われるよう制御する第３制御部と、を備えるものである。

本発明の一態様による強誘電体メモリは、電源ダウンの通知を受け取り、前記通知に基づいて第１の値から第２の値に変化する第１信号を出力する第１バッファと、コマンド信号を受信して出力すると共に、書き込みコマンドの受信に伴い第３の値から第４の値に変化し、書き込みデータの受信から所定時間経過後に前記第４の値から前記第３の値に変化する第２信号を生成して出力する第１制御部と、前記第１信号が前記第２の値から前記第１の値へ変化するに伴って第５の値から第６の値へ変化し、前記第１信号が前記第１の値から第２の値へ変化し、かつ前記第２信号が前記第３の値である時に前記第６の値から前記第５の値へ変化する第３信号を生成して出力する遅延部と、内部クロック信号の生成及び供給を行い、前記第３信号が前記第６の値から前記第５の値へ変化するに伴って、前記内部クロック信号の供給を停止する第２バッファと、読み出し又は書き込み対象のデータに対応するアドレス信号を受け取って保持し、出力する第３バッファと、前記第１制御部から出力される前記コマンド信号がバンクアクティブコマンドの時に第７の値となり、当該コマンド信号がプリチャージコマンドの時と前記第３信号が前記第５の値の時に第８の値となる基幹信号を生成し出力する第２制御部と、強誘電体キャパシタとセルトランジスタとを含むメモリセルが配列されたメモリセルアレイと、前記アドレス信号に対応するメモリセルからビット線対を介してデータを読み出すセンスアンプ回路と、前記基幹信号が前記第７の値となった時点から所定時間経過した後であり、かつ前記基幹信号が前記第８の値となっている時に、前記データが読み出されたメモリセルへの書き戻しが行われるよう制御する第３制御部と、を備えるものである。

本発明の一態様によるメモリシステムは、前記強誘電体メモリと、前記コマンド信号を前記第１制御部へ出力し、前記アドレス信号を前記第３バッファへ出力し、電源電圧を検出して当該電源電圧が所定値未満となった場合に前記第１バッファへ電源ダウンを通知するメモリコントローラと、を備えるものである。

本発明によれば、電源瞬間停止に対するデータ保全性を向上させることができる。

本発明の第１の実施形態に係るメモリシステムの概略構成図である。電源ダウン通知が行われる場合の電源電圧及びＣＫＥピンの信号の遷移図である。同第１の実施形態に係る強誘電体メモリの概略構成図である。同第１の実施形態に係るメモリセルアレイの概略構成図である。ＣＫＥバッファの入力信号と出力信号の一例を示す図である。同第１の実施形態に係るクロックバッファの概略構成図である。内部クロック信号の一例を示す図である。同第１の実施形態に係る第２制御部の概略構成図である。同第１の実施形態に係る第３制御部の概略構成と出力信号の一例を示す図である。同第１の実施形態に係る強誘電体メモリにおける信号の遷移図である。本発明の第２の実施形態に係る強誘電体メモリの概略構成図である。同第２の実施形態に係る強誘電体メモリにおける信号の遷移図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の説明において用いるバンクアクティブコマンドのバンクアクティブ、プリチャージコマンドのプリチャージ、書き込みコマンドは、ＪＥＤＥＣで規格化され定義された用語の意味である。

（第１の実施形態）図１に本発明の第１の実施形態に係るメモリシステムの概略構成を示す。メモリシステムは、メモリコントローラ１及び強誘電体メモリ（FeRAM: Ferroelectric Random Access Memory）２を備える。メモリコントローラ１は電源瞬時停電検知機能を有し、電源電圧が所定値Ｖｄｏｗｎを下回った場合には、強誘電体メモリ２に電源ダウンを通知する。本実施形態では、強誘電体メモリ２はＤＤＲインタフェースを備え、ＤＤＲインタフェースのＣＫＥピンを利用して電源ダウンの通知が行われるものとする。図２に電源ダウン通知が行われる場合の電源電圧及びＣＫＥピンの信号の遷移の一例を示す。ＣＫＥピンの信号をローレベルにすることで電源ダウンを通知する。

図３に、強誘電体メモリ２の概略構成を示す。強誘電体メモリ２はＣＫＥピン１０、ＣＫＥバッファ１１、Ｃｌｏｃｋピン１２、クロックバッファ１３、Ａｄｄｒｅｓｓピン１４、アドレスバッファ１５、Ｃｏｍｍａｎｄピン１６、第１制御部１７、第２制御部１８、及びメモリ領域ＭＡを有する。また、強誘電体メモリ２はバックアップ電源としてのキャパシタ（図示せず）を備えており、電源が停止しても一定時間動作可能となっている。

メモリ領域ＭＡは複数のバンクに分割され、並列にアクセスできるようになっている。ここでは一例として４つのバンク２０〜２３に分割されているものとした。各バンクは第３制御部３０を有する。

メモリ領域ＭＡにおけるメモリセルアレイの一例を図４に示す。１つのメモリセルＭＣは、並列接続された強誘電体キャパシタＣとセルトランジスタＴｒとを有する。このようなメモリセルＭＣが、この例では８個直列接続されて、セルブロックＭＣＢ０、ＭＣＢ１が構成される。図４では一対のビット線ＢＬ、／ＢＬに接続される２つのセルブロックＭＣＢ０、ＭＣＢ１が示されている。

セルブロックＭＣＢ０、ＭＣＢ１の一端は、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１を介してビット線ＢＬ、／ＢＬに接続されている。セルブロックＭＣＢ０、ＭＣＢ１の他端はプレート線ＰＬ、／ＰＬに接続されている。セルブロックＭＣＢ０、ＭＣＢ１のセルトランジスタＴｒのゲートは、ワード線ＷＬ０〜ＷＬ７に接続されている。ビット線ＢＬ、／ＢＬには、イコライズ回路４０、読み出しデータを検知増幅するセンスアンプ回路ＳＡ、及びカラムゲート４２が接続されている。プレート線ＰＬ、／ＰＬには、プレート線駆動回路ＰＤが接続されている。カラムゲート４２はカラムデコーダ（図示せず）により制御される。

また、ワード線ＷＬ０〜ＷＬ７にはワード線の選択駆動を行うロウデコーダ回路ＲＤが接続されている。また、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１のゲートは、データの読み出しを行うセルブロックの選択を行うブロック選択回路ＢＳに接続されている。

読み出しデータは、カラムゲート４２を構成するトランジスタ４４、４６、データ線ＬＤＱ、／ＬＤＱ、及びデータバッファ（図示せず）を介してＩ／Ｏ端子（図示せず）に出力される。また、Ｉ／Ｏ端子から入力される書き込みデータは、データバッファを介し、カラムゲート４２により選択されたカラムのセンスアンプ回路ＳＡに転送されて、選択されたメモリセルＭＣに書き込まれる。

図３に示すように、ＣＫＥバッファ１１はＣＫＥピン１０を介して受信した信号から内部信号ＣＫＥＩＮを生成し、クロックバッファ１３、アドレスバッファ１５、第１制御部１７、及び第２制御部１８へ出力する。クロックバッファ１３、アドレスバッファ１５、及び第１制御部１７は信号ＣＫＥＩＮがハイレベルの期間はイネーブルとなり、ローレベルの期間はディセーブルとなって消費電力を低減する。

ＣＫＥバッファ１１はノイズフィルタ（図示せず）を有しており、数ｎｓ程度のパルスはノイズとしてフィルタリングする。図５に、ＣＫＥバッファ１１の受信信号と、生成する内部信号ＣＫＥＩＮとの一例を示す。

クロックバッファ１３は、ＣＬＫピン１２を介してクロック信号ＣＬＫ、＃ＣＬＫを受信する。クロックバッファ１３はクロック信号ＣＬＫ、＃ＣＬＫ、及び信号ＣＫＥＩＮを用いて内部クロック信号ＣＬＫＩＮを生成する。クロックバッファ１３は、生成した内部クロック信号ＣＬＫＩＮをＣＫＥバッファ１１、アドレスバッファ１５、第１制御部１７、及び第２制御部１８へ出力する。

クロックバッファ１３の構成の一例を図６に示す。クロックバッファ１３は、このような構成にすることで、図７に示すような内部クロック信号ＣＬＫＩＮを生成する。信号ＣＫＥＩＮのローレベルへの遷移に伴い、内部クロック信号ＣＬＫＩＮはローレベルに固定され、チップ内部へのクロック供給が停止する。

アドレスバッファ１５はＡｄｄｒｅｓｓピン１４を介してメモリコントローラ１から読み出し／書き込みを行うデータに対応するアドレス信号を受け取り、第２制御部１８へ出力する。

第１制御部１７は、Ｃｏｍｍａｎｄピン１６を介してメモリコントローラ１からコマンド信号を受け取り、第２制御部１８へ出力する。

第２制御部１８は、ＣＫＥバッファ１１から出力される信号ＣＫＥＩＮ及び第１制御部１７から出力されるコマンド信号に基づいて基幹信号ＢＡＮＫ＃を生成し、各バンクの第３制御部３０へ出力する。基幹信号ＢＡＮＫ＃は、バンクアクティブコマンド（Bank Active Command）が与えられているときはハイレベル、バンクプリチャージコマンド（Bank Precharge Command）が与えられているときはローレベルをとるようにする。また、信号ＣＫＥＩＮがローレベルのときは、基幹信号ＢＡＮＫ＃がローレベルとなるようにする。

図８に、このような基幹信号ＢＡＮＫ＃を生成するための第２制御部１８の回路構成の一例を示す。バンクアクティブコマンド及びバンクプリチャージコマンドの値がフリップフロップ８０に与えられる。そして、フリップフロップ８０の出力及び信号ＣＫＥＩＮがＡＮＤ回路８２に与えられ、ＡＮＤ回路８２から基幹信号ＢＡＮＫ＃が出力される。

また、第２制御部１８は、バンクアクティブコマンド時のバンクアドレスに応じて、バンク毎のロウアドレスをラッチし、ロウデコーダ回路ＲＤへ出力する。また、第２制御部１８は、カラムアドレスをカラムデコーダへ出力する。

第２制御部１８は、これらの制御をクロック同期で行う。但し、信号ＣＫＥＩＮがローレベルとなった場合は、非同期で基幹信号ＢＡＮＫ＃をローレベルにする。

第３制御部３０は、ＲＣ遅延回路（図示せず）を有し、基幹信号ＢＡＮＫ＃の立ち上がりエッジにおいてハイレベルとなり、所定時間ハイレベルを維持した後にローレベルとなるタイマー信号ＢＡＮＫＴＩＭＥＲを生成する。ここで、タイマー信号ＢＡＮＫＴＩＭＥＲがハイレベルを維持する前記所定時間は、読み出し／書き込み対象のメモリセルからセンスアンプ回路ＳＡへデータを読み出す（転送する）ために必要な時間以上とする。

第３制御部は、図９（ａ）に示すような、基幹信号ＢＡＮＫ＃及びタイマー信号ＢＡＮＫＴＩＭＥＲを入力とし、信号ＢＮＫを出力するＯＲ回路９０を有する。信号ＢＮＫは、図９（ｂ）に示すように、基幹信号ＢＡＮＫ＃の立ち上がりに伴いハイレベルとなり、基幹信号ＢＡＮＫ＃及びタイマー信号ＢＡＮＫＴＩＭＥＲが共にローレベルになるとローレベルに変化する。

各バンクは、信号ＢＮＫのローレベルからハイレベルへの変化に伴い、メモリセルＭＣのデータをセンスアンプ回路ＳＡへ転送する。また、各バンクは、信号ＢＮＫのハイレベルからローレベルへの変化に伴い、センスアンプ回路ＳＡに保持されているデータをメモリセルＭＣに書き戻す。

電源電圧が所定値Ｖｄｏｗｎを下回り、メモリコントローラ１から電源ダウンが通知されると、信号ＣＫＥＩＮはローレベルとなり、基幹信号ＢＡＮＫ＃はローレベルとなる。基幹信号ＢＡＮＫ＃がローレベルになってすぐにセンスアンプ回路ＳＡのデータをメモリセルＭＣに書き戻すと、バンクアクティブコマンドからすぐに電源ダウンした場合に、メモリセルＭＣのデータがセンスアンプ回路ＳＡに転送しきれておらず、データが消失するおそれがあった。

しかし、本実施形態では、タイマー信号ＢＡＮＫＴＩＭＥＲがローレベルになるのを待って、センスアンプ回路ＳＡのデータをメモリセルＭＣに書き戻す。そのため、メモリセルＭＣのデータはセンスアンプ回路ＳＡにすべて転送されてから書き戻しが行われることになり、データ消失を防止できる。

図１０に本実施形態における各信号の遷移の一例を示す。信号ＢＮＫのハイレベルからローレベルへの変化に伴いプレート線ＰＬの電圧がハイレベルからローレベルへ変化し、メモリセルＭＣへの書き込み（書き戻し）が行われる。

このように、本実施形態は、電源ダウンが通知されると、メモリセルＭＣのデータがセンスアンプ回路ＳＡへ転送されるのを待って、メモリセルＭＣにデータを書き戻すことで、電源瞬間停止に対するデータ保全性を向上させることができる。

上記実施形態では、メモリコントローラ１から強誘電体メモリ２への電源ダウンの通知にＣＫＥピンを使用した例について説明したが、ＣＫＥピンでなく、追加設定したピンを使用するようにしてもよい。

（第２の実施形態）図１１に本発明の第２の実施形態に係る強誘電体メモリ２の概略構成を示す。本実施形態は、データ書き込み中に電源が停止した場合についても、データを保全することができる。

本実施形態に係る強誘電体メモリは、図３に示す上記第１の実施形態に係る強誘電体メモリにさらに遅延部１１０を備えた構成となっている。遅延部１１０は、ＣＫＥバッファ１１から受け取った信号ＣＫＥＩＮ及び第１制御部１７から受け取った信号ＰＥＲＩＡＣＴに基づいて信号ＣＫＥＤＬＹを生成する。遅延部１１０は、生成した信号ＣＫＥＤＬＹをＣＫＥバッファ１１、アドレスバッファ１５、第１制御部１７、及び第２制御部１８へ出力する。クロックバッファ１３、アドレスバッファ１５、及び第１制御部１７は信号ＣＫＥＤＬＹがハイレベルの期間はイネーブルとなり、ローレベルの期間はディセーブルとなって消費電力を低減する。

第１制御部１７は、書き込みデータを受信してから所定時間後に立ち上がってセンスアンプ回路ＳＡへの書き込みのトリガとなる信号ＣＳＬを生成する。信号ＣＳＬは立ち上がってから所定時間後にローレベルに変化する。信号ＰＥＲＩＡＣＴは、書き込み（Ｗｒｉｔｅ）コマンドの入力に伴いハイレベルに変化し、信号ＣＳＬのローレベルへの変化に伴いローレベルに変化する。

遅延部１１０は、信号ＣＫＥＩＮがハイレベルへ変化すると、信号ＣＫＥＤＬＹをハイレベルに変化させる。また、遅延部１１０は、信号ＰＥＲＩＡＣＴのローレベルへの変化に伴い、信号ＣＫＥＤＬＹをローレベルに変化させる。

第２制御部１８は、信号ＣＫＥＤＬＹを用いて基幹信号ＢＡＮＫ＃を生成する。

図１２に本実施形態における各信号の遷移の一例を示す。メモリコントローラから強誘電体メモリに書き込みコマンドが発行された後、データの書き込み途中に電源停止が通知された（ＣＫＥがローレベルになる）場合、信号ＣＫＥＤＬＹは書き込みが終わるまでハイレベルを維持し、書き込み終了後にローレベルになる。従って、書き込みデータがセンスアンプ回路ＳＡに記憶されてからメモリセルＭＣへの書き込み（書き戻し）が行われる。

このように、本実施形態は、データ書き込み途中での電源瞬間停止に対してもデータ保全性を向上させることができる。

上記実施形態は強誘電体メモリだけでなく、他の破壊読み出し型不揮発メモリに適用することができる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１メモリコントローラ
２強誘電体メモリ
１０ＣＫＥピン
１１ＣＫＥバッファ
１２ＣＬＫピン
１３ＣＬＫバッファ
１４Ａｄｄｒｅｓｓピン
１５アドレスバッファ
１６Ｃｏｍｍａｎｄピン
１７第１制御部
１８第２制御部
２０〜２３バンク
３０第３制御部

Claims

電源ダウンの通知を受け取り、前記通知に基づいて第１の値から第２の値に変化する第１信号を出力する第１バッファと、
内部クロック信号の生成及び供給を行い、前記第１信号が前記第１の値から前記第２の値へ変化するに伴って、前記内部クロック信号の供給を停止する第２バッファと、
読み出し又は書き込み対象のデータに対応するアドレス信号を受け取って保持し、出力する第３バッファと、
コマンド信号を受け取って出力する第１制御部と、
前記第１制御部から出力される前記コマンド信号がバンクアクティブコマンドの時に第３の値となり、当該コマンド信号がプリチャージコマンドの時と前記第１信号が前記第２の値の時に第４の値となる基幹信号を生成し出力する第２制御部と、
強誘電体キャパシタとセルトランジスタとを含むメモリセルが配列されたメモリセルアレイと、
前記アドレス信号に対応するメモリセルからビット線対を介してデータを読み出すセンスアンプ回路と、
前記基幹信号が前記第３の値となった時点から所定時間経過した後であり、かつ前記基幹信号が前記第４の値となっている時に、前記データが読み出されたメモリセルへの書き戻しが行われるよう制御する第３制御部と、
を備える強誘電体メモリ。
前記第１バッファはノイズを除去するフィルタを有することを特徴とする請求項１に記載の強誘電体メモリ。
前記所定時間は、前記センスアンプ回路が前記メモリセルから前記ビット線対を介してデータを読み出すために要する時間以上であることを特徴とする請求項１又は２に記載の強誘電体メモリ。
電源ダウンの通知を受け取り、前記通知に基づいて第１の値から第２の値に変化する第１信号を出力する第１バッファと、
コマンド信号を受信して出力すると共に、書き込みコマンドの受信に伴い第３の値から第４の値に変化し、書き込みデータの受信から所定時間経過後に前記第４の値から前記第３の値に変化する第２信号を生成して出力する第１制御部と、
前記第１信号が前記第２の値から前記第１の値へ変化するに伴って第５の値から第６の値へ変化し、前記第１信号が前記第１の値から第２の値へ変化し、かつ前記第２信号が前記第３の値である時に前記第６の値から前記第５の値へ変化する第３信号を生成して出力する遅延部と、
内部クロック信号の生成及び供給を行い、前記第３信号が前記第６の値から前記第５の値へ変化するに伴って、前記内部クロック信号の供給を停止する第２バッファと、
読み出し又は書き込み対象のデータに対応するアドレス信号を受け取って保持し、出力する第３バッファと、
前記第１制御部から出力される前記コマンド信号がバンクアクティブコマンドの時に第７の値となり、当該コマンド信号がプリチャージコマンドの時と前記第３信号が前記第５の値の時に第８の値となる基幹信号を生成し出力する第２制御部と、
強誘電体キャパシタとセルトランジスタとを含むメモリセルが配列されたメモリセルアレイと、
前記アドレス信号に対応するメモリセルからビット線対を介してデータを読み出すセンスアンプ回路と、
前記基幹信号が前記第７の値となった時点から所定時間経過した後であり、かつ前記基幹信号が前記第８の値となっている時に、前記データが読み出されたメモリセルへの書き戻しが行われるよう制御する第３制御部と、
を備える強誘電体メモリ。
請求項１乃至４のいずれかに記載の強誘電体メモリと、
前記コマンド信号を前記第１制御部へ出力し、前記アドレス信号を前記第３バッファへ出力し、電源電圧を検出して当該電源電圧が所定値未満となった場合に前記第１バッファへ電源ダウンを通知するメモリコントローラと、
を備えるメモリシステム。