JPH1069790A - 強誘電体ランダムアクセスメモリの不揮発性保持装置及び方法 - Google Patents
強誘電体ランダムアクセスメモリの不揮発性保持装置及び方法Info
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- JPH1069790A JPH1069790A JP9151270A JP15127097A JPH1069790A JP H1069790 A JPH1069790 A JP H1069790A JP 9151270 A JP9151270 A JP 9151270A JP 15127097 A JP15127097 A JP 15127097A JP H1069790 A JPH1069790 A JP H1069790A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】 電源供給に異常が生じても強誘電体ランダム
アクセスメモリの不揮発性を保持する。 【解決手段】 読取り時、読取る直前の元の情報を復旧
するための再書込みを行う制御手段を具備してなる。電
源電圧に異常が発生する場合にこれを感知し、前記制御
手段が完全な再書込みサイクルを行うようにする電源異
常信号を前記制御手段に提供する電源電圧感知手段を具
備する。電源電圧感知部にて電源電圧の異常を予め感知
して制御信号を発生し、前記制御信号を制御部に供して
制御部で再書込みサイクルを完全に行わせることによ
り、不揮発性記憶素子の機能を保障する。電源の異常時
に発生し得る不揮発性記憶素子に固有の機能の損失を防
止することにより、製品の信頼性を向上させることがで
きる。
アクセスメモリの不揮発性を保持する。 【解決手段】 読取り時、読取る直前の元の情報を復旧
するための再書込みを行う制御手段を具備してなる。電
源電圧に異常が発生する場合にこれを感知し、前記制御
手段が完全な再書込みサイクルを行うようにする電源異
常信号を前記制御手段に提供する電源電圧感知手段を具
備する。電源電圧感知部にて電源電圧の異常を予め感知
して制御信号を発生し、前記制御信号を制御部に供して
制御部で再書込みサイクルを完全に行わせることによ
り、不揮発性記憶素子の機能を保障する。電源の異常時
に発生し得る不揮発性記憶素子に固有の機能の損失を防
止することにより、製品の信頼性を向上させることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は不安定な電源供給状
態でも記録された情報をそのまま保たせる強誘電体ラン
ダムアクセスメモリ(FRAM)の不揮発性保持装置及び方法
に関する。
態でも記録された情報をそのまま保たせる強誘電体ラン
ダムアクセスメモリ(FRAM)の不揮発性保持装置及び方法
に関する。
【０００２】
【従来の技術】一般に、FRAMは単位メモリセルの構成形
態に応じて１トランジスタと１キャパシター構造の1T−
1Cと２トランジスタと２キャパシター構造の2T−2Cに分
けられるが、その構成要素の一つである強誘電体キャパ
シターは同一の原理で動作する。このような強誘電体ラ
ンダムアクセスメモリは記録された情報が不揮発性とい
う長所を有するが、これは電源が供給されない状態でも
強誘電体物質が分極状態を保つからであり、分極状態は
外部で印加された電場の方向に応じて変わる。この印加
された電場の方向に応じる分極状態は図１に示されてい
る。即ち、強誘電体は電源が印加されていない状態で＋
Prと−Prの二つの分極状態を有し、前記二つの状態は図
２及び図３に示されたように、その直前にキャパシター
に印加された電圧の極性に応じて変わる。従って、FRAM
は他の記憶素子と異なる方式で作動するが、なかでもキ
ャパシターの一方の電極に分極を判別するための読取パ
ルスを印加するという点で相違する。このような方式で
動作するFRAMは読取り終わった後に分極状態が反転され
得る。
態に応じて１トランジスタと１キャパシター構造の1T−
1Cと２トランジスタと２キャパシター構造の2T−2Cに分
けられるが、その構成要素の一つである強誘電体キャパ
シターは同一の原理で動作する。このような強誘電体ラ
ンダムアクセスメモリは記録された情報が不揮発性とい
う長所を有するが、これは電源が供給されない状態でも
強誘電体物質が分極状態を保つからであり、分極状態は
外部で印加された電場の方向に応じて変わる。この印加
された電場の方向に応じる分極状態は図１に示されてい
る。即ち、強誘電体は電源が印加されていない状態で＋
Prと−Prの二つの分極状態を有し、前記二つの状態は図
２及び図３に示されたように、その直前にキャパシター
に印加された電圧の極性に応じて変わる。従って、FRAM
は他の記憶素子と異なる方式で作動するが、なかでもキ
ャパシターの一方の電極に分極を判別するための読取パ
ルスを印加するという点で相違する。このような方式で
動作するFRAMは読取り終わった後に分極状態が反転され
得る。
【０００３】電圧の極性に応じる強誘電体の分極状態の
変化を更に詳しく説明すると次の通りである。強誘電体
は直前に供給された電圧の極性に応じて電源が供給され
ていない状態で、図１に例示するように、＋Prと−Prの
二つの分極状態を有することができ、このような分極状
態を示す分極図は、図２及び図３に例示するように、キ
ャパシターに印加された電圧の極性に応じて相異なる履
歴曲線に示される。例えば、強誘電体の分極が履歴曲線
で＋Pr状態にあると、これは図２に示すように、キャパ
シターの上部電極が下部電極に対して＋電圧が印加され
た場合である。逆に、ヒステリシスループの下部（−P
r）に分極された場合は、図３に示すように、キャパシ
ターの下部電極が上部電極に対して＋電圧が加えられた
場合に当たる。
変化を更に詳しく説明すると次の通りである。強誘電体
は直前に供給された電圧の極性に応じて電源が供給され
ていない状態で、図１に例示するように、＋Prと−Prの
二つの分極状態を有することができ、このような分極状
態を示す分極図は、図２及び図３に例示するように、キ
ャパシターに印加された電圧の極性に応じて相異なる履
歴曲線に示される。例えば、強誘電体の分極が履歴曲線
で＋Pr状態にあると、これは図２に示すように、キャパ
シターの上部電極が下部電極に対して＋電圧が印加され
た場合である。逆に、ヒステリシスループの下部（−P
r）に分極された場合は、図３に示すように、キャパシ
ターの下部電極が上部電極に対して＋電圧が加えられた
場合に当たる。
【０００４】このような強誘電体キャパシターに分極状
態を記録するためには、キャパシターの両端に印加する
電圧の極性を変化させることにより、図１に示すような
履歴曲線にある二つの分極状態（＋Pr又は−Pr）のうち
何れか一つの分極状態にすることができる。このような
強誘電体キャパシターに記録された分極状態を弁別する
ためには、キャパシターの下部電極に読取りパルスを印
加しなければならない。
態を記録するためには、キャパシターの両端に印加する
電圧の極性を変化させることにより、図１に示すような
履歴曲線にある二つの分極状態（＋Pr又は−Pr）のうち
何れか一つの分極状態にすることができる。このような
強誘電体キャパシターに記録された分極状態を弁別する
ためには、キャパシターの下部電極に読取りパルスを印
加しなければならない。
【０００５】前記読取り過程は次の通りである。まず、
強誘電体キャパシターの下部電極に書込みパルス電圧極
性のような極性の読取りパルスを印加すると、読取りパ
ルスによる分極の変化は図４に示されたように、座標下
部の履歴曲線に沿って−Prから−Psまで動く非スイッチ
ングの場合となる。この際、履歴曲線に沿って発生する
分極状態の変化は電極の両端に電荷量として示される。
このような分極変化による電荷量の変化を区別すること
により記憶素子として用いたのがFRAMであり、電源が供
されない状況でも分極が保たれるので不揮発性を有す
る。
強誘電体キャパシターの下部電極に書込みパルス電圧極
性のような極性の読取りパルスを印加すると、読取りパ
ルスによる分極の変化は図４に示されたように、座標下
部の履歴曲線に沿って−Prから−Psまで動く非スイッチ
ングの場合となる。この際、履歴曲線に沿って発生する
分極状態の変化は電極の両端に電荷量として示される。
このような分極変化による電荷量の変化を区別すること
により記憶素子として用いたのがFRAMであり、電源が供
されない状況でも分極が保たれるので不揮発性を有す
る。
【０００６】一方、強誘電体の下部電極に書込みパルス
の極性と反対極性の読取りパルスを印加すると、読取り
パルスによる分極の変化は図５に示されたように、履歴
曲線に沿って−Prから＋Psまで動くスイッチングの場合
となる。このようなスイッチングによる分極変化（即
ち、極性変化）が破壊的読取りに当たる場合であり、極
性が変わり記録された情報が失われる。このように極性
（分極状態）の変化を伴う破壊的読取りの場合には、必
ず分極状態を元の状態に戻す再書込み過程が必要であ
る。この再書込み過程が終了されるまでは分極状態が復
旧されないために、情報が失われる。現在、FRAMの回路
構成や読取り方式が変更されない限り、再書込みはFRAM
素子の動作において必須である。このように、書込み時
に印加されたパルスの極性と読取り時に印加されたパル
スの極性とが相異なる場合に生じる分極反転のため、例
えば二つのパルスがプレートラインに印加されるように
構成されたFRAM素子の動作回路がRamtron 社から開発さ
れている。即ち、Ramtron 社が開発した回路は読取りサ
イクルの間に二つのパルスがプレートラインに印加され
るように構成されているが、この二つのパルスのうち一
番目のパルスは読取りパルスであり強誘電体の分極状態
を区別し、二番目のパルスは再書込みパルスであり読取
る前のデータ状態を復旧するための再書込みを施すため
に用いられる（例えば、図８のP1信号の一番目パルスは
読取り用であり、二番目パルスは再書込み用である）。
ところが、強誘電体メモリにおいて、前記再書込みのた
めの回路上の構成は、電源の供給時に異常が発生しても
別途の安全装置を有していないので、電源供給が再書込
みの途中に中止されると、元の分極状態が完全に復旧さ
れず破壊的な読取りが行われてデータが失われるように
なる。このようなエラーは回復できなくて記憶素子にお
いては致命的な欠陥になる。即ち、このような電源供給
の中止により再書込みを妨げられるとFRAM の長所であ
る不揮発性（即ち、電源が供給されない状態でデータを
保持できる長所）が失われる。たとえ電源の異常が再書
込みの途中に発生する確率は低いとしても、製品の信頼
性は損なわれることになる。
の極性と反対極性の読取りパルスを印加すると、読取り
パルスによる分極の変化は図５に示されたように、履歴
曲線に沿って−Prから＋Psまで動くスイッチングの場合
となる。このようなスイッチングによる分極変化（即
ち、極性変化）が破壊的読取りに当たる場合であり、極
性が変わり記録された情報が失われる。このように極性
（分極状態）の変化を伴う破壊的読取りの場合には、必
ず分極状態を元の状態に戻す再書込み過程が必要であ
る。この再書込み過程が終了されるまでは分極状態が復
旧されないために、情報が失われる。現在、FRAMの回路
構成や読取り方式が変更されない限り、再書込みはFRAM
素子の動作において必須である。このように、書込み時
に印加されたパルスの極性と読取り時に印加されたパル
スの極性とが相異なる場合に生じる分極反転のため、例
えば二つのパルスがプレートラインに印加されるように
構成されたFRAM素子の動作回路がRamtron 社から開発さ
れている。即ち、Ramtron 社が開発した回路は読取りサ
イクルの間に二つのパルスがプレートラインに印加され
るように構成されているが、この二つのパルスのうち一
番目のパルスは読取りパルスであり強誘電体の分極状態
を区別し、二番目のパルスは再書込みパルスであり読取
る前のデータ状態を復旧するための再書込みを施すため
に用いられる（例えば、図８のP1信号の一番目パルスは
読取り用であり、二番目パルスは再書込み用である）。
ところが、強誘電体メモリにおいて、前記再書込みのた
めの回路上の構成は、電源の供給時に異常が発生しても
別途の安全装置を有していないので、電源供給が再書込
みの途中に中止されると、元の分極状態が完全に復旧さ
れず破壊的な読取りが行われてデータが失われるように
なる。このようなエラーは回復できなくて記憶素子にお
いては致命的な欠陥になる。即ち、このような電源供給
の中止により再書込みを妨げられるとFRAM の長所であ
る不揮発性（即ち、電源が供給されない状態でデータを
保持できる長所）が失われる。たとえ電源の異常が再書
込みの途中に発生する確率は低いとしても、製品の信頼
性は損なわれることになる。
【０００７】
【発明が解決しようとする課題】本発明は前記のような
問題点を解決するために、電源の供給に突然の異常が発
生しても再書込み過程を完了して記録された情報を元の
状態に保持できる強誘電体ランダムアクセスメモリの不
揮発性保持装置及びその方法を提供することを目的とす
る。
問題点を解決するために、電源の供給に突然の異常が発
生しても再書込み過程を完了して記録された情報を元の
状態に保持できる強誘電体ランダムアクセスメモリの不
揮発性保持装置及びその方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る強誘電体ランダムアクセスメモリの不
揮発性保持装置は、読取り時、読取る直前の元の情報を
復旧するための再書込みを行う制御手段を具備してなる
強誘電体ランダムアクセスメモリの不揮発性保持装置で
あって、電源電圧に異常が生じる場合にこれを感知し、
前記制御手段が完全な再書込みサイクルを行うようにす
る電源異常信号を前記制御手段に提供する電源電圧感知
手段を具備することを特徴とする。
に、本発明に係る強誘電体ランダムアクセスメモリの不
揮発性保持装置は、読取り時、読取る直前の元の情報を
復旧するための再書込みを行う制御手段を具備してなる
強誘電体ランダムアクセスメモリの不揮発性保持装置で
あって、電源電圧に異常が生じる場合にこれを感知し、
前記制御手段が完全な再書込みサイクルを行うようにす
る電源異常信号を前記制御手段に提供する電源電圧感知
手段を具備することを特徴とする。
【０００９】本発明において、前記電源電圧感知手段
は、前記電源電圧と基準電圧とを比較して電源電圧に異
常が発生したか否かを判別する電源監視手段と、前記電
源監視手段の出力信号に応じて複数のワンショットクロ
ックを発生させ、前記複数のワンショットクロックのう
ち一番目のワンショットクロックを除いた残りのワンシ
ョットクロックを、直前のワンショットクロックを前記
電源監視手段にフィードバックして生成される前記電源
監視手段の出力信号に応じて順次に発生させるワンショ
ットパルス発生手段と、前記複数のワンショットクロッ
クをそれぞれ遅延させるための複数の遅延手段と、前記
複数の遅延手段でそれぞれ遅延された前記複数のワンシ
ョットクロックの論理積を求めるためのAND ゲートとを
具備して電源異常信号を発生させる電源異常信号発生手
段を具備してなることが望ましい。
は、前記電源電圧と基準電圧とを比較して電源電圧に異
常が発生したか否かを判別する電源監視手段と、前記電
源監視手段の出力信号に応じて複数のワンショットクロ
ックを発生させ、前記複数のワンショットクロックのう
ち一番目のワンショットクロックを除いた残りのワンシ
ョットクロックを、直前のワンショットクロックを前記
電源監視手段にフィードバックして生成される前記電源
監視手段の出力信号に応じて順次に発生させるワンショ
ットパルス発生手段と、前記複数のワンショットクロッ
クをそれぞれ遅延させるための複数の遅延手段と、前記
複数の遅延手段でそれぞれ遅延された前記複数のワンシ
ョットクロックの論理積を求めるためのAND ゲートとを
具備して電源異常信号を発生させる電源異常信号発生手
段を具備してなることが望ましい。
【００１０】また、前記の目的を達成するために本発明
に係る強誘電体ランダムアクセスメモリの不揮発性保持
方法は、読取動作の後には必ず再書込みを行い不揮発性
を保つ強誘電体ランダムアクセスメモリの不揮発性保持
方法において、(1) 電源電圧と基準電圧とを比較して電
源電圧に異常が発生したか否かを判別する段階と、(2)
前記(1) 段階で電源電圧の異常が感知されると、一応読
取った情報の復旧を完了し、その後の読取サイクルを中
止するように制御する段階とを含むことを特徴とする。
に係る強誘電体ランダムアクセスメモリの不揮発性保持
方法は、読取動作の後には必ず再書込みを行い不揮発性
を保つ強誘電体ランダムアクセスメモリの不揮発性保持
方法において、(1) 電源電圧と基準電圧とを比較して電
源電圧に異常が発生したか否かを判別する段階と、(2)
前記(1) 段階で電源電圧の異常が感知されると、一応読
取った情報の復旧を完了し、その後の読取サイクルを中
止するように制御する段階とを含むことを特徴とする。
【００１１】本発明において、前記(2) 段階は、前記電
源電圧の異常が感知されると複数のワンショットクロッ
クを発生させるサブ段階と、前記複数のワンショットク
ロックをそれぞれ遅延させるサブ段階と、前記遅延され
た複数のワンショットクロックの論理積を求めて電源異
常信号を発生するサブ段階と、前記電源異常信号に応じ
て進行中の再書込動作のサイクルを完全に行うサブ段階
と、前記再書込動作以後の読取サイクルを中止させるサ
ブ段階とを含むことが好ましい。なかでも、前記複数の
ワンショットクロックを発生させるサブ段階で、前記複
数のワンショットクロックのうち一番目のワンショット
クロックを除いた残りのワンショットクロックを、直前
のワンショットクロックを前記電源監視手段にフィード
バックして生成される前記電源監視手段の出力信号に応
じて順次に発生させることが望ましい。
源電圧の異常が感知されると複数のワンショットクロッ
クを発生させるサブ段階と、前記複数のワンショットク
ロックをそれぞれ遅延させるサブ段階と、前記遅延され
た複数のワンショットクロックの論理積を求めて電源異
常信号を発生するサブ段階と、前記電源異常信号に応じ
て進行中の再書込動作のサイクルを完全に行うサブ段階
と、前記再書込動作以後の読取サイクルを中止させるサ
ブ段階とを含むことが好ましい。なかでも、前記複数の
ワンショットクロックを発生させるサブ段階で、前記複
数のワンショットクロックのうち一番目のワンショット
クロックを除いた残りのワンショットクロックを、直前
のワンショットクロックを前記電源監視手段にフィード
バックして生成される前記電源監視手段の出力信号に応
じて順次に発生させることが望ましい。
【００１２】
【発明の実施の形態】以下、本発明の具体例を示す図面
を用い更に詳細に説明する。図６は本発明に係る強誘電
体ランダムアクセスメモリの不揮発性保持装置の構成及
び動作を示すブロック図である。図７は図６に示す装置
の電源異常信号発生器の詳細ブロック図、図８は図６に
示す強誘電体ランダムアクセスメモリの不揮発性保持装
置の各部の動作信号の波形図、図９は時間に対する強誘
電体キャパシターの電圧変化を電源遮断時から示す特性
曲線図である。本発明の強誘電体ランダムアクセスメモ
リの不揮発性保持装置は電源電圧感知部100 と制御部20
0 とを具備してなる（図６）。
を用い更に詳細に説明する。図６は本発明に係る強誘電
体ランダムアクセスメモリの不揮発性保持装置の構成及
び動作を示すブロック図である。図７は図６に示す装置
の電源異常信号発生器の詳細ブロック図、図８は図６に
示す強誘電体ランダムアクセスメモリの不揮発性保持装
置の各部の動作信号の波形図、図９は時間に対する強誘
電体キャパシターの電圧変化を電源遮断時から示す特性
曲線図である。本発明の強誘電体ランダムアクセスメモ
リの不揮発性保持装置は電源電圧感知部100 と制御部20
0 とを具備してなる（図６）。
【００１３】電源電圧感知部100 は、電源電圧(Vpp) と
基準電圧(Vref)とを比較して電源電圧に異常が発生した
かどうかを感知する電源感知器110 と、電源感知器110
で形成された信号を用いて電源異常信号を発生させる電
源異常信号発生器120 とを具備し、電源供給の異常を予
め感知して電源電圧が中止される場合にも、一旦始まっ
た再書込みを完全に行わせる制御信号(CS)（電源異常信
号(PF)）（図７参照）を制御部200 に供する。
基準電圧(Vref)とを比較して電源電圧に異常が発生した
かどうかを感知する電源感知器110 と、電源感知器110
で形成された信号を用いて電源異常信号を発生させる電
源異常信号発生器120 とを具備し、電源供給の異常を予
め感知して電源電圧が中止される場合にも、一旦始まっ
た再書込みを完全に行わせる制御信号(CS)（電源異常信
号(PF)）（図７参照）を制御部200 に供する。
【００１４】制御部200 は、チップイネーブル(CE)信号
に応じて内部チップがイネーブルされる既存のICE チッ
プ(internal chip enable)210 、行前段デコーダ(RPDE
C)220、列前段デコーダ(CPDEC)230及び電圧基準ブロッ
ク240 を具備し、電源電圧感知部100 で生成された制御
信号(CS)（電源異常信号(PF)）に応じて電源電圧が切れ
ても一旦始まった１サイクルの再書込みを完全に行う。
に応じて内部チップがイネーブルされる既存のICE チッ
プ(internal chip enable)210 、行前段デコーダ(RPDE
C)220、列前段デコーダ(CPDEC)230及び電圧基準ブロッ
ク240 を具備し、電源電圧感知部100 で生成された制御
信号(CS)（電源異常信号(PF)）に応じて電源電圧が切れ
ても一旦始まった１サイクルの再書込みを完全に行う。
【００１５】かかる構成の強誘電体ランダムアクセスメ
モリの不揮発性保持装置において、電源電圧感知部100
の回路構成と動作を図７乃至図９に基づき説明する。電
源電圧感知部100 において、電源監視手段としての電源
感知器110 の役割は前述した通りである。電源異常信号
発生器120 は、図７に示されたように、複数（３つ）の
ワンショットパルス発生器(single shot pulse generat
or)121と、複数（３つ）の遅延器を含む遅延部122 と、
AND ゲート123 と、RSフリップフロップ124 とを具備す
る。ここで、３つのワンショットパルス発生器121 は電
源感知器110 の信号に応じてそれぞれワンショットクロ
ック(SSC)(S1,S2,S3) を順次に発生させる（この順次的
な発生過程については後で説明する）。前記ワンショッ
トクロック(SSC) はそれぞれ遅延器122 によりやや遅延
され、図８に例示するワンショットクロック(S1,S2,S3)
が出力されるようになる。AND ゲート123 は３つのワン
ショットクロック(S1,S2,S3)の論理積(AND) を演算し、
図８に例示する電源異常信号(PF)を発生する。RSフリッ
プフロップ124 は電源異常信号(PF)を受けて制御信号(C
S)を生成し、制御部200 のICE チップ210 に供してICE
信号を“１”にセットさせる。
モリの不揮発性保持装置において、電源電圧感知部100
の回路構成と動作を図７乃至図９に基づき説明する。電
源電圧感知部100 において、電源監視手段としての電源
感知器110 の役割は前述した通りである。電源異常信号
発生器120 は、図７に示されたように、複数（３つ）の
ワンショットパルス発生器(single shot pulse generat
or)121と、複数（３つ）の遅延器を含む遅延部122 と、
AND ゲート123 と、RSフリップフロップ124 とを具備す
る。ここで、３つのワンショットパルス発生器121 は電
源感知器110 の信号に応じてそれぞれワンショットクロ
ック(SSC)(S1,S2,S3) を順次に発生させる（この順次的
な発生過程については後で説明する）。前記ワンショッ
トクロック(SSC) はそれぞれ遅延器122 によりやや遅延
され、図８に例示するワンショットクロック(S1,S2,S3)
が出力されるようになる。AND ゲート123 は３つのワン
ショットクロック(S1,S2,S3)の論理積(AND) を演算し、
図８に例示する電源異常信号(PF)を発生する。RSフリッ
プフロップ124 は電源異常信号(PF)を受けて制御信号(C
S)を生成し、制御部200 のICE チップ210 に供してICE
信号を“１”にセットさせる。
【００１６】このように構成された電源異常信号発生器
120 は次のように動作する。本発明の強誘電体ランダム
アクセスメモリの不揮発性保持装置においては、記憶素
子の全ての素子が安全に動作する最小電圧(Vmin)よりや
や高い基準電圧(Vref)を設定する（図９）。そして、電
源電圧(Vpp) の値が基準電圧(Vref)の以下であると感知
されると、残りのアドレスサイクルのうち１サイクルだ
け動作させた後、更なる読取り動作を中止させるために
制御信号を発生させる。前記回路において、電源電圧感
知部100 の電源異常信号発生器120 には信頼性を向上さ
せるために一回のセンシング方法よりマルチプルサンプ
リング方法を採択し、電源回路の変動に起因する誤信号
の発生を抑制することが好ましい。
120 は次のように動作する。本発明の強誘電体ランダム
アクセスメモリの不揮発性保持装置においては、記憶素
子の全ての素子が安全に動作する最小電圧(Vmin)よりや
や高い基準電圧(Vref)を設定する（図９）。そして、電
源電圧(Vpp) の値が基準電圧(Vref)の以下であると感知
されると、残りのアドレスサイクルのうち１サイクルだ
け動作させた後、更なる読取り動作を中止させるために
制御信号を発生させる。前記回路において、電源電圧感
知部100 の電源異常信号発生器120 には信頼性を向上さ
せるために一回のセンシング方法よりマルチプルサンプ
リング方法を採択し、電源回路の変動に起因する誤信号
の発生を抑制することが好ましい。
【００１７】更に詳しく説明すると、基準電圧(Vref)よ
り低い電源電圧(Vpp) が電源感知器110 に印加される
と、電源感知器110 では電源供給の異常を感知し、ワン
ショットパルス発生器121 が電源電圧感知器110 の異常
信号に応じてマルチプルサンプリングを行うことによ
り、３つのワンショットクロック(S1,S2,S3)を順次に発
生させる。このような順次発生過程を図７のフィードバ
ック経路と図８のS1,S2,S3信号を参照して説明する。
り低い電源電圧(Vpp) が電源感知器110 に印加される
と、電源感知器110 では電源供給の異常を感知し、ワン
ショットパルス発生器121 が電源電圧感知器110 の異常
信号に応じてマルチプルサンプリングを行うことによ
り、３つのワンショットクロック(S1,S2,S3)を順次に発
生させる。このような順次発生過程を図７のフィードバ
ック経路と図８のS1,S2,S3信号を参照して説明する。
【００１８】図８のタイミング図は全般的に一番目のCE
信号サイクル内で電源供給の異常が感知され、１アドレ
スサイクルに当たる一つのCEサイクルのみを施し、残り
のアドレスサイクルに当たる三番目のCEサイクル以後の
アドレスサイクルをディスエーブルさせた場合を示して
いる。このような電源供給異常に応じてCE信号をディス
エーブルさせる過程をワンショットクロック(S1,S2,S3)
に基づき説明すると次の通りである。
信号サイクル内で電源供給の異常が感知され、１アドレ
スサイクルに当たる一つのCEサイクルのみを施し、残り
のアドレスサイクルに当たる三番目のCEサイクル以後の
アドレスサイクルをディスエーブルさせた場合を示して
いる。このような電源供給異常に応じてCE信号をディス
エーブルさせる過程をワンショットクロック(S1,S2,S3)
に基づき説明すると次の通りである。
【００１９】一番目のCEサイクルが行われる間に電源感
知器110 で電源異常が感知されると、ワンショットパル
ス発生器121 で第１ワンショットクロックS1を発生さ
せ、S1の出力は再び電源感知器110 でフィードバックさ
れ、電源に異常が発生している場合に第２ワンショット
クロックS2を出力する。S2の出力は再び電源感知器110
にフィードバックされ、電源に異常が発生している場合
に第３ワンショットクロックS3を出力する。
知器110 で電源異常が感知されると、ワンショットパル
ス発生器121 で第１ワンショットクロックS1を発生さ
せ、S1の出力は再び電源感知器110 でフィードバックさ
れ、電源に異常が発生している場合に第２ワンショット
クロックS2を出力する。S2の出力は再び電源感知器110
にフィードバックされ、電源に異常が発生している場合
に第３ワンショットクロックS3を出力する。
【００２０】図８のタイミング図は３回のサンプリング
を行う場合を示し、それぞれの順次的なサンプリングは
S1,S2,S3信号に示される。このような方式は電源異常と
類似な現象に起因するアドレスロック(address lock)を
防止するためのものであり、素子動作の信頼性面で有効
である。電源感知器110 で電源電圧の異常を感知して制
御信号（電源異常信号）を発生するためには、まず電源
異常に対する強誘電体キャパシターの電圧特性を考えな
ければならない。強誘電体キャパシターの電圧は図９に
示すように、電源異常が発生すると、最初は最小電圧(V
min)まで徐々に低下し、最小電圧(Vmin)に至ると急激に
低下する。このような電圧特性を考えて、電源異常を感
知する基準電圧(Vref)を設定する。この場合、できる限
り低電圧であることが望ましいが、制御部200 での安全
動作のために必要な時間及び電圧マージンを考えて設定
する。その外に、信頼性面で実際に存在する電圧上の変
動に起因する誤信号が生成される可能性をも考えなけれ
ばならない。前記のような問題を解決するためには、電
源の異常に対する強誘電体キャパシターの電圧特性と電
源電圧の変動とが区別されるべきである。
を行う場合を示し、それぞれの順次的なサンプリングは
S1,S2,S3信号に示される。このような方式は電源異常と
類似な現象に起因するアドレスロック(address lock)を
防止するためのものであり、素子動作の信頼性面で有効
である。電源感知器110 で電源電圧の異常を感知して制
御信号（電源異常信号）を発生するためには、まず電源
異常に対する強誘電体キャパシターの電圧特性を考えな
ければならない。強誘電体キャパシターの電圧は図９に
示すように、電源異常が発生すると、最初は最小電圧(V
min)まで徐々に低下し、最小電圧(Vmin)に至ると急激に
低下する。このような電圧特性を考えて、電源異常を感
知する基準電圧(Vref)を設定する。この場合、できる限
り低電圧であることが望ましいが、制御部200 での安全
動作のために必要な時間及び電圧マージンを考えて設定
する。その外に、信頼性面で実際に存在する電圧上の変
動に起因する誤信号が生成される可能性をも考えなけれ
ばならない。前記のような問題を解決するためには、電
源の異常に対する強誘電体キャパシターの電圧特性と電
源電圧の変動とが区別されるべきである。
【００２１】一般的に、電源電圧の変動は短時間内に発
生する反面、電源電圧の変動がメモリに悪影響を及ぼす
電源電圧異常に至るまでは比較的長時間がかかる。この
時間差を用いて、短時間内に起こる電源電圧の変動を数
回にかけてサンプリングすることにより、実際の電源電
圧の異常と区別することができる。即ち、３回のサンプ
リング過程において感知された電源電圧が全て基準電圧
より低い場合に限って制御信号が発生され、その外の場
合は電源異常と類似な現象に起因するものであり制御信
号が発生されない。このようなマルチプルサンプリング
過程を通して電源異常感知のエラーを防止できる。とこ
ろが、サンプリング回数は電源異常に対する強誘電体キ
ャパシターの電圧特性に基づく可用時間に応じて優先的
に制限される。サンプリング回数は多いほど良いが、信
頼性、可用時間及び安全動作のための電圧マージンを考
えると、実際には３−４回程度が望ましい。このように
数回にかけてサンプリングした結果が全て一致すると、
制御信号（電源異常信号；図７のPFを参照）を生成して
アドレスサイクルをディスエーブルさせる。勿論、前記
電源異常信号（制御信号）は動作可能な時間内に制御動
作が終了するように十分な時間が必要である。従って、
電源電圧の変動を感知するための基準電圧及び感知時間
は素早くも完璧に動作できるようにしなければならな
い。回路の設計時に重要な要素は、電源電圧の変動が感
知され制御信号（電源異常信号）が発生した後、前記制
御信号に応じて記憶素子の回路が動作できる最小電圧(V
min)に落ちるまでかかる時間(t1-t3) と、制御信号が動
作されアドレスがディスエーブルされるまでかかる遅延
時間(t2-t3) である。電源電圧(Vpp) は最小電圧(Vmin)
で遅延時間を十分に考えてから設定する。電源電圧(Vp
p) が決まると、図９の電源異常特性曲線で電源異常を
感知するための基準電圧(Vref)を設定する。この場合、
前述したように信頼性を確保するため、可用時間内にマ
ルチプルサンプリング（好ましくは３回以上）できるよ
うに基準電圧(Vref)と電源電圧(Vpp) との差を大きくし
て設定する。
生する反面、電源電圧の変動がメモリに悪影響を及ぼす
電源電圧異常に至るまでは比較的長時間がかかる。この
時間差を用いて、短時間内に起こる電源電圧の変動を数
回にかけてサンプリングすることにより、実際の電源電
圧の異常と区別することができる。即ち、３回のサンプ
リング過程において感知された電源電圧が全て基準電圧
より低い場合に限って制御信号が発生され、その外の場
合は電源異常と類似な現象に起因するものであり制御信
号が発生されない。このようなマルチプルサンプリング
過程を通して電源異常感知のエラーを防止できる。とこ
ろが、サンプリング回数は電源異常に対する強誘電体キ
ャパシターの電圧特性に基づく可用時間に応じて優先的
に制限される。サンプリング回数は多いほど良いが、信
頼性、可用時間及び安全動作のための電圧マージンを考
えると、実際には３−４回程度が望ましい。このように
数回にかけてサンプリングした結果が全て一致すると、
制御信号（電源異常信号；図７のPFを参照）を生成して
アドレスサイクルをディスエーブルさせる。勿論、前記
電源異常信号（制御信号）は動作可能な時間内に制御動
作が終了するように十分な時間が必要である。従って、
電源電圧の変動を感知するための基準電圧及び感知時間
は素早くも完璧に動作できるようにしなければならな
い。回路の設計時に重要な要素は、電源電圧の変動が感
知され制御信号（電源異常信号）が発生した後、前記制
御信号に応じて記憶素子の回路が動作できる最小電圧(V
min)に落ちるまでかかる時間(t1-t3) と、制御信号が動
作されアドレスがディスエーブルされるまでかかる遅延
時間(t2-t3) である。電源電圧(Vpp) は最小電圧(Vmin)
で遅延時間を十分に考えてから設定する。電源電圧(Vp
p) が決まると、図９の電源異常特性曲線で電源異常を
感知するための基準電圧(Vref)を設定する。この場合、
前述したように信頼性を確保するため、可用時間内にマ
ルチプルサンプリング（好ましくは３回以上）できるよ
うに基準電圧(Vref)と電源電圧(Vpp) との差を大きくし
て設定する。
【００２２】図９において、ａは電源異常を感知するた
めの基準電圧(Vref)を、ｃは制御回路が動作してアドレ
スの１サイクルを安全に終了させるために必要な最小電
圧(Vmin)を、ｂはｃの最小動作電圧で回路作動時に発生
する遅延時間を考えた電源電圧(Vpp) をそれぞれ示す。
基準電圧から電源電圧までの時間(t1-t2) 内に電源の異
常感知及び制御信号の印加が行われる。実際の電源回路
において電源異常に対する強誘電体キャパシターの電圧
特性を考えると、通常前記可用時間は約数百ms（例え
ば、200-400ms ）になる。前記可用時間を２つに分けて
前半部に電源の異常を感知し、後半部に制御信号を用い
て少なくとも１アドレスサイクルを終了させる。このよ
うな場合、後半部の動作に必要な時間を考えて最小限の
時間を割り当て、残りのほとんどの可用時間は電源異常
感知の信頼性を向上させるためにマルチプルセンシング
に割り当てるとよい。例えば、サイクルタイムが100ns
であると、再書込みを含む安全な１読取りサイクルにか
かる時間は最低100ns である。サイクルタイムに制御回
路の動作時に要求される動作時間と遅延時間とを合した
ものが、後半部の動作にかかる時間(t2-t3) である。前
半部の場合には、電源電圧感知にかかる時間にマルチプ
ルセンシングのための可用時間を合した時間である(t1-
t2) 。時間の分配において、例えば4.3Vから3.8Vまで電
圧を降下させるにかかる時間を約200ms だと仮定する
と、１サイクルの読取り動作にかかる時間は実際に数ms
に過ぎないので、100-150ms を感知部分に割り当てて制
御信号の信頼性を向上させることができる。もし、100m
s が電源感知のために割り当てられる場合には、約30ms
周期毎にセンシングすると100ms の間に３回のセンシン
グが可能になる。
めの基準電圧(Vref)を、ｃは制御回路が動作してアドレ
スの１サイクルを安全に終了させるために必要な最小電
圧(Vmin)を、ｂはｃの最小動作電圧で回路作動時に発生
する遅延時間を考えた電源電圧(Vpp) をそれぞれ示す。
基準電圧から電源電圧までの時間(t1-t2) 内に電源の異
常感知及び制御信号の印加が行われる。実際の電源回路
において電源異常に対する強誘電体キャパシターの電圧
特性を考えると、通常前記可用時間は約数百ms（例え
ば、200-400ms ）になる。前記可用時間を２つに分けて
前半部に電源の異常を感知し、後半部に制御信号を用い
て少なくとも１アドレスサイクルを終了させる。このよ
うな場合、後半部の動作に必要な時間を考えて最小限の
時間を割り当て、残りのほとんどの可用時間は電源異常
感知の信頼性を向上させるためにマルチプルセンシング
に割り当てるとよい。例えば、サイクルタイムが100ns
であると、再書込みを含む安全な１読取りサイクルにか
かる時間は最低100ns である。サイクルタイムに制御回
路の動作時に要求される動作時間と遅延時間とを合した
ものが、後半部の動作にかかる時間(t2-t3) である。前
半部の場合には、電源電圧感知にかかる時間にマルチプ
ルセンシングのための可用時間を合した時間である(t1-
t2) 。時間の分配において、例えば4.3Vから3.8Vまで電
圧を降下させるにかかる時間を約200ms だと仮定する
と、１サイクルの読取り動作にかかる時間は実際に数ms
に過ぎないので、100-150ms を感知部分に割り当てて制
御信号の信頼性を向上させることができる。もし、100m
s が電源感知のために割り当てられる場合には、約30ms
周期毎にセンシングすると100ms の間に３回のセンシン
グが可能になる。
【００２３】このように出力されたワンショットクロッ
ク(S1,S2,S3)は遅延器121 でそれぞれ遅延され、図８に
示す遅延されたS1,S2,S3が出力される。これらのS1,S2,
S3信号がAND ゲート123 で同時に感知される時に電源電
圧に異常が発生したと判断し、電源異常信号(PF)を発生
させる。結局、前記PF信号がRSフリップフロップ124を
経て制御信号(CS)としてICE チップ210 に供され、下降
エッジでICE 信号の生成を抑制するようになる。即ち、
図８に示すように、更に１サイクル（二番目のCEサイク
ル）が進行した後、三番目のCE信号が上昇する地点で制
御信号(CS)にCE信号が同期されICE 信号がリセットされ
るので、ICE 信号の下降エッジが発生されない。前記下
降エッジが発生されないと、ICE 信号で同期されるセル
アクセス信号が同期されなくてセルはアクセスされな
い。前記のような過程を経て発生された電源異常信号(P
F)がRSフリップフロップ124 を通じて制御部200 に供さ
れると、再書込みを含む１サイクルを終了させ、残りの
アドレスサイクルの進行を中止させる。このような機能
を補うことによりデータが損失されず、記憶素子として
の機能を保つようになる。このように、電源異常信号発
生器120 でサイクル制御用として作った電源異常信号(P
F)は、制御部200 を通して１サイクルだけの読取り機能
を行い、残りのアドレスサイクルの進行を中止させる役
割を果たす。従って、高信頼度を要するので、前述した
ように電源電圧に異常が発生した場合にはマルチプルサ
ンプリングを行うことが好ましい。もし、ある基準電圧
に対して１回だけサンプリングした結果から制御信号を
生成すると、実際の電源回路でよく発生するスパイク、
フラクチュエーション等の擬似信号は電源異常波形と区
別しにくいため、これらの擬似制御信号に起因して発生
する誤信号が増加する。よって、マルチサンプリングを
行うことにより信頼性が向上し、電源電圧の異常が発生
したか否かの判定をより確実に行うことができる。
ク(S1,S2,S3)は遅延器121 でそれぞれ遅延され、図８に
示す遅延されたS1,S2,S3が出力される。これらのS1,S2,
S3信号がAND ゲート123 で同時に感知される時に電源電
圧に異常が発生したと判断し、電源異常信号(PF)を発生
させる。結局、前記PF信号がRSフリップフロップ124を
経て制御信号(CS)としてICE チップ210 に供され、下降
エッジでICE 信号の生成を抑制するようになる。即ち、
図８に示すように、更に１サイクル（二番目のCEサイク
ル）が進行した後、三番目のCE信号が上昇する地点で制
御信号(CS)にCE信号が同期されICE 信号がリセットされ
るので、ICE 信号の下降エッジが発生されない。前記下
降エッジが発生されないと、ICE 信号で同期されるセル
アクセス信号が同期されなくてセルはアクセスされな
い。前記のような過程を経て発生された電源異常信号(P
F)がRSフリップフロップ124 を通じて制御部200 に供さ
れると、再書込みを含む１サイクルを終了させ、残りの
アドレスサイクルの進行を中止させる。このような機能
を補うことによりデータが損失されず、記憶素子として
の機能を保つようになる。このように、電源異常信号発
生器120 でサイクル制御用として作った電源異常信号(P
F)は、制御部200 を通して１サイクルだけの読取り機能
を行い、残りのアドレスサイクルの進行を中止させる役
割を果たす。従って、高信頼度を要するので、前述した
ように電源電圧に異常が発生した場合にはマルチプルサ
ンプリングを行うことが好ましい。もし、ある基準電圧
に対して１回だけサンプリングした結果から制御信号を
生成すると、実際の電源回路でよく発生するスパイク、
フラクチュエーション等の擬似信号は電源異常波形と区
別しにくいため、これらの擬似制御信号に起因して発生
する誤信号が増加する。よって、マルチサンプリングを
行うことにより信頼性が向上し、電源電圧の異常が発生
したか否かの判定をより確実に行うことができる。
【００２４】前記のような電源異常信号(PF)による制御
部200 における復旧過程は次の通りである。前述したよ
うに、誤信号の発生頻度が希薄なPF信号は、図９に示す
ように、電源電圧(Vpp) がVrefからVminに下がるまで
の、安全に動作できる電圧が保たれる時間内に、少なく
とも１サイクルの再書込みを保障することにより破壊的
な読取りを防止する。その過程は次の通りである。ま
ず、制御部200 では電源電圧感知部100 で生成された制
御信号（電源異常信号：PF）を既存の回路に供して安全
に１サイクルを施した後、残りの読取りサイクルの動作
を中止させる。即ち、電源電圧の異常が感知され電源異
常信号(PF)が制御部200 のICE チップ210 に印加される
と、再書込みを含む１サイクルを終了させて残りのアド
レスサイクルの進行を中止させる過程である。
部200 における復旧過程は次の通りである。前述したよ
うに、誤信号の発生頻度が希薄なPF信号は、図９に示す
ように、電源電圧(Vpp) がVrefからVminに下がるまで
の、安全に動作できる電圧が保たれる時間内に、少なく
とも１サイクルの再書込みを保障することにより破壊的
な読取りを防止する。その過程は次の通りである。ま
ず、制御部200 では電源電圧感知部100 で生成された制
御信号（電源異常信号：PF）を既存の回路に供して安全
に１サイクルを施した後、残りの読取りサイクルの動作
を中止させる。即ち、電源電圧の異常が感知され電源異
常信号(PF)が制御部200 のICE チップ210 に印加される
と、再書込みを含む１サイクルを終了させて残りのアド
レスサイクルの進行を中止させる過程である。
【００２５】更に詳しく説明すると、一般的な記憶素子
の回路構成及び動作を示す図６のFRAMの動作は、図８に
示すチップイネーブル(CE)信号がICE チップ210 に印加
されることにより開始される。チップイネーブル信号(C
E)はアドレス信号を制御するチップ動作を可能にし、ア
ドレス信号は、まずチップの外部からアドレスパッド(A
PAD)を通して印加される。内部回路を制御するために、
前記CE信号を用い、図８に示す内部チップイネーブル(I
CE) 信号を発生する。ICE 信号はICE チップ210 の動作
を助けるために同期制御方式を用いて行前段デコーダー
(RPDEC)220、列前段デコーダー(CPDEC)230等に供され、
セル選択のための信号の生成に用いられる（ワードライ
ン及びビットライン信号）。従って、ICE 信号が生成さ
れないと、外部からアドレス信号が入ってもセルのアク
セス動作が行われないため、アドレスディスエーブル状
態に保たれる。電源異常信号(PF)はこのようなICE 信号
の発生を防止することにより、最小限の記憶状態が保持
され、電源の再供給時にも記憶状態から誤情報が読出さ
れることを防止できる。よって、電源電圧の異常時に
も、読取りによる情報の損失が再書込みサイクルを通し
て復旧できるので、FRAMの長所である不揮発性が確保さ
れる。
の回路構成及び動作を示す図６のFRAMの動作は、図８に
示すチップイネーブル(CE)信号がICE チップ210 に印加
されることにより開始される。チップイネーブル信号(C
E)はアドレス信号を制御するチップ動作を可能にし、ア
ドレス信号は、まずチップの外部からアドレスパッド(A
PAD)を通して印加される。内部回路を制御するために、
前記CE信号を用い、図８に示す内部チップイネーブル(I
CE) 信号を発生する。ICE 信号はICE チップ210 の動作
を助けるために同期制御方式を用いて行前段デコーダー
(RPDEC)220、列前段デコーダー(CPDEC)230等に供され、
セル選択のための信号の生成に用いられる（ワードライ
ン及びビットライン信号）。従って、ICE 信号が生成さ
れないと、外部からアドレス信号が入ってもセルのアク
セス動作が行われないため、アドレスディスエーブル状
態に保たれる。電源異常信号(PF)はこのようなICE 信号
の発生を防止することにより、最小限の記憶状態が保持
され、電源の再供給時にも記憶状態から誤情報が読出さ
れることを防止できる。よって、電源電圧の異常時に
も、読取りによる情報の損失が再書込みサイクルを通し
て復旧できるので、FRAMの長所である不揮発性が確保さ
れる。
【００２６】以上、図７を参照して前述した全体動作を
簡略に説明すると次の通りである。電源電圧と基準電圧
とを比較して異常が感知されるとワンショットパルスを
出力し、前記出力は遅延部122 で次回のサンプリングに
よる出力と比較するために所定の時間だけ遅延され、AN
D ゲート123 で３回のサンプリング信号が全て一致する
場合に電源異常信号(PF)を発生する。前記電源異常信号
(PF)はICE チップ210 に供され、外部から供されるCE信
号により同期して出力されるICE 信号をリセットさせ
る。ICE 信号のリセットによりICE 信号が下降エッジを
生成することが抑制され、セルを呼び出すための縦列及
び横列信号の生成が防止されることにより、外部アドレ
ス信号を内部的にディスエーブルさせる。
簡略に説明すると次の通りである。電源電圧と基準電圧
とを比較して異常が感知されるとワンショットパルスを
出力し、前記出力は遅延部122 で次回のサンプリングに
よる出力と比較するために所定の時間だけ遅延され、AN
D ゲート123 で３回のサンプリング信号が全て一致する
場合に電源異常信号(PF)を発生する。前記電源異常信号
(PF)はICE チップ210 に供され、外部から供されるCE信
号により同期して出力されるICE 信号をリセットさせ
る。ICE 信号のリセットによりICE 信号が下降エッジを
生成することが抑制され、セルを呼び出すための縦列及
び横列信号の生成が防止されることにより、外部アドレ
ス信号を内部的にディスエーブルさせる。
【００２７】
【発明の効果】以上、本発明による強誘電体ランダムア
クセスメモリの不揮発性保持装置は、基準電圧より低い
電圧が発生される電源の異常を感知して制御信号を発生
する電源電圧感知部と、前記発生された制御信号を用い
進行中のアドレスサイクルのうち１サイクルだけが完全
に行われるように制御する通常のメモリ回路から構成さ
れた制御部とを具備する。電源電圧感知部にて電源電圧
の異常を予め感知して制御信号を発生し、前記制御信号
を制御部に供して制御部で再書込みサイクルを完全に行
わせることにより、不揮発性記憶素子の機能を保障す
る。電源の異常時に発生し得る、不揮発性記憶素子に固
有の機能の損失を防止することにより、製品の信頼性を
向上させることができる。
クセスメモリの不揮発性保持装置は、基準電圧より低い
電圧が発生される電源の異常を感知して制御信号を発生
する電源電圧感知部と、前記発生された制御信号を用い
進行中のアドレスサイクルのうち１サイクルだけが完全
に行われるように制御する通常のメモリ回路から構成さ
れた制御部とを具備する。電源電圧感知部にて電源電圧
の異常を予め感知して制御信号を発生し、前記制御信号
を制御部に供して制御部で再書込みサイクルを完全に行
わせることにより、不揮発性記憶素子の機能を保障す
る。電源の異常時に発生し得る、不揮発性記憶素子に固
有の機能の損失を防止することにより、製品の信頼性を
向上させることができる。
【００２８】本発明は前記実施例に限られず、本発明が
属する技術的思想内で当分野において通常の知識を有す
る者により多くの変形が可能であることは明白である。
属する技術的思想内で当分野において通常の知識を有す
る者により多くの変形が可能であることは明白である。
【図１】一般的な強誘電体のヒステリシス曲線である。
【図２】図１のヒステリシス曲線において強誘電体キャ
パシターの電極に供された電圧の極性に応じる強誘電体
の分極状態を示した説明図である。
パシターの電極に供された電圧の極性に応じる強誘電体
の分極状態を示した説明図である。
【図３】図１のヒステリシス曲線において強誘電体キャ
パシターの電極に供された電圧の極性に応じる強誘電体
の分極状態を示した説明図である。
パシターの電極に供された電圧の極性に応じる強誘電体
の分極状態を示した説明図である。
【図４】読取りパルスの極性に応じる分極状態の履歴曲
線上における移動経路を示した説明図である。
線上における移動経路を示した説明図である。
【図５】読取りパルスの極性に応じる分極状態の履歴曲
線上における移動経路を示した説明図である。
線上における移動経路を示した説明図である。
【図６】本発明に係る強誘電体ランダムアクセスメモリ
の不揮発性保持装置の構成及び動作を示すブロック図で
ある。
の不揮発性保持装置の構成及び動作を示すブロック図で
ある。
【図７】図６に示す装置の電源異常信号発生器の詳細ブ
ロック図である。
ロック図である。
【図８】図６に示す強誘電体ランダムアクセスメモリの
不揮発性保持装置の各部の動作信号の波形図である。
不揮発性保持装置の各部の動作信号の波形図である。
【図９】時間に対する強誘電体キャパシターの電圧変化
を電源遮断時から示す特性曲線である。
を電源遮断時から示す特性曲線である。
１００ 電源電圧感知部 ２００ 制御部
Claims (8)
- 【請求項１】 読取り時、読取る直前の元の情報を復旧
するための再書込みを行う制御手段を具備してなる強誘
電体ランダムアクセスメモリの不揮発性保持装置であっ
て、 電源電圧に異常が発生する場合にこれを感知し、前記制
御手段が完全な再書込みサイクルを行うようにする電源
異常信号を前記制御手段に提供する電源電圧感知手段を
具備することを特徴とする、強誘電体ランダムアクセス
メモリの不揮発性保持装置。 - 【請求項２】 前記電源電圧感知手段は、前記電源電圧
と基準電圧とを比較して電源電圧に異常が発生したか否
かを判別する電源監視手段と、 前記電源監視手段の出力信号に応じて前記電源異常信号
を発生する電源異常信号発生手段とを具備してなること
を特徴とする、請求項１に記載の強誘電体メモリの不揮
発性保持装置。 - 【請求項３】 前記電源異常信号発生手段は、前記電源
監視手段の出力信号に応じて複数のワンショットクロッ
クを発生させるワンショットパルス発生手段と、 前記複数のワンショットクロックをそれぞれ遅延させる
ための複数の遅延手段と、 前記複数の遅延手段でそれぞれ遅延された、前記複数の
ワンショットクロックの論理積を求めるためのAND ゲー
トとを具備してなることを特徴とする、請求項２に記載
の強誘電体ランダムアクセスメモリの不揮発性保持装
置。 - 【請求項４】 前記ワンショットパルス発生手段は、前
記複数のワンショットクロックのうち一番目のワンショ
ットクロックを除いた残りのワンショットクロックを、
直前のワンショットクロックを前記電源監視手段にフィ
ードバックして生成される前記電源監視手段の出力信号
に応じて順次に発生させることを特徴とする、請求項３
に記載の強誘電体ランダムアクセスメモリの不揮発性保
持装置。 - 【請求項５】 読取動作の後には必ず再書込みを行い不
揮発性を保つ強誘電体ランラムアクセスメモリの不揮発
性保持方法において、 (1) 電源電圧と基準電圧とを比較して電源電圧に異常が
発生したか否かを判別する段階と、 (2) 前記(1) 段階で電源電圧の異常が感知されると、一
応読取った情報の復旧を完了し、その後の読取サイクル
を中止するように制御する段階とを含むことを特徴とす
る、強誘電体ランダムアクセスメモリの不揮発性保持方
法。 - 【請求項６】 電源電圧に異常が発生したか否かを判断
する前記(1) 段階において、電源電圧が前記基準電圧以
下に落ちると電源電圧に異常が発生したと判断すること
を特徴とする、請求項５に記載の強誘電体ランダムアク
セスメモリの不揮発性保持方法。 - 【請求項７】 前記(2) 段階は、前記電源電圧の異常が
感知されると、複数のワンショットクロックを発生させ
るサブ段階と、 前記複数のワンショットクロックをそれぞれ遅延させる
サブ段階と、 前記遅延された複数のワンショットクロックの論理積を
求めて電源異常信号を発生するサブ段階と、 前記電源異常信号に応じて進行中の再書込動作のサイク
ルを完全に行うサブ段階と、 前記再書込動作以後の読取サイクルを中止させるサブ段
階とを含むことを特徴とする、請求項５に記載の強誘電
体ランダムアクセスメモリの不揮発性保持方法。 - 【請求項８】 前記複数のワンショットクロックを発生
させるサブ段階で、前記複数のワンショットクロックの
うち一番目のワンショットクロックを除いた残りのワン
ショットクロックは、直前のワンショットクロックを電
源監視手段にフィードバックして生成される前記電源監
視手段の出力信号に応じて順次に発生させることを特徴
とする、請求項７に記載の強誘電体ランダムアクセスメ
モリの不揮発性保持方法。
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- 1997-06-09 JP JP15127097A patent/JP3844559B2/ja not_active Expired - Fee Related
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