KR20140066391A - 서든 파워 오프 감지 회로를 포함하는 불휘발성 메모리 장치 및 그것의 서든 파워 오프 감지 방법 - Google Patents

서든 파워 오프 감지 회로를 포함하는 불휘발성 메모리 장치 및 그것의 서든 파워 오프 감지 방법 Download PDF

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신용식
양윤석
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Abstract

본 발명은 자체적으로 서든 파워 오프(Sudden Power Off)를 감지하는 불휘발성 메모리 장치를 제공한다. 본 발명에 따른 불휘발성 메모리 장치는 복수의 비트 라인 및 복수의 워드 라인에 연결된 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 복수의 워드 라인에 워드 라인 전압들을 인가하는 워드 라인 디코더; 복수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 비트 라인 선택기; 메모리 셀 어레이에 쓰기 데이터가 프로그램되도록 워드 라인 디코더 및 비트 라인 선택기를 제어하는 제어 로직; 및 서든 파워 오프 감지 회로를 포함하되, 상기 SPO 감지 회로는, 감지 셀; 감지 셀에 제 1 전압을 제공하는 제 1 드라이버; 및 감지 셀에 제 2 전압을 제공하는 제 2 드라이버를 포함하고, 제 1 드라이버 및 제 2 드라이버가 파워 오프(Power Off)되는 순서 또는 시간 차에 따라 감지 셀의 프로그램 상태가 달라진다.

Description

서든 파워 오프 감지 회로를 포함하는 불휘발성 메모리 장치 및 그것의 서든 파워 오프 감지 방법{NONVOLATILE MEMORY DEVICE INCLUDING DETECTION CIRCUIT FOR SUDDEN POWER OFF AND METHOD FOR DETECTING SUDDEN POWER OFF THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 서든 파워 오프 감지 회로를 포함하는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 저장된 내용을 보존한다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는데 사용된다.
한편, 반도체 메모리 장치는 내부 또는 외부에 있는 전원 장치(power supply)로부터 전원을 공급받는다. 이때, 전원 장치로부터의 전원 공급이 갑작스럽게 차단(이하, 서든 파워 오프라 함)되면, 반도체 메모리 장치에 프로그램 중인 데이터가 손상되는 등 치명적인 결함이 발생할 수 있다.
최근에는 이와 같은 서든 파워 오프에 의한 문제점들을 해결하기 위한 다양한 기술적 방안들이 제시되고 있다. 그런데, 그러한 기술적 방안들을 올바르게 적용하기 위해서는, 서든 파워 오프 발생시 이를 감지하기 위한 서든 파워 오프 감지 회로(이하, SPO 감지 회로)가 선결적으로 요구된다. 그리고, 반도체 메모리 장치의 성능을 향상시키기 위해, 보다 효율적인 서든 파워 오프 감지 회로를 개발할 필요성이 증대되고 있다.
본 발명의 목적은 서든 파워 오프의 발생을 감지할 수 있는 불휘발성 메모리 장치 및 그것의 서든 파워 오프 감지 방법을 제공하는 데 있다.
본 발명의 다른 목적은 호스트 또는 외부 컨트롤러와 독립적으로 서든 파워 오프의 발생을 감지할 수 있는 불휘발성 메모리 장치 및 그것의 서든 파워 오프 감지 방법을 제공하는 데 있다.
본 발명에 따른 불휘발성 메모리 장치는 복수의 비트 라인 및 복수의 워드 라인에 연결된 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 복수의 워드 라인에 워드 라인 전압들을 인가하는 워드 라인 디코더; 상기 복수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 비트 라인 선택기; 상기 메모리 셀 어레이에 쓰기 데이터가 프로그램되도록 상기 워드 라인 디코더 및 상기 비트 라인 선택기를 제어하는 제어 로직; 및 서든 파워 오프 감지 회로(이하, SPO 감지 회로)를 포함하되, 상기 SPO 감지 회로는 감지 셀; 상기 감지 셀에 제 1 전압을 제공하는 제 1 드라이버; 및 상기 감지 셀에 제 2 전압을 제공하는 제 2 드라이버를 포함하고, 상기 제 1 드라이버 및 상기 제 2 드라이버가 파워 오프(Power Off)되는 순서 또는 시간 차에 따라 상기 감지 셀의 프로그램 상태가 달라진다.
실시 예로서, 상기 불휘발성 메모리 장치에 서든 파워 오프가 발생할 때, 상기 제 1 드라이버 및 제 2 드라이버는 기준 시간보다 작은 시간 차를 두고 순차적으로 파워 오프되거나 동시에 파워 오프된다.
실시 예로서, 상기 불휘발성 메모리 장치에 정상 파워 오프가 발생할 때, 상기 제 1 드라이버 및 제 2 드라이버는 기준 시간보다 긴 시간 차를 두고 순차적으로 파워 오프된다.
실시 예로서, 상기 서든 파워 오프가 발생할 때 상기 감지 셀은 제 1 프로그램 상태로 프로그램되고, 상기 정상 파워 오프가 발생할 때 상기 감지 셀은 상기 제 1 프로그램 상태와 다른 제 2 프로그램 상태로 프로그램된다.
실시 예로서, 상기 SPO 감지 회로는 상기 제 1 드라이버 및 상기 제 2 드라이버의 제어에 의해 상기 제 1 프로그램 상태 또는 상기 제 2 프로그램 상태로 프로그램되는 적어도 하나의 비교 셀을 더 포함하되, 상기 감지 셀 및 상기 적어도 하나의 비교 셀의 프로그램 상태들을 서로 비교하고, 상기 비교 결과에 따라 상기 불휘발성 메모리 장치가 서든 파워 오프되었는지를 판단한다.
실시 예로서, 상기 SPO 감지 회로는 상기 제 1 드라이버 및 상기 감지 셀 사이에 연결되어, 상기 제 1 드라이버로부터 상기 감지 셀로의 전압 전달을 지연시키는 지연부를 더 포함하되, 상기 감지 셀의 프로그램 상태에 따라 상기 불휘발성 메모리 장치가 서든 파워 오프되었는지를 판단한다.
실시 예로서, 상기 감지 셀은 기억 소자; 및 상기 기억 소자의 일단과 직렬 접속된 스위치 트랜지스터를 포함한다.
실시 예로서, 상기 기억 소자는 제 1 자성층; 제 2 자성층; 및 상기 제 1 및 제 2 자성층의 사이에 삽입되는 터널 접합층을 포함하는 자기 터널 접합(Magnetic Tunnel Junction)이다.
실시 예로서, 상기 제 1 전압은 상기 스위치 트랜지스터의 게이트 단자에 제공되고, 상기 제 2 전압은 상기 기억 소자의 타단에 제공된다.
실시 예로서, 상기 제 1 전압의 레벨이 변화되도록 상기 제 1 드라이버를 제어하는 제 1 로직; 및 상기 제 2 전압의 레벨이 변화되도록 상기 제 2 드라이버를 제어하는 제 2 로직을 더 포함한다.
실시 예로서, 상기 제 1 로직은 상기 워드 라인 디코더에 포함되고, 상기 제 2 로직은 상기 비트 라인 선택기에 포함된다.
실시 예로서, 상기 감지 셀은 상기 메모리 셀 어레이에 포함된다.
본 발명에 따른 서든 파워 오프 감지 회로(이하, SPO 감지 회로)를 포함하는 불휘발성 메모리 장치의 서든 파워 오프 감지 방법에 있어서, 상기 SPO 감지 회로는 감지 데이터를 저장하는 감지 셀; 상기 감지 셀에 제 1 전압을 제공하는 제 1 드라이버; 및 상기 감지 셀에 제 2 전압을 제공하는 제 2 드라이버를 포함하고, 상기 불휘발성 메모리 장치의 서든 파워 오프 감지 방법은, 서든 파워 오프 감지 명령을 수신하는 단계; 상기 서든 파워 오프 감지 명령에 응답하여 상기 SPO 감지 회로로부터 상기 감지 데이터를 독출하는 단계; 및 상기 독출된 감지 데이터에 따라, 서든 파워 오프의 발생 여부를 판단하는 단계를 포함하되, 상기 제 1 및 제 2 드라이버가 파워 오프(Power Off)되는 순서 또는 시간 차에 따라 상기 감지 데이터의 값이 달라진다.
실시 예로서, 상기 SPO 감지 회로는 적어도 하나의 비교 셀을 더 포함하고, 상기 서든 파워 오프의 발생 여부를 판단하는 단계는, 상기 적어도 하나의 비교 셀에 저장된 데이터와 상기 감지 데이터가 서로 동일한지 비교하는 단계; 및 상기 비교 결과에 따라, 서든 파워 오프의 발생 여부를 판단하는 단계를 포함한다.
실시 예로서, 상기 SPO 감지 회로는 상기 제 1 드라이버 및 상기 감지 셀 사이에 연결되어, 상기 제 1 드라이버로부터 상기 감지 셀로의 전압 전달을 지연시키는 지연부를 더 포함하고, 상기 서든 파워 오프의 발생 여부를 판단하는 단계는, 상기 감지 데이터의 값에 따라 서든 파워 오프의 발생 여부를 판단한다.
본 발명에 따르면, 불휘발성 메모리 장치의 서든 파워 오프를 감지할 수 있다.
또한, 호스트 또는 외부 컨트롤러와 독립적으로 불휘발성 메모리 장치의 서든 파워 오프를 감지할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 다른 실시 예에 다른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 도 1에 도시된 SPO 감지 회로의 일 실시 예를 나타내는 회로도이다.
도 4는 도 3에 도시된 메모리 셀들의 구조를 예시적으로 나타내는 도면이다.
도 5는 도 4에 도시된 감지 셀에 데이터가 프로그램되는 방법을 구체적으로 나타내는 도면이다.
도 6은 도 3에 도시된 SPO 감지 회로가 정상 파워 오프(Normal Power Off) 상황에서 동작하는 방법을 나타내는 회로도이다.
도 7은 도 3에 도시된 SPO 감지 회로가 서든 파워 오프(Sudden Power Off) 상황에서 동작하는 방법을 나타내는 회로도이다.
도 8은 도 6에 도시된 SPO 감지 회로가 정상 파워 오프 상황에서 동작하는 방법을 나타내는 순서도이다.
도 9는 본 발명에 따른 불휘발성 메모리 장치의 서든 파워 오프 감지 방법을 나타내는 순서도이다.
도 10은 도 1에 도시된 SPO 감지 회로의 다른 실시 예를 나타내는 회로도이다.
도 11은 도 10에 도시된 SPO 감지 회로가 정상 파워 오프(Normal Power Off) 상황에서 동작하는 방법을 나타내는 회로도이다.
도 12는 도 10에 도시된 SPO 감지 회로가 서든 파워 오프(Sudden Power Off) 상황에서 동작하는 방법을 나타내는 회로도이다.
도 13은 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브를 예시적으로 나타내는 블록도이다.
도 14는 본 발명의 실시 예들에 따른 데이터 저장 장치를 예시적으로 나타내는 블록도이다.
도 15는 본 발명의 실시 예들에 따른 메모리 카드를 예시적으로 나타내는 블록도이다.
도 16은 본 발명의 실시 예들에 따른 메모리 시스템 및 그것을 포함하는 컴퓨팅 시스템을 예시적으로 나타내는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명들은 모두 청구된 발명의 부가적인 설명을 제공하기 위한 예시적인 것이다. 그러므로 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 부분이 어떤 구성요소를 포함한다고 언급되는 경우에, 이는 그 외의 다른 구성요소를 더 포함할 수도 있다는 것을 의미한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 워드 라인 디코더(120), 비트 라인 선택기(130), 쓰기 드라이버(140), 감지 증폭기(150), 데이터 입출력 회로(160), 제어 로직(170) 및 SPO 감지 회로(180)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WLs)을 통해 워드 라인 디코더(120)와 연결되고, 비트 라인들(BLs)을 통해 비트 라인 선택기(130)와 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들 워드 라인들(WLs)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BLs)에 연결된다. 예시적으로, 메모리 셀 어레이(110)에 포함된 메모리 셀 각각은 하나의 워드 라인(WL) 및 하나의 비트 라인(BL)에 대응된다. 그리고, 메모리 셀 어레이(110)에 포함된 메모리 셀 각각은 워드 라인(WL) 및 비트 라인(BL)에 인가되는 전압 또는 전류에 따라 하나 이상의 비트를 저장할 수 있다.
실시 예로서, 메모리 셀 어레이(1210)의 메모리 셀들은 자기적 랜덤 액세스 메모리(MRAM) 셀일 수 있다.
워드 라인 디코더(120)는 워드 라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 워드 라인 디코더(120)는 제어 로직(170)의 제어에 응답하여 동작하도록 구성된다. 워드 라인 디코더(120)는 외부로부터 어드레스(ADDR)를 수신하여, 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 워드 라인 디코더(120)는 워드 라인들(WLs)을 선택한다.
실시 예로서, 워드 라인 디코더(120)는 제 1 신호(S1)를 통해 SPO 감지 회로(180)를 제어하는 제 1 로직(120a)을 포함할 수 있다.
비트 라인 선택기(130)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결되고, 쓰기 드라이버(140) 및 감지 증폭기(150)에 연결된다. 비트 라인 선택기(130)는 제어 로직(170)의 제어에 응답하여 비트 라인들(BLs)을 선택한다.
실시 예로서, 비트 라인 선택기(130)는 제 2 신호(S2)를 통해 SPO 감지 회로(180)를 제어하는 제 2 로직(130a)을 포함할 수 있다.
프로그램 동작에서, 비트 라인 선택기(130)는 비트 라인들(BLs)을 쓰기 드라이버(140)와 연결한다. 읽기 동작에서, 비트 라인 선택기(130)는 비트 라인들(BLs)을 감지 증폭기(150)와 연결한다.
쓰기 드라이버(140)는 제어 로직(170)의 제어에 따라 동작한다. 쓰기 드라이버(140)는 비트 라인 선택기(130)에 의해 선택된 비트 라인들과 워드 라인 디코더(120)에 의해 선택된 워드 라인에 연결된 메모리 셀들을 프로그램하도록 구성된다. 쓰기 드라이버(140)는 데이터 입출력 회로(160)로부터 수신되는 데이터에 따라, 셋 전류 또는 리셋 전류를 발생하여 선택된 비트 라인들로 출력할 수 있다.
감지 증폭기(150)는 제어 로직(170)의 제어에 따라 동작한다. 감지 증폭기(150)는 비트 라인 선택기(130)에 의해 선택된 비트 라인들과 워드 라안 디코더(120)에 의해 선택된 워드 라인에 연결된 메모리 셀들을 읽도록 구성된다. 감지 증폭기(150)는 선택된 비트 라인들을 통해 흐르는 전류 또는 선택된 비트 라인들에 인가된 전압을 감지하여, 메모리 셀들을 읽을 수 있다. 감지 증폭기(150)는 읽어진 데이터를 데이터 입출력 회로(160)로 출력할 수 있다.
데이터 입출력 회로(160)는 제어 로직(170)의 제어에 따라 동작한다. 데이터 입출력 회로(160)는 외부로부터 수신되는 데이터를 쓰기 드라이버(140)로 전달하고, 감지 증폭기(150)로부터 수신되는 데이터를 외부로 출력할 수 있다.
제어 로직(170)은 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 제어 로직(170)은 외부로부터 수신되는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 동작할 수 있다.
SPO 감지 회로(180)는 제 1 및 제 2 신호(S1, S2)에 따라, 서든 파워 오프 발생 여부를 나타내는 감지 데이터를 저장한다. 후술하겠지만, 불휘발성 메모리 장치(100)에 공급되는 전력이 전력 공급 계통의 정상적인 제어에 의해 차단(이하, 정상 파워 오프라 함)될 때, SPO 감지 회로(180)에 제공되는 제 1 및 제 2 신호(S1, S2)는 일정한 시간 간격을 두고 순차적으로 차단된다. 반면에, 불휘발성 메모리 장치가 서든 파워 오프될 때, SPO 감지 회로(180)에 제공되는 제 1 및 제 2 신호(S1, S2)는 동시에 또는 아주 짧은 시간 간격을 두고 차단된다. 이때, SPO 감지 회로(180)는 제 1 및 제 2 신호(S1, S2)가 차단되는 순서 및 시간 간격에 따라 서로 다른 데이터를 감지 데이터로서 저장한다. 이후, 제어 로직(170) 또는 외부 컨트롤러(미도시)의 제어에 의해, SPO 감지 회로(180)에 저장된 감지 데이터가 독출된다. 그리고, 독출된 감지 데이터에 따라 불휘발성 메모리 장치(180)는 서든 파워 오프의 발생 여부를 판단한다.
상기와 같은 구성에 따르면, 불휘발성 메모리 장치(100)의 서든 파워 오프가 감지될 수 있다. 또한, 불휘발성 메모리 장치(100)가 호스트 또는 외부 컨트롤러와 독립적으로 서든 파워 오프의 발생을 감지하므로, 호스트 또는 외부 컨트롤러의 부하가 감소될 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 워드 라인 디코더(220), 비트 라인 선택기(230), 쓰기 드라이버(240), 감지 증폭기(250), 데이터 입출력 회로(260), 제어 로직(270) 및 SPO 감지 회로(211)를 포함한다.
본 실시 예에서는 SPO 감지 회로(211)가 메모리 셀 어레이(210)에 포함된 메모리 셀을 이용하여 구현된다. 예를 들어, SPO 감지 회로(211)는 메모리 셀 어레이(210)의 스페어 영역(미도시)에 있는 메모리 셀을 포함하도록 구현될 수 있다. 후술하겠지만, SPO 감지 회로(211)는 감지 데이터를 저장하기 위한 감지 셀을 포함한다. 이때, SPO 감지 회로(211)는 메모리 셀 어레이(210)의 스페어 영역에 있는 메모리 셀을 감지 셀로서 사용할 수 있다.
한편, 본 실시 예에서, SPO 감지 회로(211)는 제 1 로직(220a) 및 제 2 로직(230a)에 의해 제어된다. 제 1 로직(220a) 및 제 2 로직(230a)이 제공하는 각각의 제어 신호는 워드 라인 신호(WLs) 및 비트 라인 신호(BLs)에 포함되어 SPO 감지 회로(211)에 전달될 수 있다. 또는, 제 1 로직(220a) 및 제 2 로직(230a)이 제공하는 각각의 제어 신호는 워드 라인 신호(WLs) 및 비트 라인 신호(BLs)와 구분되는 별도의 신호선(미도시)을 통해 SPO 감지 회로(211)에 전달될 수 있다.
본 실시 예에서, 위에서 설명한 바를 제외한 나머지 내용은 도 1에서 설명된 실시 예와 실질적으로 동일하다. 예를 들어, 도 1에서 설명된 실시 예의 메모리 셀 어레이(110), 워드 라인 디코더(120), 비트 라인 선택기(130), 쓰기 드라이버(140), 감지 증폭기(150), 데이터 입출력 회로(160), 제어 로직(170)의 구성 및 동작에 관한 설명은 본 실시 예의 메모리 셀 어레이(210), 워드 라인 디코더(220), 비트 라인 선택기(230), 쓰기 드라이버(240), 감지 증폭기(250), 데이터 입출력 회로(260), 제어 로직(270)에 동일하게 적용될 수 있다.
도 3은 도 1에 도시된 SPO 감지 회로의 일 실시 예를 나타내는 회로도이다. 도 3을 참조하면, SPO 감지 회로(180)는 제 1 드라이버(181), 제 2 드라이버(182) 및 복수의 메모리 셀(183, 184, 185)를 포함한다.
메모리 셀들(183, 184, 185) 각각은 적어도 하나의 스위치 트랜지스터(TR)과 적어도 하나의 자기 터널 접합(MTJ)를 포함한다. 이때, 스위치 트랜지스터(TR)의 일단(예를 들어, 드레인 단자)은 자기 터널 접합(MTJ)의 일단과 직렬 접속된다. 그리고, 스위치 트랜지스터(TR)의 타단(예를 들어, 소스 단자)에는 소스 전압(Vsl)이 인가된다.
제 1 드라이버(181)는 제 1 로직(120a)의 제어에 따라 메모리 셀들(183, 184, 185)에 포함된 스위치 트랜지스터(TR)들에 게이트 전압(V1)을 제공한다.
제 2 드라이버(182)는 제 2 로직(130a)의 제어에 따라 메모리 셀들(183, 184, 185)의 자기 터널 접합(MTJ)들에 프로그램 전압(V2)을 제공한다. 후술하겠지만, 메모리 셀들(183, 184, 185)은 프로그램 전압(V2)과 소스 전압(Vsl)의 전압 차에 의해 프로그램된다.
복수의 메모리 셀(183, 184, 185) 중 적어도 하나의 메모리 셀은 감지 데이터를 저장하는 감지 셀로서 동작한다. 그리고, 복수의 메모리 셀(183, 184, 185) 중 적어도 하나의 메모리 셀은 감지 셀과의 비교를 위한 비교 셀로서 동작한다. 여기서는 메모리 셀(183)이 감지 셀로서 동작하고, 메모리 셀들(184, 185)이 비교 셀로서 동작하는 것으로 가정한다.
이때, 감지 셀(183)에는 서든 파워 오프가 발생할 때 제 1 데이터가 프로그램되고, 정상 파워 오프가 발생할 때 제 1 데이터와는 다른 제 2 데이터가 프로그램된다. 반면에, 비교 셀들(184, 185)에는 서든 파워 오프 및 정상 파워 오프가 발생할 때 동일한 데이터가 프로그램된다.
따라서, 불휘발성 메모리 장치(100, 도 1 참조)는 감지 셀(183)의 프로그램 상태를 독출하거나, 감지 셀(183)과 비교 셀들(184, 185)의 프로그램 상태를 비교함으로써 서든 파워 오프의 발생 여부를 판단할 수 있다.
SPO 감지 회로(180)의 구체적인 동작 방법은 도 4 내지 도 9와 함께 상세히 후술될 것이다.
도 4는 도 3에 도시된 메모리 셀들의 구조를 예시적으로 나타내는 도면이다. 여기서, 메모리 셀들(183, 184, 185)은 예시적으로 MRAM 셀인 것으로 가정한다. MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장하는 메모리로서, 비트 라인 전류 또는 워드 라인 전류에 따라 생성된 자기장에 의해 자기 분극 상태를 바꿈으로써 쓰기 동작을 수행한다. 각 메모리 셀들(183, 184, 185, 도 3 참조)의 구조는 모두 동일하므로, 여기서는 감지 셀(183)의 구조만을 예시적으로 설명하기로 한다.
도 4를 참조하면, 감지 셀(183)은 고정 자성층(183a), 자유 자성층(183b) 및 터널 접합층(183c)으로 이루어진 자기적 터널 접합(Magnetic Tunnel Junction, MTJ)과 스위치 트랜지스터(183d, 또는 TR, 도 3 참조)를 포함한다.
고정 자성층(183a)은 자유 자성층(183b)보다 상대적으로 두꺼운 두께를 가지며, 그에 따라 고정 자성층(183a)은 강한 자기장이 가해질 때 자기 분극 상태가 변화된다. 반면에, 자유 자성층(183b)은 상대적으로 작은 자기장에 의해서도 자기 분극 상태가 바뀔 수 있다.
터널 접합층(183c)은 고정 자성층(183a)과 자유 자성층(183b)의 사이에 위치하여, 고정 자성층(183a)과 자유 자성층(183b)을 분리한다.
고정 자성층(183a)과 자유 자성층(183b)은 NiFeCo 또는 CoFe 등과 같은 재질을 갖는다. 터널 접합층(183c)은 MgO 또는 AlO3등과 같은 재질을 갖는다.
자유 자성층(183b), 터널 자성층(183b) 및 고정 자성층(183a)이 차례로 적층된 감지 셀(183)은 고정 자성층(183a) 및 자유 자성층(183b)의 자화 방향에 따라 서로 다른 전기 저항값을 갖는다. 즉, 고정 자성층(183a)과 자유 자성층(183b)의 자화 방향이 동일(이하, 평형 상태)한 경우, 감지 셀(183)은 상대적으로 낮은 저항값을 갖는다. 반면에, 고정 자성층(183a)과 자유 자성층(183b)의 자화 방향이 반대(이하, 반평형 상태)인 경우, 감지 셀(183)은 상대적으로 높은 저항값을 갖는다.
스위치 트랜지스터(183d)는 게이트 전압(V1)의 레벨에 따라 턴-온 또는 턴-오프된다. 그리고, 프로그램 동작에서, 스위치 트랜지스터(183d)의 턴-온 또는 턴-오프에 의해, 감지 셀(183)은 활성화 또는 비활성화된다. 예를 들어, 스위치 트랜지스터(183d)가 턴-온되면, 감지 셀(183)에는 프로그램 전류가 흐를 수 있다. 그리고, 감지 셀(183)에 인가되는 프로그램 전류(또는, 프로그램 전압)의 방향 및 크기에 따라 감지 셀(183)의 프로그램 상태가 달라질 수 있다. 반면에, 스위치 트랜지스터(183d)가 턴-오프되면, 감지 셀(183)에는 프로그램 전류가 흐르지 않는다. 따라서, 감지 셀(183)에 높은 프로그램 전압(V2)를 인가하여도, 감지 셀(183)의 프로그램 상태는 변화되지 않는다.
도 5는 도 4에 도시된 감지 셀에 데이터가 프로그램되는 방법을 구체적으로 나타내는 도면이다. 도 5를 참조하면, 감지 셀(183)에 '0'비트 또는 '1'비트를 프로그램하는 방법이 도시된다.
프로그램 동작에서, 불휘발성 메모리 장치(100, 도 1 참조)는 감지 셀(183)을 평형 상태 또는 반평형 상태로 자화시킴으로써, 메모리 셀에 '0'비트 또는 '1'비트를 프로그램할 수 있다.
예를 들어, '0' 쓰기 동작(WRITE '0')에서, 불휘발성 메모리 장치(100)는 감지 셀(183)에 순방향(또는, 드레인에서 소스 방향)의 프로그램 전류(Iw)가 흐르도록 프로그램 전압(V2) 및 소스 전압(Vsl)을 인가하여, 자유 자성층(183b)의 자화 방향을 고정 자성층(183a)과 동일하게 만들 수 있다(평형 상태). 평형 상태는 감지 셀(183)에 '0'비트가 프로그램된 것을 의미하고, 평형 상태에서 감지 셀(183)은 상대적으로 낮은 저항값을 갖는다.
반면에, '1' 쓰기 동작(WRITE '1')에서, 불휘발성 메모리 장치(100)는 감지 셀(183)에 역방향(또는, 소스에서 드레인 방향)의 프로그램 전류(Iw)가 흐르도록 프로그램 전압(V2) 및 소스 전압(Vsl)을 인가하여, 자유 자성층(183b)의 자화 방향이 고정 자성층(183a)과 반대가 되도록 만들 수 있다(반평형 상태). 반평형 상태는 감지 셀(1211)에 '1'비트가 프로그램된 것을 의미하고, 반평형 상태에서 감지 셀(1211)은 상대적으로 높은 저항값을 갖는다.
감지 셀(183)을 프로그램하는 방법에 대해 좀 더 구체적인 예를 들어 설명한다. 감지 셀(183)의 양단에 2V 이상의 전압이 인가되면, 감지 셀(183)은 프로그램 전류(Iw)의 방향에 따라 평형 상태 또는 반평형 상태로 프로그램된다고 가정한다.
먼저, '0' 쓰기 동작에서, 불휘발성 메모리 장치(100)는 프로그램 전압(V2)에 5V의 전압을 인가하고, 소스 전압(Vsl)에 2V의 전압을 인가한다. 게이트 전압(V1)에 의해 스위치 트랜지스터(183d)가 턴-온되면, 순방향의 프로그램 전류(Iw)가 감지 셀(183)을 흐르고, 감지 셀(183) 양단의 전압 차가 2V이상이므로 감지 셀(183)은 평형 상태로 프로그램된다.
반대로, '1' 쓰기 동작에서, 프로그램 전압(V2)은 접지 전압으로 낮아지고, 소스 전압(Vsl)은 2V의 전압이 유지된다. 게이트 전압(V1)에 의해 스위치 트랜지스터(183d)가 턴-온되면, 역방향의 프로그램 전류(Iw)가 감지 셀(183)을 흐르고, 감지 셀(183) 양단의 전압 차가 2V이상이므로 감지 셀(183)은 반평형 상태로 프로그램된다.
도 6은 도 3에 도시된 SPO 감지 회로가 정상 파워 오프(Normal Power Off) 상황에서 동작하는 방법을 나타내는 회로도이다. 도 6을 참조하면, 도 3과 동일하게 SPO 감지 회로(180)는 제 1 드라이버(181), 제 2 드라이버(182) 및 복수의 메모리 셀(183, 184, 185)를 포함한다. 다만, SPO 감지 회로(180)의 실제적인 동작 모델을 설정하기 위해, 도 6의 회로도에는 노드들(node1, node2, node3, node4, node5, node6, node7, node8, node9) 사이의 기생 캐패시턴스 및 도선 저항이 포함되어 있다.
먼저, 불휘발성 메모리 장치(100, 도 1 참조)가 파워 온(Power On)되어 동작할 때, 제 1 로직(120a)은 메모리 셀들(183, 184, 185)에 제공되는 게이트 전압(V1)의 레벨이 하이(H, 예를 들어 5V)가 되도록 제 1 드라이버(181)를 제어한다. 실시 예로서, 제 1 로직(120a)으로부터 제공되는 제 1 신호(S1)가 '1'(또는, 논리 레벨 '하이')일 때, 제 1 드라이버(181)는 하이 레벨(H)의 게이트 전압(V1)을 제공한다. 반면에, 제 1 로직(120a)으로부터 제공되는 제 1 신호(S1)가 '0'(또는, 논리 레벨 '로우')일 때, 제 1 드라이버(181)는 로우 레벨(L, 예를 들어 0V)의 게이트 전압(V1)을 제공한다.
한편, 불휘발성 메모리 장치(100)가 파워 온(Power On)되어 동작할 때, 메모리 셀들(183, 184, 185)에 제공되는 프로그램 전압(V2)의 레벨이 하이(H1, 예를 들어 7V)가 되도록, 제 2 로직(130a)은 제 2 드라이버(182)를 제어한다. 실시 예로서, 제 2 로직(130a)으로부터 제공되는 제 2 신호(S2)가 '1'(또는, 논리 레벨 '하이')일 때, 제 2 드라이버(182)는 하이 레벨(H1)의 프로그램 전압(V2)을 제공한다. 반면에, 제 2 로직(130a)으로부터 제공되는 제 2 신호(S2)가 '0'(또는, 논리 레벨 '로우')일 때, 제 2 드라이버(182)는 로우 레벨(L, 예를 들어 0V)의 프로그램 전압(V2)을 제공한다.
그리고, 불휘발성 메모리 장치(100)가 파워 온(Power On)되어 동작할 때, 메모리 셀들(183, 184, 185)에 제공되는 소스 전압(Vsl)의 레벨은 하이(H2, 예를 들어 3V)로 유지된다.
위와 같은 구성에 따르면, 불휘발성 메모리 장치(100)가 파워 온(Power On)되어 동작할 때, 메모리 셀들(183, 184, 185)의 스위치 트랜지스터들(TR)은 모두 턴-온되고, 메모리 셀들(183, 184, 185)의 양단에 인가되는 전압의 차는 4V(7V-3V=4V)가 된다. 따라서, 메모리 셀들(183, 184, 185) 각각에는 순방향의 프로그램 전류(I1, I2, I3)가 흐르고, 메모리 셀들(183, 184, 185)은 평형 상태(또는, 데이터 '0' 저장 상태)로 프로그램된다.
이어서, 불휘발성 메모리 장치(100)가 정상 파워 오프될 때, SPO 감지 회로(180)의 동작을 설명한다.
불휘발성 메모리 장치(100)가 정상 파워 오프될 때, 불휘발성 메모리 장치(100)는 제 1 드라이버(181) 및 제 2 드라이버(182)가 일정한 시간 간격을 두고 순차적으로 파워 오프되도록 제 1 로직(120a) 및 제 2 로직(130a)을 제어한다. 여기서, 제 1 드라이버(181) 및 제 2 드라이버(182)가 파워 오프된다는 것의 의미는 제 1 드라이버(181)가 제공하는 게이트 전압(V1) 및 제 2 드라이버(182)가 제공하는 프로그램 전압(V2)의 전압 레벨이 접지 전압으로 낮아지는 것을 의미한다.
한편, 실제적인 회로 모델에서, 노드들(node1, node2, node3) 사이에 존재하는 기생 캐패시턴스 및 도선 저항 때문에, 각 노드들(node1, node2, node3)의 전압 변화는 일시에 발생하지 않는다. 예를 들어, 게이트 전압(V1)이 하이 레벨에서 로우 레벨로 낮아지는 경우(H→ L), 전압원으로서 동작하는 제 1 드라이버(181)와 가장 먼 곳에 위치한 제 3 노드(node3)의 전압 레벨이 가장 먼저 로우 레벨(L)로 낮아진다. 그리고, 순차적으로, 제 2 노드(node2) 및 제 1 노드(node1)의 전압 레벨이 로우 레벨(L)로 낮아진다.
먼저, 불휘발성 메모리 장치(100)는 제 1 로직(120a)을 파워 오프시킨다. 제 1 로직(120a)이 파워 오프되면, 제 1 신호(S1)는 '0'(또는, 논리 레벨 '로우')이 된다. 그리고, 제 1 신호(S1)가 '0'이 되면, 제 1 드라이버(181)도 파워 오프된다(또는, 게이트 전압(V1)이 접지 전압이 된다).
그리고, 각 노드들(node1, node2, node3) 사이의 전압 변화 지연을 고려하여, 불휘발성 메모리 장치(100)는 제 1 드라이버(181)가 파워 오프된 때로부터 기준 시간이 경과하는 것을 기다린다. 여기서, 기준 시간은 게이트 전압(V1)의 전압 변화가 각 노드들(node1, node2, node3)에 모두 반영되는 데 걸리는 시간을 의미한다. 즉, 제 1 드라이버(181)가 파워 오프된 때로부터 기준 시간이 경과하면, 각 노드들(node1, node2, node3)의 전압 레벨은 모두 로우 레벨(L)로 변화될 것이다. 그리고, 각 노드들(node1, node2, node3)의 전압 레벨이 모두 로우 레벨(L)이 되면, 메모리 셀들(183, 184, 185)의 스위치 트랜지스터들(TR)도 모두 턴-오프된다.
그리고, 불휘발성 메모리 장치(100)는 제 1 드라이버(181)가 파워 오프된 때로부터 기준 시간이 경과한 후, 제 2 로직(130a)을 파워 오프시킨다. 제 2 로직(130a)이 파워 오프되면, 제 2 신호(S2)는 '0'(또는, 논리 레벨 '로우')이 된다. 그리고, 제 2 신호(S2)가 '0'이 되면, 제 2 드라이버(182)도 파워 오프된다(또는, 프로그램 전압(V2)이 접지 전압이 된다). 한편, 제 2 드라이버(182)의 파워 오프에 의해 프로그램 전압(V2)이 변화하여도, 메모리 셀들(183, 184, 185)의 스위치 트랜지스터들(TR)은 모두 턴-오프되었으므로, 메모리 셀들(183, 184, 185)의 프로그램 상태는 바뀌지 않는다. 따라서, 불휘발성 메모리 장치(100)가 정상 파워 오프된 경우, 메모리 셀들(183, 184, 185)은 모두 동일한 프로그램 상태(예를 들어, 평형 상태)를 유지한다.
도 7은 도 3에 도시된 SPO 감지 회로가 서든 파워 오프(Sudden Power Off) 상황에서 동작하는 방법을 나타내는 회로도이다. 도 7을 참조하면, 도 6과 동일하게 SPO 감지 회로(180)는 제 1 드라이버(181), 제 2 드라이버(182) 및 복수의 메모리 셀(183, 184, 185)를 포함한다. 또한, 도 6과 마찬가지로, SPO 감지 회로(180)의 실제적인 동작 모델을 설정하기 위해, 도 7의 회로도에는 노드들(node1, node2, node3, node4, node5, node6, node7, node8, node9) 사이의 기생 캐패시턴스 및 도선 저항이 포함되어 있다.
불휘발성 메모리 장치(100, 도 1 참조)가 파워 온(Power On)되어 동작할 때, 메모리 셀들(183, 184, 185)에는 도 6에서 설명한 바와 동일한 내용의 게이트 전압(V1), 프로그램 전압(V2) 및 소스 전압(Vsl)이 제공된다. 따라서, 불휘발성 메모리 장치(100)가 파워 온(Power On)되어 동작할 때, 메모리 셀들(183, 184, 185) 각각에는 순방향의 프로그램 전류(I1, I2, I3)가 흐르고, 메모리 셀들(183, 184, 185)은 평형 상태(또는, 데이터 '0' 저장 상태)로 프로그램된다.
이어서, 불휘발성 메모리 장치(100)가 서든 파워 오프될 때, SPO 감지 회로(180)의 동작을 설명한다.
불휘발성 메모리 장치(100)가 서든 파워 오프될 때, 불휘발성 메모리 장치(100)의 모든 구성을 동시에 파워 오프된다. 즉, 제 1 로직(120a) 및 제 2 로직(130a)은 동시에 파워 오프된다. 그리고, 제 1 드라이버(181) 및 제 2 드라이버(182)도 동시에 파워 오프된다.
앞서 설명한 바와 같이, 실제적인 회로 모델에서, 노드들(node1, node2, node3) 사이에 존재하는 기생 캐패시턴스 및 도선 저항 때문에, 각 노드들(node1, node2, node3)의 전압 변화는 일시에 발생하지 않는다. 예를 들어, 게이트 전압(V1)이 하이 레벨에서 로우 레벨로 낮아지는 경우(H→ L), 전압원으로서 동작하는 제 1 드라이버(181)와 가장 먼 곳에 위치한 제 3 노드(node3)의 전압 레벨이 가장 먼저 로우 레벨(L)로 낮아진다. 그리고, 순차적으로, 제 2 노드(node2) 및 제 1 노드(node1)의 전압 레벨이 로우 레벨(L)로 낮아진다.
마찬가지로, 노드들(node4, node5, node6) 사이에 존재하는 기생 캐패시턴스 및 도선 저항 때문에, 각 노드들(node4, node5, node6)의 전압 변화는 일시에 발생하지 않는다. 즉, 제 2 드라이버(182)와 가장 먼 곳에 위치한 제 4 노드(node4)의 전압 레벨이 가장 먼저 로우 레벨(L)로 낮아진다. 그리고, 순차적으로, 제 5 노드(node5) 및 제 6 노드(node6)의 전압 레벨이 로우 레벨(L)로 낮아진다.
마찬가지로, 노드들(node7, node8, node9) 사이에 존재하는 기생 캐패시턴스 및 도선 저항 때문에, 소스 전압(Vsl)이 제공되는 단자로부터 가장 먼 곳에 위치한 제 9 노드(node9)의 전압 레벨이 가장 먼저 로우 레벨(L)로 낮아진다. 그리고, 순차적으로, 제 8 노드(node8) 및 제 7 노드(node7)의 전압 레벨이 로우 레벨(L)로 낮아진다.
위와 같은 이유로, 불휘발성 메모리 장치(100)가 서든 파워 오프되는 경우, 메모리 셀들(183, 184, 185) 중 감지 셀(183)은 다른 비교 셀들(184, 185)과 다른 프로그램 상태를 갖도록 프로그램된다.
구체적으로 설명하면, 서든 파워 오프에 의해 게이트 전압(V1), 프로그램 전압(V2) 및 소스 전압(Vsl)의 전압 레벨이 동시에 접지 전압으로 낮아지는 경우(H→L, H1→L, H2→L), 각각의 전압원으로부터 가까운 노드일수록 전압 레벨이 늦게 변화한다. 즉, 소스 전압(Vsl)과 연결된 노드들(node7, node8, node9) 중 제 8 노드(node8) 및 제 9 노드(node9)의 전위가 접지 전압(L)일 때에도, 일시적으로 제 7 노드(node7)의 전위는 하이 레벨(H2)이 될 수 있다. 마찬가지로, 게이트 전압(V1)과 연결된 노드들(node1, node2, node3) 중 제 2 노드(node2) 및 제 3 노드(node3)의 전위가 접지 전압(L)일 때에도, 일시적으로 제 1 노드(node1)의 전위는 하이 레벨(H)이 될 수 있다. 마찬가지로, 프로그램 전압(V2)과 연결된 노드들(node4, node5, node6) 중 제 4 노드(node4) 및 제 5 노드(node5)의 전위가 접지 전압(L)일 때에도, 일시적으로 제 6 노드(node6)의 전위는 하이 레벨(H1)이 될 수 있다.
이 경우, 감지 셀(183)의 스위치 트랜지스터(TR)는 턴-온되고, 소스측 노드(node7)의 전위는 하이 레벨(H2)이고, MTJ측 노드(node4)의 전위는 접지 레벨(L)이 된다. 따라서, 감지 셀(183)에는 역방향의 프로그램 전류(I1)이 흐르고, 감지 셀(183)은 반평형 상태(또는, 데이터 '1' 저장 상태)로 프로그램된다.
반면에, 비교 셀들(184, 185)은 소스측 노드(node8, 9)보다 MTJ측 노드(node5, node6)의 전위가 높아 순방향 프로그램 전류(I2, I3)가 흐른다. 또는, 비교 셀들(184, 185)의 게이트 단자의 전위가 접지 전위(L)가 되어, 비교 셀들(184, 185)의 스위치 트랜지스터(TR)는 턴-오프된다. 따라서, 비교 셀들(184, 185)은 평형 상태(또는, 데이터 '0' 저장 상태)가 유지된다.
따라서, 본 발명에 따른 불휘발성 메모리 장치(100)에 서든 파워 오프가 발생하면, 감지 셀(183)과 비교 셀들(184, 185)은 서로 다른 프로그램 상태를 갖게된다. 이는 도 6에서 감지 셀(183)과 비교 셀들(184, 185)이 서로 동일한 프로그램 상태를 갖는 것과 대비된다.
따라서, 불휘발성 메모리 장치(100)는 감지 셀(183) 및 비교 셀들(184, 185)의 프로그램 상태를 독출하여 서든 파워 오프의 발생 여부를 판단할 수 있다. 예를 들어, 감지 셀(183) 및 비교 셀들(184, 185)이 동일한 프로그램 상태를 가지면, 불휘발성 메모리 장치(100)는 서든 파워 오프가 발생하지 않은 것으로 판단한다. 반면에, 감지 셀(183) 및 비교 셀들(184, 185)이 서로 다른 프로그램 상태를 가지면, 불휘발성 메모리 장치(100)는 서든 파워 오프가 발생한 것으로 판단한다.
한편, 이는 예시적인 것으로서, 불휘발성 메모리 장치(100)는 다양한 방법을 이용하여 SPO 감지 회로(180)에 저장된 데이터로부터 서든 파워 오프의 발생 여부를 판단할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 감지 셀(183)의 프로그램 상태가 평형 상태(또는, 데이터 '0' 저장 상태)이면 정상 파워 오프된 것으로 판단하고, 감지 셀(183)의 프로그램 상태가 반평형 상태(또는, 데이터 '1' 저장 상태)이면 서든 파워 오프된 것으로 판단할 수 있다.
또한, 여기서는 서든 파워 오프에 의해 게이트 전압(V1), 프로그램 전압(V2) 및 소스 전압(Vsl)의 전압 레벨이 동시에 접지 레벨로 낮아지는 것으로 가정하였다. 그러나, 이는 예시적인 것으로서, 본 발명은 서든 파워 오프에 의해 게이트 전압(V1)과 프로그램 전압(V2)의 전압 레벨이 기준 시간보다 작은 시간 차를 두고 순차적으로 접지 레벨로 낮아지는 경우에도 적용될 수 있다. 여기서, 기준 시간은 게이트 전압(V1)의 전압 변화가 각 노드들(node1, node2, node3)에 모두 반영되는 데 걸리는 시간을 의미한다. 이러한 경우에도, 감지 셀(183)은 MTJ측 노드(node4)의 전위가 접지 레벨(L)인 반면에, 게이트 단자(node1) 및 소스측 노드(node7)의 전위는 하이 레벨(H, H2)일 수 있다. 따라서, 감지 셀(183)에는 역방향 프로그램 전류가 흐르고, 감지 셀(183)은 정상 파워 오프될 때와 다른 프로그램 상태를 가질 수 있다.
상기와 같은 구성에 따르면, 불휘발성 메모리 장치(100)는 호스트 또는 외부 컨트롤러와 독립적으로 불휘발성 메모리 장치의 서든 파워 오프를 감지할 수 있다. 따라서, 호스트 또는 외부 컨트롤러의 부하가 감소되고, 불휘발성 메모리 장치(100)는 더욱 빠르게 서든 파워 오프 발생 여부를 판단할 수 있다.
도 8은 도 6에 도시된 SPO 감지 회로가 정상 파워 오프 상황에서 동작하는 방법을 나타내는 순서도이다. 도 8을 참조하면, SPO 감지 회로(180, 도 6 참조)의 동작 방법은 S110 단계 내지 S130 단계를 포함한다.
S110 단계에서, 불휘발성 메모리 장치(100, 도 1 참조)는 파워 오프 명령을 수신한다. 파워 오프 명령은 외부의 컨트롤러 또는 호스트로부터 수신될 수 있다. 또는, 파워 오프 명령은 불휘발성 메모리 장치(100)의 내부 컨트롤러(미도시)로부터 수신될 수 있다.
S120 단계에서, 불휘발성 메모리 장치(100)는 제 1 드라이버(181, 도 6 참조)를 파워 오프시킨다. 이때, 불휘발성 메모리 장치(100)는 제 1 로직(120a, 도 6 참조)를 통해 제 1 드라이버(181)의 파워 오프를 제어할 수 있다.
S130 단계에서, 불휘발성 메모리 장치(100)는 제 1 드라이버(181)가 파워 오프된 때로부터 기준 시간(Td)이 경과한 후에, 제 2 드라이버(182, 도 6 참조)를 파워 오프시킨다. 여기서, 기준 시간(Td)은 게이트 전압(V1, 도 6 참조)의 전압 변화가 각 노드들(node1, node2, node3, 도 6 참조)에 모두 반영되는 데 걸리는 시간을 의미한다. 이때, 제 1 드라이버(181) 및 제 2 드라이버(182)의 파워 오프에 의한 SPO 감지 회로(180)의 구체적인 동작은 도 6 내지 도 7에서 설명한 바와 동일하다.
제 1 드라이버(181) 및 제 2 드라이버(182)가 위와 같이 제어될 때, SPO 감지 회로(180)의 메모리 셀들(183, 184, 185, 도 6 참조)은 평형 상태(또는, 데이터 '0' 저장 상태)로 프로그램된다.
이와 대비적으로, 도 7에서 설명한 바와 같이, 불휘발성 메모리 장치(100)가 서든 파워 오프될 때, SPO 감지 회로(180)의 감지 셀(183)의 프로그램 상태는 반평형 상태(또는, 데이터 '1' 저장 상태)가 된다.
따라서, 상기와 같은 SPO 감지 회로(180)의 동작 방법에 따르면, 감지 셀(183)은 서든 파워 오프의 발생 여부에 따라 서로 다른 프로그램 상태를 갖게 된다.
도 9는 본 발명에 따른 불휘발성 메모리 장치의 서든 파워 오프 감지 방법을 나타내는 순서도이다. 도 9를 참조하면, 서든 파워 오프 감지 방법은 S210 단계 내지 S250 단계를 포함한다.
S210 단계에서, 불휘발성 메모리 장치(100, 도 1 참조)는 서든 파워 오프 감지 명령(이하, SPO 감지 명령)을 수신한다. SPO 감지 명령은 외부의 컨트롤러 또는 호스트로부터 수신될 수 있다. 또는, SPO 감지 명령은 불휘발성 메모리 장치(100)의 내부 컨트롤러(미도시)로부터 수신될 수 있다.
S220 단계에서, 불휘발성 메모리 장치(100)는 SPO 감지 회로(180, 도 3 참조)에 저장된 데이터를 독출한다. 실시 예로서, 독출되는 데이터는 감지 셀(183, 도 3 참조)에 저장된 감지 데이터 또는 비교 셀들(184, 185, 도 3 참조)에 저장된 비교 데이터를 포함할 수 있다. 감지 데이터 및 비교 데이터는 각각 감지 셀(183) 및 비교 셀들(184, 185)의 프로그램 상태를 나타낸다.
S230 단계에서, 불휘발성 메모리 장치(100)는 독출된 데이터들이 동일한지 판단한다. 독출된 데이터들이 모두 동일하면 서든 파워 오프 감지 방법은 S240 단계로 진행한다. 그렇지 않으면, 서든 파워 오프 감지 방법은 S250 단계로 진행한다.
S240 단계에서, 불휘발성 메모리 장치(100)는 서든 파워 오프가 발생하지 않은 것으로 판단한다.
S250 단계에서, 불휘발성 메모리 장치(100)는 서든 파워 오프가 발생한 것으로 판단한다.
한편, 여기서 설명한 서든 파워 오프 감지 방법은 불휘발성 메모리 장치(100)가 파워 온 된 후, 제 1 드라이버(181, 도 3 참조) 및 제 2 드라이버(182, 도 4 참조)가 파워 온 되기 전에 수행되어야 한다. 그렇지 않으면, 제 1 드라이버(181) 및 제 2 드라이버(182)의 구동에 의해 SPO 감지 회로(180)의 메모리 셀들(183, 184, 185)은 평형 상태로 새롭게 프로그램될 것이기 때문이다.
상기와 같은 구성에 따르면, 불휘발성 메모리 장치(100)는 SPO 감지 회로(180)에 저장된 데이터를 독출하여 서든 파워 오프의 발생 여부를 판단할 수 있다.
또한, 불휘발성 메모리 장치(100)는 호스트 또는 외부 컨트롤러와 독립적으로 불휘발성 메모리 장치의 서든 파워 오프를 감지할 수 있다. 따라서, 호스트 또는 외부 컨트롤러의 부하가 감소되고, 불휘발성 메모리 장치(100)는 더욱 빠르게 서든 파워 오프 발생 여부를 판단할 수 있다.
도 10은 도 1에 도시된 SPO 감지 회로의 다른 실시 예를 나타내는 회로도이다. 도 10을 참조하면, SPO 감지 회로(180)는 제 1 드라이버(181), 제 2 드라이버(182), 감지 셀(183) 및 지연부들(186, 187)을 포함한다.
감지 셀(183)은 적어도 하나의 스위치 트랜지스터(TR)과 적어도 하나의 자기 터널 접합(MTJ)를 포함한다. 이때, 스위치 트랜지스터(TR)의 일단(예를 들어, 드레인 단자)은 자기 터널 접합(MTJ)의 일단과 직렬 접속된다. 그리고, 스위치 트랜지스터(TR)의 타단(예를 들어, 소스측 단자)에는 제 2 지연부(187)가 연결된다.
제 1 드라이버(181)는 제 1 로직(120a)의 제어에 따라 구동 전압(V1)을 제공한다. 구동 전압(V1)은 제 1 지연부(186)에 제공되고, 제 1 지연부(186)는 구동 전압(V1)을 시간 지연시켜 스위치 트랜지스터(TR)의 게이트 전압(V1d)으로서 제공한다. 즉, 스위치 트랜지스터(TR)의 게이트 전압(V1d)은 제 1 드라이버(181)로부터 제공되는 구동 전압(V1)이 소정의 시간만큼 지연된 것이다.
제 2 드라이버(182)는 제 2 로직(130a)의 제어에 따라 감지 셀들(183)의 자기 터널 접합(MTJ)들에 프로그램 전압(V2)을 제공한다. 앞서 설명한 바와 마찬가지로, 감지 셀(183)은 프로그램 전압(V2)과 소스 전압(Vsl)의 전압 차에 의해 프로그램된다. 한편, 감지 셀(183)에 제공되는 소스 전압(Vsl)도 제 2 지연부(187)에 의해 시간 지연된 전압이 제공된다.
이때, 감지 셀(183)에는 서든 파워 오프가 발생할 때 제 1 데이터가 프로그램되고, 정상 파워 오프가 발생할 때 제 1 데이터와는 다른 제 2 데이터가 프로그램된다.
따라서, 불휘발성 메모리 장치(100, 도 1 참조)는 감지 셀(183)의 프로그램 상태를 독출하여, 서든 파워 오프의 발생 여부를 판단할 수 있다.
본 실시 예에 따른 SPO 감지 회로(180)의 구체적인 동작 방법이 도 11 및 12와 함께 후술될 것이다.
도 11은 도 10에 도시된 SPO 감지 회로가 정상 파워 오프(Normal Power Off) 상황에서 동작하는 방법을 나타내는 회로도이다.
본 실시 예에서, 불휘발성 메모리 장치(100, 도 1 참조)가 파워 온(Power On)되어 동작할 때, 제 1 로직(120a)은 감지 셀(183)에 제공되는 게이트 전압(V1d)의 레벨이 하이(H, 예를 들어 5V)가 되도록 제 1 드라이버(181)를 제어한다. 실시 예로서, 제 1 로직(120a)으로부터 제공되는 제 1 신호(S1)가 '1'(또는, 논리 레벨 '하이')일 때, 제 1 드라이버(181)는 하이 레벨(H)의 구동 전압(V1)을 제공한다. 반면에, 제 1 로직(120a)으로부터 제공되는 제 1 신호(S1)가 '0'(또는, 논리 레벨 '로우')일 때, 제 1 드라이버(181)는 로우 레벨(L, 예를 들어 0V)의 구동 전압(V1)을 제공한다. 앞서 설명한 바와 마찬가지로, 구동 전압(V1)은 제 1 지연부(186)에 의해 시간 지연되어 스위치 트랜지스터(TR)의 게이트 단자에 제공된다.
한편, 불휘발성 메모리 장치(100)가 파워 온(Power On)되어 동작할 때, 감지 셀(183)에 제공되는 프로그램 전압(V2)의 레벨이 하이(H1, 예를 들어 7V)가 되도록, 제 2 로직(130a)은 제 2 드라이버(182)를 제어한다. 실시 예로서, 제 2 로직(130a)으로부터 제공되는 제 2 신호(S2)가 '1'(또는, 논리 레벨 '하이')일 때, 제 2 드라이버(182)는 하이 레벨(H1)의 프로그램 전압(V2)을 제공한다. 반면에, 제 2 로직(130a)으로부터 제공되는 제 2 신호(S2)가 '0'(또는, 논리 레벨 '로우')일 때, 제 2 드라이버(182)는 로우 레벨(L, 예를 들어 0V)의 프로그램 전압(V2)을 제공한다.
그리고, 불휘발성 메모리 장치(100)가 파워 온(Power On)되어 동작할 때, 감지 셀(183)의 소스측 단자(node3)의 전위는 하이 레벨(H2, 예를 들어 3V)로 유지된다. 실시 예로서, 소스측 단자(node3)에 인가되는 전압은 제 2 지연부(187)에 의해 소스 전압(Vsl)이 시간 지연된 것이다.
위와 같은 구성에 따르면, 불휘발성 메모리 장치(100)가 파워 온(Power On)되어 동작할 때, 감지 셀(183)의 스위치 트랜지스터(TR)는 턴-온되고, 감지 셀(183)의 양단에 인가되는 전압의 차는 4V(7V-3V=4V)가 된다. 따라서, 감지 셀(183)에는 순방향의 프로그램 전류(I1)가 흐르고, 감지 셀(183)은 평형 상태(또는, 데이터 '0' 저장 상태)로 프로그램된다.
한편, 감지 셀(183)의 구체적인 구성은 도 4 내지 도 5에서 설명한 바와 동일하다.
이어서, 불휘발성 메모리 장치(100)가 정상 파워 오프될 때, SPO 감지 회로(180)의 동작을 설명한다.
불휘발성 메모리 장치(100)가 정상 파워 오프될 때, 불휘발성 메모리 장치(100)는 제 1 드라이버(181) 및 제 2 드라이버(182)가 일정한 시간 간격을 두고 순차적으로 파워 오프되도록 제 1 로직(120a) 및 제 2 로직(130a)을 제어한다. 여기서, 제 1 드라이버(181) 및 제 2 드라이버(182)가 파워 오프된다는 것의 의미는 제 1 드라이버(181)가 제공하는 구동 전압(V1) 및 제 2 드라이버(182)가 제공하는 프로그램 전압(V2)의 전압 레벨이 접지 전압으로 낮아지는 것을 의미한다.
먼저, 불휘발성 메모리 장치(100)는 제 1 로직(120a)을 파워 오프시킨다. 제 1 로직(120a)이 파워 오프되면, 제 1 신호(S1)는 '0'(또는, 논리 레벨 '로우')이 된다. 그리고, 제 1 신호(S1)가 '0'이 되면, 제 1 드라이버(181)도 파워 오프된다(또는, 구동 전압(V1)이 접지 전압이 된다).
그리고, 구동 전압(V1)은 제 1 지연부(186)에 의해 시간 지연되어 스위치 트랜지스터(TR)에 제공된다.
불휘발성 메모리 장치(100)는 제 1 드라이버(181)가 파워 오프된 때로부터 기준 시간이 경과하는 것을 기다린다. 여기서, 기준 시간은 구동 전압(V1)의 전압 변화가 게이트 전압(V1d)에 반영되는 데 걸리는 시간을 의미한다. 즉, 구동 전압(V1)의 전압 변화를 게이트 전압(V1d)이 추종하는 데 걸리는 시간을 의미한다. 이때, 기준 시간은 제 1 지연부(186)에 의한 구동 전압(V1)의 지연 시간보다 크거나 같을 것이다.
그리고, 불휘발성 메모리 장치(100)는 제 1 드라이버(181)가 파워 오프된 때로부터 기준 시간이 경과한 후, 제 2 로직(130a)을 파워 오프시킨다. 제 2 로직(130a)이 파워 오프되면, 제 2 신호(S2)는 '0'(또는, 논리 레벨 '로우')이 된다. 그리고, 제 2 신호(S2)가 '0'이 되면, 제 2 드라이버(182)도 파워 오프된다(또는, 프로그램 전압(V2)이 접지 전압이 된다).
한편, 제 2 드라이버(182)의 파워 오프에 의해 프로그램 전압(V2)이 변화하여도, 감지 셀(183)의 스위치 트랜지스터(TR)는 턴-오프되었으므로, 감지 셀(183)의 프로그램 상태는 바뀌지 않는다. 따라서, 불휘발성 메모리 장치(100)가 정상 파워 오프된 경우, 감지 셀(183)의 프로그램 상태는 평형 상태(또는, 데이터 '0' 저장 상태)를 유지한다.
도 12는 도 10에 도시된 SPO 감지 회로가 서든 파워 오프(Sudden Power Off) 상황에서 동작하는 방법을 나타내는 회로도이다.
도 11과 마찬가지로, 불휘발성 메모리 장치(100, 도 1 참조)가 파워 온(Power On)되어 동작할 때, 감지 셀(183)의 스위치 트랜지스터(TR)는 턴-온되고, 감지 셀(183)의 양단에 인가되는 전압의 차는 4V(7V-3V=4V)가 된다. 따라서, 감지 셀(183)에는 순방향의 프로그램 전류(I1)가 흐르고, 감지 셀(183)은 평형 상태(또는, 데이터 '0' 저장 상태)로 프로그램된다.
한편, 감지 셀(183)의 구체적인 구성은 도 4 내지 도 5에서 설명한 바와 동일하다.
이어서, 불휘발성 메모리 장치(100)가 서든 파워 오프될 때, SPO 감지 회로(180)의 동작을 설명한다.
불휘발성 메모리 장치(100)가 서든 파워 오프될 때, 불휘발성 메모리 장치(100)의 모든 구성은 동시에 파워 오프된다. 즉, 제 1 로직(120a) 및 제 2 로직(130a)은 동시에 파워 오프된다. 그리고, 제 1 드라이버(181) 및 제 2 드라이버(182)도 동시에 파워 오프된다.
이때, 감지 셀(183)에 인가되는 프로그램 전압(V2)은 제 2 드라이버(182)의 파워 오프와 함께 즉시 접지 레벨로 낮아진다(H1→L). 그러나, 감지 셀(183)에 인가되는 게이트 전압(V1d)은 제 1 지연부(186)에 의해 시간 지연된 구동 전압(V1)이므로, 제 1 드라이브(182)가 파워 오프된 지연 시간이 흐른 후에 접지 레벨로 낮아진다. 따라서, 프로그램 전압(V2)이 접지 레벨로 낮아지더라도(H→L), 게이트 전압(V1d)은 일시적으로 하이 레벨(H)을 유지한다. 마찬가지로, 소스측 단자(node3)에 인가되는 전압도 제 2 지연부(187)에 의해 시간 지연된 전압이다. 따라서, 소스 전압(Vsl)이 접지 레벨로 낮아지더라도(H2→L), 소스측 단자(node3)의 전위는 일시적으로 하이 레벨(H2)을 유지한다.
위와 같은 이유로, 불휘발성 메모리 장치(100)가 서든 파워 오프되는 경우, 감지 셀(183)은 정상 파워 오프된 경우와 다른 프로그램 상태를 갖도록 프로그램된다.
구체적으로 설명하면, 구동 전압(V1), 프로그램 전압(V2) 및 소스 전압(Vsl)이 동시에 접지 레벨로 낮아지는 경우, 제 2 노드(node2)의 전위가 접지 레벨인 동안, 게이트 단자(node1) 및 소스측 단자(node3)의 전위는 일시적으로 하이 레벨(H, H2)을 유지한다. 따라서, 감지 셀(183)의 스위치 트랜지스터(TR)는 턴-온되고, 소스측 노드(node7)의 전위(H2)가 프로그램 전압(V2)의 전압 레벨(L)보다 높으므로, 감지 셀(183)에는 역방향의 프로그램 전류(I1)가 흐른다. 그리고, 감지 셀(183)은 반평형 상태(또는, 데이터 '1' 저장 상태)로 프로그램된다.
따라서, 본 발명에 따른 불휘발성 메모리 장치(100)에 서든 파워 오프가 발생하면, 감지 셀(183)은 반평형 상태(또는, 데이터 '1' 저장 상태)로 프로그램된다. 이는 도 11에서 감지 셀(183)이 평형 상태(또는, 데이터 '0' 저장 상태)로 프로그램된 것과 대비된다.
따라서, 불휘발성 메모리 장치(100)는 감지 셀(183)의 프로그램 상태를 독출하여 서든 파워 오프의 발생 여부를 판단할 수 있다. 예를 들어, 감지 셀(183)의 프로그램 상태가 평형 상태(또는, 데이터 '0' 저장 상태)이면, 불휘발성 메모리 장치(100)는 서든 파워 오프가 발생하지 않은 것으로 판단한다. 반면에, 감지 셀(183)의 프로그램 상태가 반평형 상태(또는, 데이터 '1' 저장 상태)이면, 불휘발성 메모리 장치(100)는 서든 파워 오프가 발생한 것으로 판단한다.
상기와 같은 구성에 따르면, 하나의 감지 셀(183)의 프로그램 상태를 판독하여, 불휘발성 메모리 장치(100)의 서든 파워 오프 발생 여부를 판단할 수 있다.
또한, 불휘발성 메모리 장치(100)는 호스트 또는 외부 컨트롤러와 독립적으로 불휘발성 메모리 장치의 서든 파워 오프를 감지할 수 있다. 따라서, 호스트 또는 외부 컨트롤러의 부하가 감소되고, 불휘발성 메모리 장치(100)는 더욱 빠르게 서든 파워 오프 발생 여부를 판단할 수 있다.
도 13은 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD)를 나타내는 블록도이다. 도 13을 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 자기적 랜덤 액세스 메모리(Magnetic Random Access Memory, MRARM) 장치로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 MRAM인 경우를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, ReRAM, FRAM, NAND 플래시 메모리, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치(1230)는 실질적으로 도 1 또는 도 2에서 설명된 불휘발성 메모리 장치들 중 어느 하나와 동일하게 구성될 수 있다.
상술한 SSD(1200)에서, 불휘발성 메모리 장치(1230)는 SSD 컨트롤러(1210)와 독립적으로 서든 파워 오프를 감지하는 SPO 감지 회로를 구비한다. SPO 감지 회로는 도 3 또는 도 10에서 설명된 SPO 감지 회로들 중 어느 하나와 동일하게 구성될 수 있다. SPO 감지 회로에 포함된 감지 셀은 서든 파워 오프의 발생 여부에 따라 서로 다른 프로그램 상태로 프로그램된다. 따라서, 불휘발성 메모리 장치(1230)는 감지 셀의 프로그램 상태를 독출함으로써, 서든 파워 오프의 발생 여부를 판단할 수 있다.
또한, 불휘발성 메모리 장치(1230)는 호스트 또는 SSD 컨트롤러(1210)와 독립적으로 불휘발성 메모리 장치의 서든 파워 오프를 감지하므로, 호스트 또는 SSD 컨트롤러(1210)의 부하가 감소되고, 불휘발성 메모리 장치(1230)는 더욱 빠르게 서든 파워 오프 발생 여부를 판단할 수 있다.
도 14는 본 발명의 실시 예들에 따른 데이터 저장 장치를 예시적으로 나타내는 블록도이다. 도 14를 참조하면, 본 발명에 따른 데이터 저장 장치(2000)은 메모리 컨트롤러(2200)와 불휘발성 메모리(2100)를 포함할 수 있다.
불휘발성 메모리 장치(2100)는 실질적으로 도 1 또는 도 2에서 설명된 불휘발성 메모리 장치들 중 어느 하나와 동일하게 구성될 수 있다. 실시 예로서, 불휘발성 메모리 장치(2100)는 복수의 MRAM 셀을 포함하는 MRAM 장치일 수 있다.
메모리 컨트롤러(2200)는 불휘발성 메모리(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2220)는 데이터 저장 장치(2000)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 불휘발성 메모리(2100)로부터 읽어 온 읽기 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 불휘발성 메모리(2100)와 인터페이싱 할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 데이터 저장 장치(2000)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
메모리 컨트롤러(2200)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
상술한 데이터 저장 장치(2000)에서, 불휘발성 메모리 장치(2100)는 메모리 컨트롤러(2200) 또는 호스트(Host)와 독립적으로 서든 파워 오프를 감지하는 SPO 감지 회로를 구비한다. SPO 감지 회로는 도 3 또는 도 10에서 설명된 SPO 감지 회로들 중 어느 하나와 동일하게 구성될 수 있다. SPO 감지 회로에 포함된 감지 셀은 서든 파워 오프의 발생 여부에 따라 서로 다른 프로그램 상태로 프로그램된다. 따라서, 불휘발성 메모리 장치(2100)는 감지 셀의 프로그램 상태를 독출함으로써, 서든 파워 오프의 발생 여부를 판단할 수 있다.
또한, 불휘발성 메모리 장치(2100)는 호스트 또는 메모리 컨트롤러(2200)와 독립적으로 불휘발성 메모리 장치의 서든 파워 오프를 감지하므로, 호스트 또는 메모리 컨트롤러(2200)의 부하가 감소되고, 불휘발성 메모리 장치(2100)는 더욱 빠르게 서든 파워 오프 발생 여부를 판단할 수 있다.
한편, 본 발명에 따른 데이터 저장 장치(2000)는, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다.
도 15는 본 발명의 실시 예들에 따른 메모리 카드를 예시적으로 나타내는 블록도이다. 도 15를 참조하면, 본 발명에 따른 메모리 카드(3000)는 자기적 랜덤 액세스 메모리(MRAM, 3100)와 메모리 컨트롤러(3200)를 포함할 수 있다. 메모리 컨트롤러(3200)는 메모리 카드(3000)의 외부로부터 수신된 제어 신호들에 기초하여 MRAM(3100)을 제어할 수 있다.
상술한 메모리 카드(3000)에서, MRAM(3100)은 도 1 또는 도 2의 불휘발성 메모리 장치 중 어느 하나와 실질적으로 동일하게 동작할 수 있다. MRAM(3100)은 메모리 컨트롤러(3200)와 독립적으로 서든 파워 오프를 감지하는 SPO 감지 회로를 구비한다. SPO 감지 회로는 도 3 또는 도 10에서 설명된 SPO 감지 회로들 중 어느 하나와 동일하게 구성될 수 있다. SPO 감지 회로에 포함된 감지 셀은 서든 파워 오프의 발생 여부에 따라 서로 다른 프로그램 상태로 프로그램된다. 따라서, MRAM(3100)은 감지 셀의 프로그램 상태를 독출함으로써, 서든 파워 오프의 발생 여부를 판단할 수 있다.
또한, MRAM(3100).은 호스트 또는 메모리 컨트롤러(3200)와 독립적으로 불휘발성 메모리 장치의 서든 파워 오프를 감지하므로, 호스트 또는 메모리 컨트롤러(3200)의 부하가 감소되고, MRAM(3100)은 더욱 빠르게 서든 파워 오프 발생 여부를 판단할 수 있다.
본 발명의 메모리 카드(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 메모리 카드(3000)는 디지털, 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 산업 표준을 만족하는 카드를 구성할 수 있다.
도 16은 본 발명의 실시 예들에 따른 메모리 시스템 및 그것을 포함하는 컴퓨팅 시스템을 예시적으로 나타내는 블록도이다. 도 16을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 불휘발성 메모리 장치(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.
도 17의 컴퓨팅 시스템(4000)에서, 불휘발성 메모리 장치(4100)는 도 1 또는 도 2의 불휘발성 메모리 장치 중 어느 하나와 실질적으로 동일하게 동작할 수 있다. 불휘발성 메모리 장치(4100)는 자기적 랜덤 액세스 메모리(Magnetic Random Access Memory, MRAM) 장치일 수 있다.
상술한 컴퓨팅 시스템(4000)에서, 불휘발성 메모리 장치(4100)는 메모리 컨트롤러(4200)와 독립적으로 서든 파워 오프를 감지하는 SPO 감지 회로를 구비한다. SPO 감지 회로는 도 3 또는 도 10에서 설명된 SPO 감지 회로들 중 어느 하나와 동일하게 구성될 수 있다. SPO 감지 회로에 포함된 감지 셀은 서든 파워 오프의 발생 여부에 따라 서로 다른 프로그램 상태로 프로그램된다. 따라서, 불휘발성 메모리 장치(4100)는 감지 셀의 프로그램 상태를 독출함으로써, 서든 파워 오프의 발생 여부를 판단할 수 있다.
또한, 불휘발성 메모리 장치(4100)는 호스트 또는 메모리 컨트롤러(4200)와 독립적으로 불휘발성 메모리 장치의 서든 파워 오프를 감지하므로, 호스트 또는 메모리 컨트롤러(4200)의 부하가 감소되고, 불휘발성 메모리 장치(4100)는 더욱 빠르게 서든 파워 오프 발생 여부를 판단할 수 있다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(4700)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 컨트롤러(6200)와 불휘발성 메모리 장치(6100)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한 각 실시 예는 여러 가지 형태로 변형될 수 있다. 또한, 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허 청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 복수의 비트 라인 및 복수의 워드 라인에 연결된 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 복수의 워드 라인에 워드 라인 전압들을 인가하는 워드 라인 디코더;
    상기 복수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 비트 라인 선택기;
    상기 메모리 셀 어레이에 쓰기 데이터가 프로그램되도록 상기 워드 라인 디코더 및 상기 비트 라인 선택기를 제어하는 제어 로직; 및
    서든 파워 오프 감지 회로(이하, SPO 감지 회로)를 포함하되,
    상기 SPO 감지 회로는,
    감지 셀;
    상기 감지 셀에 제 1 전압을 제공하는 제 1 드라이버; 및
    상기 감지 셀에 제 2 전압을 제공하는 제 2 드라이버를 포함하고,
    상기 제 1 드라이버 및 상기 제 2 드라이버가 파워 오프(Power Off)되는 순서 또는 시간 차에 따라 상기 감지 셀의 프로그램 상태가 달라지는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치에 서든 파워 오프가 발생할 때, 상기 제 1 드라이버 및 제 2 드라이버는 기준 시간보다 작은 시간 차를 두고 순차적으로 파워 오프되거나 동시에 파워 오프되는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 불휘발성 메모리 장치에 정상 파워 오프가 발생할 때, 상기 제 1 드라이버 및 제 2 드라이버는 기준 시간보다 긴 시간 차를 두고 순차적으로 파워 오프되는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 서든 파워 오프가 발생할 때 상기 감지 셀은 제 1 프로그램 상태로 프로그램되고, 상기 정상 파워 오프가 발생할 때 상기 감지 셀은 상기 제 1 프로그램 상태와 다른 제 2 프로그램 상태로 프로그램되는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 SPO 감지 회로는 상기 제 1 드라이버 및 상기 제 2 드라이버의 제어에 의해 상기 제 1 프로그램 상태 또는 상기 제 2 프로그램 상태로 프로그램되는 적어도 하나의 비교 셀을 더 포함하되,
    상기 감지 셀 및 상기 적어도 하나의 비교 셀의 프로그램 상태들을 서로 비교하고, 상기 비교 결과에 따라 상기 불휘발성 메모리 장치가 서든 파워 오프되었는지를 판단하는 불휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 SPO 감지 회로는 상기 제 1 드라이버 및 상기 감지 셀 사이에 연결되어, 상기 제 1 드라이버로부터 상기 감지 셀로의 전압 전달을 지연시키는 지연부를 더 포함하되,
    상기 감지 셀의 프로그램 상태에 따라 상기 불휘발성 메모리 장치가 서든 파워 오프되었는지를 판단하는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 감지 셀은 상기 메모리 셀 어레이에 포함되는 불휘발성 메모리 장치.
  8. 서든 파워 오프 감지 회로(이하, SPO 감지 회로)를 포함하는 불휘발성 메모리 장치의 서든 파워 오프 감지 방법에 있어서,
    상기 SPO 감지 회로는,
    감지 데이터를 저장하는 감지 셀;
    상기 감지 셀에 제 1 전압을 제공하는 제 1 드라이버; 및
    상기 감지 셀에 제 2 전압을 제공하는 제 2 드라이버를 포함하고,
    상기 불휘발성 메모리 장치의 서든 파워 오프 감지 방법은,
    서든 파워 오프 감지 명령을 수신하는 단계;
    상기 서든 파워 오프 감지 명령에 응답하여 상기 SPO 감지 회로로부터 상기 감지 데이터를 독출하는 단계; 및
    상기 독출된 감지 데이터에 따라, 서든 파워 오프의 발생 여부를 판단하는 단계를 포함하되,
    상기 제 1 및 제 2 드라이버가 파워 오프(Power Off)되는 순서 또는 시간 차에 따라 상기 감지 데이터의 값이 달라지는 서든 파워 오프 감지 방법.
  9. 제 8 항에 있어서,
    상기 SPO 감지 회로는 적어도 하나의 비교 셀을 더 포함하고,
    상기 서든 파워 오프의 발생 여부를 판단하는 단계는,
    상기 적어도 하나의 비교 셀에 저장된 데이터와 상기 감지 데이터가 서로 동일한지 비교하는 단계; 및
    상기 비교 결과에 따라, 서든 파워 오프의 발생 여부를 판단하는 단계를 포함하는 서든 파워 오프 감지 방법.
  10. 제 8 항에 있어서,
    상기 SPO 감지 회로는 상기 제 1 드라이버 및 상기 감지 셀 사이에 연결되어, 상기 제 1 드라이버로부터 상기 감지 셀로의 전압 전달을 지연시키는 지연부를 더 포함하고,
    상기 서든 파워 오프의 발생 여부를 판단하는 단계는,
    상기 감지 데이터의 값에 따라 서든 파워 오프의 발생 여부를 판단하는 서든 파워 오프 감지 방법.
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