JP4308985B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、複数の電源ノードを有する半導体装置に関する。
【0002】
【従来の技術】
今日、半導体装置には、さらなる低消費電力化が求められている。特に、携帯機器では電池駆動が前提であるが、電池駆動では待機時の低電圧、低電力動作が不可欠である。
【0003】
例として、2電源駆動、たとえば、3.3Vと2.5Vの電源電圧が外部より与えられる半導体装置を考える。この場合に、低消費電力化を図る一つの手段として、待機状態では動作させない内部回路の電源を2.5Vで供給し、待機状態にも動作させておく必要がある回路を3.3Vで供給する構成とする。そして、待機状態では2.5Vの電源電位の供給を停止することによって待機時における消費電力を抑えることができる。
【0004】
【発明が解決しようとする課題】
しかし、2.5Vの電源電位の供給を停止する場合に、2.5Vで駆動される内部回路の各ノードの状態を何も考えていないと、待機時に動作している3.3V系の内部回路の入力ノードがフローティング状態、すなわち、不定な状態となって、半導体装置の誤動作を招く恐れがある。特に、CMOSの回路においては入力ノードが中間電位になると、大きな貫通電流が定常的に流れてしまう構成の回路が多い。
【0005】
この対策の一つに、誤動作を防ぐために固定する必要があるノードを固定するために外部から2.5Vの電源電位の供給停止を示す検知信号を与え、その信号に応じて動作しノードに固定電位を与える内部回路を設けることが考えられる。
【0006】
しかし、電源電位を検知する回路を半導体装置外部に設けると、2.5Vの電源電位の供給停止時にも再度の電源投入に備えて検知回路は動作させておく必要があるため、待機時のシステム全体の低消費電力化は図りにくい。
【0007】
この発明の目的は、2系統の電源電位のうち1系統の電源電位供給を停止する場合において、外部信号に頼らずとも半導体装置自身が電源断を認識し、固定する必要のあるノードの電位を固定し誤動作を防ぐことができる半導体装置を提供することである。
【0008】
外部信号が必要ないので、システム全体として最小限の部分のみを電源供給をしておけばよく、より効果的な低消費電力化が可能となる。
【0009】
【課題を解決するための手段】
本発明の半導体装置は、第1の電源電位を伝達するために設けられる第1の電源配線と、第1の電源配線から第1の電源電位を受けて動作をし、第1の内部ノードに対して第1の主信号を出力する第1の内部回路と、第2の電源電位を伝達するために設けられる第2の電源配線と、第2の電源配線から第2の電源電位を受けて動作をする第2の内部回路とを備え、第2の内部回路は、第1の電源配線の電位を監視して電源断を検知すると、不定状態になる第1の主信号に代わって第1の内部ノードの電位を決定する第1の補助信号を出力する第3の内部回路を含む。
さらに、第2の内部回路は、第2の電源配線が電源通電時に第2の内部ノードに第2の主信号を出力し、第1の内部回路は、第2の電源配線の電位を監視して電源断を検知し、不定状態になる第2の主信号に代わって第2の内部ノードの電位を決定する第2の補助信号を供給する第4の内部回路を含む。
【0020】
好ましくは、第3の内部回路は、第1の電源配線の電位を監視して電源断を検知する第1の電位検知部と、第1の電位検知部の出力に応じて導通し第1の補助信号として所定の固定電位を第1の内部ノードに伝達する第1のスイッチ回路とを有し、第4の内部回路は、第2の電源配線の電位を監視して電源断を検知する第2の電位検知部と、第2の電位検知部の出力に応じて導通し第2の補助信号として所定の固定電位を第2の内部ノードに伝達する第2のスイッチ回路とを有する。
【0021】
より好ましくは、第1のスイッチ回路は、一方端が第1の内部ノードに接続され、他方端が固定電位に結合されゲート電位が第1の電位検知部の出力に応じて制御される第1のMOSトランジスタを有し、第2のスイッチ回路は、一方端が第2の内部ノードに接続され、他方端が固定電位に結合されゲート電位が第2の電位検知部の出力に応じて制御される第2のMOSトランジスタを有し、第3の内部回路は、一方端が第1のMOSトランジスタのゲートに接続され、他方端が固定電位に結合されゲート電位が第2の電位検知部の出力に応じて制御される第3のMOSトランジスタを有し、第4の内部回路は、一方端が第2のMOSトランジスタのゲートに接続され、他方端が固定電位に結合されゲート電位が第1の電位検知部の出力に応じて制御される第4のMOSトランジスタを有する。
【0022】
本発明の他の半導体装置は、第1の電源電位を伝達するために設けられる第1の電源配線と、第1の電源配線から第1の電源電位を受けて動作をし、第1の内部ノードに対して第1の主信号を出力する第1の内部回路と、第2の電源電位を伝達するために設けられる第2の電源配線と、第2の電源配線から第2の電源電位を受けて動作をする第2の内部回路とを備え、第2の内部回路は、第1の電源配線の電位を監視して電源断を検知すると、不定状態になる第1の主信号に代わって第1の内部ノードの電位を決定する第1の補助信号を出力する第3の内部回路を含む。
第3の内部回路は、第1の電源配線上の第1のポイントの電位を監視する第1の電位検知部と、第1の電源配線上の第2のポイントの電位を監視する第2の電位検知部と、第1、第2の電位検知部の出力に応じて、電源断の判定をする判定部とを含む。
【0023】
好ましくは、判定部は、第1の電位検知部および第2の電位検知部がいずれも電源断を検知したときに、電源断と判定する。
【0024】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0025】
[実施の形態1]
図1は、本発明の実施の形態1の半導体装置1の構成を示す概略ブロック図である。
【0026】
図1を参照して、半導体装置1は、制御信号ext./RAS、ext./CAS、ext./WEをそれぞれ受ける制御信号入力端子2〜6と、アドレス入力端子群8と、データ信号Dinを入力する入力端子14と、データ信号Doutを出力する出力端子16と、接地電位Vssが与えられる接地端子12と、1.5Vの電源電位Ext.Vcc1が与えられる電源端子10と、3.3Vの電源電位Ext.Vcc2が与えられる電源端子11とを備える。
【0027】
半導体装置1は、さらに、クロック発生回路22と、行および列アドレスバッファ24と、行デコーダ26と、列デコーダ28と、センスアンプ+入出力制御回路30と、メモリセルアレイ32と、ゲート回路18と、データ入力バッファ20およびデータ出力バッファ34とを備える。
【0028】
クロック発生回路22は、制御信号入力端子2、4を介して外部から与えられる外部行アドレスストローブ信号ext./RASと外部列アドレスストローブ信号ext./CASとに基づいた所定の動作モードに相当する制御クロックを発生し、半導体装置全体の動作を制御する。
【0029】
行および列アドレスバッファ24は、外部から与えられるアドレス信号A0〜Ai(iは自然数)に基づいて生成したアドレス信号を行デコーダ26および列デコーダ28に与える。
【0030】
行デコーダ26と列デコーダ28とによって指定されたメモリセルアレイ32中のメモリセルは、センスアンプ+入出力制御回路30とデータ入力バッファ20またはデータ出力バッファ22とを介して入出力端子Dinまたは出力端子Doutを通じて外部とデータをやり取りする。
【0031】
行デコーダ26には、3.3Vの電源電位が供給される。列デコーダ28には、1.5Vの電源電位が供給される。
【0032】
半導体装置1は、さらに、3.3Vの電源電位が動作電源電位として供給され1.5Vの電源電位の供給を監視し、必要な内部ノードの固定をする電位固定回路36を備える。
【0033】
図1に示した半導体装置1は、代表的な一例であり、たとえば同期型半導体記憶装置(SDRAM)や、ロジックLSI、マイクロプロセッサ等にも本発明は適用可能である。
【0034】
図2は、図1における電位固定回路36の構成を示す回路図である。
図2を参照して、電位固定回路36は、1.5V系の電源断を検知する電位検知部51と、電位検知部51の出力を受けて反転するインバータ60と、インバータ60の出力振幅を増幅するレベル変換回路62と、レベル変換回路62の出力を受けて反転するインバータ64と、インバータ64の出力をゲートに受け、ノードNoutと接地ノードとの間に接続されるNチャネルMOSトランジスタ66とを含む。ノードNoutは、1.5V系の電源で駆動される内部回路28aの出力ノードである。
【0035】
電位検知部51は、3.3Vの電源電位を受けて1.0Vの参照電位VrefをノードN2に出力する参照電位発生回路52と、1.5Vの電源電位が与えられる電源ノードとノードN1との間に接続される抵抗54およびノードN1と接地ノードとの間に接続されるキャパシタ56からなるローパスフィルタと、3.3Vの電源電位によって動作しプラス入力ノードがノードN1に接続され、マイナス入力ノードがノードN1に接続される比較回路58とを含む。比較回路58は、電位検知部52の検知結果をノードN3に出力する。
【0036】
インバータ60は、ソースが3.3Vの電源電位に結合されドレインがノードN4と接続されゲートがノードN3と接続されるPチャネルMOSトランジスタ68と、ゲートがノードN3と接続されドレインがノードN4と接続されるNチャネルMOSトランジスタ70と、NチャネルMOSトランジスタ70のソースから接地ノードに向かう方向が順方向となるようにダイオード接続されたNチャネルMOSトランジスタ72とを含む。
【0037】
レベル変換回路62は、ノードN4が入力に接続されたインバータ74と、3.3Vが与えられる電源ノードとノードN5との間に接続されゲートにノードN4が接続されるPチャネルMOSトランジスタ78と、ノードN5と接地ノードとの間に接続されゲートにノードN6が接続されるNチャネルMOSトランジスタ80とを含む。
【0038】
レベル変換回路62は、さらに、3.3Vが与えられる電源ノードとノードN6との間に接続されゲートにインバータ74の出力が接続されるPチャネルMOSトランジスタ82と、ノードN6と接地ノードとの間に接続されゲートにノードN5が接続されるNチャネルMOSトランジスタ84とを含む。
【0039】
レベル変換回路62は、さらに、NチャネルMOSトランジスタ76を含む。インバータ74は、3.3Vの電源電位を動作電源電位として受け、順方向にダイオード接続されているNチャネルMOSトランジスタ76を介して接地ノードと接続されている。
【0040】
電位固定回路36、参照電位発生回路52、比較回路58、インバータ60、64、レベル変換回路62に供給される電源電位は、3.3Vの電源電位を供給する等しい供給源から電源配線を介して与えられている。
【0041】
電位固定回路36は、2つの電源電位のうち低い方の電源電位のみの供給が停止されるような場合の固定回路である。3.3Vの電源電位は、つねに与えられているので、電位固定回路36そのものは3.3Vの電源電位によって駆動される。
【0042】
図3は、図2における参照電位発生回路52の回路構成を示す回路図である。
図3を参照して、参照電位発生回路52は、3.3Vの電源電位が与えられる電源ノードからノードN7に向けて定電流を流す定電流源88と、ノードN7と接地ノードとの間に直列接続されるPチャネルMOSトランジスタ90〜94を含む。PチャネルMOSトランジスタ90〜94のゲートは接地ノードと接続されている。ノードN7からは参照電位Vrefが出力されている。所望の参照電位の値に応じて直列接続されたPチャネルMOSトランジスタの数は増減される。
【0043】
図4は、図2における比較回路58の回路構成を示す回路図である。
図4を参照して、比較回路58は、ゲートに所定の固定電位レベルを有する信号BIASを受けソースが接地ノードに固定されたNチャネルMOSトランジスタ95と、ゲートがノードN2に接続されソースがNチャネルMOSトランジスタ95のドレインと接続されるNチャネルMOSトランジスタ96と、ソースが3.3Vの電源電位に結合されゲートとドレインがNチャネルMOSトランジスタ96のドレインと接続されたPチャネルMOSトランジスタ97とを含む。
【0044】
比較回路58は、さらに、ゲートがノードN1に接続されNチャネルMOSトランジスタ95のドレインとノードN3との間に接続されるNチャネルMOSトランジスタ98と、ソースが3.3Vの電源電位に結合されドレインがノードN3と接続されゲートがNチャネルMOSトランジスタ96のドレインと接続されたPチャネルMOSトランジスタ99とを含む。ノードN3は比較回路58の出力ノードである。
【0045】
このような比較回路は、NチャネルMOSトランジスタ95を電流制限用のトランジスタとして内蔵しており、ノードN3はLレベル出力時にはその電位が接地電位よりも浮いた状態にある。したがって、図2におけるレベル変換回路62を使用してLレベルの電位を接地電位にしている。レベル変換回路62の働きにより、NチャネルMOSトランジスタ66の導通/非導通の切換を正しく行なうことができる。
【0046】
図5は、電位固定回路36の動作を説明するための動作波形図である。
図2、図5を参照して、時刻t1以前には1.5V系の外部電源電位Ext.Vcc1は供給されている。応じてノードN3、N4、N6の電位はそれぞれ、L、H、Hレベルである。そして内部回路28aは動作しておりノードNoutは通常の動作状態にあり、AC的に変動しながらHレベルまたはLレベルの状態をとっている。
【0047】
時刻t1に外部電源電位Ext.Vcc1が電源断により降下し、参照電位Vrefである1.0Vより低くなると、電位検知部51は、出力をノードN3に出力する。応じてノードN3、N4、N6はそれぞれ、H、L、Lレベルとなる。電源電位が供給されないため内部回路28aはノードNoutに信号を与えない。そこで、NチャネルMOSトランジスタ66が導通状態になることにより、ノードNoutをLレベルに固定する。
【0048】
このような、電位固定回路36が好適に用いられる場合を一例として説明する。
【0049】
再び図1を参照して、半導体装置1は、メモリセルアレイを備える半導体記憶装置である。セルフリフレッシュ時に1.5Vの外部電源電位を電源断とする場合を考える。このとき、セルフリフレッシュ時にも動作する回路(ロウ系回路)は3.3Vの電源電位を動作電源電位として受ける構成にする。
【0050】
セルフリフレッシュ時には、コラム動作は行われないので、たとえばコラム選択線CSLは、常にLレベルに固定しておく必要がある。
【0051】
しかし、コラム選択線CSLを駆動するドライバ回路は1.5Vの電源電位から駆動電流の供給を受けるので、その出力であるコラム選択線は中間電位で不安定に電位がゆれる可能性がある。
【0052】
このような、ノードは1.5Vの電源断状態においては、固定電位たとえばLレベルに固定しておかなければ、メモリセルに蓄積されたデータが破壊される恐れがある。
【0053】
次に、他の部分への適用例を示す。
図6は、ワード線の駆動系に実施の形態1を適用する場合を示した回路図である。
【0054】
図6を参照して、この回路は、図1に示した行デコーダ26の出力部に設けられ、メモリセルアレイ32内部のワード線を駆動する駆動回路である。
【0055】
この駆動回路は、1.5Vの外部電源から動作電源電位の供給を受け、信号SIG1を受けて反転出力をノードN61に出力するインバータ352と、信号SIG2をゲートに受けノードN61と接地ノードとの間に接続されたNチャネルMOSトランジスタ354と、3.3Vの外部電源から動作電源電位の供給を受け、信号SIG2を受けて反転するインバータ356と、3.3Vの外部電源電位が与えられるノードとノードN62との間に接続されゲートにインバータ356の出力を受けるPチャネルMOSトランジスタ358とを含む。
【0056】
この駆動回路は、さらに、インバータ352の出力のHレベルを昇圧電位Vppにレベル変換するレベル変換回路360と、レベル変換回路360の出力を受け、共に昇圧電位Vppから動作電源電位の供給を受ける直列に接続されたインバータ362、364とを含む。インバータ364は、ワード線WLを駆動する。
【0057】
メモリセルアレイ32は、複数のビット線、複数のNチャネルMOSトランジスタ、複数のメモリセルを含む。ビット線BLと、ビット線BLとセルプレートCPとの間に直列に接続されたNチャネルMOSトランジスタ380およびメモリセル382が代表的に示される。ワード線WLは、NチャネルMOSトランジスタ380のゲートに接続される。
【0058】
レベル変換回路360は、昇圧電位Vppが与えられる昇圧ノードとノードN63との間に接続されゲートがノードN64に接続されるPチャネルMOSトランジスタ372と、ノードN63と接地ノードとの間に接続されゲートがノードN61に接続されるNチャネルMOSトランジスタ374と、ノードN61が入力に接続され反転出力をノードN62に与えるインバータ370と、信号SIG2に応じて1.5Vの電源電位を動作電源電位としてインバータ370に供給するPチャネルMOSトランジスタ368とを含む。
【0059】
レベル変換回路360は、さらに、昇圧電位Vppが与えられる昇圧ノードとノードN64との間に接続されゲートがノードN63に接続されるPチャネルMOSトランジスタ376と、ノードN64と接地ノードとの間に接続されゲートがノードN62に接続されるNチャネルMOSトランジスタ378とを含む。
【0060】
このような回路構成においては、待機時等に1.5Vの電源電位が外部から供給されないときには、インバータ352、370の出力は不安定な電位となる。したがって、NチャネルMOSトランジスタ354、PチャネルMOSトランジスタ358を設けている。待機時等に信号SIG2をHレベルとすればノードN61、N62の電位を固定することができる。信号SIG2は、図2で説明したように1.5Vの電源断を検知した場合にHレベルに設定される。
【0061】
したがって、実施の形態1で示したような電位固定回路で電源断時にノードの電位を固定することにより、誤動作、データ破壊等の不具合を防ぎ、安定した動作を保証することができる。
【0062】
[実施の形態2]
実施の形態2の半導体装置は、入力される2電源のうち、高い方の電源電位が待機時等に供給停止される点が実施の形態1と異なる。
【0063】
図7は、実施の形態2の半導体装置に用いられる電位固定回路100の構成を示す回路図である。
【0064】
図7を参照して、電位固定回路100は、3.3V系の電源断を検知する電位検知部101と、電位検知部101の出力を受けて反転するインバータ114と、インバータ114の出力振幅を増幅するレベル変換回路116と、レベル変換回路116の出力を受けて反転するインバータ118と、インバータ118の出力をゲートに受け、ノードNout2と接地ノードとの間に接続されるNチャネルMOSトランジスタ120とを含む。ノードNout2は、3.3V系の電源で駆動される内部回路102の出力ノードである。
【0065】
電位検知部101は、1.5Vの電源電位を受けて1.0Vの参照電位VrefをノードN12に出力する参照電位発生回路110と、外部から与えられる3.3Vの電源電位を受けてノードN11に分圧電位VDIVを出力する分圧回路104と、1.5Vの電源電位を受けて動作しプラス入力ノードがノードN12に接続され、マイナス入力ノードがノードN11に接続される比較回路112とを含む。比較回路112は、電位検知部101の検知結果をノードN13に出力する。
【0066】
インバータ114は、ソースが1.5Vの電源電位に結合されドレインがノードN14と接続されゲートがノードN13と接続されるPチャネルMOSトランジスタ122と、ゲートがノードN13と接続されドレインがノードN14と接続されるNチャネルMOSトランジスタ124と、NチャネルMOSトランジスタ124のソースから接地ノードに向かう方向が順方向となるようにダイオード接続されたNチャネルMOSトランジスタ126とを含む。
【0067】
レベル変換回路116は、ノードN14が入力に接続されたインバータ128と、1.5Vの電源電位を受ける電源ノードとノードN15との間に接続されゲートにノードN14が接続されるPチャネルMOSトランジスタ132と、ノードN15と接地ノードとの間に接続されゲートにノードN16が接続されるNチャネルMOSトランジスタ134とを含む。
【0068】
レベル変換回路116は、さらに、1.5Vの電源電位を受ける電源ノードとノードN16との間に接続されゲートにインバータ128の出力が接続されるPチャネルMOSトランジスタ136と、ノードN16と接地ノードとの間に接続されゲートにノードN15が接続されるNチャネルMOSトランジスタ138とを含む。
【0069】
レベル変換回路116は、さらに、NチャネルMOSトランジスタ130を含む。インバータ128は、1.5Vの電源電位を動作電源電位として受け、順方向にダイオード接続されているNチャネルMOSトランジスタ130を介して接地ノードと接続されている。
【0070】
電位固定回路100は、2つの電源電位のうち高い方の電源電位のみの供給が停止されるような場合の固定回路である。
【0071】
電位固定回路100が含んでいる参照電位発生回路110、比較回路112、インバータ114、レベル変換回路116およびインバータ118に供給される電源電位は、等しい1.5Vの供給源から電源配線を介して与えられている。
【0072】
内部回路102と分圧回路104とに供給される電源電位は、等しい3.3Vの供給源から電源配線を介して与えられている。
【0073】
図8は、図7に示した分圧回路104の構成を示す回路図である。
図8を参照して、分圧回路104は、外部から3.3Vの電源電位が与えられる電源ノードと接地ノードとの間に直列に接続される抵抗140、142を含む。抵抗140、142の接続ノードからは、分圧電位VDIVが出力される。
【0074】
抵抗140、142の抵抗比は、1.5Vの分圧電位VDIVが出力されるような値に設定される。
【0075】
図9は、電位固定回路100の動作を説明するための動作波形図である。
図7、図9を参照して、時刻t1以前には3.3V系の外部電源電位は供給されている。したがって、分圧出力VDIVは1.5Vである。応じてノードN13、N14、N16の電位はそれぞれ、L、H、Hレベルである。そして内部回路102は動作しておりノードNout2は通常の動作状態にあり、AC的に変動しながらHレベルまたはLレベルの状態をとっている。
【0076】
時刻t1に3.3V系の外部電源電位が電源断により降下すると、それにしたがって、分圧電位VDIVも降下する。分圧電位VDIVが、参照電位Vrefである1.0Vより低くなると、電位検知部101は、出力をノードN13に出力する。応じてノードN13、N14、N16はそれぞれ、H、L、Lレベルとなる。電源電位が供給されないため内部回路102はノードNout2に信号を与えない。そこで、NチャネルMOSトランジスタ120が導通状態になることにより、ノードNout2をLレベルに固定する。
【0077】
たとえば、DRAM(ダイナミックランダムアクセスメモリ)とロジック回路とを混載した半導体装置において、DRAMには3.3Vの電源電位が供給され、ロジック回路には1.5Vの電源電位が供給されている構成をとるような場合があるとする。このような場合に、半導体装置が使用されるシステムの構成によっては、たとえば待機時等にDRAMは動作させる必要が無い場合があり得る。このとき、高い3.3Vの電源電位は電源断にしておいたほうが消費電力低減につながる。
【0078】
実施の形態2で示したような構成とすることにより、外部から与えられる2つの電源電位のうち、待機時等に電位の高い方が電源断とされる場合においても誤動作、データ破壊等の不具合を防ぐことができる。
【0079】
[実施の形態3]
実施の形態3の半導体装置は、入力される2系統の電源電位が等しい場合に、いずれか1系統の電源電位が供給停止される点が実施の形態1と異なる。
【0080】
入力電位がともに3.3VであるVccA、VccBの2系統の電源電位が供給される場合について図を使用して説明する。
【0081】
図10は、実施の形態3の半導体装置に用いられる電位固定回路150の構成を示す回路図である。
【0082】
図10を参照して、電位固定回路150は、3.3Vの電源電位VccA系の電源断を検知する電位検知部151と、電位検知部151の出力を受けて反転するインバータ164と、インバータ164の出力振幅を増幅するレベル変換回路166と、レベル変換回路166の出力を受けて反転するインバータ168と、インバータ168の出力をゲートに受け、ノードNout3と接地ノードとの間に接続されるNチャネルMOSトランジスタ170とを含む。ノードNout3は、3.3Vの電源電位VccB系の電源で駆動される内部回路152の出力ノードである。
【0083】
電位検知部151は、3.3Vの電源電位VccBを受けて1.0Vの参照電位VrefをノードN22に出力する参照電位発生回路160と、3.3Vの電源電位VccAを受けてノードN21に分圧電位VDIV2を出力する分圧回路154と、VccBを電源電位としてうけて動作しプラス入力ノードがノードN22に接続され、マイナス入力ノードがノードN21に接続される比較回路162とを含む。比較回路162は、電位検知部151の検知結果をノードN23に出力する。
【0084】
インバータ164は、ソースが電源電位VccBに結合されドレインがノードN24と接続されゲートがノードN23と接続されるPチャネルMOSトランジスタ172と、ゲートがノードN23と接続されドレインがノードN24と接続されるNチャネルMOSトランジスタ174と、NチャネルMOSトランジスタ174のソースから接地ノードに向かう方向が順方向となるようにダイオード接続されたNチャネルMOSトランジスタ176とを含む。
【0085】
レベル変換回路166は、ノードN24が入力に接続されたインバータ178と、電源電位VccBが与えられる電源ノードとノードN25との間に接続されゲートにノードN24が接続されるPチャネルMOSトランジスタ182と、ノードN25と接地ノードとの間に接続されゲートにノードN26が接続されるNチャネルMOSトランジスタ184とを含む。
【0086】
レベル変換回路166は、さらに、電源電位VccBが与えられる電源ノードとノードN26との間に接続されゲートにインバータ178の出力が接続されるPチャネルMOSトランジスタ186と、ノードN26と接地ノードとの間に接続されゲートにノードN25が接続されるNチャネルMOSトランジスタ188とを含む。
【0087】
レベル変換回路166は、さらに、NチャネルMOSトランジスタ180を含む。インバータ178は、電源電位VccBを動作電源電位として受け、順方向にダイオード接続されているNチャネルMOSトランジスタ180を介して接地ノードと接続されている。
【0088】
電位固定回路150は、3.3Vの電源電位VccBを電源として動作する回路であり、図10では、参照電位発生回路160、比較回路162、インバータ164、168およびレベル変換回路166に供給される電源電位VccBは、等しい3.3V供給源から電源配線を介して与えられている。
【0089】
内部回路152と分圧回路154とに供給される電源電位は、VccAが供給されている等しい3.3Vの供給源から電源配線を介して与えられている。
【0090】
電位固定回路150は、電源電位VccAの供給が停止されるような場合の固定回路である。また、電源電位VccAと電源電位VccBのうち、電源断とされる側が固定されておらずいずれか一方が電源断とされる場合には、図10に示した回路に加えて、図10における電源電位VccAと電源電位VccBとを入れ替えた回路をさらに搭載する。
【0091】
図11は、実施の形態3の変形例を示す回路図である。
図11を参照して、電位固定回路200は、電源電位VccAの降下を検知して、VccAで動作する内部回路204の出力をLレベルに固定する回路である。
【0092】
電位固定回路202は、電源電位VccBの降下を検知して、VccBで動作する内部回路206の出力をLレベルに固定する回路である。
【0093】
電位固定回路200は、電源電位VccAの降下を検知する電位検知部212と、電位検知部212の出力を受けて反転するインバータ214と、インバータ214の出力振幅を増幅するレベル変換回路216と、レベル変換回路216の出力を受けて反転するインバータ218と、インバータ218の出力をゲートに受け、ノードNout4と接地ノードとの間に接続されるNチャネルMOSトランジスタ220とを含む。ノードNout4は、3.3Vの電源電位VccA系の電源で駆動される内部回路204の出力ノードである。
【0094】
電位固定回路200は、インバータ218の出力ノードであるノードN31と接地ノードとの間に接続され、ゲートがノードN32に接続されるNチャネルMOSトランジスタ222をさらに含む。電位固定回路200は、電源電位VccB系の回路であるので、電源電位VccBが電源断により低下したときに不安定な出力ノードを固定する必要があるからである。
【0095】
電位検知部212、インバータ214、レベル変換回路216は、図10に示した電位検知部151、インバータ164、レベル変換回路166とそれぞれ同様な回路構成を有するため説明は繰返さない。
【0096】
電位固定回路202は、電源電位VccBの降下を検知する電位検知部232と、電位検知部232の出力を受けて反転するインバータ234と、インバータ234の出力振幅を増幅するレベル変換回路236と、レベル変換回路236の出力を受けて反転するインバータ238と、インバータ238の出力をゲートに受け、ノードNout5と接地ノードとの間に接続されるNチャネルMOSトランジスタ240とを含む。ノードNout5は、3.3Vの電源電位VccB系の電源で駆動される内部回路206の出力ノードである。
【0097】
電位固定回路202は、インバータ238の出力ノードであるノードN32と接地ノードとの間に接続され、ゲートがノードN31に接続されるNチャネルMOSトランジスタ242をさらに含む。電位固定回路202は、電源電位VccA系の回路であるので、電源電位VccAが電源断により低下したときに不安定な出力ノードを固定する必要があるからである。
【0098】
電位検知部232、インバータ234、レベル変換回路236は、図10に示した電位検知部151、インバータ164、レベル変換回路166とそれぞれ同様な回路構成を有するため説明は繰返さない。
【0099】
このようにして2電源の電源断を互いに検知しあえば、どちらが電源断になった場合でも半導体装置自身が検知し必要なノードを固定する。
【0100】
以上のような構成とすることにより、外部から与えられる2系統の等しい電源電位のうち、待機時等にいずれかの系統の電源電位が電源断とされる場合においても誤動作、データ破壊等の不具合を防ぐことができる。
【0101】
[実施の形態4]
実施の形態4では、実施の形態1の電位固定回路と実施の形態2の電位固定回路をともに備える場合を説明する。
【0102】
図12は、実施の形態4の半導体装置に用いられる電位固定回路の接続関係を示すブロック図である。
【0103】
図12を参照して、電位固定回路250は、3.3Vの電源電位の降下を検知して、3.3Vの電源電位で動作する内部回路254の出力をLレベルに固定する回路である。
【0104】
電位固定回路252は、1.5Vの電源電位の降下を検知して、1.5Vの電源電位で動作する内部回路256の出力をLレベルに固定する回路である。
【0105】
電位固定回路250は、3.3Vの電源電位の降下を検知する電位検知部262と、電位検知部262の出力を受けて反転するインバータ264と、インバータ264の出力振幅を増幅するレベル変換回路266と、レベル変換回路266の出力を受けて反転するインバータ268と、インバータ268の出力をゲートに受け、ノードNout6と接地ノードとの間に接続されるNチャネルMOSトランジスタ270とを含む。ノードNout6は、3.3Vの電源電位系の電源で駆動される内部回路254の出力ノードである。
【0106】
電位固定回路250は、インバータ268の出力ノードであるノードN41と接地ノードとの間に接続され、ゲートがノードN42に接続されるNチャネルMOSトランジスタ272をさらに含む。電位固定回路250は、1.5Vの電源電位系の回路であるので、1.5Vの電源電位が電源断により低下したときに不安定な出力ノードを固定する必要があるからである。
【0107】
電位検知部262、インバータ264、レベル変換回路266は、図7に示した電位検知部101、インバータ114、レベル変換回路116とそれぞれ同様な回路構成を有するため説明は繰返さない。
【0108】
電位固定回路252は、1.5Vの電源電位の降下を検知する電位検知部282と、電位検知部282の出力を受けて反転するインバータ284と、インバータ284の出力振幅を増幅するレベル変換回路286と、レベル変換回路286の出力を受けて反転するインバータ288と、インバータ288の出力をゲートに受け、ノードNout7と接地ノードとの間に接続されるNチャネルMOSトランジスタ290とを含む。ノードNout7は、1.5Vの電源電位系の電源で駆動される内部回路256の出力ノードである。
【0109】
電位固定回路252は、インバータ288の出力ノードであるノードN42と接地ノードとの間に接続され、ゲートがノードN41に接続されるNチャネルMOSトランジスタ292をさらに含む。電位固定回路252は、3.3Vの電源電位系の回路であるので、3.3Vの電源電位が電源断により低下したときに不安定な出力ノードを固定する必要があるからである。
【0110】
電位検知部282、インバータ284、レベル変換回路286は、図10に示した電位検知部151、インバータ164、レベル変換回路166とそれぞれ同様な回路構成を有するため説明は繰返さない。
【0111】
このような構成にすることにより、2系統の電源のうち高い電源電位あるいは低い電源電位を有する電源のいずれが電源断になってもその状態を検知し、誤動作を防ぐ装置が実現する。
【0112】
[実施の形態5]
図13は、実施の形態5における電源断の検知回路の構成を示す回路図である。
【0113】
図13を参照して、実施の形態5における半導体装置は、1.5Vの電源電位をうけて動作する内部回路300、306を含む。
【0114】
内部回路300は、その電源ノードがノードN52に接続されている。ノードN52には、外部から内部配線を介して1.5Vの電源電位が与えられるのであるが、その内部配線は抵抗304で示されるような抵抗成分を有している。
【0115】
内部回路306は、その電源ノードがノードN51に接続されている。ノードN51には、外部から内部配線を介して1.5Vの電源電位が与えられるのであるが、その内部配線は抵抗310で示されるような抵抗成分を有している。
【0116】
ノードN52の電位は、内部回路300で消費される電流値と抵抗304の抵抗値によって定まる。ノードN51の電位は、内部回路306で消費される電流値と抵抗310の抵抗値によって定まる。したがって、電位の低下はノードN51、N52で同じようにおこるとは限らない。
【0117】
この半導体装置は、さらに、ノードN52の電位の低下を検知して信号A2を出力する検知回路302と、ノードN51の電位の低下を検知して信号A1を出力する検知回路308と、信号A1、A2をうけて電源断の判定をする判定回路312と、判定回路312の出力をうけて保持するラッチ回路314と、内部回路306の出力ノードであるノードNout8をラッチ回路314の出力にしたがいLレベルに固定するNチャネルMOSトランジスタ326とを含む。
【0118】
判定回路312は、信号A1、A2を入力に受けて信号Sを出力するNAND回路316と、信号A1、A2を入力に受けるNOR回路318と、NOR回路318の出力を受けて反転し、信号Rを出力するインバータ320とを含む。
【0119】
ラッチ回路314は、信号Sを一方の入力に受け信号Qを出力するNAND回路322と、信号Q、Rを入力に受けるNAND回路324とを含む。NAND回路324の出力は、NAND回路322の他方の入力に与えられる。
【0120】
信号QはNチャネルMOSトランジスタ326のゲートに与えられ、活性時にノードNout8をLレベルにする。
【0121】
図14は、図13に示した回路の動作説明をするための動作波形図である。
図13、図14を参照して、まず、時刻t1においてノードN51の電位が検知回路308の内部の参照電位より低くなると、信号A1はLレベルからHレベルに立上る。しかし、判定回路312は、まだ信号A2がHレベルになっていないので、信号Sを出力しないため信号QはまだLレベルである。したがって、ノードNoutは固定されない。
【0122】
時刻t2においてノードN52の電位が検知回路302の内部の参照電位より低くなると、信号A2はLレベルからHレベルに立上る。信号A1、A2が両方ともHレベルになったので判定回路312によって電源断と判断され、信号QはHレベルになり、NチャネルMOSトランジスタ326が導通し、ノードNout4はLレベルに固定される。
【0123】
ノードN51とノードN52では、電源断時における電位の変化の速さが異なるが、これは、抵抗304、310の抵抗値の差や、内部回路300、306の消費電流の差、安定化コンデンサの容量の差等に起因する。
【0124】
1.5Vの電源が再投入されると、時刻t3においてノードN51の電位が検知回路308の内部の参照電位より高くなり、信号A1はHレベルからLレベルに立下る。しかし、判定回路312は、まだ信号A2がLレベルになっていないため、信号Rを出力しないので信号QはまだHレベルである。したがって、ノードNout8は固定されている。
【0125】
時刻t4においてノードN52の電位が検知回路302の内部の参照電位より高くなると、信号A2はHレベルからLレベルに立下る。信号A1、A2が両方ともLレベルになったので判定回路312によって電源断は復旧したと判断され、信号QはLレベルになり、NチャネルMOSトランジスタ326が非導通となり、ノードNout8の固定は解除される。
【0126】
つぎに、電源の瞬時ドロップがおきた場合の説明をする。
時刻t5では、瞬時ドロップによりノードN51の電位は検知回路308の内部の参照電位より低くなったため信号A1に変化が見られる。このような場合でも、ノードN52においては、電位降下がさほどでもなく復旧したため信号A2には変化は生じない。このような場合においては、判定回路312の働きによってラッチ回路314の保持データは変化することがない。
【0127】
以上のように複数の点で電源電位の変化を検知することにより、電源の瞬時ドロップに電位固定回路が反応して、内部ノードの誤った電位固定がなされてしまうような誤動作を防ぐことが可能になる。
【0128】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0129】
【発明の効果】
本発明の半導体装置は、2系統の電源電位のうち1系統の電源電位供給を停止する場合において、外部信号に頼らずとも半導体装置自身が電源断を認識し、不安定になるノードに電位を与えるので、誤動作、データ破壊等の不具合を防ぎ、安定した動作を保証することができる。
【0134】
上記効果に加えて、2系統の電源のうちいずれも電源断になる可能性がある場合に誤動作を防ぐことができる場合がある。
【0135】
また、上記効果に加えて、電源配線の複数の観測点で電位降下を検知し電源断を判定するので、誤って電源断と判定してしまい誤動作する可能性を低く抑えることができる場合もある。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の半導体装置1の構成を示す概略ブロック図である。
【図2】 図1における電位固定回路36の構成を示す回路図である。
【図3】 図2における参照電位発生回路52の回路構成を示す回路図である。
【図4】 図2における比較回路58の回路構成を示す回路図である。
【図5】 電位固定回路36の動作を説明するための動作波形図である。
【図6】 ワード線の駆動系に実施の形態1を適用する場合を示した回路図である。
【図7】 実施の形態2の半導体装置に用いられる電位固定回路100の構成を示す回路図である。
【図8】 図7に示した分圧回路104の構成を示す回路図である。
【図9】 電位固定回路100の動作を説明するための動作波形図である。
【図10】 実施の形態3の半導体装置に用いられる電位固定回路150の構成を示す回路図である。
【図11】 実施の形態3の変形例を示す回路図である。
【図12】 実施の形態4の半導体装置に用いられる電位固定回路の接続関係を示すブロック図である。
【図13】 実施の形態5における電源断の検知回路の構成を示す回路図である。
【図14】 図13に示した回路の動作説明をするための動作波形図である。
【符号の説明】
1 半導体装置、26 行デコーダ、28 列デコーダ、10,11 電源端子、36,100,150,200,202,250,252 電位固定回路、28a,102,152,204,206,254,256,300,306 内部回路、51,101,151,212,232,262,282 電位検知部、52,110,160 参照電位発生回路、58,112,162 比較回路、60,64,114,118,164,168 インバータ、62,116,166 レベル変換回路、66,120,170,220,222,240,242,270,272,290,292,326 NチャネルMOSトランジスタ、104,154 分圧回路。
Claims (4)
- 第1の電源電位を伝達するために設けられる第1の電源配線と、
前記第1の電源配線から前記第1の電源電位を受けて動作をし、第1の内部ノードに対して第1の主信号を出力する第1の内部回路と、
第2の電源電位を伝達するために設けられる第2の電源配線と、
前記第2の電源配線から前記第2の電源電位を受けて動作をする第2の内部回路とを備え、
前記第2の内部回路は、
前記第1の電源配線の電位を監視して電源断を検知すると、不定状態になる前記第1の主信号に代わって前記第1の内部ノードの電位を決定する第1の補助信号を出力する第3の内部回路を含み、
前記第2の内部回路は、前記第2の電源配線が電源通電時に第2の内部ノードに第2の主信号を出力し、
前記第1の内部回路は、
前記第2の電源配線の電位を監視して電源断を検知し、不定状態になる前記第2の主信号に代わって前記第2の内部ノードの電位を決定する第2の補助信号を供給する第4の内部回路を含む、半導体装置。 - 前記第3の内部回路は、
前記第1の電源配線の電位を監視して電源断を検知する第1の電位検知部と、
前記第1の電位検知部の出力に応じて導通し前記第1の補助信号として所定の固定電位を前記第1の内部ノードに伝達する第1のスイッチ回路とを有し、
前記第4の内部回路は、
前記第2の電源配線の電位を監視して電源断を検知する第2の電位検知部と、
前記第2の電位検知部の出力に応じて導通し前記第2の補助信号として所定の固定電位を前記第2の内部ノードに伝達する第2のスイッチ回路とを有する、請求項1に記載の半導体装置。 - 前記第1のスイッチ回路は、
一方端が前記第1の内部ノードに接続され、他方端が前記固定電位に結合されゲート電位が前記第1の電位検知部の出力に応じて制御される第1のMOSトランジスタを有し、
前記第2のスイッチ回路は、
一方端が前記第2の内部ノードに接続され、他方端が前記固定電位に結合されゲート電位が前記第2の電位検知部の出力に応じて制御される第2のMOSトランジスタを有し、
前記第3の内部回路は、
一方端が前記第1のMOSトランジスタのゲートに接続され、他方端が前記固定電位に結合されゲート電位が前記第2の電位検知部の出力に応じて制御される第3のMOSトランジスタを有し、
前記第4の内部回路は、
一方端が前記第2のMOSトランジスタのゲートに接続され、他方端が前記固定電位に結合されゲート電位が前記第1の電位検知部の出力に応じて制御される第4のMOSトランジスタを有する、請求項2に記載の半導体装置。 - 第1の電源電位を伝達するために設けられる第1の電源配線と、
前記第1の電源配線から前記第1の電源電位を受けて動作をし、第1の内部ノードに対して第1の主信号を出力する第1の内部回路と、
第2の電源電位を伝達するために設けられる第2の電源配線と、
前記第2の電源配線から前記第2の電源電位を受けて動作をする第2の内部回路とを備え、
前記第2の内部回路は、
前記第1の電源配線の電位を監視して電源断を検知すると、不定状態になる前記第1の主信号に代わって前記第1の内部ノードの電位を決定する第1の補助信号を出力する第3の内部回路を含み、
前記第3の内部回路は、
前記第1の電源配線上の第1のポイントの電位を監視する第1の電位検知部と、
前記第1の電源配線上の第2のポイントの電位を監視する第2の電位検知部と、
前記第1、第2の電位検知部の出力に応じて、電源断の判定をする判定部とを含み、
前記判定部は、前記第1の電位検知部および前記第2の電位検知部がいずれも電源断を検知したときに、電源断と判定する、半導体装置。
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