JPH06140499A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06140499A JPH06140499A JP28842592A JP28842592A JPH06140499A JP H06140499 A JPH06140499 A JP H06140499A JP 28842592 A JP28842592 A JP 28842592A JP 28842592 A JP28842592 A JP 28842592A JP H06140499 A JPH06140499 A JP H06140499A
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- circuit
- potential
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Abstract
(57)【要約】
【目的】 正電源及び負電源のうちいずれかがオープン
となった場合でも半導体集積回路の一部回路を動作可能
とする。 【構成】 負電源端子１６の電位と接地端子１４の電位
をコンパレータ２８により比較し、負電源端子１６の電
位が接地端子１４の電位以上である場合にスイッチＱ0
をオンして内部配線２４を接地端子１４に接続する。回
路１８〜２２に属する素子間の分離に係るＰＮ接合が逆
バイアスに維持され、少なくとも回路１８の動作が確保
される。ラッチアップ等が防止され、信頼性が向上す
る。正電源端子１２側に同様の構成を設けても良い。
となった場合でも半導体集積回路の一部回路を動作可能
とする。 【構成】 負電源端子１６の電位と接地端子１４の電位
をコンパレータ２８により比較し、負電源端子１６の電
位が接地端子１４の電位以上である場合にスイッチＱ0
をオンして内部配線２４を接地端子１４に接続する。回
路１８〜２２に属する素子間の分離に係るＰＮ接合が逆
バイアスに維持され、少なくとも回路１８の動作が確保
される。ラッチアップ等が防止され、信頼性が向上す
る。正電源端子１２側に同様の構成を設けても良い。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＮ接合による素子間
分離構造を有する半導体集積回路に関する。
分離構造を有する半導体集積回路に関する。
【０００２】
【従来の技術】バイポーラＩＣでは、例えば「改訂集積
回路工学（１）」柳井久義他、コロナ社第２４頁〜第２
５頁に示されるように、素子間をＰＮ接合の逆バイアス
で分離する構造が用いられている。例えば、図１３に示
されるようにＰ基板上にＮウェル（アイソレーション領
域）を形成した半導体集積回路では、Ｐ基板とＮウェル
の接合を逆バイアスして各素子を分離している。具体的
には、電源として正電源＋Ｖｃｃのみを用いる場合には
Ｐ基板を接地しＮウェルに正電源＋Ｖｃｃを印加する。
正電源＋Ｖｃｃ及び負電源−Ｖｃｃを使用する場合に
は、Ｐ基板に負電源−Ｖｃｃを印加する。このようにす
ると、Ｐ基板とＮウェルの間が逆バイアスされ、素子間
が分離されることとなる。
回路工学（１）」柳井久義他、コロナ社第２４頁〜第２
５頁に示されるように、素子間をＰＮ接合の逆バイアス
で分離する構造が用いられている。例えば、図１３に示
されるようにＰ基板上にＮウェル（アイソレーション領
域）を形成した半導体集積回路では、Ｐ基板とＮウェル
の接合を逆バイアスして各素子を分離している。具体的
には、電源として正電源＋Ｖｃｃのみを用いる場合には
Ｐ基板を接地しＮウェルに正電源＋Ｖｃｃを印加する。
正電源＋Ｖｃｃ及び負電源−Ｖｃｃを使用する場合に
は、Ｐ基板に負電源−Ｖｃｃを印加する。このようにす
ると、Ｐ基板とＮウェルの間が逆バイアスされ、素子間
が分離されることとなる。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな分離構造を有する半導体集積回路中に１電源により
駆動される回路と２電源により駆動される回路とが混在
している場合、１電源の断線その他のオープン異常によ
って素子間分離が妨げられ、また、ラッチアップ等によ
り発生する寄生素子によって素子又は回路の破壊が生ず
るおそれがあった。
うな分離構造を有する半導体集積回路中に１電源により
駆動される回路と２電源により駆動される回路とが混在
している場合、１電源の断線その他のオープン異常によ
って素子間分離が妨げられ、また、ラッチアップ等によ
り発生する寄生素子によって素子又は回路の破壊が生ず
るおそれがあった。
【０００４】具体的には、正電源＋Ｖｃｃによって駆動
される回路と、負電源−Ｖｃｃによって駆動される回路
と、正電源＋Ｖｃｃと負電源−Ｖｃｃの２電源によって
駆動される回路とが半導体集積回路中に混在しており、
かつ、各回路中の素子がＰＮ接合の逆バイアスによって
分離されている場合、例えば負電源−Ｖｃｃに係る外部
電源が断線等によりオープンとなると、負電源−Ｖｃｃ
により駆動されている回路や、２電源駆動されている回
路が正常に動作しなくなる。これに加え、ＰＮ接合が逆
バイアスされなくなり素子間分離が機能しなくなるた
め、正電源＋Ｖｃｃによって駆動される回路も正常に機
能しなくなる。また、ラッチアップ等により素子の破壊
が生じることもある。
される回路と、負電源−Ｖｃｃによって駆動される回路
と、正電源＋Ｖｃｃと負電源−Ｖｃｃの２電源によって
駆動される回路とが半導体集積回路中に混在しており、
かつ、各回路中の素子がＰＮ接合の逆バイアスによって
分離されている場合、例えば負電源−Ｖｃｃに係る外部
電源が断線等によりオープンとなると、負電源−Ｖｃｃ
により駆動されている回路や、２電源駆動されている回
路が正常に動作しなくなる。これに加え、ＰＮ接合が逆
バイアスされなくなり素子間分離が機能しなくなるた
め、正電源＋Ｖｃｃによって駆動される回路も正常に機
能しなくなる。また、ラッチアップ等により素子の破壊
が生じることもある。
【０００５】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、１電源で駆動され
る回路と２電源で駆動される回路とが混在している半導
体集積回路において、１電源が断線等によりオープンと
なった場合でも、少くとも残りの１電源によって駆動可
能な回路を正常に動作可能にすることを目的とする。
とを課題としてなされたものであり、１電源で駆動され
る回路と２電源で駆動される回路とが混在している半導
体集積回路において、１電源が断線等によりオープンと
なった場合でも、少くとも残りの１電源によって駆動可
能な回路を正常に動作可能にすることを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明の半導体集積回路は、素子間分離に係
るＰＮ接合が逆バイアスされるか順バイアスされるかを
正電源又は負電源の電位と接地電位との比較により判定
する手段と、順バイアスと判定された場合に、比較の対
象とされた電源に係る内部配線を接地電位に固定する手
段と、を備えることを特徴とする。
るために、本発明の半導体集積回路は、素子間分離に係
るＰＮ接合が逆バイアスされるか順バイアスされるかを
正電源又は負電源の電位と接地電位との比較により判定
する手段と、順バイアスと判定された場合に、比較の対
象とされた電源に係る内部配線を接地電位に固定する手
段と、を備えることを特徴とする。
【０００７】
【作用】本発明においては、ＰＮ接合が逆バイアスされ
るか順バイアスされるかが正電源又は負電源の電位と接
地電位との比較により判定される。順バイアスと判定さ
れた場合には、比較の対象とされた電源が断線等により
オープンとなっているとみなすことができる。この場合
には、当該電源に係る内部配線が接地電位に固定され
る。すると、素子間分離に係るＰＮ接合は、残りの正電
源又は負電源によって逆バイアスされた状態に維持さ
れ、素子間分離が保たれる。この結果、当該残りの正電
源又は負電源によって駆動される素子又は回路の正常動
作が確保され、また、ラッチアップ等によって生じる寄
生素子による破壊も防止される。
るか順バイアスされるかが正電源又は負電源の電位と接
地電位との比較により判定される。順バイアスと判定さ
れた場合には、比較の対象とされた電源が断線等により
オープンとなっているとみなすことができる。この場合
には、当該電源に係る内部配線が接地電位に固定され
る。すると、素子間分離に係るＰＮ接合は、残りの正電
源又は負電源によって逆バイアスされた状態に維持さ
れ、素子間分離が保たれる。この結果、当該残りの正電
源又は負電源によって駆動される素子又は回路の正常動
作が確保され、また、ラッチアップ等によって生じる寄
生素子による破壊も防止される。
【０００８】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。
基づき説明する。
【０００９】図１には、本発明の第１実施例に係る半導
体集積回路の構成が示されている。この図に示される半
導体集積回路１０は、正電源端子１２、接地端子１４及
び負電源端子１６を有している。正電源端子１２には外
部から正電源＋Ｖｃｃが印加され、負電源端子１６には
外部から負電源−Ｖｃｃが印加される。また、接地端子
１４は、外部の接地配線ＧＮＤに接続される。なお、半
導体集積回路１０は、実際にはこの他に回路１８〜２２
の動作のために必要な所定の端子を有しているが、この
図においては簡略化のためこれらを省略している。
体集積回路の構成が示されている。この図に示される半
導体集積回路１０は、正電源端子１２、接地端子１４及
び負電源端子１６を有している。正電源端子１２には外
部から正電源＋Ｖｃｃが印加され、負電源端子１６には
外部から負電源−Ｖｃｃが印加される。また、接地端子
１４は、外部の接地配線ＧＮＤに接続される。なお、半
導体集積回路１０は、実際にはこの他に回路１８〜２２
の動作のために必要な所定の端子を有しているが、この
図においては簡略化のためこれらを省略している。
【００１０】回路１８は、正電源端子１２と接地端子１
４の間に接続され、正電源＋Ｖｃｃによって駆動される
回路である。また、回路２０は、負電源端子１６と接地
端子１４の間に接続され、負電源−Ｖｃｃにより駆動さ
れる回路である。さらに、回路２２は、正電源端子１２
と負電源端子１６の間に接続され、正電源＋Ｖｃｃ及び
負電源−Ｖｃｃにより駆動される回路である。これらの
回路１８〜２２を構成する素子の間は、それぞれ、先に
図１３を用いて説明したＰＮ接合によって素子間分離さ
れている。この実施例の場合、逆バイアスのためＰＮ接
合に印加される電圧は、＋Ｖｃｃ及び−Ｖｃｃである。
４の間に接続され、正電源＋Ｖｃｃによって駆動される
回路である。また、回路２０は、負電源端子１６と接地
端子１４の間に接続され、負電源−Ｖｃｃにより駆動さ
れる回路である。さらに、回路２２は、正電源端子１２
と負電源端子１６の間に接続され、正電源＋Ｖｃｃ及び
負電源−Ｖｃｃにより駆動される回路である。これらの
回路１８〜２２を構成する素子の間は、それぞれ、先に
図１３を用いて説明したＰＮ接合によって素子間分離さ
れている。この実施例の場合、逆バイアスのためＰＮ接
合に印加される電圧は、＋Ｖｃｃ及び−Ｖｃｃである。
【００１１】この実施例の特徴とするところは、負電源
端子１６の電位を接地端子１４の電位と比較し、電源端
子１６の電位が接地端子１４の電位以上となった場合に
負電源端子に係る内部配線２４を接地端子１４に接続す
る電源短絡回路２６を設けた点にある。電源短絡回路２
６は、接地端子１４と負電源端子１６の間に設けられた
スイッチＱ0 と、このスイッチＱ0 をオン／オフさせる
ための制御信号を出力するコンパレータ２８と、から構
成されている。コンパレータ２８の非反転入力端子は負
電源端子１６に接続されており、反転入力端子は接地端
子１４に接続されている。このコンパレータ２８は、負
電源端子１６の電位が接地端子１６の電位以上となった
場合にスイッチＱ0 を閉じさせる。なお、コンパレータ
２８は、正電源端子１２を介して供給される正電源＋Ｖ
ｃｃによって駆動される。
端子１６の電位を接地端子１４の電位と比較し、電源端
子１６の電位が接地端子１４の電位以上となった場合に
負電源端子に係る内部配線２４を接地端子１４に接続す
る電源短絡回路２６を設けた点にある。電源短絡回路２
６は、接地端子１４と負電源端子１６の間に設けられた
スイッチＱ0 と、このスイッチＱ0 をオン／オフさせる
ための制御信号を出力するコンパレータ２８と、から構
成されている。コンパレータ２８の非反転入力端子は負
電源端子１６に接続されており、反転入力端子は接地端
子１４に接続されている。このコンパレータ２８は、負
電源端子１６の電位が接地端子１６の電位以上となった
場合にスイッチＱ0 を閉じさせる。なお、コンパレータ
２８は、正電源端子１２を介して供給される正電源＋Ｖ
ｃｃによって駆動される。
【００１２】このような構成により、本実施例によれ
ば、負電源−Ｖｃｃに係る外部配線に断線等のオープン
異常が発生した場合においても、回路１８〜２２を構成
する素子間の分離が好適に確保され、ラッチアップ等に
よる破壊が防止されるとともに、少なくとも回路１８の
動作が確保される。
ば、負電源−Ｖｃｃに係る外部配線に断線等のオープン
異常が発生した場合においても、回路１８〜２２を構成
する素子間の分離が好適に確保され、ラッチアップ等に
よる破壊が防止されるとともに、少なくとも回路１８の
動作が確保される。
【００１３】すなわち、負電源−Ｖｃｃに断線等のオー
プン異常が発生した場合には、従来の回路であれば、内
部配線２４の電位が浮くことにより、回路１８〜２２間
の分離に係るＰＮ接合が順バイアスとなってしまい、回
路２０及び２２のみならず回路１８も動作不能となって
しまう。また、顕著な場合には、ラッチアップ等によっ
て生じる寄生素子によって回路１８〜２２の破壊が生じ
てしまうこともある。本実施例においては、このような
場合に負電源端子１６に係る内部配線２４が接地端子１
４に接続され、当該内部配線２４の電位が接地電位とな
るため、ＰＮ接合による素子間分離が確保される。ま
た、回路１８には、正電源＋Ｖｃｃが印加されているか
ら、上述のように素子間分離が確保されると、この回路
１８は正常に動作し得ることとなる。無論、ラッチアッ
プ等による寄生素子の発生、ひいてはこの寄生素子によ
る素子又は回路の破壊も防止される。
プン異常が発生した場合には、従来の回路であれば、内
部配線２４の電位が浮くことにより、回路１８〜２２間
の分離に係るＰＮ接合が順バイアスとなってしまい、回
路２０及び２２のみならず回路１８も動作不能となって
しまう。また、顕著な場合には、ラッチアップ等によっ
て生じる寄生素子によって回路１８〜２２の破壊が生じ
てしまうこともある。本実施例においては、このような
場合に負電源端子１６に係る内部配線２４が接地端子１
４に接続され、当該内部配線２４の電位が接地電位とな
るため、ＰＮ接合による素子間分離が確保される。ま
た、回路１８には、正電源＋Ｖｃｃが印加されているか
ら、上述のように素子間分離が確保されると、この回路
１８は正常に動作し得ることとなる。無論、ラッチアッ
プ等による寄生素子の発生、ひいてはこの寄生素子によ
る素子又は回路の破壊も防止される。
【００１４】図２には、本発明の第２実施例に係る半導
体集積回路の構成が示されている。この図に示される半
導体集積回路３０は、正電源端子１２の電位を接地端子
１４の電位と比較し、正電源端子１２の電位が接地端子
１４の電位以下となった場合に正電源端子１２に係る内
部配線３２を接地電位にクリップする電源短絡回路３４
を備えている。すなわち、この実施例は、第１実施例と
異なり正電源反転検出に係る実施例である。この実施例
によれば、正電源＋Ｖｃｃに断線等のオープン異常が発
生した場合でも、少なくとも回路２０の正常な動作が確
保される。
体集積回路の構成が示されている。この図に示される半
導体集積回路３０は、正電源端子１２の電位を接地端子
１４の電位と比較し、正電源端子１２の電位が接地端子
１４の電位以下となった場合に正電源端子１２に係る内
部配線３２を接地電位にクリップする電源短絡回路３４
を備えている。すなわち、この実施例は、第１実施例と
異なり正電源反転検出に係る実施例である。この実施例
によれば、正電源＋Ｖｃｃに断線等のオープン異常が発
生した場合でも、少なくとも回路２０の正常な動作が確
保される。
【００１５】なお、第１実施例に係る電源短絡回路２６
と第２実施例に係る電源短絡回路３４を併せ用いてもか
まわない。
と第２実施例に係る電源短絡回路３４を併せ用いてもか
まわない。
【００１６】図３には、本発明の第３実施例に係る半導
体集積回路の構成が示されている。この図に示される半
導体集積回路３６は、第１実施例と同様負電源反転検出
に係る実施例である。この実施例が第１実施例と異なる
点は、負電源端子１６に係る内部配線２４が接地端子１
４に接続されている状態でも、接地端子１４と負電源端
子１６とが短絡状態とならない点にある。
体集積回路の構成が示されている。この図に示される半
導体集積回路３６は、第１実施例と同様負電源反転検出
に係る実施例である。この実施例が第１実施例と異なる
点は、負電源端子１６に係る内部配線２４が接地端子１
４に接続されている状態でも、接地端子１４と負電源端
子１６とが短絡状態とならない点にある。
【００１７】すなわち、この実施例における電源短絡回
路３８は、第１実施例と同様負電源端子１６の電位と接
地端子１４の電位を比較するコンパレータ２８を備える
と共に、コンパレータ２８の出力に応じ、内部配線２４
を接地端子１４側と負電源端子１６側のいずれかに切り
替え接続するスイッチＱ0 を備えている。従って、コン
パレータ２８による比較の結果、負電源端子１６の電位
が接地端子１４の電位以上となった場合には、接地端子
１４が内部配線２４に接続されると共に、電源端子１６
と接地端子１４の間は外部から見て開放状態となる。こ
のような構成は、半導体集積回路３６内部において電源
端子を短絡すると不都合なアプリケーションに有効であ
る。
路３８は、第１実施例と同様負電源端子１６の電位と接
地端子１４の電位を比較するコンパレータ２８を備える
と共に、コンパレータ２８の出力に応じ、内部配線２４
を接地端子１４側と負電源端子１６側のいずれかに切り
替え接続するスイッチＱ0 を備えている。従って、コン
パレータ２８による比較の結果、負電源端子１６の電位
が接地端子１４の電位以上となった場合には、接地端子
１４が内部配線２４に接続されると共に、電源端子１６
と接地端子１４の間は外部から見て開放状態となる。こ
のような構成は、半導体集積回路３６内部において電源
端子を短絡すると不都合なアプリケーションに有効であ
る。
【００１８】図４には、本発明の第４実施例に係る半導
体集積回路の構成が示されている。この図に示される半
導体集積回路４０は、第２実施例と同様正電源反転検出
に係る実施例である。但し、この実施例における電源短
絡回路４２は、内部配線３２が接地端子１４に接続され
た場合に正電源端子１２と接地端子１４の間が外部から
見て短絡状態とならないよう構成されている。言い換え
れば、この実施例における電源短絡回路４２は、第３実
施例における電源短絡回路３８と正負を入れ替えたのみ
でほぼ同様の構成を有している。
体集積回路の構成が示されている。この図に示される半
導体集積回路４０は、第２実施例と同様正電源反転検出
に係る実施例である。但し、この実施例における電源短
絡回路４２は、内部配線３２が接地端子１４に接続され
た場合に正電源端子１２と接地端子１４の間が外部から
見て短絡状態とならないよう構成されている。言い換え
れば、この実施例における電源短絡回路４２は、第３実
施例における電源短絡回路３８と正負を入れ替えたのみ
でほぼ同様の構成を有している。
【００１９】なお、第３実施例における電源短絡回路３
８と第４実施例における電源短絡回路４２を併せ用いて
もかまわない。
８と第４実施例における電源短絡回路４２を併せ用いて
もかまわない。
【００２０】図５には、第１実施例における電源短絡回
路２６の一例構成が示されている。この図においては、
コンパレータ２８は、各入力がダイオードＤ１又はＤ２
を介して負電源端子１６又は接地端子１４に接続された
差動トランジスタ対４４、この差動トランジスタ対４４
に電流を供給する電流源４６、及び差動トランジスタ対
４４に接続されたカレントミラー回路４８から構成され
ている。ダイオードＤ１及びＤ２はレベルシフト用のダ
イオードであり、これらのダイオードＤ１又はＤ２を介
して入力トランジスタ対４４に負電源端子１６の電位及
び接地端子１４の電位が入力される。ダイオードＤ１を
介して入力される負電源端子１６の電位がダイオードＤ
２を介して入力される接地端子１４の電位以上となる
と、差動トランジスタ対の出力トランジスタとして構成
されるスイッチＱ0 がオンし、接地端子１４が内部配線
２４と接続される。この結果、前述した内部配線２４の
電位が接地電位にクリップされる。
路２６の一例構成が示されている。この図においては、
コンパレータ２８は、各入力がダイオードＤ１又はＤ２
を介して負電源端子１６又は接地端子１４に接続された
差動トランジスタ対４４、この差動トランジスタ対４４
に電流を供給する電流源４６、及び差動トランジスタ対
４４に接続されたカレントミラー回路４８から構成され
ている。ダイオードＤ１及びＤ２はレベルシフト用のダ
イオードであり、これらのダイオードＤ１又はＤ２を介
して入力トランジスタ対４４に負電源端子１６の電位及
び接地端子１４の電位が入力される。ダイオードＤ１を
介して入力される負電源端子１６の電位がダイオードＤ
２を介して入力される接地端子１４の電位以上となる
と、差動トランジスタ対の出力トランジスタとして構成
されるスイッチＱ0 がオンし、接地端子１４が内部配線
２４と接続される。この結果、前述した内部配線２４の
電位が接地電位にクリップされる。
【００２１】なお、この実施例においては、前述の動作
によってスイッチＱ0 がオンした場合、スイッチＱ0 の
コレクタ電位がエミッタ電位より低くなっている。すな
わち、スイッチＱ0 のエミッタ端子はコレクタとして、
コレクタ端子はエミッタとして使用されている。従っ
て、スイッチＱ0 は逆方向時ｈFEが高く、かつオン電圧
が低い方が好ましい。このような特性を持たせるために
は、スイッチＱ0 のベース周辺を高濃度のＮ層（Ｄｅｅ
ｐＮ+ 等）で囲むなど逆方向のオン特性を向上させる構
成とするのが好ましい。
によってスイッチＱ0 がオンした場合、スイッチＱ0 の
コレクタ電位がエミッタ電位より低くなっている。すな
わち、スイッチＱ0 のエミッタ端子はコレクタとして、
コレクタ端子はエミッタとして使用されている。従っ
て、スイッチＱ0 は逆方向時ｈFEが高く、かつオン電圧
が低い方が好ましい。このような特性を持たせるために
は、スイッチＱ0 のベース周辺を高濃度のＮ層（Ｄｅｅ
ｐＮ+ 等）で囲むなど逆方向のオン特性を向上させる構
成とするのが好ましい。
【００２２】図６には、電源短絡回路２６の他の構成例
が示されている。この図に示される回路は、スイッチＱ
0 の駆動力を増すため、スイッチＱ0 駆動用のトランジ
スタＴｒ１を設けた点を特徴としている。すなわち、コ
ンパレータ２８の出力トランジスタＴｒ１のベースに印
加され、トランジスタＴｒ１がオンした時には電流源５
０からの電流によりスイッチＱ0 が駆動される。なお、
このような構成とする場合には、トランジスタＴｒ１に
より論理が反転するため、差動トランジスタ対４４への
入力を、図５に示される構成例とは逆の接続とする必要
がある。
が示されている。この図に示される回路は、スイッチＱ
0 の駆動力を増すため、スイッチＱ0 駆動用のトランジ
スタＴｒ１を設けた点を特徴としている。すなわち、コ
ンパレータ２８の出力トランジスタＴｒ１のベースに印
加され、トランジスタＴｒ１がオンした時には電流源５
０からの電流によりスイッチＱ0 が駆動される。なお、
このような構成とする場合には、トランジスタＴｒ１に
より論理が反転するため、差動トランジスタ対４４への
入力を、図５に示される構成例とは逆の接続とする必要
がある。
【００２３】図７には、電源短絡回路２６の第３の構成
例が示されている。この図に示される例も図６の例と同
様スイッチＱ0 を電流駆動するトランジスタＴｒ１を有
している。但し、このトランジスタＴｒ１は、正電源端
子１２又は負電源端子１６にそれぞれ接続された抵抗Ｒ
１及びＲ２に接続されており、トランジスタＴｒ１のエ
ミッタがスイッチＱ0 のベースに接続されている。従っ
て、この構成例においてもスイッチＱ0 の駆動力が増大
すると共に、トランジスタＴｒ１による論理の反転が生
じないため差動トランジスタ対４４の入力に係る接続が
図５の構成と同様になる。
例が示されている。この図に示される例も図６の例と同
様スイッチＱ0 を電流駆動するトランジスタＴｒ１を有
している。但し、このトランジスタＴｒ１は、正電源端
子１２又は負電源端子１６にそれぞれ接続された抵抗Ｒ
１及びＲ２に接続されており、トランジスタＴｒ１のエ
ミッタがスイッチＱ0 のベースに接続されている。従っ
て、この構成例においてもスイッチＱ0 の駆動力が増大
すると共に、トランジスタＴｒ１による論理の反転が生
じないため差動トランジスタ対４４の入力に係る接続が
図５の構成と同様になる。
【００２４】図８には、電源短絡回路２６の第４の構成
例が示されている。この図に示される構成は、カレント
ミラー回路４８のダーリントン接続中にトランジスタＴ
ｒ２を設け、このトランジスタＴｒ２に抵抗Ｒ３を介し
て電流を供給するように構成したものである。
例が示されている。この図に示される構成は、カレント
ミラー回路４８のダーリントン接続中にトランジスタＴ
ｒ２を設け、このトランジスタＴｒ２に抵抗Ｒ３を介し
て電流を供給するように構成したものである。
【００２５】図９には、電源短絡回路２６の第５の構成
例が示されている。この図においては、コンパレータ２
８は、差動トランジスタ対を構成するトランジスタＴｒ
３及びＴｒ４、正電源端子１２側に設けられたカレント
ミラー回路４８、トランジスタＴｒ３及びＴｒ４の消費
電流を低減するためダイオード接続されたトランジスタ
Ｔｒ５及びＴｒ６、トランジスタＴｒ５及びＴｒ６に電
流を供給する電流源５２、並びにＮＰＮトランジスタ
（トランジスタＴｒ３及びＴｒ５又はＴｒ４及びＴｒ
６）のベースエミッタ間を保護するダイオードＤ３及び
Ｄ４から構成されている。ダイオードＤ３は負電源端子
１６に係る内部配線２４に接続されており、Ｄ４は接地
端子１４に接続されている。これらのダイオードＤ３及
びＤ４を設けるのは、ＮＰＮトランジスタＴｒ３〜Ｔｒ
６のベースエミッタ間耐圧が例えば８Ｖと低いことに基
づくものである。また、トランジスタＴｒ７はコンパレ
ータ２８の出力トランジスタであり、抵抗Ｒ３及びＲ５
を介してスイッチＱ0 を駆動する。この構成例において
も前述の各構成例と同様の効果を得ることができる。
例が示されている。この図においては、コンパレータ２
８は、差動トランジスタ対を構成するトランジスタＴｒ
３及びＴｒ４、正電源端子１２側に設けられたカレント
ミラー回路４８、トランジスタＴｒ３及びＴｒ４の消費
電流を低減するためダイオード接続されたトランジスタ
Ｔｒ５及びＴｒ６、トランジスタＴｒ５及びＴｒ６に電
流を供給する電流源５２、並びにＮＰＮトランジスタ
（トランジスタＴｒ３及びＴｒ５又はＴｒ４及びＴｒ
６）のベースエミッタ間を保護するダイオードＤ３及び
Ｄ４から構成されている。ダイオードＤ３は負電源端子
１６に係る内部配線２４に接続されており、Ｄ４は接地
端子１４に接続されている。これらのダイオードＤ３及
びＤ４を設けるのは、ＮＰＮトランジスタＴｒ３〜Ｔｒ
６のベースエミッタ間耐圧が例えば８Ｖと低いことに基
づくものである。また、トランジスタＴｒ７はコンパレ
ータ２８の出力トランジスタであり、抵抗Ｒ３及びＲ５
を介してスイッチＱ0 を駆動する。この構成例において
も前述の各構成例と同様の効果を得ることができる。
【００２６】図１０には、電源短絡回路２６の第６の構
成例が示されている。この図に示される回路は、図９の
構成を変形したものである。すなわち、入力トランジス
タＴｒ３及びＴｒ４や、電流供給用のダイオード接続さ
れたトランジスタＴｒ５及びＴｒ６を省略し、カレント
ミラー回路４８をＮＰＮトランジスタから構成した上
で、このカレントミラー回路４８に対し２個の電流源５
４及び５６から電流を供給するようにしたものである。
このような構成によっても、図９の例と同様の効果が得
られる。
成例が示されている。この図に示される回路は、図９の
構成を変形したものである。すなわち、入力トランジス
タＴｒ３及びＴｒ４や、電流供給用のダイオード接続さ
れたトランジスタＴｒ５及びＴｒ６を省略し、カレント
ミラー回路４８をＮＰＮトランジスタから構成した上
で、このカレントミラー回路４８に対し２個の電流源５
４及び５６から電流を供給するようにしたものである。
このような構成によっても、図９の例と同様の効果が得
られる。
【００２７】ところで、これらの各構成は、電源の正負
を反転させ、これに伴いＰＮＰとＮＰＮとを反転させる
ことにより、正電源反転検出に係る電源短絡回路３４と
しても用い得るものである。図１１及び図１２には、こ
のような反転によって得られる電源短絡回路３４の一例
構成が示されている。
を反転させ、これに伴いＰＮＰとＮＰＮとを反転させる
ことにより、正電源反転検出に係る電源短絡回路３４と
しても用い得るものである。図１１及び図１２には、こ
のような反転によって得られる電源短絡回路３４の一例
構成が示されている。
【００２８】まず、図１１に示される電源短絡回路３４
は、図５に示される電源短絡回路２６を反転させること
により得られるものであり、図１２に示される電源短絡
回路３４は、図１０に示される電源短絡回路２６を反転
させることにより得られるものである。
は、図５に示される電源短絡回路２６を反転させること
により得られるものであり、図１２に示される電源短絡
回路３４は、図１０に示される電源短絡回路２６を反転
させることにより得られるものである。
【００２９】但し、この反転にあたって、図１１におい
てはスイッチＱ0 のコレクタとエミッタの接続を逆にし
ている。これは、ＮＰＮトランジスタではベースエミッ
タ間耐圧が低くこれ以上の電圧が加わる集積回路ではコ
レクタとエミッタを反転させることができないのに対
し、図１１の構成でスイッチＱ0 として用いられている
Ｌ−ＰＮＰトランジスタはその耐圧がベースエミッタ間
もベースコレクタ間も例えば数十Ｖ程度と高いためコレ
クタエミッタ間を反転させ得るということに鑑みたもの
である。また、この構成では、ダイオードＤ１及びＤ２
は、レベルシフトの機能に加え、さらに、差動トランジ
スタ対４４を構成する各ＮＰＮトランジスタのベースエ
ミッタ間保護の機能をも有している。
てはスイッチＱ0 のコレクタとエミッタの接続を逆にし
ている。これは、ＮＰＮトランジスタではベースエミッ
タ間耐圧が低くこれ以上の電圧が加わる集積回路ではコ
レクタとエミッタを反転させることができないのに対
し、図１１の構成でスイッチＱ0 として用いられている
Ｌ−ＰＮＰトランジスタはその耐圧がベースエミッタ間
もベースコレクタ間も例えば数十Ｖ程度と高いためコレ
クタエミッタ間を反転させ得るということに鑑みたもの
である。また、この構成では、ダイオードＤ１及びＤ２
は、レベルシフトの機能に加え、さらに、差動トランジ
スタ対４４を構成する各ＮＰＮトランジスタのベースエ
ミッタ間保護の機能をも有している。
【００３０】また、図１２の電源短絡回路３４において
は、図１０の電源短絡回路２６を反転させるのに際し、
ダイオードＤ３及びＤ４を省略している。これは、この
構成例においてカレントミラー回路４８を構成している
各トランジスタにＬ−ＰＮＰトランジスタを用いている
ことによるものである。Ｌ−ＰＮＰトランジスタは、上
述のようにベースエミッタ間耐圧が高いためこれらダイ
オードＤ３及びＤ４による保護を行う必要がない。
は、図１０の電源短絡回路２６を反転させるのに際し、
ダイオードＤ３及びＤ４を省略している。これは、この
構成例においてカレントミラー回路４８を構成している
各トランジスタにＬ−ＰＮＰトランジスタを用いている
ことによるものである。Ｌ−ＰＮＰトランジスタは、上
述のようにベースエミッタ間耐圧が高いためこれらダイ
オードＤ３及びＤ４による保護を行う必要がない。
【００３１】なお、以上の回路において、電流源や抵抗
の付加等の変更も可能である。また、コンパレータ２８
やスイッチＱ0 の構成としては他の構成を用いてもかま
わない。また、以上の説明は、各素子をバイポーラ素子
としたものであったが、これに代え、Ｊ−ＦＥＴ、ＭＯ
Ｓ−ＦＥＦを用いても構わない。特に、スイッチＱ0と
してはＭＯＳ−ＦＥＴを用いることが好ましい。これ
は、ＭＯＳ−ＦＥＴを駆動する際に必要とされるゲート
電流が小さく、かつＭＯＳ−ＦＥＴであればオン特性の
良いものを形成可能であることによるものである。この
ようにすると回路構成が簡素となり、特性が向上する。
の付加等の変更も可能である。また、コンパレータ２８
やスイッチＱ0 の構成としては他の構成を用いてもかま
わない。また、以上の説明は、各素子をバイポーラ素子
としたものであったが、これに代え、Ｊ−ＦＥＴ、ＭＯ
Ｓ−ＦＥＦを用いても構わない。特に、スイッチＱ0と
してはＭＯＳ−ＦＥＴを用いることが好ましい。これ
は、ＭＯＳ−ＦＥＴを駆動する際に必要とされるゲート
電流が小さく、かつＭＯＳ−ＦＥＴであればオン特性の
良いものを形成可能であることによるものである。この
ようにすると回路構成が簡素となり、特性が向上する。
【００３２】さらに、コンパレータ２８にヒステリシス
特性やディレイをもたせても良い。また、集積回路内部
又は外部に保護回路や保護素子を追加してもかまわな
い。
特性やディレイをもたせても良い。また、集積回路内部
又は外部に保護回路や保護素子を追加してもかまわな
い。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
素子間分離用ＰＮ接合が逆バイアスされるか順バイアス
されるかを正電源又は負電源の電位と接地電位との比較
により判定し、判定結果に応じて比較の対象とされた電
源に係る内部配線を接地電位に固定するようにしたた
め、正電源又は負電源が断線によりオープンした場合で
あっても、ＰＮ接合による素子間分離を保つことができ
る。また、オープンとなった電源を必要としない回路又
は素子を引き続き動作させることが可能となる。これら
の結果、フェイルセーフ設計が容易となり、ラッチアッ
プ等による破壊を防止することが可能となり、結果とし
て信頼性が向上する。
素子間分離用ＰＮ接合が逆バイアスされるか順バイアス
されるかを正電源又は負電源の電位と接地電位との比較
により判定し、判定結果に応じて比較の対象とされた電
源に係る内部配線を接地電位に固定するようにしたた
め、正電源又は負電源が断線によりオープンした場合で
あっても、ＰＮ接合による素子間分離を保つことができ
る。また、オープンとなった電源を必要としない回路又
は素子を引き続き動作させることが可能となる。これら
の結果、フェイルセーフ設計が容易となり、ラッチアッ
プ等による破壊を防止することが可能となり、結果とし
て信頼性が向上する。
【図１】本発明の第１実施例に係る半導体集積回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の第２実施例に係る半導体集積回路の構
成を示すブロック図である。
成を示すブロック図である。
【図３】本発明の第３実施例に係る半導体集積回路の構
成を示すブロック図である。
成を示すブロック図である。
【図４】本発明の第４実施例に係る半導体集積回路の構
成を示すブロック図である。
成を示すブロック図である。
【図５】負電源反転検出に係る電源短絡回路の一例構成
を示す回路図である。
を示す回路図である。
【図６】負電源反転検出に係る電源短絡回路の一例構成
を示す回路図である。
を示す回路図である。
【図７】負電源反転検出に係る電源短絡回路の一例構成
を示す回路図である。
を示す回路図である。
【図８】負電源反転検出に係る電源短絡回路の一例構成
を示す回路図である。
を示す回路図である。
【図９】負電源反転検出に係る電源短絡回路の一例構成
を示す回路図である。
を示す回路図である。
【図１０】負電源反転検出に係る電源短絡回路の一例構
成を示す回路図である。
成を示す回路図である。
【図１１】正電源反転検出に係る電源短絡回路の一例構
成を示す回路図である。
成を示す回路図である。
【図１２】正電源反転検出に係る電源短絡回路の一例構
成を示す回路図である。
成を示す回路図である。
【図１３】素子間分離に係るＰＮ接合を示す半導体集積
回路断面図である。
回路断面図である。
１０，３０，３６，４０ 半導体集積回路 １２ 正電源端子 １４ 接地端子 １６ 負電源端子 １８ 正電源により駆動される回路 ２０ 負電源により駆動される回路 ２２ 正電源及び負電源により駆動される回路 ２４ 負電源端子に係る内部配線 ２６，３４，３８，４２ 電源短絡回路 ２８ コンパレータ ３２ 正電源端子に係る内部配線 ＋Ｖｃｃ 正電源 −Ｖｃｃ 負電源 ＧＮＤ 接地電位
Claims (1)
- 【請求項１】 素子間分離用のＰＮ接合を含み、外部の
正電源及び負電源から内部配線を介して印加される電圧
によりこのＰＮ接合を逆バイアスして、素子間を分離す
る半導体集積回路において、 上記ＰＮ接合が逆バイアスされるか順バイアスされるか
を正電源又は負電源の電位と接地電位との比較により判
定する手段と、 順バイアスと判定された場合に、比較の対象とされた電
源に係る内部配線を接地電位に固定する手段と、 を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28842592A JPH06140499A (ja) | 1992-10-27 | 1992-10-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28842592A JPH06140499A (ja) | 1992-10-27 | 1992-10-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140499A true JPH06140499A (ja) | 1994-05-20 |
Family
ID=17730058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28842592A Pending JPH06140499A (ja) | 1992-10-27 | 1992-10-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140499A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340902B1 (en) | 1999-08-12 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having multiple power-supply nodes and capable of self-detecting power-off to prevent erroneous operation |
| US6483357B2 (en) | 2000-10-24 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device reduced in through current |
| DE102012200276B4 (de) | 2011-01-11 | 2020-08-06 | Infineon Technologies Ag | System und verfahren zum verhindern bipolarer parasitärer aktivierung in einer halbleiterschaltung |
-
1992
- 1992-10-27 JP JP28842592A patent/JPH06140499A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340902B1 (en) | 1999-08-12 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having multiple power-supply nodes and capable of self-detecting power-off to prevent erroneous operation |
| US6483357B2 (en) | 2000-10-24 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device reduced in through current |
| DE102012200276B4 (de) | 2011-01-11 | 2020-08-06 | Infineon Technologies Ag | System und verfahren zum verhindern bipolarer parasitärer aktivierung in einer halbleiterschaltung |
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