DE102012200276B4 - System und verfahren zum verhindern bipolarer parasitärer aktivierung in einer halbleiterschaltung - Google Patents

System und verfahren zum verhindern bipolarer parasitärer aktivierung in einer halbleiterschaltung Download PDF

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Abstract

Halbleiteranordnung, die aufweist:einen Halbleiterkörper (202, 204) eines ersten Leitungstyps, wobei der Halbleiterkörper (202, 204) dazu ausgebildet ist, an eine erste Versorgungsspannung (VBB) gekoppelt zu werden, und wobei die erste Versorgungsspannung (VBB) eine erste Polarität bezogen auf ein Massepotential aufweist;ein erstes Gebiet (206) eines zweiten Leitungstyps im Halbleiterkörper (202, 204), wobei der zweite Leitungstyp zu dem ersten Leitungstyp komplementär ist, eine Schnittstelle zwischen dem ersten Gebiet (206) und dem Halbleiterkörper (202, 204) einen ersten Diodenübergang bildet, und das erste Gebiet (206) dazu ausgebildet ist, an eine zweite Versorgungsspannung (GND) gekoppelt zu werden, wobei die zweite Versorgungsspannung (GND) das Massepotential aufweist;ein zweites Gebiet (210) des ersten Leitungstyps im ersten Gebiet (206), wobei das zweite Gebiet (210) dazu ausgebildet ist, an eine dritte Versorgungsspannung (VDD) gekoppelt zu werden, und wobei die dritte Versorgungsspannung (VDD) die erste Polarität bezogen auf das Massepotential aufweist;einen Vergleicher (222) mit einem ersten, an den Halbleiterkörper (202, 204) gekoppelten Eingang und einem zweiten, an das erste Gebiet (206) gekoppelten Eingang; undeinen Schalter (220) mit einem an das erste Gebiet (206) angekoppelten ersten Ausgangsknoten (224), einem an den Halbleiterkörper (202, 204) angekoppelten zweiten Ausgangsknoten (228) und einem an einen Ausgang des Vergleichers gekoppelten Steuerknoten (230), wobei der erste Leitungstyp ein n-Typ und der zweite Leitungstyp ein p-Typ ist, die erste Polarität eine positive Polarität ist, unddie dritte Versorgungsspannung (VDD) eine positive Versorgungsspannungist.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiteranordnungen bzw. Halbleiterbauelemente und ein Verfahren, und insbesondere ein System und ein Verfahren zum Verhindern parasitärer bipolarer Aktivierung in einer Halbleiterschaltung.
  • HINTERGRUND
  • Die Druckschrift JP H06 - 140 499 A offenbart eine integrierte Halbleiterschaltung mit einem Komparator der ein Potential an einem negativen Stromversorgungsanschluss mit einem Potential an einem Erdungsanschluss vergleicht, und wenn das erstere höher als das letztere ist, verbindet er die interne Verdrahtung mit dem Anschluss, indem er einen Schalter einschaltet. Der PN-Übergang, der sich auf die Trennung von Elementen bezieht, wird auf einer Sperrvorspannung gehalten und der Betrieb von mindestens der Schaltung wird sichergestellt.
  • Die Druckschrift US 4 353 105 A offenbart eine Schutzschaltung für Bulk-Silizium-CMOS-Schaltungen, die das Latch-up von parasitären SCR-Bauelementen erkennt. Die Schutzschaltung unterbricht den Strom der CMOS-Schaltung als Reaktion auf das Erkennen eines SCR-Latch-up-Zustands und aktiviert den normalen Schaltungsbetrieb wieder, sobald der Latch-up-Zustand beendet ist.
  • Die Druckschrift US 5 159 204 A offenbart eine Schaltung zum Vermeiden eines Latch-up in einer integrierten Schaltung, in der der Basis-Emitter-Übergang eines parasitären Bipolartransistors, der Teil einer parasitären SCR-Struktur ist, überwacht wird. Wenn sich die Vorwärtsvorspannung des überwachten Basis-Emitter-Übergangs einem vorbestimmten Wert nähert, wird der Betrieb der Schaltung geändert, um die Aktivierung des SCR zu verhindern.
  • Ein allgemeines und fortwährendes Problem, mit dem sich die Elektronikindustrie beschäftigen muss, ist der Schutz von Schaltungsbauelementen gegen elektrostatische Entladung (ESD - Electrostatic Discharge). Allgemein ist ESD die Übertragung einer elektrostatischen Ladung zwischen Körpern mit unterschiedlichen elektrostatischen Potentialen oder Spannungen, verursacht durch direkten Kontakt oder induziert durch ein elektrostatisches Feld. Insbesondere sind integrierte Schaltungen für Schaden oder Zerstörung durch ESD anfälliger geworden, während ihre internen Strukturen und geometrischen Merkmale kleiner geworden sind.
  • Die Handhabung und Verhinderung von ESD stellt eine besondere Herausforderung in industriellen und Kraftfahrzeugumgebungen dar, wo Hochspannungskreise allgemein vorkommen und wo der Betrieb von Motoren, Maschinerie und sonstigen induktiven Schaltkreisen große Stromleitungsstörungen erzeugen kann. Zum Erleichtern der Auslegung von Schaltkreisen, die in solchen Umgebungen betrieben werden können, sind von Organisationen wie beispielsweise der ISO (International Organization for Standards) Standards entwickelt worden, in denen die Art elektrischer Umgebung umrissen ist, denen solche Schaltkreise standhalten sollten.
  • Ein Beispiel solcher Standards ist ISO 10605:2008 mit der Bezeichnung „Road vehicles - Test methods for electrical disturbances from electrostatic discharge“ (Straßenfahrzeuge - Prüfungsverfahren für elektrische Störungen von elektrostatischer Entladung). 1 zeigt einen durch ISO 10605 definierten Prüfimpuls, der eine durch induktives Schalten in der Kraftfahrzeugumgebung verursachte mögliche Stromleitungsstörung darstellt. Hier beginnt der Prüfimpuls bei einer Batterie-Nennspannung UA von ca. 12 V. Der Prüfimpuls wird auf null Volt verringert und geht dann von null Volt auf zwischen -75 V bis -100 V über, mit einer Anstiegszeit (tr) von ca. 1 µs von 10% bis 90%. Wenn er an eine Systemstromversorgungsspannung angelegt wird, stellt dieser Prüfimpuls eine sehr schnelle Änderung der Polarität und Versorgungsspannung jedes an eine Stromversorgung angekoppelten Bauelements dar. Damit ein Schaltkreis einem solchem Impuls interner und chipexterner ESD widerstehen kann, werden zum Schützen des Schaltkreises ISO-Strukturen benutzt.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine vor ESD geschützte Halbleiteranordnung, eine vor ESD geschützte integrierte Schaltung und ein Verfahren zum Schutz einer Halbleiteranordnung vor ESD zur Verfügung zu stellen.
  • Diese Aufgabe wird durch eine Halbleiteranordnung nach Anspruch 1, eine integrierte Schaltung nach Anspruch 11 und ein Verfahren nach Anspruch 16 gelöst. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Bei einem Ausführungsbeispiel weist eine Halbleiteranordnung, einen Halbleiterkörper eines ersten Leitungstyps (Dotierungstyps), ein erstes Gebiet eines zweiten Leitungstyps (Dotierungstyps) im Halbleiterkörper und ein zweites Gebiet des ersten Leitungstyps im ersten Gebiet auf, wobei der zweite Leitungstyp komplementär zu dem ersten Leitungstyp ist und wobei eine Schnittstelle zwischen dem ersten Gebiet und dem Halbleiterkörper einen ersten Diodenübergang bildet. Der Halbleiterkörper ist dazu ausgebildet, an eine erste Versorgungsspannung gekoppelt zu werden, wobei die erste Versorgungsspannung eine erste Polarität bezogen auf ein Massepotential aufweist. Das erste Gebiet ist dazu ausgebildet, an eine zweite Versorgungsspannung gekoppelt zu werden, wobei die zweite Versorgungsspannung das Massepotential aufweist. Das zweite Gebiet ist dazu ausgebildet, an eine dritte Versorgungsspannung gekoppelt zu werden, wobei die dritte Versorgungsspannung die erste Polarität bezogen auf das Massepotential aufweist. Außerdem weist die Halbleiteranordnung einen Vergleicher mit einem ersten, an den Halbleiterkörper gekoppelten Eingang und einem zweiten, an das erste Gebiet gekoppelten Eingang, und einen Schalter mit einem ersten, an das erste Gebiet gekoppelten Ausgangsknoten und einem zweiten, an den Halbleiterkörper gekoppelten Ausgangsknoten auf. Der erste Leitungstyp ist ein n-Typ, der zweite Leitungstyp ist ein p-Typ, die erste Polarität ist eine positive Polarität, und die dritte Versorgungsspannung ist eine positive Versorgungsspannung.
  • Die Einzelheiten einer oder mehrerer Ausführungsbeispiele der Erfindung sind in den beiliegenden Zeichnungen und der untenstehenden Beschreibung aufgeführt. Sonstige Merkmale, Aufgaben und Vorteile der Erfindung werden aus der Beschreibung und den Zeichnungen und aus den Ansprüchen offenbar werden.
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und deren Vorteile wird nunmehr auf die folgenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen Bezug genommen.
    • 1 veranschaulicht einen negativen ISO-Impuls.
    • 2 veranschaulicht einen Querschnitt einer integrierten Schaltung gemäß einem Ausführungsbeispiel.
    • 3 veranschaulicht ein Ausführungsbeispiel einer integrierten High-Side-T rei berschaltung.
    • 4 veranschaulicht ein Ausführungsbeispiel einer ESD-Anordnung.
    • 5 veranschaulicht ein Ausführungsbeispiel einer ESD-Struktur.
    • 6 veranschaulicht ein Ausführungsbeispiel eines Substrat-Schalt-Vergleichers und eines Substrat-Schalters.
    • 7 veranschaulicht ein weiteres Ausführungsbeispiel eines Substrat-Schalt-Vergleichers und eines Substrat-Schalters.
    • 8 zeigt Signalverläufe, die die Funktion einer ESD-Anordnung gemäß einem Ausführungsbeispiel veranschaulichen.
    • 9 veranschaulicht ein Beleuchtungssystem gemäß einem Ausführungsbeispiel.
    • 10 veranschaulicht ein Ausführungsbeispiel eines Komparators und einer Substrat-Klemmschaltung.
  • Untenstehend werden die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsformen besprochen. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare Erfindungskonzepte bietet, die in einer Vielzahl spezifischer Zusammenhänge ausgeführt sein können. Die besprochenen bestimmten Ausführungsformen sind nur für bestimmte Arten zum Herstellen und Verwenden der Erfindung beispielhaft und begrenzen nicht den Rahmen der Erfindung.
  • Die vorliegende Erfindung wird in Bezug auf bevorzugte Ausführungsformen in einem bestimmten Zusammenhang beschrieben, nämlich im Zusammenhang mit dem Verhindern einer bipolaren parasitären Aktivierung in einer n-Substrat-Technik. Die Erfindung kann jedoch ebenfalls auf die Bereitstellung von Schutz gegen ESD, Latchup und ISO-Impuls in anderen Halbleitertechniken mit anderen Substratarten wie beispielsweise einem p-Substrat angewandt werden.
  • In einer Ausführungsform der vorliegenden Erfindung wird ein Stromfluss von einem Kollektor zu einem Emitter eines parasitären Bipolartransistors verhindert durch Erfassen eines Aktivierungszustandes und durch Zusammenkoppeln der Basis und des Emitters des parasitären Bipolartransistors, wenn der Aktivierungszustand erfasst wird. Bei einer Ausführungsform, wo ein n-Substrat normalerweise an eine Batterieversorgung angekoppelt ist, eine Masseverbindung normalerweise an ein p-Isolationsgebiet angekoppelt ist und eine digitale Stromversorgung normalerweise an eine n-Wanne innerhalb des p-Isolationsgebiets angekoppelt ist, wird der Aktivierungszustand erfasst, wenn die Batterieversorgungsspannung bis auf einem Punkt absinkt, der nahe der Spannung bzw. des Potenzials der Masseverbindung ist.
  • 2 zeigt einen Querschnitt 200 einer integrierten Schaltung gemäß einem Ausführungsbeispiel, die ein n-Substrat 202 aufweist, auf dem eine n-Epitaxieschicht 204 ausgebildet ist. Bei einem Ausführungsbeispiel wird eine Batteriespannung über einen VBB-Pin an das Substrat 202 angelegt. Bei einem Ausführungsbeispiel ist der VBB-Pin auf eine Spannung zwischen ca. 11 V und ca. 14 V vorgespannt, jedoch können bei alternativen Ausführungsformen auch andere Spannungen in Abhängigkeit von den bestimmten Ausführungsformen und ihren Spezifikationen benutzt werden. Eine p-Isolationswanne 206 ist in der n-Epitaxieschicht 204 ausgebildet und über einen GND-Pin und einen p+-Wannenkontakt 218 an ein Massepotenzial gekoppelt. Bei einer Ausführungsform sind Digitalschaltungen innerhalb eines p-Gebiets 208 und eines n-Gebiets 210 enthalten, die in dem p-Isolationsgebiet 206 ausgebildet sind. Ein Pin VDD ist dazu ausgebildet, an eine digitale Spannungsversorgung mit einer Spannung beispielsweise von 3,3 V oder 5 V gekoppelt zu werden, jedoch können andere Versorgungsspannungen in anderen Ausführungsformen benutzt werden. Als Alternative können andere Schaltungsarten wie beispielsweise Analogschaltungen innerhalb der p- und n-Gebiete 208, 210 ausgebildet sein. Bei einer Ausführungsform ist die n-Wanne 210 über einen n+-Kontakt 214 an die VDD-Spannung gekoppelt. Bei einer Ausführungsform, bei dem zur Realisierung ein CMOS-Prozess genutzt wird, ist eine NMOS-Anordnung 232 in der p-Wanne 208 ausgebildet und eine PMOS-Anordnung 234 ist unter Verwendung von in der Technik bekannten Verfahren in der n-Wanne 210 ausgebildet. Dementsprechend können andere Anordnungen oder Bauelemente, wie beispielsweise Kondensatoren, Widerstände und andere Transistorarten wie beispielsweise Bipolartransistoren und JFET ebenfalls in der p-Wanne 208 und der n-Wanne 210 ausgebildet sein. Es versteht sich, dass alternative Ausführungsformen alternative Strukturen benutzen können. Beispielsweise kann bei einigen Ausführungsbeispielen die Epitaxieschicht weggelassen werden.
  • Bei einer Ausführungsform sind parasitäre Bipolarbauelemente Q1, Q2 und Q3 infolge der Art und Weise ausgebildet, in der bestimmte Halbleiterschichten und -vorrichtungen angeordnet sind. Ein parasitäres Bipolarbauelement Q1 besitzt eine durch ein p-Isolationsgebiet 206 ausgebildete Basis, einen durch eine n-Epitaxieschicht 204 ausgebildeten Emitter und einen durch eine n-Wanne 210 ausgebildeten Kollektor; ein parasitäres Bipolarbauelement Q2 weist eine durch ein p-Isolationsgebiet 206 ausgebildete Basis, einen durch die n-Epitaxieschicht 204 ausgebildeten Emitter und einen durch ein n+-Drain-Gebiet 216 ausgebildeten Kollektor auf, und eine parasitäres PNP- Bipolarbauelement Q3 weist eine durch eine n-Wanne 210 ausgebildete Basis, einen durch p+-Source/Drain-Diffusionen 202 und 215 ausgebildeten Emitter und einen durch die p-Isolationswanne 206 ausgebildeten Kollektor auf. Die Schnittstelle zwischen der p-Isolationswanne 206 und der n-Epitaxieschicht 204 ist durch eine Sperrschichtdiode D1 dargestellt.
  • Ohne die Anwendung eines ESD- und/oder ISO-Impulsschutzes werden, wenn die Spannung bei VBB unter die Spannung am GND-Pin vorgespannt ist, die Basis-Emitter-Übergänge der parasitären Bipolarbauelemente Q1 und Q2 in Durchlassrichtung vorgespannt und die parasitären Bipolarbauelemente Q1 und Q2 werden eingeschaltet. In einigen Fällen kann ein nennenswerter Strom vom VDD-Pin zum VBB-Pin fließen. Weiterhin wird immer dann, wenn die parasitäre Bipolartransistoren Q1 und Q2 eingeschaltet werden, die Basis des parasitären Bipolartransistors Q3 heruntergezogen und dadurch die Basis der Transistoren Q1 und Q2 auf VDD hochgezogen und es wird ein Latchup der parasitären Bipolartransistoren bewirkt.
  • Bei einer Ausführungsform können, wie weiter unten beschrieben, Strombegrenzungswiderstände in Reihe mit dem VBB-Pin und dem VDD-Pin angeordnet werden, um zu verhindern, dass ein zerstörerisch großer Strom durch die parasitären Bipolartransistoren Q1 und Q2 fließt, wenn die Diode D1 in Durchlassrichtung vorgespannt wird. In einigen Situationen wird selbst bei Strombegrenzungswiderständen ein negativer Impuls an VBB eine Störung in den in der p-Wanne 208 und der n-Wanne 210 befindlichen Schaltungen verursachen. Eine solche Störung kann beispielsweise bewirken, dass Logikschaltungen ihren Zustand ändern, oder die Zustände von in der p-Wanne 208 und n-Wanne 210 angeordneten Analogschaltungen stören. Das Ändern eines solchen analogen oder digitalen Schaltungszustandes kann bei einigen Ausführungsformen ein unregelmäßiges und unvorhersehbares Verhalten in der Zielanwendung verursachen.
  • Bei einer Ausführungsform wird der Beginn des Zustandes, der die Bipolarbauelemente Q1 und Q2 aktivieren könnte, durch den Vergleicher 222 erfasst. Wenn der Vergleicher 222 detektiert, dass die Spannung bei VBB dabei ist, den Massepegel zu unterschreiten, wird vom Vergleicher 222 ein zwischen den Massepin GND und den Batteriepin VBB gekoppelter Schalter aktiviert. Bei den dargestellten Ausführungsformen ist dieser Schalter mit einem DMOS-Bauelement 220 ausgebildet. Bei einer Ausführungsform ist das DMOS-Bauelement 220 ein Trench-Bauelement, jedoch können bei alternativen Ausführungsformen auch andere Leistungs-MOSFET-Arten wie beispielsweise planare DMOS-Bauelemente oder Nicht-Leistungs-MOSFET-Bauelemente, wie beispielsweise Hochspannungs-NMOS-Bauelemente, benutzt werden. Bei einer Ausführungsform weist das DMOS-Bauelement an Masse gekoppelte n+-Sourcegebiete 224, eine Gateelektrode in Gräben 230, ein p-Bodygebiet 226 und ein Draingebiet 228 auf. Eine Diode D2 repräsentiert einen pn-Übergang zwischen dem p-Bodygebiet 226, das mit dem n+-Sourcegebiet 224 kurzgeschlossen ist, und dem n-Draingebiet 228, das die n-Epitaxieschicht 204 und das n-Substrat 202 aufweist. Wenn das DMOS-Bauelement 220 aktiviert wird, wird zwischen GND und VBB ein niederohmiger Pfad gebildet. Dieser niederohmige Pfad verhindert, dass der Basis-Emitter-Übergang von parasitären Bipolarbauelementen Q1 und Q2 nennenswert in Durchlassrichtung vorgespannt wird. Bei einer Ausführungsform ist die Vorspannung in Durchlassrichtung auf zwischen ca. 0 mV und 300 mV begrenzt. Als Alternative kann diese Vorspannung in Durchlassrichtung auf unterschiedliche Spannungsbereiche begrenzt sein.
  • Bei einer Ausführungsform ist der Schwellenwert des Vergleichers 222 auf eine kleine positive Spannung eingestellt, beispielsweise ca. 30 mV oder zwischen 20 mV und 40 mV, um sicherzustellen, dass der Vergleicher 222 schnell genug aktiviert wird, um ein Einschalten der Transistoren Q1 und Q2 zu verhindern. Als Alternative kann der Schwellenwert des Vergleichers 222 auf eine Spannung von Null oder auf andere Spannungspegel eingestellt werden.
  • 3 zeigt integrierte Schaltung (IC) 300 mit einem High-Side-Treiber. Bei einer Ausführungsform weist der Lampentreiber 300 Ausgangspins 304 auf, die beispielsweise zum Anschließen einer Last 306 an eine Batteriespannung VBB ausgebildet sind. Logik-Eingangspins 302 sind zum Steuern des Zustandes der IC 300 und des Zustandes von Ausgangsstrompins 304 eingerichtet. Bei einer Ausführungsform ist die Last 306 eine Lampe. Die IC 300 mit dem High-Side-Treiber kann jedoch auch zum Treiben anderer Arten von Lasten eingesetzt werden, wie zum Beispiel von Motorspulen, Magnetspulen und Schaltnetzteilen, ohne jedoch darauf beschränkt zu sein. Bei einer Ausführungsform ist ein Widerstand RVDD in Reihe zu einem VDD-Pin geschaltet und ein Widerstand RGND ist in Reihe zu einem GND-Pin geschaltet zum Begrenzen des Stroms, wenn die Diode D1 (2) in Durchlassrichtung vorgespannt wird. Bei einer Ausführungsform beträgt RVDD etwa 500 Ω und RGND etwa 100 Ω, jedoch können andere alternative Werte bei anderen Ausführungsformen benutzt werden. Ein Kondensator CVDD ist ein zwischen den VDD-Pin und den GND-Pin gekoppelter Entkopplungskondensator. Bei einer Ausführungsform ist VDD auf etwa 5 V über GND vorgespannt und VBB ist auf etwa 12 V über GND vorgespannt. Als Alternative kann VDD auf andere Spannungen vorgespannt sein und VBB kann eine Betriebsspannung von bis zu etwa 50 V bis 60 V bei einigen Ausführungsformen und sogar höher bei anderen Ausführungsformen aufweisen.
  • 4 zeigt Ausführungsbeispiele von ESD-Anordnungen in dem High-Side-Treiber-IC 300. Bei einer Ausführungsform wird durch Zenerdioden DZ1 und DZ2 und den Innenwiderstand RS eine Versorgungsspannung VDD geklemmt und eine Strombegrenzung erreicht. Bei einer Ausführungsform beträgt die Zenerspannung von DZ1 und DZ2 etwa 7 Volt und der Widerstand RS beträgt etwa 100 Ohm. Als Alternative können andere Zenerspannungen und Widerstandswerte benutzt werden. Ein Vergleicher 322 vergleicht die Spannung bei VBB mit GND, und das DMOS-Bauelement 326 zur Klemmung einer ESD-Spannung wird aktiviert, wenn ein Potenzial am negativen Anschluss das Potenzial am positiven Anschluss des Vergleichers 322 unterschreitet. Bei einer Ausführungsform ist das DMOS-Bauelement 326 ein selbstsperrendes Bauelement mit einem Schwellenwert von zwischen etwa 2 V und etwa 3 V. Als Alternative können andere Bauelemente und andere Schwellenwerte benutzt werden. Bei einigen Ausführungsformen wird ein Offset 328 eingeführt, um sicherzustellen, dass das DMOS-Bauelement eingeschaltet wird, ehe VBB GND nennenswert unterschreitet. Wie oben erörtert, kann dieser Offset zwischen etwa 20 mV und 40 mV betragen, oder Werte außerhalb dieses Bereichs aufweisen. Bei einer Ausführungsform bietet die Zener-Klemmdiode DZ3 Schutz für das DMOS-Bauelement 326 geboten. Die Diode D4 ist die Bodydiode bzw. Bulkdiode des Transistors 326. Bei einer Ausführungsform beträgt die Zenerspannung von DZ3 etwa 45 Volt und der Vorspannungsstrom der Stromquelle 324 ist etwa 100 µA. Bei alternativen Ausführungsformen können andere Zenerspannungen und Vorspannungsströme benutzt werden.
  • Bei einer Ausführungsform wird durch den Widerstand RVDD der Strom durch die Diode DZ1 der ESD-Schutzstruktur begrenzt, sollte die GND-Spannung höher als die VDD-Spannung sein. Dies kann beispielsweise bei einer Verpolungssituation, einem Massepotenzialdrift oder einem negativen ESD-Impuls auftreten.
  • 5 zeigt, wie ein Ausführungsbeispiel der ESD-Struktur 360 mit einer Analogschaltung 362, einer Digitalschaltung 364 und parasitären Bipolarbauelementen QA, QB, QC und QD bei einem negativen Spannungszustandes am Pin VBB zusammen wirkt, wenn VBB ein Potenzial unter Massepotenzial annimmt. Hier werden durch Bulk-Verbindungen in den PMOS-Bauelementen in den Analog- und Digitalschaltungen 362 und 364 die Kollektoren der parasitären Bipolarbauelemente gebildet. Bei einer Ausführungsform kann dieser Zustand mit negativem Potenzial durch Anlegen einer externen Spannung an die Versorgungspins oder durch Anlegen eines negativen Impulses an VBB, wie beispielsweise durch Anlegen des in 1 gezeigten ISO-Impulses 1 bewirkt werden.
  • In dem dargestellten Beispiel werden 5 V an VDD angelegt und -1 V an VBB angelegt. Wenn VBB und GND nicht über einen Schalter gekoppelt sind, werden eine Sperrschichtdiode zwischen dem p-Isolationsgebiet und dem n-Substrat und die Basis-Emitter-Übergänge der parasitären Bipolarbauelemente QA, QB, QC und QD in Durchlassrichtung vorgespannt, wodurch der GND-Pin ein Potential von 0,3 V oder eine Diodenspannung über VBB annimmt. Wie oben erörtert, kann ein nennenswertes Vorspannen in Durchlassrichtung der Basis-Emitter-Übergänge der parasitären Bipolarbauelemente einen Stromfluss durch die Ansammlung der parasitären Bipolarbauelemente bewirken. Im Fall eines negativen ESD-ISO-Impulses wird durch die parasitären Bipolartransistoren QA, QB, QC und QD durchfließende Ströme ein Spannungsabfall über RVDD und RS bewirkt. In einigen Fällen kann dieser Spannungsabfall bei einem Kollektorstrom von 20 mA bis 40 mA zwischen etwa 1 V und etwa 2 V betragen und kann den Verlust oder eine Verfälschung von Logikzuständen in den Analog- und Digitalschaltungen 362 und 364 verursachen. Bei einigen Ausführungsformen kann dieser Spannungsabfall auch einen Rücksetzzustand verursachen, beispielsweise bei einer Einschalt-Rücksetzschaltung (engl.: power-on reset circuit), die chipinterne Logik auf einen Anfangs-Logikzustand zurücksetzt. In solchen Fällen könnte die Vorrichtung während eines negativen ISO-Impulses nicht richtig funktionieren. Weiterhin ist auch die Funktionalität der IC nach dem ISO-Impuls beeinflusst, da die Speicherelemente des Digitalteils rückgesetzt werden.
  • 6 zeigt ein Ausführungsbeispiel der Substratschalter-Vergleicher 402 und des Schalters. Bei einer Ausführungsform wird der Vergleicher 402 zwischen VDD und GND vorgespannt und vergleicht die Spannung am Batteriepin VBB mit der Spannung am Massepin GND. Wenn die VBB-Spannung beispielsweise 30 mV mehr als GND beträgt, wird der Schalter 404 aktiviert. Bei weiteren Ausführungsformen kann ein unterschiedlicher Spannungsoffset benutzt werden. Beispielsweise kann bei einigen Ausführungsformen dieser Spannungsoffset zwischen 20 mV und 40 mV betragen und bei anderen Ausführungsformen können andere Offset-Spannungen außerhalb dieses Bereichs benutzt werden. Bei einem negativen ISO-Impuls reagiert der Vergleicher, ehe die VBB-Spannung negativ wird und verhindert dadurch die Aktivierung von parasitären NPN-Transistoren QP. Bei einer Ausführungsform ist der Schalter 404 so dimensioniert, dass der durch den Schalter 404 während eines ISO-Impulses fließende dynamische Strom einen niedrigeren Spannungsabfall als 200-300 mV aufweist, so dass die Basis-Emitter-Spannung des parasitären NPN-Transistors QP niedrig genug ist, den Stromfluss von VDD zu VBB vernachlässigbar zu machen, beispielsweise weniger als 1 mA. Es versteht sich, dass, da während eines negativen Impulses an VBB ein vernachlässigbarer Strom in parasitären Transistoren QP vorhanden ist, auch ein vernachlässigbarer Strom durch die Widerstände RVDD und R (5) vorhanden ist. Damit werden die Nennbetriebsspannungen für die Analogschaltung 362 und die Digitalschaltung 364 aufrechterhalten und Schaltungen innerhalb dieser Bereiche können ihre Zustände aufrechterhalten.
  • Bei einer Ausführungsform ist der Vergleicher 402 mit in der Technik bekannten Vergleicherstrukturen implementiert. Bei einer Ausführungsform weist der Vergleicher 402 ein differenzielles Eingangspaar mit Verarmungs-NMOS-Transistoren auf. Als Alternative können andere Eingangsstrukturen mit beispielsweise PMOS-Bauelementen benutzt werden. Bei einer Ausführungsform ist die Geschwindigkeit des Vergleichers 402 so eingestellt, dass das Gate des Schalttransistors innerhalb von 100 ns aufgeladen ist. Bei einigen Ausführungsformen weist der Vergleicher 402 eine Hysterese auf.
  • 7 zeigt einen Substratschalter-Vergleicher 402 und einen Schalter einer weiteren Ausführungsform, bei der der Schalter 404 (6) durch ein DMOS-Bauelement 410 implementiert ist. Bei einer Ausführungsform schützt eine Zenerdiode DZ3 das DMOS-Bauelement 410 vor einem Überspannungszustand. Eine Stromquelle 412 zieht das Gate von 410 zum Verhindern der Aktivierung des Substratschalters bei Normalbetrieb nach unten. Bei einer Ausführungsform ist das DMOS-Bauelement 410 groß genug, einen Spannungsabfall von weniger als etwa 200-300 mV während eines negativen ESD-ISO-Impulses aufrechtzuerhalten. Bei einer Ausführungsform beträgt die Größe des Bauelements zwischen 0,1 mm2 bis etwa 0,2 mm2. Bei einer alternativen Ausführungsform kann die Größe der Vorrichtung in Abhängigkeit von der bestimmten Ausführungsform und ihrer Spezifikationen größer oder kleiner sein.
  • 8 zeigt einen Signalverlauf, der die Funktion einer Schutzvorrichtung gemäß einem Ausführungsbeispiel als Reaktion auf einen negativen ISO-Impuls veranschaulicht. Die Kurve 502 stellt die von 10 V bis -1 V abnehmende Spannung bei VBB dar. Die Kurve 504 stellt die Spannung bei GND ohne aktivierten Substrat-Schalter-Vergleicher dar. Es ist in diesem Fall ersichtlich, dass die Spannungsdifferenz zwischen VBB (Kurve 502) und GND (Kurve 504) etwa 0,7 V beträgt. Dies stellt den Fall dar, bei dem die parasitären bipolaren Transistoren leitend sind. Die Kurve 506 stellt andererseits die Spannung bei GND in einem System dar, bei dem der Substrat-Vergleicher aktiviert ist. Hier ist die Spannung bei GND etwa 100 mV größer als die Spannung bei VBB für negative VBB-Spannungen. In einem solchen Zustand wird die Basis-Emitter-Spannung der parasitären Bipolartransistoren etwa 100 mV betragen, was niedrig genug ist, um einen nennenswerten Kollektorstrom in den parasitären Bipolartransistoren zu verhindern.
  • 9 zeigt ein beispielhaftes Beleuchtungssystem 600 nach einer Ausführungsform der vorliegenden Erfindung. Das System 600 enthält einen High-Side-Treiber-IC 604, der über eine Diode 630 an Masse 621, an eine hohe Versorgungsspannung 620, und über einen 500-Ω-Widerstand 632 an eine 5V-Logikspannung 623 gekoppelt ist. Der High-Side- Treiber-IC enthält einen Substrat-Vergleicher/DMOS-Klemmblock 615, der einen hohen Stromfluss vom VDD-Pin zum VS-Pin verhindert, wenn die Hochspannungsversorgung 620 die Spannung am Massepin GND unterschreitet. Der Substrat-Vergleicher-Block 615 wird gemäß oben beschriebenen Ausführungsformen betrieben. Die Diode 630 verhindert einen Stromfluss bei umgekehrter Polarität. Als Alternative kann ein Widerstand zusätzlich zu (z.B. parallel zu) oder anstelle der Diode 630 zum Verhindern eines Rückstromflusses benutzt werden.
  • Der High-Side-Treiber-IC 604 weist auch High-Side-Treiberschaltungen 606 auf, die Lampen 614, eine serielle Peripherieschnittstelle (SPI) 608 und wahlweise eine externe Treibersteuerung 610 ansteuern. Die externe Treibersteuerung 610 ist an den externen Treiber 612 angekoppelt, der eine Lampe 616 ansteuert. Bei einer Ausführungsform wird die SPI 608 und externe Treibersteuerung 610 durch eine 5-V-Logikversorgung 623 bestromt. Von einem Mikroprozessor oder einer Mikrosteuerung 602 wird der High-Side-Treiber 604 über SPI 608 gesteuert. Bei einigen Ausführungsformen werden von der SPI 608 ein Systemzustand und Strommessungen zur Mikrosteuerung 602 zurück gemeldet. Es versteht sich, dass das System 600 nur ein Beispiel eines Systems mit einem Substrat-Vergleicher/Klemmblock zum Verhindern eines hohen Stromflusses aufgrund der Aktivierung eines parasitären Bipolartransistors ist.
  • 10 zeigt ein Ausführungsbeispiel einer Vergleicher- und Substrat-Klemmschaltung 700 mit einer VBB-Erfassungsschaltung 750, einem Vergleicher 752 und einem Substratschalter 754. Die VBB-Erfassungsschaltung 750 erfasst die Batteriespannung VBB über ein selbstsperrendes Hochspannung-NMOS-Bauelement 702 und ein selbstleitendes NMOS-Bauelement 730 erfasst. Wenn die Spannung von VBB unter VDD abfällt, arbeitet das Bauelement 702 im linearen Bereich und der Knoten VBB_SENSE nimmt eine Spannung von annähernd VBB an. Wenn VBB unter den Schwellwert des Vergleichers 752 abfällt, nimmt der Ausgang des Inverters 718 ein High-Potenzial an und zieht das Gate des DMOS-Bauelements 726 über den NMOS-Source-Folger 720 nach oben. Die Substrat-Schalter-Schaltung 754 weist selbstleitende NMOS-Pull-Down-Transistoren 729, eine Zenerdiode 724 und einen DMOS-Transistor 726 auf und wird gemäß oben beschriebenen Ausführungsformen betrieben. Die Diode 722 schützt das Gate des DMOS-Transistors 726 vor einer Überspannung aufgrund einer möglicher kapazitiven Durchkopplung, beispielsweise der Gate-Drain-Kapazität des DMOS-Transistors 726.
  • Bei einer Ausführungsform ist der Vergleicher 752 durch einen zweistufigen Vergleicher mit einer Differenzialpaar-Eingangsstufe mit selbstleitenden NMOS-Transistoren 712 und 710 und PMOS-Lasttransistoren 704 und 706 implementiert. Das Differenzialpaar ist durch einen selbstleitenden NMOS- Transistor 714 vorgespannt. Die zweite Stufe, die den Inverter 718 treibt, weist einen PMOS-Transistor 708 und einen selbstleitenden Vorspannungstransistor 728 auf. Bei einer Ausführungsform wird der Schwellenwert des Vergleichers 752 dadurch eingestellt, dass das NMOS-Bauelement 712 mit einer größeren Breite als das NMOS-Bauelemente 710 realisiert wird. Beispielsweise wird bei einer Ausführungsform das NMOS-Bauelement 712 etwa 20% größer als das NMOS-Bauelement 710 ausgebildet, um die Schwellenspannung zu kompensieren. Bei alternativen Ausführungsformen können Offsets anderer Größe benutzt werden. Bei weiteren alternativen Ausführungsformen kann ein Spannungs-Offset an einem der Eingänge des Vergleichers 752 erzeugt werden, beispielsweise durch eine geregelte Spannungsquelle oder Treiben eines Referenzstroms durch einen Widerstand. Auch kann der Spannungs-Offset durch Verwendung anderer in der Technik bekannter Verfahren erzeugt werden.
  • Bei einer Ausführungsform sind die NMOS-Transistoren 702, 730, 712, 710, 728, 720, 728 und 729 unter Verwendung von selbstleitenden NMOS-Bauelementen implementiert. Bei alternativen Ausführungsformen können einige oder alle dieser Vorrichtungen unter Verwendung von selbstsperrenden NMOS-Bauelementen, von Bipolartransistoren oder von sonstigen Bauelementen und/oder Technologien implementiert werden. Beispielsweise kann bei einer alternativen Ausführungsform der Vergleicher 752 unter Verwendung einer PMOS-Eingangsstufe implementiert sein. Bei einigen Ausführungsformen können Vorspannungstransistoren 730, 714, 728 unter Verwendung von beispielsweise anderen Stromquellenstrukturen, Widerständen oder sonstiger Vorrichtungen implementiert sein. Weiterhin können andere, in der Technik bekannte Vergleicherstrukturen benutzt werden.
  • Merkmale, die zuvor im Zusammenhang mit einem Ausführungsbeispiel erläutert wurden, können selbstverständlich mit Merkmalen anderer Ausführungsbeispiele kombiniert werden, auch wenn dies zuvor nicht explizit erwähnt wurde.

Claims (24)

  1. Halbleiteranordnung, die aufweist: einen Halbleiterkörper (202, 204) eines ersten Leitungstyps, wobei der Halbleiterkörper (202, 204) dazu ausgebildet ist, an eine erste Versorgungsspannung (VBB) gekoppelt zu werden, und wobei die erste Versorgungsspannung (VBB) eine erste Polarität bezogen auf ein Massepotential aufweist; ein erstes Gebiet (206) eines zweiten Leitungstyps im Halbleiterkörper (202, 204), wobei der zweite Leitungstyp zu dem ersten Leitungstyp komplementär ist, eine Schnittstelle zwischen dem ersten Gebiet (206) und dem Halbleiterkörper (202, 204) einen ersten Diodenübergang bildet, und das erste Gebiet (206) dazu ausgebildet ist, an eine zweite Versorgungsspannung (GND) gekoppelt zu werden, wobei die zweite Versorgungsspannung (GND) das Massepotential aufweist; ein zweites Gebiet (210) des ersten Leitungstyps im ersten Gebiet (206), wobei das zweite Gebiet (210) dazu ausgebildet ist, an eine dritte Versorgungsspannung (VDD) gekoppelt zu werden, und wobei die dritte Versorgungsspannung (VDD) die erste Polarität bezogen auf das Massepotential aufweist; einen Vergleicher (222) mit einem ersten, an den Halbleiterkörper (202, 204) gekoppelten Eingang und einem zweiten, an das erste Gebiet (206) gekoppelten Eingang; und einen Schalter (220) mit einem an das erste Gebiet (206) angekoppelten ersten Ausgangsknoten (224), einem an den Halbleiterkörper (202, 204) angekoppelten zweiten Ausgangsknoten (228) und einem an einen Ausgang des Vergleichers gekoppelten Steuerknoten (230), wobei der erste Leitungstyp ein n-Typ und der zweite Leitungstyp ein p-Typ ist, die erste Polarität eine positive Polarität ist, und die dritte Versorgungsspannung (VDD) eine positive Versorgungsspannung ist.
  2. Halbleiteranordnung nach Anspruch 1, die weiterhin aufweist: eine im Halbleiterkörper (202, 204) angeordnete Nutzschaltung.
  3. Halbleiteranordnung nach Anspruch 2, wobei die Nutzschaltung aufweist: einen High-Side-Schalttransistor, der dazu ausgebildet ist, einen Ausgangsknoten an die erste Versorgungsspannung (VBB) zu koppeln.
  4. Halbleiteranordnung nach Anspruch 1, wobei der Halbleiterkörper (202, 204) ein n-Substrat (202) aufweist; das erste Gebiet (206) ein p-Isolationsgebiet aufweist, und das zweite Gebiet (210) eine n-Wanne aufweist.
  5. Halbleiteranordnung nach Anspruch 1, wobei die dritte Versorgungsspannung (VDD) eine positive digitale Versorgungsspannung ist.
  6. Halbleiteranordnung nach Anspruch 1, wobei der Vergleicher (222) dazu ausgebildet ist, den Schalter (220) zu aktivieren, wenn der erste Diodenübergang in Durchlassrichtung vorgespannt ist.
  7. Halbleiteranordnung nach Anspruch 1, wobei der Vergleicher (222) weiterhin dazu ausgebildet ist, den Schalter (220) zu aktivieren, wenn der erste Diodenübergang auf Null vorgespannt ist oder wenn der erste Diodenübergang bis zu einem ersten Schwellwert in Sperrrichtung vorgespannt ist.
  8. Halbleiteranordnung nach Anspruch 7, wobei der erste Schwellenwert zwischen etwa 5 mV und etwa 25 mV liegt.
  9. Halbleiteranordnung nach einem der vorangehenden Ansprüche, wobei der Schalter (220) einen Schalttransistor aufweist.
  10. Halbleiteranordnung nach Anspruch 9, wobei der Schalttransistor (220) ein NMOS-Bauelement aufweist.
  11. Halbleiteranordnung nach einem der vorangehenden Ansprüche, wobei der Schalter (220) mit einem Trench-DMOS-Bauelement ausgebildet ist.
  12. Integrierte Schaltung, die aufweist: ein Halbleitersubstrat (202, 204) eines ersten Leitungstyps, das dazu ausgebildet ist, an einen Anschluss für eine erste Versorgungsspannung (VBB) gekoppelt zu werden, wobei die erste Versorgungsspannung (VBB) eine erste Polarität bezogen auf ein Massepotential aufweist; ein erstes Gebiet (206) eines zu dem ersten Leitungstyp komplementären zweiten Leitungstyps in dem Halbleitersubstrat, wobei das erste Gebiet (206) dazu ausgebildet ist, an einen Anschluss für eine Massespannung (GND) gekoppelt zu werden; ein zweites Gebiet (210) des ersten Leitungstyps in dem ersten Gebiet (206), wobei das zweite Gebiet (210) dazu ausgebildet ist, an einen Anschluss für eine zweite Versorgungsspannung gekoppelt zu werden, und wobei die zweite Versorgungsspannung die erste Polarität bezogen auf das Massepotential aufweist; einen Vergleicher (222) mit einem an das Halbleitersubstrat (202, 204) gekoppelten ersten Eingang und einem an das erste Gebiet gekoppelten zweiten Eingang; und einen zwischen das Halbleitersubstrat (202, 204) und das erste Gebiet (206) gekoppelten Schalter (220), wobei der Schalter (220) einen an den Vergleicher (222) gekoppelten Steuerknoten aufweist, wobei der Vergleicher (222) dazu ausgebildet ist, den Schalter (220) zu aktivieren, wenn eine Spannungsdifferenz zwischen dem ersten Eingang und dem zweiten Eingang einen Schwellenwert unterschreitet, wobei das Halbleitersubstrat (202, 204) ein n-Substrat ist, das erste Gebiet (206) ein p-Gebiet ist, das zweite Gebiet (201) ein n-Gebiet ist, die erste Polarität eine positive Polarität ist, und die erste und zweite Versorgungsspannung (VBB, VDD) positive Versorgungsspannungen sind.
  13. Integrierte Schaltung nach Anspruch 12, wobei der Schwellenwert zwischen 5 mV und 25 mV liegt.
  14. Integrierte Schaltung nach Anspruch 12 und 13, wobei der Vergleicher (222) und der Schalter (220) dazu ausgebildet sind, zu verhindern, dass ein zwischen dem ersten Gebiet (206) und dem Halbleitersubstrat (202, 204) gebildeter Diodenübergang auf eine Spannung vorgespannt wird, bei der ein parasitärer Bipolartransistors in Durchlassrichtung vorgespannt wird, wodurch ein nennenswerter Stromfluss vom zweiten Gebiet zum Halbleitersubstrat verursacht würde.
  15. Integrierte Schaltung nach einem der Ansprüche 12 bis 14, die weiterhin aufweist: einen High-Side-Schalttransistor, der dazu ausgebildet ist einen Ausgangsknoten an den Anschluss für die erste Versorgungsspannung zu koppeln.
  16. Integrierte Schaltung nach einem der Ansprüche 12 bis 15, wobei der Schalter (220) mit einem Trench-DMOS-Bauelement ausgebildet ist.
  17. Verfahren zum Schützen einer Halbleiteranordnung mit einem Substrat (202, 204) eines ersten Leitungstyps, das an einen ersten Versorgungspin gekoppelt ist, der dazu ausgebildet ist, an eine erste Versorgungsspannung mit einer ersten Polarität bezogen auf ein Massepotential gekoppelt zu werden, einem ersten Gebiet (206) eines zweiten Leitungstyps, das an einen zweiten Versorgungspin gekoppelt ist, der dazu ausgebildet ist, an das Massepotential gekoppelt zu werden, und einem dritten Gebiet (210) des ersten Leitungstyps, das an einen dritten Versorgungspin gekoppelt ist, der dazu ausgebildet ist, an eine zweite Versorgungsspannung mit der ersten Polarität bezogen auf das Massepotential gekoppelt zu werden, wobei das erste Gebiet (206) in dem Substrat (202, 204) angeordnet ist, das zweite Gebiet (210) in dem ersten Gebiet (206) angeordnet ist und der zweite Leitungstyp zu dem ersten Leitungstyp komplementär ist, wobei das aufweist: Verhindern eines Stromflusses zwischen dem dritten Versorgungspin und dem ersten Versorgungspin, wenn ein aus einer Schnittstelle zwischen dem ersten Gebiet (206) und dem Substrat (202, 204) gebildeter erster Diodenübergang in Durchlassrichtung vorgespannt wird, wobei das Verhindern Folgendes aufweist: Vergleichen einer Spannungsdifferenz zwischen dem ersten Versorgungspin und dem zweiten Versorgungspin mit einem Schwellenwert, und Schließen eines zwischen das Substrat (202, 204) und das erste Gebiet (206) gekoppelten Schalters, wenn die Spannungsdifferenz den Schwellenwert schneidet, wobei der erste Leitungstyp ein n-Typ ist und der zweite Leitungstyp ein p-Typ ist, die erste Polarität eine positive Polarität ist; die erste Versorgungsspannung eine positive Versorgungsspannung ist; die zweite Versorgungsspannung Masse ist; und die dritte Versorgungsspannung eine positive Versorgungsspannung ist.
  18. Verfahren nach Anspruch 17, wobei das Messen der Spannung weiterhin aufweist: das Erkennen eines ESD-Impulses am ersten Versorgungsstift.
  19. Verfahren nach Anspruch 17, wobei der ESD-Impuls einen ISO-Impuls umfasst.
  20. Verfahren nach Anspruch 17, wobei der Schwellenwert einer Spannung entspricht, bei der der erste Diodenübergang in Sperrrichtung vorgespannt ist.
  21. Verfahren nach Anspruch 20, wobei der Schwellenwert einer Spannung entspricht, bei der der erste Diodenübergang zwischen 5 mV und 25 mV in Sperrrichtung vorgespannt ist.
  22. Verfahren nach einem der Ansprüche 17 bis 21, wobei das Vergleichen das Benutzen eines Vergleichers (222) zum Vergleichen der Spannungsdifferenz mit dem Schwellenwert umfasst; und das Schließen des Schalters (220) das Aktivieren eines Steuerknotens eines Transistors mit einem an den ersten Versorgungspin gekoppelten Ausgangsknoten und einem an den zweiten Versorgungspin gekoppelten Ausgangsknoten umfasst.
  23. Verfahren nach einem der Ansprüche 17 bis 22, das weiterhin aufweist: Koppeln eines ersten Widerstands in Reihe mit dem ersten Versorgungspin; und Koppeln eines zweiten Widerstands in Reihe mit dem zweiten Versorgungspin.
  24. Verfahren nach einem der Ansprüche 17 bis 23, wobei das Schließen des Schalters das Aktivieren eines Trench-DMOS-Bauelements aufweist.
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