DE102012212890B4

DE102012212890B4 - High-Side Schalter

Info

Publication number: DE102012212890B4
Application number: DE201210212890
Authority: DE
Inventors: Luca Petruzzi; Alberto Zanardi
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2011-07-27
Filing date: 2012-07-23
Publication date: 2013-11-21
Anticipated expiration: 2032-07-24
Also published as: US20130027114A1; DE102012212890A1; CN102904556A; US8946943B2; CN102904556B

Abstract

Ein Halbleiterchip, der Folgendes aufweist: einen ersten Versorgungsanschluss (VBB), der im Betrieb mit einer ersten Versorgungsleitung verbunden ist, welche eine unstabilisierte erste Versorgungsspannung (UA) bereitstellt; ein zweiter Versorgungsanschluss (VDD), der im Betrieb mit einer zweiten Versorgungsleitung verbunden ist, welche eine stabilsierte zweite Versorgungsspannung (V0) bereitstellt; einen dritten Anschluss (GND), welcher ein Referenzpotential bereitstellt; zumindest einen Ausgangsanschluss (OUT0, OUT1, OUT2, OUT3, OUT4), der einen Ausgangsstrom bereitstellt; zumindest einen Leistungshalbleiterschalter (200), welcher in dem Halbleiterchip integriert ist und der dazu ausgebildet ist, einen Stromfluss von dem ersten Versorgungsanschluss (VBB) zu dem zumindest einen Ausgangsanschluss (OUT0, OUT1, OUT2, OUT3, OUT4) nach Maßgabe eines zugehörigen Steuersignals zu aktivieren und zu deaktivieren; und eine Steuerschaltung, welche dazu ausgebildet ist, das Steuersignal bereitzustellen, welches dem zumindest einen Leistungshalbleiter zugeführt ist, wobei die Steuerschaltung umfasst: eine Monitorschaltung (50), die mit der stabilisierten zweiten Versorgungsspannung (V0) versorgt ist und die dazu ausgebildet ist, die unstabilisierte erste Versorgungsspannung (UA) zu überwachen, wobei das Überwachen der unstabilisierten ersten Versorgungsspannung (UA) das Signalisieren einer Unterspannung umfasst, wenn die unstabilisierte erste Versorgungsspannung (UA) unter einen ersten Schwellwert (USW) fällt; gekennzeichnet durch einen Schalter (SWX), der so ausgebildet ist, den ersten Versorgungsanschluss (VBB) und den dritten Anschluss (GND) kurzzuschließen, wenn die Monitorschaltung (50) die Unterspannung signalisiert.

Description

Die Erfindung betrifft allgemein das Gebiet der Halbleiterschalter, bestimmte Ausführungsformen betreffen insbesondere so genannte „intelligente Halbleiterschalter” („smart switches”).
Die Druckschrift US 2005/0135037 A1 beschreibt eine elektronische Sicherung mit einem Leistungshalbleiterschalter mit einer dazugehörigen externen Gate-Treiberschaltung, welche eine Unterspannungsüberwachung aufweist. Intelligente Halbleiterschalter umfassen neben dem eigentlichen Halbleiterschalter häufig Treiber-Schaltungen, um den Halbleiterschalter in einer definierten Weise ein- und auszuschalten, sowie Schnittstellen-Schaltungen, um eine Kommunikation mit externen Komponenten zu ermöglichen wie zum Beispiel mit Mikrokontrollern, welche den Betrieb des intelligenten Halbleiterschalters auf einer höheren Abstraktionsebene kontrollieren. Ein Beispiel eines derartigen intelligenten Halbleiterschalters ist Infineons vierkanaliger intelligenter High-Side-Leistungsschalter BTS5682E (siehe BTS5682E, Datenblatt, Rev.1.0, 2008-01-22), welcher typischerweise in Automobilanwendungen zum Steuern der Lichter eingesetzt wird.
In vielen Anwendungen müssen intelligente Leistungsschalter dafür ausgelegt sein, transienten elektrischen Störungen zu widerstehen, welche aufgrund induktiver oder kapazitiver Kopplung sowie aufgrund elektrostatischer Entladungen („electrostatic discharges”, ESD) auftreten können. Beispielsweise müssen intelligente Leistungsschalter nach Maßgabe des Standards ISO 7637-2 getestet werden. Derartige Tests zur Überprüfung der Immunität gegen transiente Störungen („transient immunity tests”) werden durchgeführt, um zu überprüfen, ob das zu prüfende Bauelement bestimmten transienten Störungen, welche an den Eingangs- oder Ausgangspins auftreten können, standhält. Der Standard ISO 7637-2 definiert einige Standardpulse, welche realistische Störungen repräsentieren, die in Automobilanwendungen auftreten können.
Da jeder intelligente Halbleiterschalter bestimmte Anforderungen im Hinblick auf die Anfälligkeit gegen transiente Störungen erfüllen muss, kann die der Erfindung zugrunde liegende Aufgabe darin gesehen werden, einen intelligenten Halbleiterschalter mit einer effizienten Schutzschaltung zur Verfügung zu stellen, welche eine hohe Immunität gegen die relevanten transienten Störungen gewährleistet.
Es wird ein Halbleiterchip, insbesondere mit einem intelligenten Halbleiterschalter („smart switch”) beschrieben. Gemäß einem Beispiel der vorliegenden Erfindung umfasst der Chip einen ersten Versorgungsanschluss, welcher im Betrieb mit einer ersten Versorgungsleitung verbunden ist, die eine unstabilisierte erste Versorgungsspannung bereitstellt. Ein zweiter Versorgungsanschluss ist im Betrieb mit einer zweiten Versorgungsleitung verbunden, welche eine stabilisierte zweite Versorgungsspannung bereitstellt. An einem dritten Anschluss wird ein Referenzpotential zur Verfügung gestellt. An zumindest einem Ausgangsanschluss wird ein Ausgangsstrom zur Verfügung gestellt. In dem Halbleiterchip ist zumindest ein Leistungshalbleiterschalter integriert, der dazu ausgebildet ist, einen Stromfluss von dem ersten Versorgungsanschluss zu dem zumindest einen Ausgangsanschluss nach Maßgabe eines zugehörigen Steuersignals zu aktivieren und zu deaktivieren. Eine Steuerschaltung stellt das Steuersignal bereit, welches dem zumindest einen Leistungshalbleiterschalter zugeführt ist. Die Steuerschaltung umfasst eine Monitorschaltung, welcher die stabilisierte zweite Versorgungsspannung zugeführt ist und die dazu ausgebildet ist, die unstabilisierte erste Versorgungsspannung zu überwachen. Die Überwachung der unstabilisierten ersten Versorgungsspannung umfasst dabei das Signalisieren einer Unterspannung, wenn die unstabilisierte erste Spannung unter einen ersten Schwellwert fällt. Die Steuerschaltung umfasst des Weiteren einen Schalter, der dazu ausgebildet ist, den ersten Versorgungsanschluss und den dritten Anschluss kurzzuschließen, wenn die Monitorschaltung eine Unterspannung signalisiert.
Des Weiteren wird ein Verfahren zum Betreiben eines Halbleiterchips beschrieben. Der Halbleiterchip umfasst zumindest einen Leistungshalbleiterschalter, der dazu ausgebildet ist, einen Stromfluss von einem ersten Versorgungsanschluss zu zumindest einen Ausgangsanschluss nach Maßgabe eines Steuersignals zu aktivieren und zu deaktivieren, wobei der erste Versorgungsanschluss mit einer ersten Versorgungsleitung verbunden ist, welche eine unstabilisierte erste Spannung zur Verfügung stellt. Das Verfahren umfasst das Überwachen der unstabilisierten ersten Versorgungsspannung und das Signalisieren einer Unterspannung, wenn die unstabilisierte erste Versorgungsspannung unter einen ersten Schwellwert fällt. Der erste Versorgungsanschluss und ein dritter Anschluss, welcher ein Referenzpotential zur Verfügung stellt, werden kurzgeschlossen, wenn eine Unterspannung signalisiert wird.
Die Erfindung wird nun unter Bezugnahme auf die folgenden Abbildungen und die folgende Beschreibung näher erläutert. Die in den Abbildungen dargestellten Komponenten sind nicht notwendigerweise als Einschränkungen zu verstehen, vielmehr wird Wert darauf gelegt, das der Erfindung zugrunde liegende Prinzip zu illustrieren. Des Weiteren bezeichnen gleiche Bezugszeichen gleiche oder korrespondierende Teile.
1 zeigt den Zeitverlauf des Pulses Nummer 7 (ISO7-Puls) wie er in dem Standard ISO 7637-2 definiert ist; er repräsentiert einen negativen Spannungsausschlag an einer Versorgungsleitung aufgrund elektromagnetischer Interferenzen;
2 zeigt in einer beispielhaften Weise einen schematischen Querschnitt durch einen Teil eines Halbleiterkörpers, der z. B. einen intelligenten Halbleiterschalter bildet;
3 zeigt in einer beispielhaften Weise ein Blockdiagramm mit einigen Teilen eines intelligenten Halbleiterschalters;
4 zeigt einige Details des intelligenten Halbleiterschalters aus 3, welche in 3 nicht dargestellt sind; und
5 zeigt in einem Blockdiagramm einige Schaltungskomponenten, welche zum Schutz des intelligenten Halbleiterschalters gegen die negativen Auswirkungen eines ISO7-Pulses verwendet werden.
Wie oben erwähnt müssen Produkte, die für die Verwendung in Anwendungen im Automobilbereich ausgelegt sind, üblicherweise entsprechend des Standards ISO 7637-2 getestet werden. In diesem Standard ist der Puls Nummer 7 (in der Folge als „ISO7-Puls” bezeichnet) von speziellem Interesse, da die Gewährleistung eines ausreichenden Schutzes gegen derartige Pulse in einem intelligenten Halbleiterschalter eine herausfordernde Aufgabe darstellen kann. Intelligente Halbleiterschalter sind üblicherweise mehrkanalige High-Side-Schalter mit einer integrierten Digitalschaltung, welche über eine digitale Schnittstelle wie zum Beispiel SPI („serial peripheral interface”) gesteuert wird. Eine wichtige Klasse von intelligenten Halbleiterschaltern wird mit einer Technologie implementiert, die ein n-Substrat verwendet. Ein ISO7-Puls repräsentiert eine transiente Störung, welche auf einer Versorgungsleitung auftritt, wenn elektrische Motoren (zum Beispiel die Scheibenwischermotoren eines Automobils) mit derselben Versorgungsleitung verbunden sind. Wie in 1 dargestellt, fällt während dieses Pulses das von der Batterie auf der Versorgungsleitung zur Verfügung gestellte Versorgungspotential U_A (z. B. U_A = 13,5 V in 12 V-Systemen) von dem positiven Wert U_A (z. B. 13,5 V) auf negative Werte (im Bereich von ungefähr –50 V bis hin zu –300 V) innerhalb von ungefähr einer Mikrosekunde (t_r = 1 μs). Das Versorgungspotential steigt wieder auf den Wert U_A an nach einer Zeit t_d von ungefähr 50 μs. Diese Pulse können wiederholt auftreten in Zeitintervallen t₁, die zwischen 0,2 und 5 Sekunden liegen können.
Es ist jedoch zu beachten, dass die Werte t_r, t_d und t₁ sowie die Höhe des negativen Spannungsausschlags (siehe Spannungsausschlag U_S in 1) abhängig von der tatsächlichen Anwendung variieren können sowie abhängig von der kapazitiven Last, die mit der jeweiligen Versorgungsleitung gekoppelt ist. Je höher diese Kapazität ist, desto kleiner wird der resultierende negative Spannungsausschlag U_S ausfallen. Eine kapazitive Last im Bereich von zum Beispiel 5 bis 10 μF ist üblicherweise ausreichend, um sicherzustellen, dass das Potential der jeweiligen Versorgungsleitung nicht auf negative Werte fällt. Obwohl derartig hohe Kapazitätswerte als gängige Praxis angesehen werden, tendieren seit einigen Jahren die Hersteller von Modulen im Automobilbereich dazu, den Wert derartiger Kapazitäten zu senken, um Kosten zu senken. Eine Konsequenz daraus besteht darin, dass negative Spannungswerte auf den Versorgungsleitungen auftreten können und elektronische Bauelemente, welche mit der betroffenen Versorgungsleitung verbunden sind, wie zum Beispiel intelligente Halbleiterschalter mit derartigen Störungen umgehen können müssen, ohne eine Fehlfunktion aufzuweisen. Getestete intelligente Halbleiterschalter müssen gegen den ISO7-Puls bei der Durchführung standardisierter Tests wie oben beschrieben „immun” sein.
2 zeigt (teilweise) ein einfaches Beispiel einer Implementierung eines intelligenten Halbleiterschalters 1, der in einem n-Substrat (n-dotiertes Siliziumsubstrat) integriert ist. Der Zweck dieser Darstellung besteht darin, einige nachteilige Effekte eines ISO7-Pulses auf den intelligenten Halbleiterschalter und dessen Funktion aufzuzeigen. 2 zeigt den typischen Aufbau eines vertikalen n-Kanal-Leistungs-MOSFETs. Das heißt, eine n-dotierte Epitaxieschicht 101 wird auf einem n-dotierten Halbleitersubstrat 100 gebildet. Eine Transistorzelle 200 eines Leistungs-MOSFETs wird durch eine p-dotierte Body-Region 201 gebildet, die in der Epitaxieschicht 101 zwischen zwei Gräben 202 („trenches”) angeordnet ist, in denen wiederum Gateelektroden 203 vorgesehen sind (typischerweise hergestellt durch Auffüllen der Gräben mit polykristallinem Silizium). Angrenzend an die obere Oberfläche der Body-Region 201 und an die Seitenwände der Gräben 202 sind n⁺-dotierte Source-Regionen 204 gebildet, welche mit einer Source-Elektrode S verbunden sind.
Die Drain-Elektrode D ist mit dem n-Substrat 100 verbunden an der unteren Oberfläche des Substrats angeordnet. Der Einfachheit halber ist nur eine Transistorzelle dargestellt. Ein Leistungstransistor besteht normalerweise aus einer Vielzahl gleichartiger und parallel geschalteter Transistorzellen.
Abgesehen von dem vertikalen Leistungs-MOSFET 200 kann ein Inverter 300 (der ein Teil einer Logikschaltung sein kann) in dem Halbleiterkörper integriert sein, welcher ein n-dotiertes Substrat 100 und eine n-dotierte Epitaxieschicht 101 umfasst. Der Inverter 300 ist von dem Leistungstransistor 200 durch eine p-dotierte Isolationswanne 102 („isolation well”, in 2 als „p-Iso-Wanne” bezeichnet) getrennt, welche während des Betriebs geerdet ist (Chip-Pin bezeichnet mit GND), sodass die am pn-Übergang zwischen der Isolationswanne 102 und der Epitaxieschicht 101 gebildete Diode D_J in Sperrrichtung vorgespannt ist. Eine n-dotierte Wanne 103 (in 2 als „n-Wanne” bezeichnet) und eine korrespondierende p-dotierte Wanne 104 (in 2 als „CP-Wanne” bezeichnet, was kurz für „CMOS p-Wanne” ist) werden durch die obere Oberfläche der Epitaxieschicht 101 und die Isolationswanne 102 eingeschlossen. Die n- und p-dotierten Wannen 103 bzw. 104 bilden die Body-Regionen korrespondierender p-Kanal- und n-Kanal-MOS-Transistoren geringer Leistung, welche elektrisch derart verbunden sind, dass sie eine CMOS-Inverterschaltung 300 bilden, wobei die Source-Region (n⁺-dotiert) des n-Kanal-MOS-Transistors mit Masse GND verbunden ist, die Drain-Region (n⁺-dotiert) des n-Kanal-MOS-Transistors und die Drain-Region (p⁺-dotiert) des p-Kanal-MOS-Transistors mit dem Inverterausgang verbunden sind und die Source-Region (p⁺-dotiert) des p-Kanal-MOS-Transistors mit einem Chip-Pin V_DD verbunden ist, welcher ein entsprechend positives Versorgungspotential bereitstellt (was nicht verwechselt werden darf mit dem Batteriepotential, welches an der Versorgungsleitung von der Batterieklemme zu dem Chip-Pin V_BB anliegt). Der CMOS-Inverter in 2 repräsentiert einen Teil der Treiberschaltung, welche den Leistungs-MOSFET ansteuert.
3 zeigt als Blockdiagramm ein Elektronikmodul, umfassend den intelligenten Halbleiterschalter 1 gemäß 2 und einen Mikrokontroller 2, welcher dazu ausgebildet ist (z. B. unter Verwendung geeigneter Software), den Betrieb des intelligenten Halbleiterschalters 1 zu steuern. Der intelligente Halbleiterschalter kann tatsächlich mehr als einen Ausgangskanal (im vorliegenden Fall fünf Ausgangskanäle) aufweisen, wobei jeder Ausgangskanal einen Strompfad von dem Batterieversorgungs-Pin V_BB zu dem zugehörigen Ausgangs-Pin OUT₀ bis OUT₄ zur Verfügung stellt. Jeder Strompfad kann aktiviert und deaktiviert werden durch Ein- und Ausschalten der zugehörigen Leistungs-MOS-Transistoren 200 (siehe 2). Die 3 zeigt im Wesentlichen einen Stand der Technik, wie er in 23 des bereits genannten Datenblatts BTS5682E dargestellt ist.
In dem vereinfachten Beispiel aus 2 wird die gesamte Steuer-, Treiber- und Schnittstellen-Schaltung, welche in dem intelligenten Halbleiteschalter 1 integriert ist, repräsentiert durch den Inverter 300. In dem Beispiel aus 3 umfasst der intelligente Halbleiterschalter neben den Leistungstransistoren 200 und neben anderen Komponenten eine SPI-Schnittstelle zur Kommunikation mit dem Mikrokontroller 2 über den SPI-Bus. Nach Maßgabe des SPI-Standards (SPI ist kurz für „serial peripheral interface”) werden vier Pins (serielle Eingangsdaten, „serial data in”, SI; serielle Ausgangsdaten, „serial data out”, SO; Chipauswahl, „chip select”, CS; und serieller Takt, „serial clock”, SCLK) und korrespondierende Leitungen benötigt, welche die SPI-Schnittstelle des intelligenten Halbleiterschalters 1 mit der korrespondierenden SPI-Schnittstelle des Mikrokontrollers 2 verbinden. Da SPI im Zusammenhang mit Mikrokontrollern häufig verwendet wird, sind die Details betreffend den SPI-Bus nicht weiter ausgeführt. Es bleibt zu betonen, dass auch andere serielle Bus-Systeme stattdessen verwendet werden können (z. B. der I²C-Bus oder ähnliche), ohne dass größere Modifikationen gegenüber dem hier vorgestellten Beispiel notwendig wären.
Das in 3 dargestellte Elektronikmodul umfasst üblicherweise eine Elektronikplatine („printed circuit board”, PCB, nicht dargestellt), auf der der intelligente Halbleiterschalter 1 und der Mikrokontroller 2 neben anderen Komponenten angeordnet sind. Der Masse-Anschluss GND des intelligenten Halbleiteschalters 1 und die Masse-Anschlussklemme GND_PCB des Moduls sind über eine Schottky-Diode D_S gekoppelt, welche üblicherweise vorgesehen ist, um das Modul gegen eine Verpolung zu schützen. Wie in 3 zu sehen ist, können Widerstände von beispielsweise 2 kΩ vorgesehen sein, welche in Serie zu den SPI-Bus-Leitungen geschaltet sind, welche die SPI-Schnittstelle (SI, SO, SCLK, CS) des intelligenten Leistungshalbleiterschalters mit der korrespondierenden Schnittstelle des Mikrokontrollers 2 verbinden. Es sei angemerkt, dass viele der üblicherweise verwendeten Mikrokontroller mit einer integrierten SPI-Schnittstelle ausgestattet sind. Anders als der intelligente Leistungshalbleiterschalter benötigt der Mikrokontroller 2 keine Schottky-Diode zum Schutz gegen eine Verpolung der Versorgungsspannung, da der Mikrokontroller 2 Ober einen Spannungsregler (z. B. einen 5 V-Regler) versorgt wird, welcher typischerweise einen ausreichenden Schutz gegen Verpolung beinhaltet.
Die Eingangs-Ports IN0 bis IN4 (kurz INx, x = 0, 1, ..., 4) bieten eine alternative Möglichkeit, den jeweiligen Leistungshalbleiterschalter, der mit dem korrespondierenden Ausgang OUT0 bis OUT4 (kurz OUTx, x = 0, 1, ..., 4) gekoppelt ist, zu aktivieren oder deaktivieren. Wenn ein Eingangs-Port INx mit einem hohen Spannungspegel („High-Pegel”, z. B. 5 V) angesteuert wird, dann wird der zugehörige Ausgang OUTx aktiviert durch Einschalten des korrespondierenden Leistungshalbleiterschalters. Umgekehrt wird durch einen niedrigen Spannungspegel („Low-Pegel”, z. B. 0 V) der jeweilige Leistungshalbleiterschalter ausgeschaltet. Alternativ können die Schalter aktiviert oder deaktiviert werden unter Verwendung geeigneter SPI-Befehle, welche über die serielle SPI-Schnittstelle empfangen werden.
In dem in den 2 und 3 dargestellten Beispiel eines mit Hilfe einer n-Substrat-Technologie hergestellten intelligenten Halbleiterschalters hat ein negatives Potential V_BB an einem mit dem Drain D eines Leistungs-MOS-Transistors verbundenen Schaltungsknoten im Wesentlichen drei Effekte:

1.) Die normalerweise in Sperrrichtung vorgespannte Diode (siehe Diode D_J in 2) zwischen Masse GND und Versorgungspotential V_BB (Kathode) wird leitend, was dazu führt, dass das Potential der Isolationswanne 102 dem negativen Potential des Versorgungsleitungs-Pins V_BB mit einer Differenz von 0,7 V „folgt”, wobei die Differenz von 0,7 V dem Spannungsabfall über der Diode D_J entspricht. Dies ist möglich, da die Schottky-Diode D_S (siehe 3), die extern zwischen dem Masse-Anschluss GND des intelligenten Leistungshalbleiterschalters 1 und dem tatsächlichen Massepotential GND_PCB der Leiterplatte sperrend wird, was dazu führt, dass das Potential des Masse-Pins GND des intelligenten Halbleiterschalters dem Potential des Versorgungsleitungs-Pins V_BB folgt, wodurch eine Verschiebung des Massepotentials („ground shift”) in dem intelligenten Leistungsschalter bewirkt wird.
2.) Der parasitäre npn-Transistor (siehe Transistor T_P1 in 2), welcher zwischen den Pin V_DD (Kollektor, n-Wanne 103), den Pin GND (Basis, p-Iso-Wanne 104), und den Pin V_BB (Emitter, n-Substrat 100) des intelligenten Halbleiterschalters geschaltet ist, wird aktiviert. Das führt dazu, dass Strom von der Versorgungsleitung (die die Spannung V₀ = 5 V zur Verfügung stellt) an dem Pin V_DD des intelligenten Halbleiterschalters abfließt. Der Betrag dieses Stroms wird begrenzt durch eine Serieschaltung der folgenden Widerstände: Widerstand der n-Wanne 103, interner ESD-Widerstand (50 Ω) und der externe Widerstand in der VDD-Leitung (500 Ω). Wenn der Transistorstrom hoch genug ist, wird auch der resultierende Spannungsabfall (d. h. die Kollektor-Emitter-Spannung des parasitären Transistors) zwischen dem Pin V_DD und der internen Schaltung hoch genug um einen „Unterspannungs-Reset” der Logikschaltung auszulösen, wodurch alle Einstellungen gelöscht werden. Dieser Effekt wird später unter Bezugnahme auf 4 näher erläutert.
3.) Aufgrund des oben unter 2.) beschriebenen Effekts kann ein Spannungsabfall V_X zwischen dem Pin V_DD (direkt verbunden mit der Body-Kontaktregion 105) und der p-dotierten Isolationswanne 102 auftreten. Dieser Spannungsabfall V_X kann einen parasitären pnp-Transistor T_P2 aktivieren, welcher zwischen den Inverterausgang und Masse GND (über die Isolationswanne 102) geschaltet ist. Dabei bildet die p⁺-dotierte Drain-Region des p-Kanal-MOS-Transistors den Emitter, die n-Wanne 103 die Basis und die p-dotierte Isolationswanne den Kollektor des parasitären Transistors T_P2. Die Aktivierung dieses parasitären pnp-Transistors triggert das Entladen von internen Schaltungsknoten und bringt folglich die Logikschaltung in „unerwünschte” Zustände (z. B. wenn der Inverterausgang „1” ist, d. h. auf 5 V, kann das Potential auf 0 V fallen aufgrund dieser Entladung). Folglich können signalflussabwärts liegende Schaltungen, welche das Inverterausgangssignal als Eingangssignal empfangen, eine „0” (Low-Pegel) statt einer „1” (High-Pegel) „sehen”.

Die erwähnte Verschiebung des Massepotentials („ground shift”, der oben als Effekt 1 beschriebene Effekt) hat 3 Konsequenzen:

a) ein niedriger Spannungspegel (low level, z. B. eine logische „0” oder 0 V), der an einen E/A-Pin des Mikrokontrollers 2 anliegt, kann als hoher Spannungspegel (High-Pegel, z. B. eine logische „1” bzw. 5 V) von dem intelligenten Halbleiterschalter 1 „gesehen” werden, wenn die Verschiebung des Massepotentials rund –2 V beträgt.
b) Aus demselben Grund kann es ein, dass die interne Logikschaltung (d. h. die Eingangspufferschaltungen, die zur Detektion eines hohen oder niedrigen Logikpegels an externen Pins verantwortlich sind) eine steigende Flanke an den CS- und SCLK-pins der SPI-Schnittstelle des intelligenten Halbleiterschalters 1 „sieht”. Dies ist kritisch, weil die korrespondierenden Chipauswahl-(„chip select”, CS) und Taktsignale („serial clock”, SCLK) auch als Taktleitungen für die interne Logikschaltung verwendet werden. Ganz allgemein ist es gute Digitaldesignpraxis, keine zwei Taktsignale zu haben, die zusammen in Phase sind, da das Metastabilitäten und inkorrekte Taktpulse zur Folge haben kann, welche das Verhalten der internen Logikschaltung (d. h. die SPI-Schnittstelle, umfassend die notwendigen Schieberegister und Modulo-8-Bit-Zähler) negativ beeinflussen würden.
c) In intelligenten Halbleiterschaltern wird ein LHI-Pin (LHI ist kurz für „limp home input”) als externer Reset-Pin für die internen Logikschaltungen verwendet. Der externe Reset-Pin kann durch eine externe Kontrollerschaltung wie z. B. einen Mikrokontroller oder einen SBC (kurz für „System-Basis-Chip”) angesteuert werden. Im Fall einer Fehlfunktion auf der Ebene des Elektronikmoduls (d. h. außerhalb des intelligenten Halbleiterschalters 1) kann der intelligente Halbleiterschalter ein unbeabsichtigtes Reset-Signal an dem LHI-Pin, das aufgrund der Masseverschiebung einen unerwünschten Reset auslöst, erkennen. Bei Verwendung eines Mikrokontrollers kann ein speziell dafür vorgesehener und in dem Modul montierter Chip (z. B. ein SBC, System-Basis-Chip) ein „Limp Home”-Signal erzeugen, um eine begrenzte Anzahl von Sicherheitsfunktionen zu aktivieren. Beispielsweise nimmt die SPI-Schnittstelle einen definierten Zustand an (z. B. einen Reset-Zustand) und reagiert nicht mehr auf ankommende SPI-Befehle, wenn der LHI-Eingangs-Port auf einem hohen Logikpegel liegt, aber die High-Side-Halbleiterschalter können jedoch immer noch durch Anliegen geeigneter Signale an den entsprechenden INx-Ports aktiviert/deaktiviert werden.

Ein weiterer Effekt ist in 4 dargestellt. Im Fall der Aktivierung der parasitären Transistoren T_P1 und T_P2 (siehe 2) verursacht der Stromfluss vom Versorgungs-Pin V_DD (z. B. in der Höhe von 40 mA) einen Spannungsabfall von 2 V über den 50 Ohm ESD-Schutzwiderstand, der in Serie zu der Versorgungsleitung im Inneren des intelligenten Halbleiterschalters geschaltet ist. Dieser Spannungsabfall ist ausreichend (auch wenn das Potential am V_DD-Pin konstant auf 5 V bleiben würde), um die Unterspannungs-Resetschaltung (beschriftet als UV, UV = under-voltage) zu veranlassen, ein Master-Reset-Signal (UV-Reset) zu erzeugen, welches die SPI-Schnittstelle zurücksetzt.
Zusammenfassend lässt sich feststellen, dass ein ISO7-Puls in einem intelligenten Halbleiterschalter ziemliche „Turbulenzen” verursachen und folglich die Zuverlässigkeit des Elektronikmoduls als Ganzes beeinträchtigen kann. Um die oben erwähnten Probleme zumindest zu verringern, kann zumindest eine der unten unter Bezugnahme auf 5 beschriebenen Gegenmaßnahmen angewendet werden.
5 zeigt als erstes Beispiel der Erfindung einige wichtige Merkmale, welche helfen können, das oben diskutierte Problem, welches von ISO7-Pulsen verursacht wird, zu mindern. Das Beispiel aus 5 zeigt ein Blockdiagramm eines Halbleiterchips wie zum Beispiel eines intelligenten Halbleiterschalters 1 wie weiter oben beschrieben. Der Halbleiterchip umfasst einen ersten Versorgungsanschluss, d. h. einen Pin V_BB, der mit einer ersten Versorgungsleitung verbunden ist, welche eine unstabilisierte Versorgungsspannung U_A bereitstellt wie zum Beispiel U_A = 13,5 V, was eine typische Batteriespannung einer Autobatterie ist. Der Chip umfasst des Weiteren einen zweiten Versorgungsanschluss, d. h. einen Pin V_DD, der mit einer zweiten Versorgungsleitung verbunden ist, welche eine stabilisierte Versorgungsspannung V₀ bereitstellt wie zum Beispiel V₀ = 5 V, was üblicherweise für den Betrieb eines Mikrokontrollers und für Logikschaltungen benötigt wird. Die Spannung V₀ wird z. B. mit Hilfe eines Spannungsreglers stabilisiert. Ein dritter Anschluss, d. h. ein Pin GND, stellt ein Referenzpotential bereit, üblicherweise das Massepotential für den Chip. Zumindest ein Leistungshalbleiterschalter (in 5 nicht dargestellt, siehe 3) ist in dem Halbleiterchip integriert und dazu ausgebildet, den Stromfluss vom Pin V_BB zu einem korrespondierenden Ausgangsanschluss (siehe 3) nach Maßgabe eines zugehörigen Steuersignals zu aktivieren und zu deaktivieren. Der Chip umfasst eine Steuerschaltung zum Bereitstellen des Steuersignals, welches dem zumindest einen Leistungshalbleiterschalter zugeführt ist. Die Steuerschaltung umfasst eine Monitorschaltung 50, welche über die stabilisierte Versorgungsspannung V₀ versorgt wird und die dazu ausgebildet ist, die unstabilisierte Versorgungsspannung U_A (am Pin V_BB) zu überwachen. Das Überwachen der unstabilisierten Versorgungsspannung U_A umfasst das Signalisieren einer Unterspannung, wenn die unstabilisierte Versorgungsspannung U_A unter einen ersten Schwellwert U_SW fällt. Ein Schalter SW_X ist dazu ausgebildet, den Pin V_BB und den Pin GND (Masse-Pin) kurzzuschließen, wenn die Monitorschaltung 50 eine Unterspannung (U_A < U_SW) signalisiert.
Das Kurzschließen des Pins V_BB, an dem die Versorgungsspannung U_A anliegt, mit dem Masse-Pin GND verhindert eine Aktivierung der parasitären Transistoren T_P1, T_P2 wie unter Bezugnahme auf 3 oben erläutert. In dem Beispiel aus 5 erzeugt die Monitorschaltung 50 ein Signal S_MON, welches aktiv ist, wenn die Versorgungsspannung U_A unter den oben erwähnten Schwellwert U_SW fällt. Folglich kann der Schalter SW_X die beiden Pins als Reaktion auf ein geeignetes Signal S_MON kurzschließen und als Ergebnis ist das Potential des Pins GND gleich dem Versorgungspotential U_A. Da der Schwellwert meist positiv ist (was jedoch nicht zwangsläufig sein muss), ist das Potential am Masse-Pin GND gleich der Versorgungsspannung U_A. Der Kurzschluss ist insbesondere aktiv für negative Werte der Versorgungsspannung U_A.
Die Monitorschaltung 50 wird mit der stabilisierten Versorgungsspannung V₀ versorgt, welche auch dazu verwendet wird, den Mikrokontroller zu versorgen (siehe 3). Da im Fall eines ISO7-Pulses das Potential am Masse-Pin auf negative Werte fallen kann, kann eine Zener-Diode (z. B. eine ESD-Schutzdiode) zwischen den Pin V_DD und dem Masse-Pin GND geschaltet werden, wobei die zugehörige Zener-Spannung V_Z der Zener-Diode geringfügig höher ist als die stabilisierte Versorgungsspannung V₀. Beispielsweise kann die Zener-Spannung V_Z gewählt werden V_Z = 6 V für V₀ = 5 V, d. h. V_Z kann bis zu 10% oder 20% höher sein als die Versorgungsspannung V₀. Abhängig von dem internen Widerstand der Spannungsquelle, welche die Versorgungsspannung V₀ bereitstellt, kann ein Widerstand R₁ (z. B. R₁ = 500 Ω) in der Versorgungsleitung, die mit dem Pin V_DD verbunden ist, vorgesehen sein. Des Weiteren kann ein kleiner Kondensator C₁ (z. B. C₁ =< 500 nF, bspw. C₁ = 100 nF) zwischen den Pins V_DD und GND vorgesehen sein, um kurze transiente Spannungsspitzen zu absorbieren. Im Fall eines aktivierten Schalters SW_X klemmt die Zener-Diode die Spannung, die an dem Pin V_DD anliegt, auf einen Wert von U_A + V_Z, das ist ungefähr 6 V über dem Potential, welches an dem Masse-Pin GND in dem vorliegenden Beispiel anliegt. Für U_A = –15 V (während eines ISO7-Pulses) ist das Potential an dem Masse-Pin GND ungefähr auch –15 V und das an dem Pin V_DD anliegende Potential ist ungefähr –9 V. Folglich „sieht” die Steuerschaltung des intelligenten Halbleiterschalters eine Versorgungsspannung an dem Pin V_DD von ungefähr V_Z = 6 V.
Üblicherweise kann eine Diode zwischen dem Masse-Pin GND des intelligenten Halbleiterschalters und dem Masseanschluss des gesamten Moduls geschaltet sein. Im vorliegenden Beispiel wird eine Schottky-Diode D_S verwendet. Während des Normalbetriebs verursacht die Schottky-Diode lediglich eine kleine Potentialdifferenz zwischen dem Masse-Anschluss GND des Chips und der Masseanschlussklemme GND_PCB des Moduls. Bei einer Verpolung und auch während eines ISO7-Pulses kann diese Diode jedoch auch in Sperrrichtung vorgespannt sein und das an dem Masse-Pin GND anliegende Potential ist folglich frei („floating”).
Gemäß einem weiteren Beispiel kann die Steuerschaltung des intelligenten Halbleiterschalters, wie auch in 5 dargestellt, eine Gatterschaltung Q₁ umfassen, die dazu ausgebildet ist, ein Reset-Signal auszutasten (d. h. dessen Weiterleitung zu blockieren), wenn die Monitorschaltung 50 eine Unterspannung signalisiert. Das Reset-Signal kann z. B. über einen zugehörigen Reset-Pin LHI von einem externen Kontroller (z. B. dem System-Basis-Chip SBC wie oben erwähnt) empfangen werden. Im Fall eines negativen ISO7-Pulses an dem Versorgungs-Pin V_BB folgt das Potential an dem Masse-Pin GND dem Potential des Versorgungs-Pins V_BB (mit oder ohne Kurzschluss der Pins GND und V_BB). Dies impliziert, dass eine logische „0” an dem LHI-Pin als logische „1” interpretiert wird, was einen SPI-Reset zur Folge hat. Um einen solchen Reset zu verhindern, auch wenn das Potential an dem Masse-Pin GND des Chips unter das Potential fällt, welches an dem Masseanschluss GND_PCB anliegt, wird das Gatter Q₁ (und das Signal S_MON) dazu verwendet, dieses Reset-Signal zu blockieren. Folglich wird ein externer Reset vermieden und die internen Einstellungen der Steuerschaltung bleiben erhalten (welche durch einen externen Reset gelöscht werden könnten).
Gemäß einem weiteren Beispiel kann die Steuerschaltung, wie auch in 5 dargestellt, eine Bus-Schnittstelle umfassen zur Kommunikation mit zumindest einer externen elektronischen Komponente. Insbesondere kann diese Bus-Schnittstelle eine serielle Schnittstelle wie z. B. SPI („serial peripheral interface”) sein. Die Steuerschaltung kann (unter anderem) Steuerdaten von dem Mikrokontroller 2 über den SPI-Bus empfangen und Diagnose- und Statusdaten zurück an den Mikrokontroller 2 senden. Die Diagnosedaten können unter anderem eine Kennung (auch als „tag” bezeichnet, z. B. ein einzelnes Bit) umfassen, welches eine Unterspannung signalisiert, sobald diese durch die Monitorschaltung 50 detektiert wurde. Auf diese Weise kann der Mikrokontroller informiert werden, dass ein ISO7-Puls detektiert wurde. Die Steuerschaltung kann weiter dazu ausgebildet sein, empfangene Steuerdaten (z. B. von dem Mikrokontroller) zurückzuweisen oder zu ignorieren, wenn ein ISO7-Puls detektiert wurde. Im Fall einer Unterspannung ist die SPI-Schnittstelle deaktiviert unabhängig von dem Potential, welches an dem Versorgungs-Pin V_BB anliegt. Der Sender (z. B. der Mikrokontroller 2) kann die Steuerdaten noch einmal an den intelligenten Schalter senden, nachdem der ISO7-Puls abgeklungen ist.

Claims

Ein Halbleiterchip, der Folgendes aufweist: einen ersten Versorgungsanschluss (V_BB), der im Betrieb mit einer ersten Versorgungsleitung verbunden ist, welche eine unstabilisierte erste Versorgungsspannung (U_A) bereitstellt; ein zweiter Versorgungsanschluss (V_DD), der im Betrieb mit einer zweiten Versorgungsleitung verbunden ist, welche eine stabilsierte zweite Versorgungsspannung (V₀) bereitstellt; einen dritten Anschluss (GND), welcher ein Referenzpotential bereitstellt; zumindest einen Ausgangsanschluss (OUT₀, OUT₁, OUT₂, OUT₃, OUT₄), der einen Ausgangsstrom bereitstellt; zumindest einen Leistungshalbleiterschalter (200), welcher in dem Halbleiterchip integriert ist und der dazu ausgebildet ist, einen Stromfluss von dem ersten Versorgungsanschluss (V_BB) zu dem zumindest einen Ausgangsanschluss (OUT₀, OUT₁, OUT₂, OUT₃, OUT₄) nach Maßgabe eines zugehörigen Steuersignals zu aktivieren und zu deaktivieren; und eine Steuerschaltung, welche dazu ausgebildet ist, das Steuersignal bereitzustellen, welches dem zumindest einen Leistungshalbleiter zugeführt ist, wobei die Steuerschaltung umfasst: eine Monitorschaltung (50), die mit der stabilisierten zweiten Versorgungsspannung (V₀) versorgt ist und die dazu ausgebildet ist, die unstabilisierte erste Versorgungsspannung (U_A) zu überwachen, wobei das Überwachen der unstabilisierten ersten Versorgungsspannung (U_A) das Signalisieren einer Unterspannung umfasst, wenn die unstabilisierte erste Versorgungsspannung (U_A) unter einen ersten Schwellwert (U_SW) fällt; gekennzeichnet durch einen Schalter (SW_X), der so ausgebildet ist, den ersten Versorgungsanschluss (V_BB) und den dritten Anschluss (GND) kurzzuschließen, wenn die Monitorschaltung (50) die Unterspannung signalisiert.
Der Halbleiterchip gemäß Anspruch 1, der weiter eine Zener-Diode (V_Z) aufweist, welche zwischen den zweiten Versorgungsanschluss (V_DD) und den dritten Anschluss (GND) geschaltet ist, wobei eine Zener-Spannung (V_Z) der Zener-Diode (D_Z) höher ist als die stabilisierte zweite Versorgungsspannung (V₀).
Der Halbleiterchip gemäß Anspruch 1 oder 2, der weiter aufweist: einen vierten Anschluss (LHI), der dazu ausgebildet ist, im Betrieb ein Reset-Signal zu empfangen, wobei die Steuerschaltung weiter eine Gatterschaltung (Q₁) aufweist, die dazu ausgebildet ist, das Reset-Signal auszutasten, wenn die Monitorschaltung (50) eine Unterspannung signalisiert.
Der Halbleiterchip gemäß einem der Ansprüche 1 bis 3, wobei die Steuerschaltung weiter eine Bus-Schnittstelle aufweist zur Kommunikation mit zumindest einer elektronischen Komponente (2).
Der Halbleiterchip gemäß einem der Ansprüche 1 bis 4, wobei die Steuerschaltung dazu ausgebildet ist, Diagnosedaten über die Bus-Schnittstelle an zumindest eine externe elektronische Komponente (2) zu senden; die Diagnosedaten umfassen eine Kennung, die signalisiert, ob eine Unterspannung detektiert wurde.
Der Halbleiterchip gemäß Anspruch 4 oder 5, wobei die Steuerschaltung dazu ausgebildet ist, empfangene Steuerdaten zurückzuweisen oder zu ignorieren, wenn eine Unterspannung detektiert wurde.
Ein Elektronikmodul, das aufweist: eine Platine mit einer ersten Anschlussklemme, die im Betrieb mit einer ersten Versorgungsleitung verbunden ist, welche eine unstabilisierte erste Versorgungsspannung (U_A) bereitstellt, und einer zweiten Anschlussklemme (GND_PCB), die mit einem Referenzpotential verbunden ist; einen mit der Platine verbundenen Mikrokontroller (2); und einen mit der Platine verbundenen Halbleiterchip (1); wobei der Halbleiterchip (1) aufweist: einen ersten Versorgungsanschluss (V_BB), der mit der ersten Anschlussklemme der Platine verbunden ist, an der die unstabilisierte erste Versorgungsspannung (U_A) anliegt; einen zweiten Versorgungsanschluss (V_DD), der im Betrieb mit einer zweiten Versorgungsleitung verbunden ist, welche eine stabilisierte zweite Versorgungsspannung (V₀) bereitstellt; einen dritten Anschluss (GND), der mit der zweiten Anschlussklemme (GND_PCB) der Platine über eine Diode (D_S) verbunden ist, an der das Referenzpotential anliegt; zumindest einen Ausgangsanschluss (OUT₀, OUT₁, OUT₂, OUT₃, OUT₄), der dazu ausgebildet ist, einen Ausgangsstrom bereitzustellen; zumindest einen Leistungshalbleiterschalter, der in dem Halbleiterchip integriert ist und der so ausgebildet ist, einen Stromfluss von dem ersten Versorgungsanschluss (V_BB) zu dem zumindest einen Ausgangsanschluss (OUT₀, OUT₁, OUT₃, OUT₄) nach Maßgabe eines zugehörigen Steuersignals zu aktivieren und zu deaktivieren; und eine Steuerschaltung zum Bereitstellen des Steuersignals, welches dem zumindest einen Halbleiterschalter zugeführt ist, wobei die Steuerschaltung aufweist: eine Monitorschaltung (50), die mit der stabilisierten zweiten Versorgungsspannung (V₀) versorgt ist und dazu ausgebildet ist, die unstabilisierte erste Versorgungsspannung (U_A) zu überwachen, wobei das Überwachen der unstabilisierten ersten Versorgungsspannung (U_A) das Signalisieren einer Unterspannung umfasst, wenn die unstabilisierte erste Versorgungsspannung (U_A) unter einen ersten Schwellwert fällt (U_SW), gekennzeichnet durch einen Schalter (SW_X), der dazu ausgebildet ist, den ersten Versorgungsanschluss (V_BB) und den dritten Anschluss (GND) kurzzuschließen, wenn die Monitorschaltung (50) eine Unterspannung signalisiert.
Verfahren zum Betrieb eines Halbleiterchips, der zumindest einen Leistungshalbleiterschalter umfasst, der dazu ausgebildet ist, einen Stromfluss von einem ersten Versorgungsanschluss (V_BB), welcher mit einer ersten Versorgungsleitung verbunden ist, die wiederum eine unstabilisierte erste Versorgungsspannung (U_A) bereitstellt, zu zumindest einem Ausgangsanschluss (OUT0, OUT₁, OUT₂, OUT₃, OUT₄) nach Maßgabe eines zugehörigen Steuersignals zu aktivieren und zu deaktivieren; das Verfahren umfasst: Überwachen der unstabilisierten ersten Versorgungsspannung (U_A) und Signalisieren einer Unterspannung, wenn die unstabilisierte erste Versorgungsspannung (U_A) unter einen ersten Schwellwert fällt, gekennzeichnet durch Kurzschließen des ersten Versorgungsanschlusses (V_BB) und eines dritten Anschlusses (GND), wenn die Unterspannung signalisiert wird, wobei dem dritten Anschluss (GND) ein Referenzpotential zugeführt ist.
Das Verfahren gemäß Anspruch 8, das weiter aufweist: Austasten eines Reset-Signals, welches von dem Halbleiterchip empfangen wird, wenn die Unterspannung signalisiert wird.
Das Verfahren gemäß Anspruch 8 oder 9, das weiter aufweist: Übertragen von Diagnosedaten über eine Bus-Schnittstelle, die in den Halbleiterchip integriert ist, an eine externe elektronische Komponente, wobei die Diagnosedaten eine Kennung umfassen, welche signalisiert, dass eine Unterspannung detektiert wurde.
Das Verfahren gemäß Anspruch 10, welche des Weiteren das Zurückweisen oder Ignorieren empfangener Steuerdaten durch das Bus-Interface umfasst, wenn eine Unterspannung detektiert wurde.