DE102013218670A1 - Verpolungsschutz für High-Side-Schalter in n-Substrat - Google Patents

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Abstract

Es wird ein Halbleiterbauelement offenbart. Gemäß einem ersten Aspekt der vorliegenden Erfindung umfasst das Bauelement einen Halbleiterchip mit einem Substrat, einen ersten Versorgungsanschluss, der elektrisch mit dem Substrat verbunden ist, um dem Substrat ein erstes Versorgungspotential (VS) und einen Laststrom zuzuführen, und einen zweiten Versorgungsanschluss, dem im Betrieb ein zweites Versorgungspotential zugeführt ist. Ein erster vertikaler Transistor ist in den Halbleiterchip integriert und elektrisch zwischen den Versorgungsanschluss und einen Ausgangsanschluss gekoppelt. Der erste vertikale Transistor ist dazu ausgebildet, einen Strompfad für den Laststrom zu dem Ausgangsanschluss nach Maßgabe eines Steuersignals zur Verfügung zu stellen, welches einer Gate-Elektrode des ersten vertikalen Transistors zugeführt ist.

Description

  • Die vorliegende Beschreibung betrifft Schaltungen, die einen Verpolungsschutz für Halbleiterschalter bereitstellen, insbesondere für ein Halbleiterbauelement mit einer Vielzahl von DMOS-High-Side-Schaltern, die in einem n-dotierten Substrat integriert sind.
  • Gegenwärtig werden intelligente Leistungshalbleiterschalter in einer großen Vielfalt von Anwendungen verwendet. Nicht nur in Automobilanwendungen ersetzen intelligente Halbleiterschalter zunehmend elektromechanische Relais. Insbesondere in batteriebetriebenen Systemen (z. B. die elektronische Ausstattung eines Autos) ist ein ausreichender Verpolschutz eine Notwendigkeit. In einer typischen Automobilanwendung ist die nominelle Versorgungsspannung +12 V. Ein robustes elektronisches Bauelement muss üblicherweise Spannungen bis zu –16 V (Gegenspannung, reverse voltage) für zumindest zwei Minuten standhalten.
  • Ein schaltendes Bauelement mit mehreren Kanälen umfasst üblicherweise einen Leistungshalbleiterschalter (üblicherweise einen MOSFET) pro Ausgangskanal, wobei mit jedem Ausgangskanal eine elektrische Last verbunden ist. Folglich kann jede elektrische Last mit dem jeweiligen Halbleiterschaltern ein- und ausgeschaltet werden. Unter der Annahme eines Einschaltwiderstandes von 100 mΩ und einem nominellen Laststrom von 1 A ergibt sich eine Verlustleistung von 100 mW für jeden aktiven Ausgangskanal. Jeder Leistungshalbleiterschalter hat üblicherweise eine Freilaufdiode (reverse diode), die parallel zu dem Laststrompfad des Halbleiterschalters geschaltet ist (z.B. den Drain-Source-Pfad im Falle eines MOS-FEts). Während des normalen Betriebs ist diese Diode in Sperrrichtung vorgespannt und in einem sperrenden Zustand. Wenn jedoch eine negative Versorgungsspannung angelegt wird, wird die Freilaufdiode in Vorwärtsrichtung vorgespannt und ein Laststrom führt von Masse durch die Last und die Freilaufdiode zu dem negativen Versorgungspotential. Unter der Annahme einer Flussspannung der Diode von mindestens 0,7 V beträgt die resultierende Verlustleistung in der Freilaufdiode (und folglich in dem schaltenden Bauelement) 700 mW pro Ausgangskanal, zumindest sieben Mal so viel als während des Normalbetriebs.
  • Selbstverständlich kann eine solche Situation für das schaltende Bauelement gefährlich sein und eine geeignete Verpolschutz-Schaltung wird benötigt.
  • Bekannte Schaltungsanordnungen, die einen Verpolschutz für intelligente Halbleiterschalter bereitstellen, sind vergleichsweise komplex und benötigen eine signifikante Chipfläche. Folglich besteht eine Aufgabe der vorliegenden Erfindung darin, einen intelligenten Halbleiterschalter mit einem effizienten (soweit Anforderungen in Bezug auf Chipfläche und Schaltungskomplexität betroffen sind) Verpolungsschutz zur Verfügung zu stellen.
  • Diese Aufgabe wird durch das Halbleiterbauelement gemäß Anspruch 1 gelöst. Unterschiedliche Ausführungsformen und Weiterentwicklungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Es wird ein Halbleiterbauelement offenbart. Gemäß einem ersten Aspekt der vorliegenden Erfindung umfasst das Bauelement einen Halbleiterchip mit einem Substrat, einen ersten Versorgungsanschluss, der elektrisch mit dem Substrat verbunden ist, um dem Substrat ein erstes Versorgungspotential (VS) und einen Laststrom zuzuführen, und einen zweiten Versorgungsanschluss, dem im Betrieb ein zweites Versorgungspotential zugeführt ist. Ein erster vertikaler Transistor ist in den Halbleiterchip integriert und elektrisch zwischen den Versorgungsanschluss und einen Ausgangsanschluss gekoppelt. Der erste vertikale Transistor ist dazu ausgebildet, einen Strompfad für den Laststrom zu dem Ausgangsanschluss nach Maßgabe eines Steuersignals zur Verfügung zu stellen, welches einer Gate-Elektrode des ersten vertikalen Transistors zugeführt ist.
  • Des Weiteren ist eine Steuerschaltung in den Halbleiterchip integriert und mit dem ersten vertikalen Transistor gekoppelt. Die Steuerschaltung ist dazu ausgebildet, das Steuersignal zu erzeugen, um den ersten vertikalen Transistor ein- und auszuschalten. Die Steuerschaltung umfasst eine Verpolschutzschaltung.
  • Die Verpolschutzschaltung umfasst einen ersten MOS-Transistor, der in Serie mit einer ersten Diode geschaltet ist, wobei der MOS-Transistor und die Diode zwischen den ersten und den zweiten Versorgungsanschluss gekoppelt sind. Die Verpolschutzschaltung umfasst des Weiteren einen ersten Schalt-Schaltkreis (switching circuit), der mit dem ersten MOS-Transistor gekoppelt ist, elektrisch zwischen den ersten und den zweiten Versorgungsanschluss geschaltet ist, und dazu ausgebildet ist, den MOS-Transistor zu aktivieren, wenn das zweite Versorgungspotential das erste Versorgungspotential um mehr als einen bestimmten Schwellenwert übersteigt.
  • Die Erfindung lässt sich besser unter Bezugnahme auf die folgenden Abbildungen und Beschreibungen verstehen. Die in den Abbildungen dargestellten Komponenten sind nicht notwendigerweise maßstabsgetreu, vielmehr wird Wert darauf gelegt, das der Erfindung zugrundeliegende Prinzip zu beschreiben. In den Abbildungen zeigt:
  • 1 exemplarisch ein schaltendes Bauelement mit einer Vielzahl von Ausgangskanälen, wobei jeder Ausgangskanal einen High-Side-n-Kanal-MOS-Transistor aufweist (exemplarische Spannungspegel sind für den Normalbetrieb angegeben);
  • 2 die gleiche Schaltung wie 1 (exemplarische Spannungspegel sind für den Betrieb mit umgekehrter Polung angegeben);
  • 3 zeigt ein schaltendes Bauelement mit einem exemplarischen High-Side-n-Kanal-MOS-Transistor und eine Verpolschutzschaltung gemäß einem Beispiel der vorliegenden Erfindung (exemplarische Spannungspegel sind für den Normalbetrieb beim Klemmen induktiver Spannungsspitzen angegeben);
  • 4 zeigt die gleiche Schaltung wie 3 (exemplarische Spannungspegel sind für den Betrieb bei umgekehrter Polung angegeben);
  • 5 ist eine Querschnittsansicht durch einen Halbleiterkörper, in dem ein DMOS-Leistungstransistor und ein CMOS-Gatter integriert sind;
  • 6 zeigt ein Detail der Schaltung aus 3 mit einem p-Kanal-MOS-Transistor (exemplarische Spannungspegel sind für den Normalbetrieb angegeben);
  • 7 zeigt das gleiche Detail wie 5 (exemplarische Spannungspegel sind für den Betrieb bei umgekehrter Polung angegeben);
  • 8 zeigt die Implementierung des p-Kanal-MOS-Transistors, der in dem Beispiel aus 5 verwendet wird, in einer Querschnittsdarstellung des Halbleiterkörpers, wobei die n-dotierte Bodyzone des Transistors von dem n-dotierten Substrat durch eine p-dotierte Isolationszone isoliert ist; und
  • 9 zeigt eine Schaltung, die dazu ausgebildet ist, ein bestimmtes Potential an die p-dotierte Isolationszone des Transistors aus 8 anzulegen.
  • In den Abbildungen bezeichnen gleiche Bezugszeichen korrespondierende Teile oder Signale.
  • 1 zeigt in Beispiel eines mehrkanaligen schaltenden Bauelements, das eine Vielzahl von Ausgangskanälen aufweist. Jeder Kanal umfasst einen High-Side-Halbleiterschalter. Die hier dargestellten Beispiele beziehen sich auf n-Kanal-MOS-Transistoren, welche als High-Side-Leistungshalbleiterschalter verwendet werden. Insbesondere werden vertikale Leistungs-MOS-Transistoren verwendet (z. B. DMOS-Transistoren mit oder ohne Trench-Gate). 1 enthält Beschriftungen, welche die Spannungspegel für unterschiedliche Schaltungsknoten im Falle eines Normalbetriebs anzeigen (positive Versorgungsspannung VS = 12 V, Massepotential VGND = 0 V). 2 zeigt die gleiche Schaltung, jedoch bezeichnen die in 2 enthaltenen Beschriftungen Spannungspegel für unterschiedliche Schaltungsknoten im Falle eines Betriebs mit umgekehrter Polung (Versorgungspannung VS = 0 V, Massepotential VGND = 12 V).
  • Die exemplarische Schaltung aus 1 und 2 umfasst ein schaltendes Bauelement 1, welches mit einer Versorgungsspannung VS an einem Versorgungsanschluss versorgt wird, sowie mit einem korrespondierenden Referenzpotential, in der Folge als Masse GND bezeichnet, an einem Masseanschluss. Die Versorgungsspannung kann beispielsweise von einer Autobatterie zur Verfügung gestellt werden. Das schaltende Bauelement umfasst eine Vielzahl von n-Kanal-High-Side-DMOS-Transistoren T1, T2, ..., Tn, wobei jeder der Transistoren einem zugehörigen Ausgangskanal zugeordnet ist. Jeder Transistor T1 , T2, ..., Tn hat einen Laststrompfad (z.B. den Drain-Source-Strompfad im Falle eines MOS-Transistors), welcher (intern) die jeweiligen Ausgangsanschlüsse OUT1 , OUT2, ..., OUTn mit dem Versorgungsanschluss (Potential Vs) koppelt. D. h. abhängig von dem Schaltzustand (Ein oder Aus) eines Transistors T1, T2, ..., Tn wird ein niederohmiger Strompfad (über den Laststrompfad des Transistors) vom Versorgungsanschluss zu dem Ausgangsanschluss OUT1 , OUT2, ... OUTn, der einem Ausgangskanal zugeordnet ist, bereitgestellt. Elektrische Lasten können zwischen die Ausgangsanschlüsse OUT1 , OUT2, ..., OUTn und Masse geschaltet sein. Der Schaltzustand eines Transistors T1, T2, ... Tn wird nach Maßgabe eines zugehörigen Steuersignals (z. B. eines Gatestroms oder einer Gatespannung im Falle eines MOSFETs) eingestellt, welches beispielsweise von einem Gatetreiber (nicht gezeigt) bereitgestellt wird, wobei ein Gatetreiber die Steuersignale nach Maßgabe von Eingangssignalen erzeugt, die den jeweiligen Eingangspins IN1, IN2, ... INn zugeführt sind. Ein Eingangssignal kann für jeden Ausgangskanal vorgesehen sein. Eine Logikschaltung 18 kann für die Vorverarbeitung der Signale, die den Eingangspins IN1, IN2, ... INn zugeführt sind, verwendet werden. Typischerweise erzeugt die Logikschaltung die Steuersignale, die den Gatetreibern zugeführt sind, abhängig von den Signalen, die den Eingangspins IN1, IN2, ..., INn zugeführt werden.
  • T2, Jeder Transistor T1, ... Tn hat eine Freilaufdiode, die parallel zu dem Laststrompfad des Transistors geschaltet ist. Übliche MOS-Transistoren haben eine intrinsische Diode, welche aufgrund des internen Aufbaus des Transistors immer vorhanden ist. Andere Transistoren, welche keine intrinsische Freilaufdiode haben, können eine externe Freilaufdiode haben, um ein Freilaufen beim Schalten induktiver Lasten zu ermöglichen.
  • Um einen Verpolungsschutz für die interne Schaltungsanordnung des schaltenden Bauelements 1 bereitzustellen, ist es bekannt, eine Diode, z. B. eine Schottkydiode, zwischen den Masseanschluss des schaltenden Bauelements und dem tatsächlichen Masseanschluss, der von der Spannungsversorgung bereitgestellt wird (z. B. von der Autobatterie), zu schalten. Diese Diode kann jedoch durch eine verbesserte Schaltung ersetzt werden, wie später noch beschrieben wird (siehe auch 9).
  • Die Beschriftungen, welche die Spannungspegel an unterschiedlichen Schaltungsknoten bezeichnen, beziehen sich in 1 auf die Spannungspegel während des normalen Betriebs und in 2 auf Spannungspegel während des Betriebs mit umgekehrter Polung. Während des Normalbetriebs hat der Masseanschluss einen Spannungspegel von 0 V, wohingegen der Versorgungsanschluss einen positiven Spannungspegel von z. B. VS = 12 V im Falle einer Autobatterie aufweist. Wenn ein Ausgangstransistor T1 , T2, ... Tn aktiv ist, ist der Einschaltwiderstand niedrig und der Spannungsabfall über dem Laststrompfad des Transistors (im Vergleich zur Versorgungsspannung) verhältnismäßig klein. Im vorliegenden Beispiel wird ein Spannungsabfall von 100 mV über den Ausgangstransistoren T1 , T2, ... Tn angenommen, so dass die Spannung an den Ausgangsanschlüssen OUT1 , OUT2, ... OUTn 11,9 V beträgt.
  • Während des Betriebs mit umgekehrter Polung (siehe 2) wird die Versorgungsspannung von 12 V in umgekehrter Richtung an das schaltende Bauelement 1 angelegt. D. h., der Masseanschluss ist auf 12 V und der Versorgungsanschluss ist auf einem Spannungspegel von 0 V. Als Konsequenz sind die Freilaufdioden DR1, DR2, ... DRn in Vorwärtsrichtung vorgespannt und folglich leitend. Der Spannungsabfall über jeder Diode beträgt typischerweise zumindest 0,7 V (im Vergleich zu 0,1 V im vorherigen Fall des Normalbetriebs) und folglich sind die Verlustleistungen zumindest um einen sieben höher als im Falle eines Normalbetriebs. Es muss nicht extra erwähnt werden, dass diese hohen Verlustleistungen zu einer thermischen Zerstörung des schaltenden Bauelements 1 führen können. Folglich wird eine Verpolschutzschaltung benötigt; ein Beispiel einer solchen wird in der Folge unter Bezugnahme auf die 3 und 4 beschrieben.
  • 3 zeigt einen der Leistungshalbleiterschalter, der in dem in 1 gezeigten schaltenden Bauelement enthalten ist. Im vorliegenden Beispiel ist der Leistungshalbleiterschalter als High-Side-n-Kanal-DMOS-Transistor T1 implementiert, welcher eine intrinsische Freilaufdiode DR1 aufweist, die parallel zum Drain-Source-Strompfad des Transistors T1 geschaltet ist. Da der Leistungstransistor T1 ein High-Side-Schalter ist, ist der Versorgungsanschluss, welchem die Versorgungsspannung VS zugeführt ist, mit der Drainelektrode des Transistors T1 verbunden. Die Sourceelektrode des Transistors T1 ist mit dem Ausgangsanschluss OUT1 des jeweiligen Ausgangskanals verbunden.
  • Da der Leistungstransistor ein vertikaler n-Kanal-MOS-Transistor ist, ist der Versorgungsanschluss (und folglich auch die Drainelektrode des Leistungstransistors) elektrisch mit dem Halbleitersubstrat verbunden, in dem der Leistungstransistor integriert ist. Folglich hat das Substrat ein elektrisches Potential VS gleich dem Potential, welches dem jeweiligen Versorgungsanschluss zugeführt ist (z. B. 12 V während des Normalbetriebs, 0 V während des Betriebs mit umgekehrter Polung).
  • Die Transistoren MP1 und MN1 bilden eine CMOS-Halbbrücke (z. B. CMOS-Inverter) und können als Teil der Gatetreiber-Schaltung GD angesehen werden (d.h. als Gatetreiber-Ausgangsstufe). Der p-Kanal-MOS-Transistor MP1 ist zwischen einen erdfreien (floating) Versorgungsspannungsanschluss CP, an den eine erdfreie Versorgungsspannung mit Bezug auf die Sourceelektrode des Leistungstransistors T1 angelegt ist, und die Gateelektrode des Leistungstransistors T 1 geschalten. Der n-Kanal-MOS-Transistor MN1 ist zwischen die Gateelektrode und (z. B. über einen Widerstand R) die Sourceelektrode des Leistungstransistors geschalten. Die erdfreie Versorgungsspannung kann durch eine Bootstrap-Versorgungsschaltung oder jede andere Art von Ladungspumpe bereitgestellt werden. Erdfreie Spannungsversorgungen für Gatetreiber-Schaltungen sind al solche bekannt und werden daher hier nicht weiter diskutiert. In anderen Worten, die CMOS-Halbbrücke, die von den beiden Transistoren MP1 und MN1 gebildet wird, ist zwischen den erdfreien Versorgungsspannungsanschluss CP und einen Schaltungsknoten C geschaltet, welcher elektrisch (über den Widerstand R) mit der Sourceelektrode des Leistungstransistors T1 verbunden ist. Das Sourcepotential des Leistungstransistors T1 stellt das erdfreie (floating) Referenzpotential für die erdfreie Versorgungsspannung dar. Der Inverterausgang ist mit dem Gate des Leistungstransistors T1 verbunden. Der Widerstand R ist implementiert, um einen ESD-Schutz zu gewährleisten, um das Bauelement gegen elektrostatische Entladungen (kurz ESD) zu schützen. Des Weiteren entkoppelt der Widerstand R die Sourceelektrode des Leistungstransistors von der p-dotierten Wanne, in der die Gatetreiberschaltung GD integriert ist. Diese Entkopplung kann während des Betriebs mit umgekehrter Polung vorteilhaft sein (siehe unten).
  • Während des Normalbetriebs (d. h. wenn die Batterie oder eine andere Spannungsversorgung korrekt mit dem Versorgungsanschluss verbunden ist und eine positive Versorgungsspannung VS von z. B. 12 V bereitstellt) kann der Leistungstransistor T1 dadurch aktiviert (eingeschaltet) und deaktiviert (ausgeschaltet) werden, dass ein positiver Gatestrom iG = iON der Gateelektrode des Leistungstransistors T1 zugeführt wird (wodurch das Gate geladen wird) oder durch Abfließen lassen eines negativen Gaestroms iG = –iOFF von der Gateelektrode (wodurch das Gate entladen wird). Zum Laden des Gates wird der p-Kanal-MOS-Transistor MP1 aktiviert (z. B. durch die in 1 gezeigte Logikschaltung 18) während der n-Kanal-MOS-Transistor MN1 inaktiv (ausgeschaltet) ist. Umgekehrt wird zum Entladen des Gates der n-Kanal-MOS-Transistor MN1 aktiviert (z. B. durch die in 1 gezeigte Logikschaltung 18), während der p-Kanal-MOS-Transistor MP1 inaktiv (ausgeschaltet) ist. Es sei angemerkt, dass anspruchsvollere Gatetreiber-Schaltungen implementiert werden können, z. B. um ein Gatestromprofil zu erzeugen, um eine bestimmte Schaltcharakteristik des Leistungstransistors T1 zu erreichen.
  • Wie üblich hat der MOS-Transistor MN1 des CMOS-Inverters einen parasitären Bipolartransistor (bipolar junction transistor, BJT) Q1 vom npn-Typ parallel geschaltet, wobei der n-dotierte Kollektor des BJT Q1 durch den Drain des MOS-Transistors MN1 gebildet wird, die Basis des BJT Q1 wird durch den p-dotierten Body (bulk) des MOS-Transistors MN1 gebildet, und der n-dotierte Emitter des BJT Q1 wird durch das n-dotierte Substrat gebildet, welches wie oben diskutiert mit der Spannungsversorgung VS verbunden ist. Die Implementierung des integrierten Leistungstransistors T1 und des CMOS-Gatters, welches durch die Transistoren MN1 und MP1 gebildet wird, ist in 5 dargestellt, welche eine Querschnittsansicht durch einen Teil des Leistungshableiterkörpers zeigt, in den das schaltende Bauelement 1 integriert ist.
  • Die 3 und 4 zeigen des Weiteren Schaltungskomponenten, welche eine Verpolschutzschaltung zum Schutz des Leistungstransistors T1 gegen die negativen Auswirkungen der oben diskutierten Verpolung bilden. Eine Serienschaltung eines elektronischen Schalters SWA und einer Diode DA kann zwischen den Masseanschluss GND (Massepotential VGND) und einen Schaltungsknoten A geschaltet sein, der auch mit der Gateelektrode des Leistungstransistors T1 verbunden ist sowie mit der Drainelektrode des MOS-Transistors MN1. Der elektronische Schalter SWA ist offen während des Normalbetriebs und geschlossen während des Betriebs mit umgekehrter Polung. Im geschlossen Zustand stellt der elektronische Schalter SWA einen Strompfad mit einem definierten Widerstand RA zur Verfügung. Eine beispielhafte Implementierung des Schalters SWA wird später unter Bezugnahme auf 6 diskutiert.
  • Die Kathode der Diode DA ist mit dem Schaltungsknoten A gekoppelt, wohingegen die Anode der Diode mit dem Massepotential gekoppelt ist (über den elektronischen Schalter SWA). Folglich ist die Diode DA in Vorwärtsrichtung vorgespannt während des Betriebs mit umgekehrter Polung, da in diesem Fall der Masseanschluss mit einer hohen positiven Spannung (z. B. 16 V) versorgt wird, während der Versorgungsanschluss ein elektrisches Potential von VS = 0 V aufweist; das Sourcepotential des Leistungstransistors T1 ist folglich auf 0,7 V limitiert aufgrund der Vorspannung der Freilaufdiode DR1 des Leistungstransistors T1 in Vorwärtsrichtung.
  • Im Falle einer Verpolung der Versorgungsspannung kann die Serienschaltung von Schalter SWA und Diode DA das Gate des Leistungstransistors T1 auf einen Spannungspegel ziehen, der groß genug ist, um den Leistungstransistor T1 zu aktivieren. In diesem Fall ermöglicht der Leistungstransistor T1 einen Strompfad mit niedrigem Widerstand (Drain-Source-Strompfad), der einen Bypass um die Freilaufdiode DR1 bildet. Als Folge ist der Spannungsabfall über dem Leistungstransistor T1 ungefähr –100 mW (oder sogar weniger), wohingegen der Spannungsabfall (Drain-Source-Spannung) mindestens –700 mW wäre, wenn der Leistungstransistor T1 nicht aktiviert werden würde.
  • Der oben erwähnte parasitäre BJT Q1 kann jedoch die Aktivierung des Leistungstransistors T1 im Fall einer Verpolung der Versorgungsspannung verhindern. Während des Betriebs mit umgekehrter Polung kann eine Aktivierung des BJT (d. h. eine Vorspannung der Basis-Emitter-Diode in Vorwärtsrichtung) auftreten, und als Folge dessen würde der BJT Q1 leitend und klemmte daher das Potential am Schaltungsknoten A, welches dem Gate des Leistungstransistors zugeführt ist, auf ungefähr 0 V (d. h. das Substratpotential VS während einer Verpolung). Dieses Klemmen des Gatepotentials auf ungefähr 0 V würde die Aktivierung des Leistungstransistors verhindern und die oben beschriebene Serienschaltung von Diode DA und Schalter SWA unwirksam machen. So sind zusätzlich zu dieser Serienschaltung von Schalter SWA und Diode DA zum Aktivieren des Leistungstransistors T1 während des Betriebs mit verkehrter Polung weitere Schaltungskomponenten nötig, welche dazu geeignet sind, eine Aktivierung des parasitären BJT Q1 zu verhindern. Zu diesem Zweck wird ein weiterer elektronischer Schalter SWC verwendet, der dazu ausgebildet ist, die Basis-Emitter-Diode des parasitären BJT Q1 kurzzuschließen und folglich eine Aktivierung des BJT zu verhindern. Der elektronische Schalter SWC soll jedoch nicht während des Normalbetriebs aktiv sein, sondern lediglich während des Betriebs mit umgekehrter Polung. Andere Schaltkreise als der Schalter SWC können auch geeignet sein, die Aktivierung des BJT Q1 zu verhindern. In diesem Sinne ist die dargestellte Schaltung als Beispiel zu verstehen.
  • In dem in den 3 und 4 präsentierten Beispiel wird der elektronische Schalter SWC durch eine oder mehrere DMOS-Transistorzellen gebildet (die den DMOS-Transistor TC bilden). Die Drainelektroden des Transistors TC und des Leistungstransistors T1 sind beide mit dem Versorgungsanschluss verbunden. Dies ergibt sich in natürlicher Weise, wenn beide Transistoren TC, T1 in der gleichen Weise in dem Substrat integriert sind. Um den Transistor TC (und folglich den Schalter SWC) zu aktivieren (einzuschalten), wird eine weitere Serienschaltung eines Schalters SWB und einer Diode DB verwendet. Die Serienschaltung SWB, DB ist zwischen einen Schaltungsknoten B und den Masseanschluss GND geschaltet. Der Schaltungsknoten B ist mit der Gateelektrode des Transistors TC verbunden, während des Normalbetriebs ist der Schalter SWB offen, wohingegen der Schalter SWB während des Betriebs mit umgekehrter Polung geschlossen ist. Wenn der elektronische Schalter SWB geschlossen ist, stellt er einen Strompfad mit einem definierten Widerstand RB zur Verfügung. Eine beispielhafte Implementierung des Schalters SWB wird später unter Bezugnahme auf 6 diskutiert. Während der Schalter SWB geöffnet ist (d. h. während des Normalbetriebs), ist der Transistor TC ausgeschaltet, z. B. unter Verwendung der Stromquelle XS. Die Stromquelle XS ist zwischen das Gate und die Sourceelektrode des Transistors TC gekoppelt, so dass während des Normalbetriebs die Gate-Source-Kapazität des Transistors TC entladen wird und der Transistor TC (und folglich der Schalter SWC) inaktiv (ausgeschaltet) ist.
  • Die Funktion der Schaltung aus den 3 und 4 wird in der Folge unter Bezugnahme auf die exemplarischen Spannungspegel, die in den 3 und 4 für den Normalbetrieb sowie für den Betrieb mit umgekehrter Polung angegeben sind, beschrieben. Die in den Beschriftungen aus 3 enthaltenen Spannungspegel repräsentieren einen Zustand, in dem die Spannung über der induktiven Last auf ein Minimum von z. B. –30 V geklemmt wird. Eine negative Spannung kann an dem Ausgangsanschluss OU T1 beobachtet werden, wenn die induktive Last (repräsentiert durch die Spule L und Serienwiderstand RL1) ausgeschaltet wird. Um die negative Ausgangsspannung dem Betrag nach zu begrenzen, ist das Gate des Leistungstransistors T1 (Schaltungsknoten A) mit dem Versorgungsanschluss über eine Serienschaltung von mehreren Dioden DA1, DA2, ..., DAn (beispielsweise können auch zwei antiparallel geschaltete Zenerdioden ausreichend sein) gekoppelt, welche die Drain-Gate-Spannung auf ein Maximum limitiert, was im vorliegenden Beispiel 39 V ist (12 V Drain-Spannung, –27 V minimale Gatespannung). Wenn die Ausgangsspannung am Ausgangsanschluss (und folglich an der Sourceelektrode des Leistungstransistors T1) auf 30 V fällt, wird die Gatespannung auf die erwähnten 27 V begrenzt und folglich ist die Drain-Source-Spannung groß genug, um den Transistor leitend zu halten, und folglich die in der Spule L1 gespeicherte Energie in dem Leistungsschalter T1 zu dissipieren. Während dieses "Entladevorgangs" der Spule L1 ist die Ausgangsspannung ebenso auf ein Minimum von z. B. –30 V begrenzt. Es sei jedoch betont, dass die in 3 gezeigten Spannungspegel lediglich ein illustratives Beispiel darstellen. Die tatsächlichen Spannungspegel hängen von der tatsächlichen Interventierung der Schaltung ab, insbesondere von der maximalen Spannung über der Dioden-Kette DA1, DA2, ..., DAn.
  • Wie oben erwähnt sind die Schalter SWA, SWB und SWC während des Normalbetriebs inaktiv (d. h. während die Versorgungsspannung nicht verpolt ist). Eine weitere Diodenkette DB1, DB2, ... DBn kann zwischen den Schaltungsknoten B und den Versorgungsanschluss (Versorgungsspannung VS) geschaltet sein, um einen Klemm-Mechanismus für den Transistor TC zur Verfügung zu stellen, welcher den Schalter SWC bildet. Der Zweck und die Funktion der Diodenkette DB1, DB2, ..., DBn ist die gleiche wie die der Diodenkette DA1, DA2, ..., DAn.
  • 4 zeigt das gleiche Beispiel wie 3. Jedoch beziehen sich die Beschriftungen, welche die Spannungspegel anzeigen, auf eine Situation mit verpolter Versorgungsspannung. Wenn die Polarität der Versorgungsspannung umgekehrt ist, ist der Versorgungsanschluss auf VS = 0 V und der Masseanschuss GND wird mit der positiven Versorgungsspannung versorgt, was im vorliegenden Beispiel 16 V ist. Wie oben erwähnt sind die Schalter SWA und SWB eingeschaltet während dieses Betriebs mit umgekehrter Polarität. Der geschlossene Schalter SWB zieht das Gate des Transistors TC (d. h. den Schaltungsknoten B) auf einen Spannungspegel, der groß genug ist (z. B. 5 V), um den Transistor TC zu aktivieren. D. h., der Schalter SWC ist eingeschaltet, und folglich wird eine Aktivierung des parasitären BJT Q1 verhindert. Die Ausgangsspannung am Ausgangsanschluss OUT1 ist auf ungefähr 100 mV geklemmt, was dem Spannungsabfall über dem Schalter SWC entspricht, und folglich beträgt die maximale Basis-Emitter-Spannung, die dem BJT Q1 zugeführt wird, ungefähr 100 mV, was zu wenig ist, um den BJT zu aktivieren. Da eine Aktivierung des BJT Q1 nicht möglich ist, zieht der geschlossene Schalter SWA die Spannung am Schaltungsknoten A (Gate des Leistungstransistors T1) auf einen Pegel der groß genug ist (z. B. 5 V), um den Leistungstransistor T1 zu aktivieren und folglich den Spannungsabfall über dem Leistungstransistor T1 auf ungefähr 100 mV zu begrenzen. Es sei jedoch betont, dass die in 4 dargestellten Spannungspegel lediglich ein illustratives Beispiel darstellen. Die tatsächlichen Spannungspegel hängen von der tatsächlichen Implementierung der Schaltung ab, insbesondere von dem Einschaltwiderstand der DMOS-Transistoren T1 und TC.
  • 5 zeigt die Implementierung des Leistungs-DMOS-Transistors T1 sowie des CMOS-Gatters TP1, TN1 in einem n-dotierten Substrat. 5 zeigt einen Querschnitt durch einen Halbleiterkörper. Der Querschnitt zeigt den Leistungs-DMOS-Transistor T1 (zumindest teilweise, da der Transistor T1 durch eine Vielzahl von Transistorzellen gebildet wird) auf der rechten Seite der Darstellung und die CMOS-Halbbrücke (Transistoren MP1 und MN1, siehe 3) auf der linken Seite der Darstellung. Die dargestellten dotierten Zonen sind nicht maßstabsgetreu. Des Weiteren sind nur jene Komponenten in der Abbildung enthalten, welche für die vorliegende Diskussion relevant sind. Oxidschichten, manche Metallisierungsschichten, Streifenleitungen etc. sind weggelassen worden, um eine Konzentration auf die relevante Teile zu ermöglichen. Im vorliegenden Beispiel wurde eine Epitaxieschicht 10' (durch epitaktische Abscheidung) auf dem Siliziumsubstrat 10 abgeschieden. Das Siliziumsubstrat ist n-dotiert, die Epitaxischicht 10' besteht ebenso aus n-dotiertem Silizium mit üblicherweise geringerer Dotierstoffkonzentration (angezeigt durch den hochgestellten Index nach dem "n"). Der resultierende Halbleiterkörper inklusive der Epitaxieschicht wird häufig als Substrat bezeichnet. Es sei angemerkt, das abhängig von der verwendeten Herstellungstechnologie die Epitaxieschicht auch optional sein kann. Der Leistungs-MOS-Transistor T1 ist als vertikaler Trench-Gate-Transistor implementiert. Allgemein ist ein vertikaler Transistor ein Transistor, in dem der Laststrom (d.h. der Drain-Source-Strom im Falle eines MOSFET) von der oberen Oberfläche des Halbleiterkörpers (auf der sich die Sourceelektrode befindet) in vertikaler Richtung durch den Halbleiterkörper zu einer unteren Oberfläche des Halbleiterkörpers (auf der sich die Drainelektrode befindet) geleitet wird. Transistorzellen werden durch Trenches 46 gebildet (und sind durch diese getrennt), die sich von der oberen Oberfläche in die Epitaxieschicht 10' des Halbleiterkörpers hinein erstrecken. Die Halbleiterbereiche zwischen zwei benachbarten Trenches 46 bilden die Transistorzellen. In jeder Transistorzelle ist eine Bodyzone 41 gebildet, z. B. durch Ionenimplantation oder Diffusion von Dotierstoffen. Im vorliegenden Beispiel sind die Body-Zonen 41 p-dotiert und erstrecken sich parallel zur oberen Oberfläche des Halbleiterkörpers. Stark n-dotierte Sourcezonen 44 und stark p-dotierte Body-Kontaktzonen 45 werden gebildet (z. B. durch Ionenimplantation und/oder Diffusion). Die Sourcezonen 44 und die Body-Kontaktzonen 45 erstrecken sich von der oberen Oberfläche des Halbleiterkörpers in die Epitaxieschicht 10' derart, dass sie (in vertikaler Richtung) zwischen den Bodyzonen 41 und der Oberfläche des Halbleiterkörpers "eingeschlossen" sind. In horizontaler Richtung sind die Sourcezonen 44 durch die Trenches 46 und die Body-Kontaktzonen 45 begrenzt.
  • Gateelektroden 42 werden innerhalb der Trenches 46 und benachbart zu den Sourcezonen 44 und den Bodyzonen 41 gebildet. Folglich kann ein leitender Kanal vom n-Typ von den Sourcezonen 55 durch die korrespondierenden Bodyzonen 41 hin zur Epitaxischicht 10' (auch als Driftzonen bezeichnet) gebildet werden. Das Drain der Leistungstransistorzellen wird durch das Substrat 10 gebildet. Sourceelektroden S (üblicherweise aus Metall) werden gebildet, um die Sourcezonen 44 und die Body-Kontaktzonen 45 zu kontaktieren. Die Sourceelektroden S sind elektrisch mit dem Ausgangsschaltungsknoten OUT1 (siehe auch 3) verbunden. Die Gateelektroden 42 sind elektrisch mit dem Schaltungsknoten A (siehe auch 3) verbunden.
  • Auf der linken Seite der Darstellung aus 5 kann man eine Implementierung der CMOS-Halbbrücke sehen (Transistoren MP1 und MN1, siehe auch 3). Der NMOS-Transistor MN1 ist in einer p-dotierten Wanne 31 (kurz: p-Wanne) integriert, wohingegen der PMOS-Transistor MP1 in einer n-dotierten Wanne 21 (kurz: n-Wanne) integriert ist. Beide, die n-Wanne 21 und die p-Wanne 31, sind in der Epitaxieschicht mittels Ionenimplantation und/oder Diffusion von Dotierstoffen gebildet, und beide sind benachbart zueinander und von der (verbleibenden) Epitaxieschicht durch eine p-dotierte Isolationszone 20 (kurz: p-Isolationszone) getrennt, welche eine sogenannte Junction-Isolationszone darstellt, wobei die Isolation durch einen in Sperrrichtung vorgespannten pn-Übergang zwischen der p-Isolationszone 20 und dem n-dotierten Substrat 10 bewirkt wird. D.h., die n-Wanne 21 und die p-Wanne 31 sind von der p-Isolationszone 20 und der oberen Oberfläche des Halbleiterkörpers eingeschlossen. Innerhalb jeder Wanne 21 und 31 sind jeweils eine Sourcezone 24, 34, eine korrespondierende Drainzone 23, 33 und eine korrespondierende Bodykontaktzone 25, 35 gebildet, beispielsweise durch Ionenimplantation und/oder Diffusion von Dotierstoffen.
  • Der NMOS-Transistor TN1 wird innerhalb der p-Wanne 31 (die auch die Bodyzone des Transistors bildet) durch die Sourcezone 34 (n-dotiert), die Drainzone 33 (n-dotiert), und die Gateelektrode 32 gebildet, welche parallel zur Oberfläche des Halbleiterkörpers zwischen der Sourcezone 34 und der Drainzone 33 angeordnet ist. Der PMOS-Transistor ist innerhalb der n-Wanne 21 (die auch die Bodyzone des Transistors bildet) durch die Sourcezone 24 (p-dotiert), die Drainzone 23 (p-dotiert) und die Gateelektrode 22 gebildet, die parallel zur Oberfläche des Halbleiterkörpers zwischen der Sourcezone 24 und der Drainzone 23 angeordnet ist. Die Bodykontaktzonen 25 und 35 sind vom selben Leitungstyp (p oder n) wie die jeweilige Wanne 21 bzw. 31. Die Drainzonen 23 und 33 sind elektrisch mit dem Schaltungsknoten A verbunden und folglich mit den Gateelektroden 42 des Leistungs-MOSFETs T1 (siehe auch 3). Die Sourcezone 34 und die Bodykontaktzone 35 sind kurzgeschlossen und beide elektrisch mit der Sourceelektrode S de Leistungs-MOSFETs T1 verbunden über den Widerstand R (siehe auch 3). Die Sourcezone 24 und die Bodykontaktzone 25 sind kurzgeschlossen und beide elektrisch mit dem erdfreien (floating) Versorgungsanschluss CP verbunden (z. B. gekoppelt mit einer Ladungspumpe) wie bereits unter Bezugnahme auf die 3 und 4 beschrieben.
  • Der parasitäre Bipolartransistor (BJT) Q1, der oben bereits unter Bezugnahme auf die 3 und 4 diskutiert wurde, ist ebenso in 5 skizziert. In 5 ist zu sehen, dass der Emitter des BJT Q1 durch die n-dotierte Epitaxischicht 10' gebildet wird, dessen Kollektor durch die n-dotierte Drainzone 33 (des NMOS-Transistors MN1) und dessen Basis durch die p-dotierte Wanne 31 und die Isolationszone 20. Wie bereits unter Bezugnahme auf die 3 erläutert, kann der BJT Q1 – sofern aktiv – die Trench-Gates 42 (d. h. den Schaltungsknoten A) mit dem Substrat 10 und folglich mit dessen elektrischem Potential verbinden.
  • Die 6 und 7 zeigen eine beispielhafte Implementierung des Schalters SWA, der in der Schaltung gemäß 3 verwendet wird. Der Schalter SWB kann in identischer Weise implementiert werden. Gemäß dem vorliegenden Beispiel ist der Schalter SWA als p-Kanal-MOS-Transistor MPA implementiert. Die Source des Transistors MPA ist mit dem Masseanschluss gekoppelt, wohingegen der Drainanschluss des Transistors MPA mit dem Schaltungsknoten A gekoppelt ist (über die Diode DA). Die Diode DA blockiert jeglichen Stromfluss durch die intrinsische Freilaufdiode des Transistors MPA, wenn der Transistor MPA während des Normalbetriebs sperrt. Das Gate des p-Kanal-MOS-Transistors MPA ist mit dem Masseanschluss über einem Widerstand R1 gekoppelt und auch mit dem Versorgungsanschluss (Potential VS) über eine Serienschaltung aus einer weiteren Diode D3 und einem Widerstand R2. Die Kathode der Diode D3 ist mit dem Versorgungsanschluss gekoppelt. Folglich bilden die Widerstände R1 und R2 einen Spannungsteiler mit einem Mittelabgriff, der mit dem Gate des Transistors MPA verbunden ist.
  • Da während des Normalbetriebs (siehe 6) der Masseanschuss auf 0 V liegt und der Versorgungsanschluss auf einer positiven Versorgungsspannung (z. B. 16 V im vorliegenden Beispiel), ist die Diode D3 in Rückwärtsrichtung vorgespannt. Folglich fällt die Versorgungsspannung über der Diode D3 ab, wohingegen die Spannung am Mittelabgriff des Spannungsteilers auf 0 V liegt. Folglich ist der Transistor MPA während des Normalbetriebs inaktiv, da die Gate-Source-Spannung Null ist. Im vorliegenden Beispiel (und gemäß dem Beispiel aus 3) wird angenommen, dass die Spannung am Schaltungsknoten A –27 V beträgt und der Spannungsabfall über der Diode DA ungefähr 0,7 V, und folglich muss die Diode DA bei ungefähr –26,3 V sperren.
  • Während des Betriebs mit umgekehrter Polung (siehe 7) wird der Masseanschluss mit der positiven Versorgungsspannung, z.B. 16 V, versorgt, wohingegen der Versorgungsanschluss auf 0 V liegt. Die Diode D3 ist in Vorwärtsrichtung vorgespannt und der Mittelabgriff des Spannungsteilers R1, R2 wird auf eine Spannung gezogen, die niedrig genug ist (z. B. 14 V), um den Transistor MPA zu aktivieren. Im vorliegenden Beispiel (und gemäß dem Beispiel aus 4) wird angenommen, das die Spannung am Schaltungsknoten A 5 V beträgt und der Spannungsabfall über der Diode DA ungefähr 0,7 V, und folglich ist der Spannungsabfall über dem Schalter SWA ungefähr 10 V (Drainspannung 16 V, Sourcespannung 5,7 V).
  • 8 zeigt eine exemplarische Implementierung des p-Kanal-MOS-Transistors MAP anhand einer Querschnittsdarstellung des Halbleiterkörpers. Demgemäß kann der MOS-Transistor MAP ähnlich wie der Transistor MP1 des CMOS-Gatters, welches oben unter Bezugnahme auf 5 erwähnt wurde, implementiert sein. Jedoch muss der PMOS-Transistor MAP derart konstruiert sein, dass er höheren Sperrspannungen standhält. Dementsprechend ist der PMOS-Transistor MAP in einer n-dotierten Wanne 11 (kurz: n-Wanne) gebildet, welche gegenüber dem sie umgebenden Halbleiterkörper (oder der Epitaxieschicht 10') durch eine p-dotierte Isolationszone 20' isoliert ist, ähnlich dem PMOS-Transistor MP1, welcher in 5 dargestellt ist. Eine p-dotierte Sourcezone 14 und eine p-dotierte Drainzone 13 sowie eine n-dotierte Bodykontaktzone 15 sind in der n-Wanne 11 mittels Ionenimplantation und/oder Diffusion von Dotierstoffen gebildet. Eine Gateelektrode 12 ist parallel zur oberen Oberfläche des Halbleiterkörpers zwischen Source- und Drainzone 14, 13 angeordnet. Die Sourcezone 14 und die Bodykontaktzone 15 sind elektrisch kurzgeschlossen. Um eine Aktivierung jeglicher parasitärer Bilolartransistoren zu verhindern, soll das elektrische Potential der p-Isolationszone 20' auf oder nahe 0 V gehalten werden unabhängig von dem Betriebsmodus (Normalbetrieb oder Betrieb mit umgekehrter Polung) der Schaltung. Diese Aufgabe kann mit Hilfe der Schaltung aus 9 bewerkstelligt werden.
  • Neben dem oben beschriebenen Zweck (Halten des Potentials der p-Isolationszone 20' der Transistoren MPA und MPB auf oder nahe 0 V (siehe 6 bis 8) kann die Schaltung aus 9 auch die Schottky-Diode DS ersetzen, welche in 1 dargestellt ist. Die Schaltung aus 9 ist zwischen den Masseanschluss GND des intelligenten Schalter-Bauelements 1 und den Versorgungsanschluss SUP (d. h. das Substrat 10) geschaltet, welchem das Versorgungspotential VS zugeführt ist. Zwei MOS-Transistoren MHV1, MHV2 sind Serie zwischen das Massepotential VGND, welches an dem Masseanschluss GND anliegt, und dem Versorgungspotential VS, welches an dem Substrat anliegt (siehe Substrat 10 in 5), geschaltet. Beide Transistoren MHV1, MHV2 sind n-Kanal-MOS-Transistoren, welche eine hohe Sperrspannung aufweisen. Der gemeinsame Schaltungsknoten zwischen den zwei MOS-Transistoren ist als interner Masseknoten GNDINT bezeichnet, mit dem die p-Isolationszone 20' (siehe 8) elektrisch verbunden ist. Die Sourceelektroden beider Transistoren sind elektrisch mit dem internen Masseknoten GNDINT verbunden, wohingegen die Drainelektrode des Transistors MHV1 elektrisch mit dem Substrat (und folglich mit der Versorgungsspannung VS) und die Drainelektrode des Transistors MHV2 elektrisch mit dem Masseanschluss GND verbunden sind. Es sei angemerkt, dass der Transistor MHV1 sowie die Zenerdiode DZ, welche zwischen das Gate des Transistors MHV1 geschaltet ist, verwendet werden, um einen Überspannungsschutz zu gewährleisten und folglich über den Zweck des Verpolungsschutz optional sind.
  • 9a zeigt exemplarische Spannungspegel während des Normalbetriebs (VS = 16 V, VGND = 0 V). In diesem Betriebsmodus ist der MOS-Transistor MHV2 aktiviert, da dessen Gate über den Widerstand R3 geladen wird, welcher zwischen das Substrat und den Gateanschluss des MOS-Transistors MHV2 geschaltet ist. D. h., die Versorgungsspannung VS ist mit dem Gate des MOS-Transistors MHV2 über den Widerstand R3 gekoppelt. Im Ergebnis wird der Schaltungsknoten GNDINT mit den (externen) Masseanschluss GND über den MOS-Transistor MHV2 kurzgeschlossen, und das Potential am Schaltungsknoten GNDINT ist ungefähr 0,1 V. Die Gatespannung des MOS-Transistors MHV2 wird (im vorliegenden Beispiel auf 3 V) durch die Diode DP begrenzt, welche zwischen den Schaltungsknoten GNDINT und die Gateelektrode des MOS-Transistors MHV2 geschaltet ist. Im vorliegenden Beispiel ist die Diode DP eine MOS-Diode, welche eine Vorwärtsspannung von ungefähr 3 V aufweist. Eine Serienschaltung mehrerer pn-Dioden oder eine in Rückwärtsrichtung vorgespannte Zenerdiode kann jedoch ebenso verwendet werden. Die in 9a enthaltenen Beschriftungen zeigen Spannungen im Fall eines Normalbetriebs (VS = 16 V, VGND = 0 V).
  • 9b zeigt exemplarische Spannungen während eines Betriebs mit umgekehrter Polung (VS = 0 V, VGND = 16 V). In diesem Betriebsmodus ist der MOS-Transistor MHV2 ausgeschalten, da das Gate über dem Widerstand R3 auf 0 V gezogen wird. Des Weiteren wird das Potential, welches an dem Schaltungsknoten GNDINT anliegt ebenso nach unten gezogen durch den Widerstand R4, welcher zwischen das Substrat (VS = 0 V im Falle umgekehrter Polung) und den Schaltungsknoten GNDINT geschaltet ist.
  • Allgemein stellt die Schaltung aus 9 ein Potential von ungefähr 0 V an die p-Isolationszonen 20' bereit, und folglich wird eine Aktivierung eines parasitären Bipolartransistors verhindert, unabhängig davon, ob der intelligente Schalter im Normalbetrieb oder im Betrieb mit umgekehrter Polung betrieben wird.
  • Obwohl beispielhafte Ausführungsbeispiele und deren Vorteile detailliert beschrieben wurden, sollte verstanden werden, dass unterschiedliche Änderungen, Substitutionen und Modifikationen gemacht werden können, ohne vom Geist und dem Schutzbereich der Erfindung, der durch die angehängten Ansprüche definiert wird, abzuweichen. Im Hinblick auf den obigen Bereich von Variationen und Anwendungen sollte verstanden werden, dass die vorliegende Erfindung weder durch die vorhergehende Beschreibung noch durch die begleitenden Abbildungen beschränkt wird. Stattdessen wird die vorliegende Erfindung lediglich durch die folgenden Ansprüche und deren rechtlichen Äquivalente beschränkt.

Claims (12)

  1. Ein Halbleiterbauelement, das Folgendes aufweist: einen Halbleiterchip umfassend ein Substrat; einen ersten Versorgungsanschluss, der elektrisch mit dem Substrat gekoppelt ist, um dem Substrat ein erstes Versorgungspotential und einen Laststrom zuzuführen; einen zweiten Versorgungsanschluss, dem im Betrieb ein zweites Versorgungspotential zugeführt ist; einen ersten vertikalen Transistor, der im Halbleiterchip integriert ist und elektrisch zwischen den Versorgungsanschluss und einen Ausgangsanschluss gekoppelt ist, wobei der vertikale Transistor dazu ausgebildet ist, einen Strompfad für den Laststrom zu dem Ausgangsanschluss nach Maßgabe eines Steuersignals zur Verfügung zu stellen, welches einer Gateelektrode des ersten vertikalen Transistors zugeführt ist; eine Steuerschaltungsanordnung, die in den Halbleiterchip integriert ist und mit dem ersten vertikalen Transistor gekoppelt und dazu ausgebildet ist, das Steuersignal zu erzeugen, um den ersten vertikalen Transistor ein- und auszuschalten, wobei die Steuerschaltungsanordnung eine Verpolschutzschaltung umfasst, welche Folgendes aufweist: einen ersten, in Serie mit einer ersten Diode geschalteten MOS-Transistor, wobei der MOS-Transistor und die Diode in Serie zwischen den ersten und den zweiten Versorgungsanschluss gekoppelt ist; und einen ersten Schalt-Schaltkreis, der mit dem ersten MOS-Transistor gekoppelt und elektrisch zwischen den ersten und den zweiten Versorgungsanschluss geschaltet ist, wobei der erste Schalt-Schaltkreis dazu ausgebildet ist, den MOS-Transistor zu aktivieren, wenn das zweite Versorgungspotential das erste Versorgungspotential um mehr als einen bestimmten Schwellwert überschreitet.
  2. Das Halbleiterbauelement gemäß Anspruch 1, wobei der erste vertikale Transistor ein n-Kanal-High-Side-Transistor ist und das Substrat ein n-dotiertes Substrat.
  3. Das Halbleiterbauelement gemäß Anspruch 1, wobei die Steuerschaltungsanordnung aufweist: eine Gatetreiber-Ausgangsstufe umfassend einen n-Kanal-MOS-Transistor, der zwischen die Gateelektrode des ersten vertikalen Transistors und einem ersten Schaltungsknoten geschaltet ist, welcher elektrisch mit dem Ausgangsanschluss über einen Widerstand verbunden ist; und wobei die Verpolschutzschaltung weiter aufweist: einen zweiten vertikalen Transistor, der in den Halbleiterchip integriert und elektrisch zwischen den ersten Versorgungsanschluss und den ersten Schaltungsknoten gekoppelt ist, wobei der zweite vertikale Transistor dazu ausgebildet ist, einen Strompfad zwischen dem ersten Versorgungsanschluss und dem ersten Schaltungsknoten bereitzustellen, sofern dieser aktiviert ist; einen zweiten, in Serie zu einer zweiten Diode geschalteten MOS-Transistor, wobei der zweite MOS-Transistor und die zweite Diode zwischen dem ersten und dem zweiten Versorgungsanschluss gekoppelt sind; und einen zweiten Schalt-Schaltkreis, der mit dem zweiten MOS-Transistor gekoppelt und elektrisch zwischen den ersten und zweiten Versorgungsanschluss geschalten ist, wobei der zweite Schalt-Schaltkreis dazu ausgebildet ist, den zweiten MOS-Transistor zu aktivieren, wenn das zweite Versorgungspotential das erste Versorgungspotential um mehr als einen bestimmten Schwellwert überschreitet.
  4. Das Halbleiterbauelement gemäß Anspruch 3, wobei die erste Diode mit der Gateelektrode des ersten vertikalen Transistors gekoppelt ist und wobei die zweite Diode mit der Gateelektrode des zweiten vertikalen Transistors gekoppelt ist.
  5. Das Halbleiterbauelement gemäß Anspruch 3, wobei der n-Kanal-MOS-Transistor, der in der Treiber-Ausgangsstufe enthalten ist, in einer p-dotierten Wanne integriert ist, welche in dem Substrat angeordnet ist, wobei das Substrat n-dotiert ist.
  6. Das Halbleiterbauelement gemäß einem der Ansprüche 3, 4 oder 5, wobei der erste vertikale Transistor ein n-Kanal-High-Side-Transistor ist und das Substrat ein n-dotiertes Substrat ist, welches aus einer Vielzahl von Transistorzellen aufgebaut ist, und wobei der zweite vertikale Transistor ein n-Kanal-Transistor ist, der aus einer oder mehreren Transistorzellen aufgebaut ist, wobei der zweite vertikale Transistor weniger Transistorzellen aufweist als der erste vertikale Transistor.
  7. Das Halbleiterbauelement gemäß Anspruch 6, wobei das Substrat ein n-dotiertes Siliziumsubstrat ist, welches eine n-dotierte Wanne umfasst, welche sich von der Oberfläche des Substrats in das Substrat hinein erstreckt und welche von einer p-dotierten Isolationszone eingeschlossen ist, so dass die p-dotierte Isolationszone und das n-dotierte Substrat eine Junction-Isolation bilden, welche die n-dotierte Wanne von dem Substrat isoliert; und wobei der erste MOS-Transistor und/oder der zweite MOS-Transistor ein p-Kanal-MOS-Transistor ist, der in der n-dotierten Wanne integriert ist.
  8. Das Halbleiterbauelement gemäß Anspruch 6, wobei die Treiber-Ausgangsstufe des Weiteren einen p-Kanal-MOS-Transistor aufweist, der in Serie zu dem n-Kanal-MOS-Transistor geschaltet ist, so dass eine CMOS-Halbbrücke gebildet wird; wobei der p-Kanal-MOS-Transistor zwischen die Gate-Elektrode des vertikalen Transistors und einen erdfreien Versorgungsanschluss geschaltet ist; wobei der in der Treiberausgangsstufe enthaltene p-Kanal-MOS-Transistor in einer n-dotierten Wanne integriert ist, welche in dem Substrat angeordnet ist; und wobei die n-dotierte Wanne von dem Substrat durch eine p-dotierte Isolationszone isoliert ist, welche eine Junction-Isolation bildet.
  9. Das Halbleiterbauelement gemäß Anspruch 8, welches weiter eine Schaltung aufweist, welch zwischen den ersten Versorgungsanschluss und den zweiten Versorgungsanschluss geschaltet und dazu ausgebildet ist, ein elektrisches Potential an die p-dotierte Isolationszone anzulegen, welches zumindest annähernd gleich dem Massepotential ist, unabhängig davon, ob das erste Potential höher ist als das zweite Versorgungspotential oder umgekehrt.
  10. Das Halbleiterbauelement gemäß Anspruch 8 oder 9, das weiter aufweist: einen weiteren Transistor, der zwischen den zweiten Versorgungsanschluss und einen internen Masseknoten geschaltet ist, welcher elektrisch mit der p-dotierten Isolationszone verbunden ist, so dass die p-dotierte Isolationszone und der interne Masseknoten im Wesentlichen das gleiche elektrische Potential aufweisen; einen weiteren Schalt-Schaltkreis, der mit dem weiteren Transistor und mit dem ersten Versorgungsanschluss gekoppelt und dazu ausgebildet ist, den MOS-Transistor zu aktivieren, wenn das zweite Versorgungspotential das erste Versorgungspotential um mehr als einen bestimmten Schwellwert übersteigt, so dass der interne Masseknoten mit dem zweiten Versorgungsanschluss elektrisch verbunden wird; und einen weiteren Schaltkreis, der zwischen den ersten Versorgungsanschluss und den internen Masseknoten gekoppelt und dazu ausgebildet ist, das elektrische Potential des internen Masseknotens in Richtung des Potentials am ersten Versorgungsanschluss zu ziehen, wenn das zweite Versorgungspotential das erste Versorgungspotential übersteigt.
  11. Das Halbleiterbauelement gemäß Anspruch 10, wobei der weitere Transistor eine intrinsische Freilaufdiode aufweist, welche parallel zum Laststrompfad des weiteren Transistors geschaltet ist, und wobei er weitere Schalt-Schaltkreis einen weiteren Widerstand aufweist, der zwischen eine Gateelektrode des weiteren Transistors und den ersten Versorgungsanschluss gekoppelt ist, so dass ein Stromfluss, wenn das zweite Potential das erste Potential übersteigt, weder durch den weiteren Transistor noch durch die intrinsische Freilaufdiode möglich ist.
  12. Das Halbleiterbauelement gemäß Anspruch 10 oder 11, wobei der weitere Schaltkreis ein Pull-Down-Widerstand ist.
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