DE102010001512A1

DE102010001512A1 - Stromsteuerschaltung

Info

Publication number: DE102010001512A1
Application number: DE102010001512A
Authority: DE
Inventors: Luca Petruzzi; Paolo Del Croce; Markus Ladurner; Bernhard Meldt; Adrian Apostol; Vasile Matei
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2009-02-02
Filing date: 2010-02-02
Publication date: 2010-08-26
Anticipated expiration: 2030-02-03
Also published as: US20100194462A1; US7911260B2; DE102010001512B4

Abstract

Beschrieben wird eine Schaltung, ein System und ein Verfahren für Stromsteuerschaltungen. Bei einem Ausführungsbeispiel umfasst eine Stromsteuerschaltung einen ersten MOS-Transistor mit einem ersten Laststreckenanschluss, der an einen Ausgang einer Spannungsquelle gekoppelt ist, und einem zweiten Laststreckenanschluss, der an einen ersten Ausgangsknoten der Stromsteuerschaltung gekoppelt ist; einen zweiten MOS-Transistor mit einem ersten Laststreckenanschluss, der an den Ausgang der Spannungsquelle gekoppelt ist, und einem zweiten Laststreckenanschluss, der an einen zweiten Ausgangsknoten der Stromsteuerschaltung gekoppelt ist; und Mitteln zum Verhindern des Stromflusses von dem ersten Ausgangsknoten der Stromsteuerschaltung an den zweiten Ausgangsknoten der Stromsteuerschaltung, wenn ein Potential an dem ersten Ausgangsknoten höher ist ae.

Description

Die vorliegende Erfindung betrifft allgemein Steuerschaltungen, und insbesondere Stromsteuerschaltungen.
Schalter werden weithin eingesetzt, wie zum Beispiel in Automobilanwendungen, um verschiedene Arten von Lasten anzusteuern, wie zum Beispiel Motoren, Relais, Glühlampen, LED-Module für die Innen- und Außenbeleuchtung usw. Ein Microcontroller überwacht den Betrieb dieser unterschiedlichen Arten von Lasten. Der Microcontroller schützt integrierte Schaltungen vor Überlastung und ergreift geeignete Maßnahmen im Fall einer elektrischen Überlastung. Zu diesem Zweck wird üblicherweise der Stromfluss durch eine zugehörige Schaltung, wie zum Beispiel ein Leistungshalbleiterbauelement, erfasst und mit vorgegebenen Werten verglichen. Obwohl die Schalter intern gegen eine elektrische Überlastung geschützt sind, ist dem Microcontroller eine Information über den Stromfluss zugeführt, um weitere Schutzstrategien zu ergreifen.
Der Microcontroller stellt den Betrieb verschiedener Bauelemente abhängig von einem Stromfluss durch die Messschaltung ein. Unter bestimmten Betriebsbedingungen, die als Inversbedingungen bezeichnet werden, ist ein großer Stromfluss durch die Sensorschaltung möglich, der zu fehlerhaften Messungen durch den Microcontroller führen kann. Solche fehlerhaften Messungen können zu einer fehlerhaften Reaktion des Microcontrollers führen. Während des Inversbetrieb ist der Strom durch die Sensorschaltung gestört und der Microcontroller erhält folglicherweise eine falsche Information.
Aufgabe der vorliegenden Erfindung ist es daher, eine Stromsteuerschaltung und ein Verfahren zum Betreiben einer Stromsteuerschaltung zur Verfügung zu stellen, bei der die zuvor genannten Probleme nicht auftreten.
Diese Aufgabe wird durch eine Stromsteuerschaltung nach Anspruch 1 und durch ein Verfahren nach Anspruch 22 gelöst. Ausgestaltungen und Weiterbildungen sind Gegenstand von Unteransprüchen.
Ausführungsbeispiele der vorliegenden Erfindung betreffen Stromsteuerschaltungen. Gemäß einem Ausführungsbeispiel der Erfindung umfasst eine Steuerschaltung einen ersten MOS-Transistor und einen zweiten MOS-Transistor. Erste Laststreckenanschlüsse des ersten und zweiten MOS-Transistors sind an einen Ausgang einer Spannungsquelle gekoppelt. Ein zweiter Laststreckenanschluss des ersten MOS-Transistors ist an einen ersten Ausgangsknoten der Stromsteuerschaltung gekoppelt. Ein zweiter Laststreckenanschluss des zweiten MOS-Transistors ist an einen zweiten Ausgangsknoten der Stromsteuerschaltung gekoppelt. Die Steuerschaltung umfasst außerdem Mittel, die einen Stromfluss von dem ersten Ausgangsknoten der Stromsteuerschaltung an den zweiten Ausgangsknoten der Stromsteuerschaltung verhindern.
Weitere Merkmale und Vorteile von Ausführungsbeispielen der Erfindung werden nachfolgend näher erläutert. In diesem Zusammenhang sei darauf hingewiesen, dass nachfolgend lediglich das Grundprinzip der Erfindung erläutert wird, von dem ausgehend vielfältige Realisierungsmöglichkeiten möglich sind.
Zum besseren Verständnis der Erfindung und von deren Vorteilen werden Ausführungsbeispiele nachfolgend unter Bezugnahme auf Figuren näher erläutert.
1 veranschaulicht den Betrieb eines Schalters gemäß einem Ausführungsbeispiel der Erfindung;
2 veranschaulicht einen Schalter nach dem Stand der Technik im Normalbetrieb;
3 die 3a–3c umfasst, veranschaulicht den Betrieb eines Schalters nach dem Stand der Technik während des inversen Betriebs, wobei 3a den Inversbetrieb veranschaulicht und die 3b und 3c parasitäre Bauelemente, die während des Inversbetriebs leiten, veranschaulicht;
4 die 4a und 4b umfasst, veranschaulicht den Betrieb eines Schalters mit einem zusätzlichen Schalter zur Minimierung einer parasitären Leitung während des Inversbetriebs gemäß einem Ausführungsbeispiel der Erfindung, wobei 4a den Normalbetrieb veranschaulicht und 4b den Inversbetrieb veranschaulicht, wobei während des Inversbetrieb ein fehlerhaftes Messen verhindert wird;
5 veranschaulicht den Betrieb eines Schalters mit einem zusätzlichen Schalter, um ein parasitäres Leiten während des Inversbetriebs zu verhindern, gemäß einem Ausführungsbeispiel der Erfindung;
6 die 6a–6c umfasst, veranschaulicht einen Betrieb eines Schalters unter Verwendung von Sperrdioden, um ein parasitäres Leiten während eines Inversbetriebs zu verhindern, gemäß einem Ausführungsbeispielen der Erfindung; und
7 veranschaulicht eine Realisierungsmöglichkeit eines Ausführungsbeispiels der Erfindung zum Steuern mehrerer Chips mit einem einzelnen Microcontroller unter Verwendung eines Zeitmultiplexverfahrens.
In den Figuren bezeichnen gleiche Bezugszeichen und Symbole gleiche Teile, sofern dies nicht anders angegeben ist. Die Zeichnungen dienen zur Veranschaulichung relevanter Aspekte der Ausführungsbeispiele und sind nicht notwendigerweise maßstabsgerecht.
Die Realisierung und die Verwendung von Ausführungsbeispielen werden nachfolgend im Detail erläutert. Es sei darauf hingewiesen, dass die Erfindung eine Anzahl erfinderischer Konzepte umfasst, die auf verschiedene Weise realisiert werden können. Die nachfolgend erläuterten Ausführungsbeispiele dienen lediglich zur Veranschaulichung einzelner Aspekte, ohne den Schutzumfang der Erfindung zu beschränken.
Die Erfindung wird nachfolgend unter Bezugnahme auf Ausführungsbeispiele an einem speziellen Zusammenhang, nämlich im Zusammenhang mit einer Schutzschaltung für die Strommessung erläutert. Die Erfindung kann allerdings auch auf andere Funktionen angewendet werden, wie zum Beispiel auf das Verhindern von Strom- oder Spannungsimpulsen, und auch auf andere Bauelemente und Schaltungen.
Schalter sind in verschiedenen Anwendungen weit verbreitet, um verschiedene Arten von Lasten anzusteuern, wie zum Beispiel Motoren, Relais, Glühlampen oder LED-Module für die Innen- und Außenbeleuchtung. Jeder Schalter umfasst ein Leistungsschaltelement, das an die verschiedenen Arten von Lasten gekoppelt ist. Das Leistungsschaltelement umfasst beispielsweise einen DMOS-Transistor. Ein Microcontroller nutzt einen Stromsensor, um den Stromfluss durch den Schalter – und damit in die einzelnen unterschiedlichen Lasten – zu überwachen.
Der Stromsensor ist ein kleinerer Transistor als das Leistungsschaltelement und stellt einen Strom zur Verfügung, der proportional ist zu dem Laststrom durch das Leistungsschaltelement, wenn die an ihm anliegende Spannung der Spannung über dem Leistungsschaltelement entspricht. Dieser kleinere Transistor, der auch als Sense-Doms-Transistor oder Mess-DMOS-Transistor bezeichnet wird, besitzt eine – beispielswei se um einen Faktor zwischen 1000 (10³) und 100 000 (10⁵) – kleinere Fläche als der Last-Doms-Transistor. Der Stromfluss durch den Mess-DMOS-Transistor ist daher über die Geometrieverhältnisse zwischen dem Mess-DMOS-Transistor und dem Last-DMOS-Transistor abhängig von dem Strom durch den Last-DMOS-Transistor. Ein Maß des Messstroms durch den Mess-DMOS-Transistor ist daher ein Maß des Stroms durch den Last-DMOS-Transistor.
Unter normalen Betriebsbedingungen fließen der Laststrom und der Messstrom durch den Last- und den Ness-DMOS-Transistor in einer ersten Richtung, beispielsweise von dem Knoten des Last-DMOS-Transistors, der an die Spannungsquelle gekoppelt ist, zu dem Knoten des Last-DMOS-Transistors, der an die Last gekoppelt ist. Bei einigen Betriebsbedingungen allerdings, die als Inversbetriebsbedingungen oder Rückwärts-Betriebsbedingungen bezeichnet werden, ist die Stromrichtung umgekehrt, was zu möglichen Beschädigungen von Bauelementen der Schaltung und zu einer fehlerhaften Messung des Messstroms führen kann. Bei Ausführungsbeispielen der vorliegenden Erfindung wird ein Stromfluss während der Inversbetriebsbedingungen verhindert, indem eine robuste Strommessschaltung zur Verfügung gestellt wird.
1 zeigt ein Ausführungsbeispiel der Erfindung und veranschaulicht das Blockieren eines inversen Stromflusses durch einen Schalter. Die 4 und 5 beschreiben Ausführungsbeispiele, die einen Hilfsschalter und einen Komparator verwenden, um einen inversen Stromfluss zu verhindern. Ein Ausführungsbeispiel der Erfindung, das Sperrdioden verwendet, um Pfade mit hohen Leckströmen abzuschalten, ist in 6 dargestellt.
1 veranschaulicht einen Schalter unter normalen Betriebsbedingungen und unter Inversbetriebsbedingungen. Unter normalen Betriebsbedingungen wird das Bauelement eingeschal tet durch Anlegen eines Potentials an den Eingangspin IN, wie beispielsweise durch Umschalten zwischen 5 V und einem Bezugspotential, wie z. B. Masse. Das Anlegen von 5 V an den Eingangspin IN schaltet den Schalter beispielsweise ein, während ein Massepotential an dem Eingangspin IN den Schalter ausschaltet. Eine Spannung wird an den Schalter beispielsweise über den Batteriespannungspin VBB, an dem bei Automobilanwendungen beispielsweise eine Fahrzeugbatterie angeschlossen ist, angelegt. Der Schalter 1 umfasst außerdem einen Massepotentialpin GND.
Wenn die Last nicht angesteuert ist, weil eine Anwendung beispielsweise ausgeschaltet ist, fließt kein Strom über den Ausgangspin OUT oder den Strommesspin IS. Wenn eine Last R_L an den Ausgangspin des Schalters 1 gekoppelt ist und der Schalter 1 eingeschaltet ist, beginnt ein Laststrom I_L zu fließen. Ein entsprechender Messstrom I_S fließt dann durch den Messtransistor R. Die beobachtete Änderung des Messstroms I_S wird an einen Microcontroller 5 übertragen, der beispielsweise den Schalter 1 überwachen kann, um den Betrieb des Schalters 1 einzustellen.
Während des Inversbetriebs steigt die Spannung an dem Ausgangspin OUT vorübergehend an, obwohl die Versorgungsspannung an dem Batteriespannungspin VBB weiterhin aufrechterhalten bleibt. Der Ausgangspin OUT kann beispielsweise auf ein Potential ansteigen, das höher ist als das Potential an dem Batteriespannungspin VBB. Dieser Zustand kann aus einer Änderung des Zustands der Last R_L resultieren. So kann beispielsweise aufgrund externer Einflüsse eine Last, wie beispielsweise ein Motor, einige Zeit als Generator funktionieren und dadurch eine Spannung zur Verfügung stellen, die höher ist als die Batteriespannung Batteriespannungspin VBB. Alternativ kann bei einem anderen Beispiel die Batteriespannung absinken während sich ein Motor aufgrund seiner Trägheit weiterdreht. Wenn die Last R_L beispielsweise ein Bauelement ist, das Ener gie speichert, kann unter bestimmten Bedingungen die gespeicherte Energie zurückgeführt werden, wenn die Versorgungsspannung absinkt, was zu einem ähnlichen Phänomen führt.
Bei Verwendung von Ausführungsbeispielen der vorliegenden Erfindung wird bei inversen Betriebsbedingungen ein Stromfluss eines bezüglich seiner Stromrichtung umgekehrten Laststroms durch den Ausgangspin OUT und über den Strommesspin IS des Schalters 1 verhindert. Ohne die Erfindung fließt ein kleiner Teil des Inversstroms über den Messpin IS, was allerdings ausreicht, um die Strommessfunktion zu stören. Der größte Teil des inversen Laststroms fließt über die intrinsische Bodydiode des Ausgangs-DMOS-Transistors. Da der Messstrom unter inversen Bedingungen wesentlich größer ist als der Messstrom I_S ist eine Beschädigung sowohl des Schalters 1 als auch anderer Überwachungsschaltungen, die an den Schalter 1 gekoppelt sind, möglich. Mit großer Wahrscheinlichkeit wird der Ausgangs-Doms-Transistor zuerst beschädigt, da der größte Teil des inversen Stroms durch ihn fließt. Alternativ kann eine Steuerschaltung, die den Betrieb des Schalters 1 überwacht, den Schalter 1 abschalten, wenn sie fehlerhafterweise einen Kurzschluss des Schalters 1 vermutet. Bei verschiedenen Ausführungsbeispielen verhindert die Erfindung einen großen Stromfluss über den Messpin IS und in den Messtransistor R_S, während der Inversbetriebsbedingungen. Bei verschiedenen Ausführungsbeispielen wird dies durch Abschalten oder Ableiten des Inversstroms durch das Einfügen geeigneter Bauelemente erreicht.
2 veranschaulicht ein Layout eines Schalters nach dem Stand der Technik. Bezugnehmend auf 2 umfasst der Schalter 1 zwei Transistoren, die parallel geschaltet sind: einen Haupt-DMOS-Transistor D1 und ein Mess-DMOS-Transistor D2. Der Haupt-DMOS-Transistor D1 ist das Leistungsschaltelement, das den Schalter 1 bildet und das die Last R_L abhängig von seinem Gatepotential an eine am Batteriespannungspin VBB anliegende Batteriespannung koppelt. Der Drainanschluss des Haupt-DMOS-Transistors D1, der einen ersten Laststreckenanschluss bildet, ist an den Batteriespannungspin VBB gekoppelt, der an ein Batteriepotential gekoppelt ist. Ein Sourceanschluss des Haupt-DMOS-Transistors D1, der einen zweiten Laststreckenanschluss bildet, ist an den Ausgangspin OUT, und daher an die Last R_L, gekoppelt. Für die weitere Beschreibung sei darauf hingewiesen, dass unter einem Laststreckenanschluss eines MOS-Transistors dessen Drain- oder Sourceanschluss zu verstehen ist.
Der Mess-DMOS-Transistor D2 bildet den Stromsensor und liefert einen Strom, der proportional zu dem Laststrom I_L ist, wenn die an ihm anliegende Spannung der an dem Haupt-DMOS-Transistor D1 anliegenden Spannung entspricht.
Eine Kanalweite W_D2 des Mess-DMOS-Transistors ist kleiner als die Kanalweite W_D1 des Haupt-DMOS-Transistors, und zwar beispielsweise um einen Faktor zwischen 1.000 (10³) und 100.000 (10⁵). Der Messstrom I_S, der über den Kanal des Mess-DMOS-Transistors D2 fließt, ist daher konsequenterweise um das Geometrieverhältnis zwischen den Kanalweiten des Last-DMOS-Transistors und des Mess-DMOS-Transistors kleiner und ist daher ein Maß für den Laststrom I_L, wobei gilt: IS ~ IL·WD2/WD1
Ein Maß für den Messstrom I_S ist daher ein Maß für den Laststrom I_L.
2 veranschaulicht ein Beispiel des Schalters 1 während einer normalen Strommessung. Der Messstrom I_S fließt durch den Mess-DMOS-Transistor D2 und einen zweiten Hochspannungs-PMOS-Transistor P2 an den Strommesspin I_S des Schalters 1. Das Gate des zweiten Hochspannungs-PMOS-Transistors P2 ist an den Ausgang eines Operationsverstärkers gekoppelt. Der Opera tionsverstärker wird aktiviert über einen Messfreigabe- oder Messaktivierungsschalter und wird über erste und zweite Versorgungspins mit Spannung versorgt, wobei die Versorgungspins an den Batteriespannungspin VBB und an einen Potentialknoten gekoppelt sind, wobei der Potentialknoten bei einem Ausführungsbeispiel auf einem elektrischen Potential liegt, das etwa 7 V unterhalb des Batteriepotentials liegt. Der Operationsverstärker stellt sicher, dass der zweite Hochspannungs-PMOS-Transistor P2 den durch den Messtransistor R_S fließenden Strom nicht begrenzt. Eingänge des Operationsverstärkers sind an die Sourceanschlüsse des Lasttransistors D1 und des Messtransistors D2 gekoppelt, wobei der Operationsverstärker den PMOS-Transistor P2 so ansteuert, dass der Last- und der Messtransistor D1, D2 wenigstens annähernd im gleichen Arbeitspunkt betrieben werden; der Laststrom ist dann proportional zu dem Messstrom. Der PMOS-Transistor besitzt die Funktion eines regelbaren Widerstand für die Einstellung des Arbeitspunktes des Messtransistors D2 und könnte auch durch einen anderen geeigneten steuerbaren Widerstand ersetzt werden.
Der durch den Messtransistor R_S fließende Strom ist hauptsächlich durch den Mess-DMOS-Transistor D2 bestimmt. Die Weite des Mess-DMOS-Transistors D2 ist geringer als die Weite des Haupt-DMOS-Transistors D1, und zwar bei einem Ausführungsbeispiel etwa um einen Faktor 3000. Der Messstrom I_S ist daher 3000mal kleiner als der Laststrom I_L. Wenn der Messstrom I_S beispielsweise 1 mA ist, dann beträgt der durch den Haupt-DMOS-Transistor D1 fließende Strom I_L beispielsweise 3 A.
3, die die 3a–3c umfasst, veranschaulicht ein Layout eines Schalters und einzelner Bauelemente in Übereinstimmung mit Ausführungsbeispielen der Erfindung.
3a veranschaulicht den Betrieb eines Schalters (wie er beispielsweise in 2 dargestellt ist) unter Inversbetriebsbedingungen.
Wie in 3a dargestellt ist, sind der Sourceanschluss des Haupttransistors D1 und der Sourceanschluss des Messtransistors D2 gemeinsam an eine Hochspannungsdiode P1 angeschlossen, die als PMOS-Transistor realisiert ist (als MOS-Transistor in Diodenkonfiguration). Die Hochspannungs-PMOS-Diode P1 ist dazu ausgelegt, mit hohen Spannungen zwischen dem Gate- und dem Drainanschluss beaufschlagt zu werden, ohne dass Teile des Bauelements, wie zum Beispiel das Gatedielektrikum, durchbrechen. Der Gateanschluss der Hochspannungs-PMOS-Diode P1 ist mit dem Sourceanschluss der Hochspannungs-PMOS-Diode P1 kurzgeschlossen, während das Substrat (oder die Bodyzone) der Hochspannungs-PMOS-Diode P1 an den Batteriespannungspin VBB gekoppelt ist. Der Substratanschluss der Hochspannungs-PMOS-Diode P1 ist an das Substrat des gesamten Chips angeschlossen, so dass die Diode P1 kein isoliertes PMOS-Bauelement ist.
Das Potential an dem Ausgangspin OUT steigt im Inversbetrieb an. Es wurde herausgefunden, dass dies zu einem großen Stromfluss durch einen parasitären Bipolartransistor Q führt. Es wurde weiterhin herausgefunden, dass dieser Strom durch einen parasitären Bipolartransistor Q des zweiten Hochspannungs-PMOS-Transistors P2 und den Messwiderstand R_S fließt.
Die 3b und 3c veranschaulichen die parasitären Bauelemente, die unter Inversbetriebsbedingungen aktiviert sind. 3b veranschaulicht einen parasitären pnp-Transistor des Haupt-DMOS-Transistors D1, während 3c einen parasitären pnp-Transistor des ersten und des zweiten Hochspannungstransistors P1 bzw. P2 veranschaulicht.
Wie in 3b dargestellt ist, ist der Haupt-DMOS-Transistor D1 in einem Substrat 100 angeordnet. Bei einem bevorzugten Ausführungsbeispiel ist das Substrat 100 ein Siliziumwafer. Bei einem Ausführungsbeispiel ist das Substrat 100 derart dotiert, dass es n-leitfähig ist. Beispiele für das Substrat 100 sind ein monokristallines Siliziumsubstrat (oder eine darauf aufgewachsene oder auf andere Weise erzeugte Schicht), oder ein SOI-Substrat (SOI = Silicon an Insulator). Bei anderen Ausführungsbeispielen können andere Arten von Halbleiterwafern verwendet werden.
Der Drainanschluss D des Transistors ist an das Substrat 100 gekoppelt, während der Sourceanschluss S des Transistors an ein erstes dotiertes Gebiet 20 gekoppelt ist. Das erste dotierte Gebiet 20 umfasst eine n⁺-Dotierung und ist innerhalb eines zweiten dotierten Gebietes 50 angeordnet. Das zweite dotierte Gebiet 50 umfasst eine p-Dotierung. Das zweite dotierte Gebiet 50 ist an einen Bodykontakt B gekoppelt. Der Bodykontakt B und der Sourcekontakt S sind aneinander gekoppelt und können insbesondere kurzgeschlossen sein.
Gate-Grabengebiete 10 (gate trench regions) sind innerhalb des Substrats 100 angeordnet und bilden die Gateelektrode G des Transistors. Die Gate-Grabengebiete 10 des Transistors umfassen Gräben, wie zum Beispiel flache Gräben, die mit einem leitfähigen Material gefüllt sind. Ein isolierendes Material bedeckt die Seitenwand- und Bodenoberfläche des Grabens und bildet dadurch eine Schicht zwischen dem leitfähigen Material und dem Substrat 100. Das isolierende Material bildet das Gatedielektrikum des Transistors. Das Gatedielektrikum umfasst beispielsweise ein Oxid, ein Nitrid, ein Dielektrikum mit einer hohen Dielektrizitätskonstante (high-k dielectric) oder eine Kombination davon. Das leitende Material umfasst beispielsweise ein dotiertes Polysilizium oder ein Metall, wie zum Beispiel TiN, TaN, Al, W, Cu oder ein anderes geeignetes Metall.
Das Kanalgebiet ist in vertikaler Richtung entlang der Seitenwände der Gate-Grabengebiete 10 angeordnet. Der DMOS-Transistor umfasst daher ein Sourcegebiet, das das erste dotierte Gebiet 20 umfasst, einen Kanal, der in dem zweiten dotieren Gebiet 50 ausgebildet ist, und ein Drain, das das Substrat 100 umfasst. Der DMOS-Transistor umfasst außerdem eine parasitäre Diode zwischen dem zweiten dotierten Gebiet 50 und dem Substrat. Wenn ein drittes dotiertes Gebiet 30, das ein p-Gebiet umfasst, benachbart zu dem DMOS-Transistor angeordnet ist, ist ein parasitärer Bipolartransistor gebildet. Das zweite dotierte Gebiet 50 umfasst den Emitter des parasitären Bipolartransistors, das Substrat 100 bildet die Basis, während das dritte dotierte Gebiet 30 den Kollektor des parasitären Bipolartransistors bildet.
Der Drainanschluss ist auf ein Potential vorgespannt, das geringer ist als das Potential an dem Bodykontakt B zu dem zweiten dotierten Gebiet 50. Die parasitäre Diode zwischen dem zweiten dotierten Gebiet 50 und dem Substrat 100 ist daher in Vorwärtsrichtung gepolt. Die Diode leitet daher einen Strom, wenn die Spannungsdifferenz zwischen dem Drainkontakt D und dem Bodykontakt B die Flussspannung dieser parasitären Dioden übersteigt. Dies steht im Gegensatz zu normalen Betriebsbedingungen, bei denen diese Diode in Rückwärtsrichtung gepolt ist und daher nicht leitet (oder lediglich einen kleinen Leckstrom leitet). Auf ähnliche Weise leitet der parasitäre Bipolartransistor bei normalen Betriebsbedingungen nicht oder lediglich einen kleinen Leckstrom. Unter Inversbedingungen ist der Emitter-Basis-Übergang in Vorwärtsrichtung gepolt, was zu einer Aktivierung des parasitären Bipolartransistors führt.
Unter Inversbedingungen fließt daher ein großer Strom über den Haupt- und den Mess-DMOS-Transistor D1, D2 in den zweiten Hochspannungs-PMOS-Transistor P2. Zur Veranschaulichung ist der parasitäre Transistor des zweiten Hochspannungs-PMOS-Transistors P2 in 3c dargestellt.
Bezugnehmend auf 3c umfasst der Hochspannungs-PMOS-Transistor P2 ein erstes p⁺-dotiertes Gebiet 130, das innerhalb eines p-dotierten Gebiets 150 angeordnet ist. Das erste p⁺-dotierte Gebiet ist an einen Drainkontakt des Transistors gekoppelt. Das erste p-dotierte Gebiet 150 ist von einem zweiten p-dotierten Gebiet 151 durch das Substrat 100 getrennt. Das erste p-dotierte Gebiet 150 bildet das Draingebiet, während das zweite p-dotierte Gebiet 151 das Sourcegebiet des Transistors bildet.
Ein zweites p⁺-dotiertes Gebiet 131, das innerhalb des zweiten p-dotierten Gebiets 151 angeordnet ist, ist an den Sourcekontakt S des Hochspannungs-DMOS-Transistors gekoppelt. Das Substrat 100 besitzt eine n-Leitfähigkeit und bildet daher das Kanalgebiet. Bei verschiedenen Ausführungsbeispielen umfasst das Substrat 100 eine n-dotierte Epitaxieschicht, die auf einem n⁺-Substrat 102 angeordnet ist. Ein Gategebiet 110 ist oberhalb des Kanalgebiets angeordnet, wobei das Gategebiet 110 durch eine Gatedielektrikumsschicht getrennt ist. Das Gate des PMOS-Transistors ist an den Batteriespannungspin VBB gekoppelt. Der Substrat- oder Bodyanschluss ist durch ein n⁺-Gebiet 132 gebildet, das in dem Substrat 100 angeordnet ist.
Ein parasitärer Bipolartransistor ist innerhalb des MOS-Transistors gebildet, wobei der parasitäre Bipolartransistor durch die Schichtenfolge mit dem ersten p-dotierten Gebiet 150/dem Substrat 100/dem zweiten p-dotierten Gebiet 151 gebildet ist. Das Draingebiet des Transistors bildet den Emitter, das Substrat 100 bildet die Basis, und das Sourcegebiet bildet den Kollektor.
Das Draingebiet des Transistors ist an den Batteriespannungspin VBB gekoppelt, der auf einem höheren Potential liegt als das Substrat des Transistors. Der parasitäre pnp-Transistor ist daher aktiviert. Sogar dann, wenn das Gate des PMOS-Transistors nicht angesteuert ist, fließt wegen des Leitens des parasitären Bipolartransistors daher ein Strom.
Der durch die parasitäre Diode und/oder den parasitären Transistor des DMOS-Transistors fließende Strom fließt durch den parasitären Transistor des Hochspannungs-PMOS-Transistors und in den Messwiderstand R_S. Während der Leckstrom unter normalen Betriebsbedingungen im Bereich von einigen wenigen Mikroampere (μA) liegt, kann dieser Strom unter Inversbetriebsbedingungen im Bereich von einigen Milliampere (mA) liegen. Der den Messstrom I_S überwachende Microcontroller würde in diesem Fall fehlerhafte Messungen und/oder Korrekturen vornehmen. Ausführungsbeispiele der Erfindung verhindern dies.
4, die 4a und 4b umfasst, veranschaulicht ein Ausführungsbeispiel der Erfindung, das einen Hilfsschalter und einen Komparator umfasst.
Bezugnehmend auf 4a umfasst der Schalter 1 zwei parallel geschaltete Transistoren: einen Haupt-DMOS-Transistor D1 und einen Mess-DMOS-Transistor D2, sowie einen Hilfsschalter 3 und einen Komparator 13. Der Haupt-DMOS-Transistor D1 und der Mess-DMOS-Transistor D2 wurden bereits oben erläutert. Der Hilfsschalter 3 ist an einen Komparator 13 gekoppelt und ist zwischen einer an den Ausgangspin OUT gekoppelten PMOS-Diode P1 und dem Batteriespannungsanschluss VBB angeordnet. Unter normalen Betriebsbedingungen ist der Hilfsschalter 3 offen und nicht von einem Strom durchflossen. Der Hilfsschalter 3 wird durch einen Komparator 13 freigegeben. Der Komparator 13 erfasst die Spannung an dem Ausgangspin OUT und vergleicht diese mit der Batteriespannung. Der Hilfsschalter 3 ist unter normalen Betriebsbedingungen geöffnet, wenn die Spannung an dem Ausgangspin OUT geringer ist als die Batteriespannung. Der Komparator 13 schließt den Schalter 3 unter Inversbedingungen und erlaubt einen Stromfluss durch den Hilfsschalter 3.
Wenn die Spannung an dem Ausgangspin OUT größer ist als die Batteriespannung an dem Batteriespannungspin VBB plus einer vorgegebenen Differenz (beispielsweise 50 mV) wird der Hilfsschalter 3 geschlossen (vgl. 4b). Der Hilfsschalter 3 erzeugt daher einen unabhängigen Strompfad, der durch die Potentialdifferenz zwischen dem Ausgangspin OUT und dem Batteriespannungspin VBB gesteuert ist.
Wenn der Hilfsschalter 3 geschlossen ist, wird ein durch die parasitäre Bodydiode fließender Strom verhindert, stattdessen fließt der Strom über den niederohmigen Pfad durch den Hilfsschalter 3. Daher sind auch die parasitären Bipolartransistoren Q1 und Q2 des Haupt- und Mess-DMOS-Transistors D1, D2 abgeschaltet.
Außerdem ist der Spannungsabfall über dem Hilfsschalter 3 gering (beispielsweise im Bereich von etwa 100 mV). Der parasitäre pnp-Bipolartransistor des Hochspannungstransistors P2 ist daher deaktiviert, da das Potential an dem Drainanschluss des Hochspannungs-PMOS-Transistors P2 geringer ist als die Einsatzspannung (üblicherweise mehr als 0,5 V und etwa 0,7 V) die für einen Stromfluss durch den parasitären pnp-Transistor des Hochspannungs-PMOS-Transistors P2 benötigt wird.
Obwohl im vorliegenden Ausführungsbeispiel der Komparator 13 dazu verwendet wird, den Hilfsschalter 3 einzuschalten und auszuschalten, kann der Komparator 13 bei anderen Ausführungsbeispielen ein Ausgangssignal, wie zum Beispiel ein unabhängiges Fehlersignal, erzeugen. Ein Microcontroller kann dieses Fehlersignal vor oder nach Auswerten der Spannung über dem Messtransistor verwenden. Der Microcontroller kann die Strommessung an dem Messwiderstand R_S verwerfen, wenn das Fehlersignal anzeigt, dass sich der Ausgangspin OUT auf einem Potential befindet, das um eine vorgegebene Spannung oberhalb des Potentials an dem Batteriespannungspin VBB liegt.
5 veranschaulicht das Layout eines Schalters und eines Komparators in Übereinstimmung mit Ausführungsbeispielen der Erfindung.
Das Ausführungsbeispiel gemäß 5 ist ähnlich dem gemäß 4 und umfasst einen Hilfsschalter 3 und einen Komparator 13. Der Hilfsschalter 3 ist in Reihe zu dem Messtransistor D2 geschaltet. Anders als bei dem Ausführungsbeispiel gemäß 4 wird der Hilfsschalter 3 durch den Komparator 13 nur dann eingeschaltet, wenn die Spannung an dem Ausgangspin OUT geringer ist als die Spannung an dem Batteriespannungspin VBB. Der Hilfsschalter 3 wird daher geschlossen und ermöglicht einen Stromfluss durch ihn, wenn die Spannung an dem Ausgangspin OUT geringer ist als die Spannung an dem Batteriespannungspin VBB (Normalbetrieb). Wenn allerdings die Ausgangsspannung an den Ausgangspin OUT größer ist als die Batteriespannung an dem Batteriespannungspin VBB öffnet der Komparator den Hilfsschalter 3 und unterbricht einen Stromfluss durch den Messwiderstand R. Bei dem Ausführungsbeispiel gemäß 5 ist der Hilfsschalter 3 beispielsweise nur dann geschlossen, wenn die Spannung an dem Ausgangspin OUT um einen vorgegebenen Wert, beispielsweise 50 mV geringer ist als die Spannung an dem Batterieanschlusspin VBB.
6, die 6a–6c umfasst, veranschaulicht alternative Ausführungsbeispiele, die eine Sperrdiode verwenden, um einen Stromfluss an dem Strommesspin IS während des Inversbetriebs zu verringern. Die 6a und 6b veranschaulichen alternative Ausführungsbeispiele der Erfindung unter Verwendung des Ausführungsbeispiels gemäß 5.
Bezugnehmend auf 6a ist ein dritter Hochspannungs-PMOS-Transistor P3 vor den zweiten Hochspannungstransistor P2 gekoppelt, d. h. zwischen den Messtransistor und den zweiten Hochspannungstransistor P2 geschaltet. Ein Niederspannungs-PMOS-Transistor P4 ist zwischen den dritten Hochspannungs-PMOS-Transistor P3 und den Hochspannungs-PMOS-Transistor P2, wobei letztere zur Arbeitspunkteinstellung des Messtransistors dient, gekoppelt. Der Sourceanschluss S des Niederspannungs-PMOS-Transistors P4 ist an den Drainanschluss des dritten Hochspannungs-PMOS-Transistors P3 gekoppelt, und der Drainanschluss D des Niederspannungs-PMOS-Transistors P4 ist an den Sourceanschluss des zweiten Hochspannungs-PMOS-Transistors P2 gekoppelt. Source S und Body des Niederspannungs-PMOS-Transistors P4 sind kurzgeschlossen, und bilden so eine Sperrdiode. Der Body-Drain-Übergang des Niederspannungstransistors ist in Rückwärtsrichtung gepolt und verhindert einen Stromfluss in den zweiten Hochspannungs-PMOS-Transistor P2. Ein parasitärer pnp-Transistor des zweiten Hochspannungs-PMOS-Transistors P2 leitet daher nicht und minimiert daher einen Stromfluss an dem Strommesspin IS.
Während des normalen Betriebs verbindet ein Multiplexer die Gateanschlüsse des dritten Hochspannungs-PMOS-Transistors P3 und des Niederspannungs-PMOS-Transistors P4 mit einem Anschluss für ein Versorgungspotential (LSUP), wenn der Mikrokontroller eine Strommessung erfordert. Während des Inversstrombetriebes jedoch, oder in dem Fall, dass der Mikrokontroller die Strommessfunktion deaktiviert, werden die Gateanschlüsse auf das Potential an dem Batteriespannungspin VBB gezogen und die Bodydiode des Niederspannung-PMOS-Transistors P4 verhindert einen parasitären Strom. Der Niederspannungs-PMOS-Transistor P4 bildet daher einen Schalter (beispielsweise den Hilfsschalter 3 gemäß 5).
Obwohl der dritte Hochspannungs-PMOS-Transistor P3 bei einigen Ausführungsbeispielen vor dem zweiten Hochspannungs-PMOS- Transistor P2 angeordnet ist, kann der dritte Hochspannungs-PMOS-Transistor P3 auch nach dem zweiten Hochspannungstransistor P2 aber vor den Messtransistor R_S (oder den Strommesspin IS des Chips) angeordnet sein.
6b veranschaulicht ein alternatives Ausführungsbeispiel, bei dem ein NMOS-Bauelement dazu verwendet wird, eine Sperrdiode, die einen Schalter (beispielsweise den Hilfsschalter 3 gemäß 5) bildet, zu bilden. Bezugnehmend auf 6b ist ein dritter Hochspannungs-PMOS-Transistor P3 vor den zweiten Hochspannungstransistor P2 gekoppelt. Ein Niederspannungs-NMOS-Transistor N1 ist zwischen den dritten Hochspannungs-PMOS-Transistor P3 und den zweiten Hochspannungs-PMOS-Transistor P2 gekoppelt. Der Drainanschluss D des Niederspannungs-NMOS-Transistors N1 ist an den Sourceanschluss des dritten Hochspannungs-PMOS-Transistors P3 gekoppelt, während der Drainanschluss des dritten Hochspannungs-PMOS-Transistors P3 an den Drainanschluss der PMOS-Diode P1 angeschlossen ist. Der Sourceanschluss des Niederspannungs-PMOS-Transistors ist an den Drainanschluss des zweiten Hochspannungs-PMOS-Transistors P2 gekoppelt. Source S und Body des Niederspannungs-NMOS-Transistors N1 sind kurzgeschlossen, so dieser eine Sperrdiode bildet. Der Source-Body-Übergang des Niederspannungstransistors ist in Rückwärtsrichtung gepolt und verhindert einen Stromfluss in den zweiten Hochspannungs-PMOS-Transistor P2. Der parasitäre pnp-Transistor des zweiten Hochspannungs-PMOS-Transistors leitet daher nicht, wodurch ein Stromfluss an dem Strommesspin IS minimiert wird. Es sei darauf hingewiesen, dass bei dem Niederspannungs-NMOS-Transistor N1 die Polarität der Spannung an dessen Gate während des Inversstrombetriebs im Vergleich zu einem Niederspannungs-PMOS-Transistor (wie z. B. dem Niederspannungs-PMOS-Transistor P4 gemäß 6a) invertiert ist.
6c veranschaulicht ein Ausführungsbeispiel der Erfindung, das eine Sperrdiode verwendet, um die Eingänge des Operationsverstärkers vor hohen Spannungen während des Inversbetriebszustands zu schützen. Die Hochspannungsschutzschaltung, die beispielsweise durch die Blöcke mit der Bezeichnung HV repräsentiert ist, ist in 5 dargestellt. Die Hochspannungsschutzschaltung umfasst einen Hochspannungs-PMOS-Transistor, der in Reihe zu einem Niederspannungs-PMOS-Transistor gekoppelt ist, wobei ein Source-/Body-Anschluss wie in den zuvor beschriebenen Ausführungsbeispielen kurzgeschlossen ist. Der Body-Drain-Übergang des Niederspannungs-PMOS-Transistors ist in Rückwärtsrichtung gepolt wodurch ein Schutz des Operationsverstärkers gewährleistet ist.
Bei einigen Ausführungsbeispielen kann ein einzelner Chip die Sperrdioden umfassen, wie dies in den 6a, 6b und 6c dargestellt ist. Alle Ausführungsbeispiele können auch Kombinationen der Ausführungsbeispiele gemäß der 4, 5 und 6 umfassen. So umfasst ein Ausführungsbeispiel beispielsweise den Schalter (beispielsweise den Hilfsschalter 3, der durch den Komparator 5 gemäß 4 angesteuert ist) und die Sperrdiode (wie z. B. einen MOS-Transistor mit drei Anschlüssen, wie er in 3 dargestellt ist).
7 veranschaulicht eine Implementierung eines Ausführungsbeispiels der Erfindung auf mehreren Chips. 7 veranschaulicht zwei Chips, einen ersten Chip 6 und einen zweiten Chip 7. Beide Chips sind an einen einzelnen Messwiderstand R_S angeschlossen, der durch einen Mikrokontroller (nicht dargestellt) überwacht ist. Jeder der Chips umfasst folgende Anschlüsse: VBB, GND, INx, OUTx, ISx und SEN, wobei der VBB-Pin dazu dient, an eine Batteriespannung, wie z. B. 12 V, angeschlossen zu werden. Der GND-Pin ist der Pin zum Anschließen an Massepotential. Der INx-Pin entscheidet, welcher Kanal aktiviert werden soll. So wird beispielweise der zugehörige OUTx-Pin des Chips über das an den INx-Pin angelegte Potential aktiviert. Der OUTx-Pin ist der Ausgang des Hauptschalters und ist daher an die anzusteuernden Lasten angeschlossen. Bei einem Ausführungsbeispiel gibt beispielsweise ein Potential 5 V an dem IN1-Pin den Ausgang OUT1 frei und steuert daher die an den Ausgangspin OUT1 angeschlossenen Last an, während ein Potential von 0 V an dem Eingangspin IN1 den Ausgangspin OUT1 deaktiviert und daher die Spannungsversorgung der Last unterbricht. ISx ist der Diagnosepin und der Pin der dazu verwendet wird, unter Verwendung des Messwiderstands Rs den Laststrom zu erfassen. Der Pin SEN gibt die Diagnosefunktion frei. Das Potential an diesem Pin variiert beispielsweise zwischen 5 V und 0 V. Über den SEN-Pin wird daher die Diagnosefunktion aktiviert oder deaktiviert.
Wenn sich beide Chips im Normalbetrieb befinden, wenn also beispielsweise die Diagnosefunktion des ersten Chips 6 aktiviert und die Diagnosefunktion des zweiten Chips 7 deaktiviert ist, korrespondiert der durch den Microcontroller gemessene Messstrom zu dem Strom durch die erste Last L1. In gleicher Weise korrespondiert der durch den Microcontroller gemessene Messstrom zu dem Strom durch die zweite Last L2, wenn die Diagnosefunktion des ersten Chips 6 deaktiviert und die Diagnosefunktion des zweiten Chips 7 aktiviert ist.
Es sei allerdings angenommen, dass sich der erste Chip 6 im Normalbetrieb und der zweite Chip 7 im Inversbetrieb befinden. Ohne Vorhandensein von Ausführungsbeispielen der vorliegenden Erfindung würde ein großer Strom über den Messpin IS1 des zweiten Chips 7 (wie anhand von 3a erläutert) fließen, auch wenn der erste und der zweite Chip 6, 7 deaktiviert sind, was zu einer fehlerhaften Messung des Zustands des ersten Chip 6 führt.
Wenn der zweite Chip 7 allerdings Ausführungsbeispiele der vorliegenden Erfindung, wie sie beispielsweise anhand der 3 und/oder 4 erläutert wurde, enthält, fließt ein Leck strom im Bereich von einigen wenigen Mikroampere (μA) an dem Messpin IS1 des zweiten Chips 7. Der über den Messtransistor R_S fließende Strom ist daher in etwa gleich zu dem Strom, der an den Messpin IS1 des ersten Chips 6 fließt, wenn nur der erste Chip 6 aktiviert ist. Der Mikrokontroller erfasst daher den durch den ersten Chip 6 fließenden Strom, um den Laststrom durch die erste Last L1 korrekt zu berechnen.
Obwohl die vorliegende Erfindung und deren Vorteile im Detail erläutert wurden, sei darauf hingewiesen, dass verschiedene Änderungen möglich sind, ohne vom Grundgedanken der vorliegenden Erfindung abzuweichen. Es sei noch darauf hingewiesen, dass Merkmale, die im Zusammenhang mit einem Ausführungsbeispiel erläutert wurden, auch dann mit Merkmalen anderer Ausführungsbeispiele kombiniert werden können, wenn dies zuvor nicht explizit erläutert wurde.

Claims

Stromsteuerschaltung, die aufweist: einen ersten MOS-Transistor (D1) mit einem ersten Laststreckenanschluss (D), der an einen Ausgang einer Spannungsquelle gekoppelt ist, und einem zweiten Laststreckenanschluss (S), der an einen ersten Ausgangsknoten der Stromsteuerschaltung (OUT) gekoppelt ist; einen zweiten MOS-Transistor (D2) mit einem ersten Laststreckenanschluss (D), der an den Ausgang der Spannungsquelle gekoppelt ist, und einem zweiten Laststreckenanschluss (S), der an einen zweiten Ausgangsknoten (IS) der Stromsteuerschaltung gekoppelt ist; und Mitteln zum Verhindern des Stromflusses von dem ersten Ausgangsknoten (OUT) der Stromsteuerschaltung an den zweiten Ausgangsknoten (IS) der Stromsteuerschaltung, wenn ein Potential an dem ersten Ausgangsknoten (OUT) höher ist als ein Potential an dem Ausgang der Spannungsquelle.
Schaltung nach Anspruch 1, bei der die Mittel zum Verhindern eines Stromflusses von dem ersten Ausgangsknoten (OUT) der Stromsteuerschaltung an den zweiten Ausgangsknoten (IS) der Stromsteuerschaltung einen Schalter (3) umfassen, der zwischen den Ausgang der Spannungsquelle und den ersten Ausgangsknoten (OUT) der Stromsteuerschaltung gekoppelt ist, wobei der Schalter (3) dazu ausgebildet ist, zu leiten, wenn das Potential an dem ersten Ausgangsknoten (OUT) höher ist als das Potential an dem Ausgang der Spannungsquelle.
Schaltung nach Anspruch 2, die weiterhin einen Komparator (13) aufweist, wobei ein erster Eingang des Komparators an den Ausgang der Spannungsquelle gekoppelt ist und ein zweiter Eingang des Komparators an den ersten Ausgangsknoten (OUT) der Stromsteuerschaltung gekoppelt ist, wobei der Komparator (13) bewirkt, dass der Schalter leitet, wenn das Potential an dem ersten Ausgangsknoten (OUT) höher ist, als das Potential an dem Ausgang der Spannungsquelle.
Schaltung nach Anspruch 3, bei dem der Komparator (13) einen Spannungskomparator aufweist, wobei der Spannungskomparator den Schalter (3) leitend ansteuert, wenn das Potential an dem ersten Ausgangsknoten (OUT) um eine vorgegebene Spannung höher ist, als das Potential an dem Ausgang der Spannungsquelle.
Schaltung nach Anspruch 4, bei dem die vorgegebene Spannung etwa 50 mV ist.
Schaltung nach Anspruch 2, bei dem die Mittel zum Verhindern eines Stromflusses von dem ersten Ausgangsknoten (OUT) der Stromsteuerschaltung an den zweiten Ausgangsknoten (IS) der Stromsteuerschaltung eine Sperrdiode (P4) umfassen, wobei der zweite Laststreckenanschluss (S) des zweiten MOS-Transistors (D2) an den zweiten Ausgangsknoten (IS) der Stromsteuerschaltung über die Sperrdiode gekoppelt (P4) ist, und wobei die Sperrdiode (P4) dazu ausgebildet ist, einen Stromfluss zu verhindern, wenn das Potential an dem ersten Ausgangsknoten (OUT) höher ist als das Potential an dem Ausgang der Spannungsquelle.
Schaltung nach einem der vorangehenden Ansprüche, bei der der erste Ausgangsknoten (OUT) dazu ausgebildet ist, an eine Last gekoppelt zu werden, und bei dem der zweite Ausgangsknoten (IS) dazu ausgebildet ist, an einen Messwiderstand (R_S) gekoppelt zu werden.
Schaltung nach einem der vorangehenden Ansprüche, bei der Gates der ersten und zweiten MOS-Transistoren miteinander gekoppelt sind.
Schaltung nach einem der vorangehenden Ansprüche, bei der der zweite MOS-Transistor eine effektive Kanalweite aufweist, die geringer ist als die des ersten MOS-Transistors.
Schaltung nach Anspruch 9, bei der die effektive Kanalweite des zweiten MOS-Transistors um wenigstens einen Faktor 2000 geringer ist als eine effektive Kanalweite des ersten MOS-Transistors.
Schaltung nach einem der vorangehenden Ansprüche, bei der der zweite Laststreckenanschluss (S) des ersten MOS-Transistors (D1) an den zweiten Laststreckenanschluss (S) des zweiten MOS-Transistors (D2) über einen dritten MOS-Transistor (P1) gekoppelt ist.
Schaltung nach Anspruch 11, bei der der dritte MOS-Transistor (P1) einen Hochspannungs-PMOS-Transistor aufweist, wobei ein Gate des dritten MOS-Transistors (P1) an den zweiten Laststreckenanschluss (S) des ersten MOS-Transistors (D1) gekoppelt ist.
Schaltung nach einem der vorangehenden Ansprüche 12, die weiterhin aufweist: einen Operationsverstärker mit einem ersten Eingang, der an den ersten Ausgangsknoten (OUT) der Steuerschaltung gekoppelt ist, wobei ein zweiter Eingang des Operationsverstärkers an den zweiten Laststreckenanschluss (S) des zweiten MOS-Transistors (D2) gekoppelt ist; und einen vierten MOS-Transistor (P2) mit einem ersten Laststreckenanschluss, der an den zweiten Laststreckenanschluss (S) des zweiten MOS-Transistors (D2) gekoppelt ist, wobei ein Ausgang des Operationsverstärkers an ein Gate des vierten MOS-Transistors (P2) gekoppelt ist.
Schaltung nach Anspruch 13, bei dem der erste Eingang des Operationsverstärkers an den ersten Ausgangsknoten (OUT) der Steuerschaltung über eine zweite Sperrdiode gekoppelt ist, und wobei der zweite Eingang des Operationsverstärkers an den zweiten Laststreckenanschluss (S) des zweiten MOS-Transistors (D2) über eine dritte Sperrdiode gekoppelt ist.
Schaltung nach Anspruch 1, bei der die Mittel zum Verhindern eines Stromflusses von dem ersten Ausgangsknoten (OUT) der Schaltung an den zweiten Ausgangsknoten (IS) der Stromsteuerschaltung eine Sperrdiode (P4; N1) aufweisen, wobei der zweite Laststreckenanschluss (S) des zweiten MOS-Transistors (D2) an einen Eingang der Sperrdiode (P4; N1) gekoppelt ist, wobei ein Ausgang der Sperrdiode (P4; N1) an den zweiten Ausgangsanschluss der Steuerschaltung (IS) gekoppelt ist, wobei die Sperrdiode (P4; N1) in Rückwärtsrichtung gepolt ist, wenn das Potential an dem ersten Ausgangsknoten (OUT) höher ist als das Potential an dem Ausgang der Spannungsquelle.
Schaltung nach Anspruch 15, bei dem die Sperrdiode (P4; N1) einen Stromfluss nicht unterbricht, wenn ein Potential an dem ersten Ausgangsknoten nicht höher ist als ein Potential an dem Ausgang der Spannungsquelle.
Schaltung nach Anspruch 15, bei dem die Sperrdiode einen PMOS-Transistor (P4) aufweist, wobei ein erster Laststreckenanschluss (S) des PMOS-Transistors (P4) an den zweiten Laststreckenanschluss (S) des zweiten MOS-Transistors (D2) gekoppelt ist, wobei ein Substratanschluss des PMOS-Transistors mit dem ersten Laststreckenanschluss des PMOS-Transistors kurzgeschlossen ist, und wobei ein zweiter Laststreckenanschluss (D) des PMOS-Transistors (P4) an den zweiten Ausgang IS) der Steuerschaltung gekoppelt ist.
Schaltung nach Anspruch 17, bei dem der erste Laststreckenanschluss (S) des PMOS-Transistors (P4) an den zweiten Laststreckenanschluss (S) des zweiten MOS-Transistors (D2) über einen dritten MOS-Transistor (P3) gekoppelt ist.
Schaltung nach Anspruch 15, bei dem die Sperrdiode einen NMOS-Transistor (N1) aufweist, wobei ein erster Laststreckenanschluss (D) des NMOS-Transistors (N1) an den zweiten Laststreckenanschluss (S) des zweiten MOS-Transistors gekoppelt (D2) ist, wobei ein zweiter Laststreckenanschluss (S) des NMOS-Transistors an den zweiten Ausgang (IS) der Steuerschaltung gekoppelt ist, und wobei ein Substratanschluss des NMOS-Transistors mit dem zweiten Laststreckenanschluss des NMOS-Transistors (N1) kurzgeschlossen ist.
Schaltung Nacht Anspruch 19, bei dem der erste Laststreckenanschluss (D) des NMOS-Transistors (N1) an den zweiten Laststreckenanschluss (S) des zweiten MOS-Transistors (D2) über einen dritten MOS-Transistor (P3) gekoppelt ist.
Verfahren zum Schutz einer Steuerschaltung vor einem Inversstrom, wobei das Verfahren aufweist: Bereitstellen einer Steuerschaltung mit einem Leistungstransistor (D1) und einem Messtransistor (D2), wobei ein erster Laststreckenanschluss (D) des Leistungstransistors (D1) an einen Ausgangsknoten einer Spannungsquelle gekoppelt ist, wobei ein zweiter Laststreckenanschluss (S) des Leistungstransistors (D1) an einen ersten Ausgangsknoten (OUT) der Steuerschaltung gekoppelt ist, wobei der erste Ausgangsknoten (OUT) dazu ausgebildet ist, an eine Last gekoppelt zu werden, wobei ein erster Laststreckenanschluss des Messtransistors (D) an den Ausgang der Spannungsquelle gekoppelt ist, wobei ein zweiter Laststreckenanschluss (S) des Messtransistors an einen zweiten Ausgang (IS) der Steuerschaltung gekoppelt ist, und wobei der zweite Ausgangs (IS) der Steuerschaltung dazu ausgebildet ist, an einen Messtransistor gekoppelt zu werden; und Verhindern eines Stromflusses von dem ersten Ausgangsknoten (OUT) der Steuerschaltung an den zweiten Ausgangsknoten (IS) der Steuerschaltung, wenn ein Potential an dem ersten Ausgangsknoten (OUT) der Steuerschaltung größer ist als ein Potential an dem Ausgang der Spannungsquelle.
Verfahren nach Anspruch 21, bei dem das Verhindern des Stromflusses von dem ersten Ausgangsknoten der Steuerschaltung an den zweiten Ausgang der Steuerschaltung aufweist: Vergleichen des Potentials an dem ersten Ausgang (OUT) der Steuerschaltung mit dem Potential an dem Ausgangsanschluss der Spannungsquelle; Erzeugen eines Messsignals, wenn das Potential an dem ersten Ausgang der Steuerschaltung größer ist als das Potential an dem Ausgang der Spannungsquelle; und Blockieren des Stromflusses unter Verwendung eines Schalters, wobei der Schalter durch das Messsignal aktiviert wird.
Verfahren nach Anspruch 22, bei dem die Steuerschaltung weiterhin aufweist: einen Komparator zum Vergleichen des Potentials an dem ersten Ausgang (OUT) der Steuerschaltung mit dem Potential an dem Ausgangsanschluss der Spannungsquelle, wobei der Komparator das Messsignal erzeugt; einen Operationsverstärker mit einem ersten Eingang, der an den zweiten Laststreckenanschluss (S) des Leistungstransistors (D1) gekoppelt ist, wobei ein zweiter Eingang des Operationsverstärkers an den zweiten Laststreckenanschluss (S) des Messtransistors (D2) gekoppelt ist; einen MOS-Transistor (P2); und wobei ein erster Laststreckenanschluss des MOS-Transistors (P2) an den zweiten Laststreckenanschluss (S) des Messtransistors (D2) gekoppelt ist, wobei ein Ausgang des Operationsverstärkers an ein Gate des MOS-Transistors (P2) gekoppelt ist.
Verfahren nach Anspruch 22, bei dem das Verhindern des Stromflusses von dem ersten Ausgangsknoten der Steuerschaltung an den zweiten Ausgangsknoten der Steuerschaltung aufweist: Aktivieren einer Sperrdiode, wenn ein Potential der Spannungsquelle nicht größer ist als das Potential an dem ersten Ausgangsknoten, wobei die Sperrdiode dazu ausgebildet ist, in aktiviertem Zustand einen Stromfluss zu verhindern; und Deaktivieren der Sperrdiode, wenn ein Potential der Spannungsquelle größer ist als das Potential an dem ersten Ausgangsknoten, wobei ein zweiter Laststreckenanschluss des zweiten MOS-Transistors an einen Eingang der Sperrdiode gekoppelt ist, wobei ein Ausgang der Sperrdiode an einen zweiten Anschluss der Steuerschaltung über einen MOS-Transistor gekoppelt ist, und wobei der zweite Ausgang der Steuerschaltung dazu ausgebildet ist, an einen Messtransistor gekoppelt zu werden.
Verfahren nach Anspruch 24, bei dem die Sperrdiode einen PMOS-Transistor aufweist, wobei ein erster Laststreckenanschluss des PMOS-Transistors an einen zweiten Laststreckenanschluss des Messtransistors gekoppelt ist, wobei ein Substratanschluss des PMOS-Transistors mit dem ersten Laststreckenanschluss des PMOS-Transistors kurzgeschlossen ist, wobei ein zweiter Laststreckenanschluss des PMOS-Transistors an den zweiten Ausgang (IS) der Steuerschaltung gekoppelt ist, und wobei die Steuerschaltung weiterhin aufweist: einen dritten MOS-Transistor, wobei der erste Laststreckenanschluss des PMOS-Transistors an den zweiten Laststreckenanschluss des Messtransistors über den dritten MOS-Transistor gekoppelt ist; einen vierten MOS-Transistor, wobei der zweite Laststreckenanschluss des Lasttransistors an den zweiten Laststreckenanschluss des zweiten Messtransistors über den vierten MOS-Transistor gekoppelt ist; einen Operationsverstärker mit einem ersten Eingang, der an einen ersten Ausgangsknoten der Steuerschaltung gekoppelt ist, wobei ein zweiter Eingang des Operationsverstärkers an den zweiten Laststreckenanschluss des Messtransistors gekoppelt ist; und einen fünften MOS-Transistor mit einem ersten Laststreckenanschluss, wobei der erste Laststreckenanschluss des fünften MOS-Transistors an den zweiten Laststreckenanschluss des Messtransistors über die Sperrdiode gekoppelt ist, wobei ein Ausgang des Operationsverstärkers an ein Gate des fünften MOS-Transistor gekoppelt ist.