DE102004019886B4

DE102004019886B4 - Integrierte Hochspannungsschaltung

Info

Publication number: DE102004019886B4
Application number: DE102004019886A
Authority: DE
Inventors: Kazuhiro Shimizu
Original assignee: Mitsubishi Electric Corp
Current assignee: Arigna Technology Ltd Ie
Priority date: 2003-04-24
Filing date: 2004-04-23
Publication date: 2012-08-30
Anticipated expiration: 2024-04-24
Also published as: JP4094984B2; JP2004328329A; KR100668100B1; TWI231094B; CN100446419C; US7049850B2; CN101399532B; KR20040092440A; US20040212021A1; CN1540863A; CN101399532A; TW200428774A; DE102004019886A1

Abstract

Halbleiterbauteil, das eine Antriebssteuerung/-regelung für eine erste und zweite Schaltvorrichtung durchführt, die in Reihe geschaltet und zwischen einem hohen Stromhauptpotential und einem niedrigen Stromhauptpotential angeordnet sind, umfassend: elches den leitenden/nichtleitenden Zustand einer hochspannungsseitigen Schaltvorrichtung steuert, welche die erste Schaltvorrichtung ist; eine in einem Niederspannungsteil vorgesehene niederspannungsseitige Logikschaltung (1, 3), die auf der Basis des niedrigen Stromhauptpotentials arbeitet und dazu ausgelegt ist, ein Steuersignal auf der Basis eines von außen angelegten Signals zu erzeugen, wobei das Steuersignal einen ersten Zustand aufweist, der den leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung anzeigt, und einen zweiten Zustand, der den nicht leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung anzeigt, und um ein erstes und zweites Pulssignal (S2, S3) auf der Basis des Steuersignals entsprechend dem ersten bzw. zweiten Zustand zu erzeugen; ein erstes und zweites Pegelverschiebungsteil (4, 5), die dazu ausgelegt sind, die Pegel des ersten und...

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und im Spezielleren auf eine integrierte Hochspannungsschaltung.
Beschreibung des Stands der Technik
Eine integrierte Hochspannungsschaltung (HVIC – High Voltage Integrated Circuit) ist eine Vorrichtung, die zum Erzielen einer großen Funktionalität und Kostensenkung auf dem Gebiet der Mechatronik einschließlich Motorsteuerung unerlässlich ist.
Beispielsweise wird eine HVIC als Gatetreiber in einem Leistungstransistor wie einem IGBT (Integrated Gate Bipolar Transistor) eingesetzt, der dazu verwendet wird, eine Brückengleichrichtung in einer Stromleitung vorzunehmen. Wenn bei dieser HVIC ein hochspannungsseitiger IGBT und ein niederspannungsseitiger IGBT gleichzeitig in einen aktiven Zustand versetzt werden (was „Durchschlag”-Phänomen genannt wird), findet ein Kurzschluss zwischen Zweigleitungen (Stromleitungen) statt, der einen starken Strom in die IGBTs fließen lässt, die deshalb Schaden nehmen.
Um dies zu verhindern, wird die HVIC so gesteuert, dass ein hochspannungsseitiger Gatetreiberausgang und ein niederspannungsseitiger Gatetreiberausgang komplementär ausgegeben werden. Da jedoch die Gatetreiberausgänge in der Praxis nicht überwacht werden, wird der hochspannungsseitige IGBT kurzgeschlossen, wenn ein Potential an einem Knoten zwischen dem hochspannungsseitigen und niederspannungsseitigen IGBT (im Folgenden „Potential VS” genannt) zu Massepotential (GND) aufgrund eines Lastausfalls o. dgl. kurzgeschlossen wird (d. h. ein Erdschluss auftritt), während der hochspannungsseitige Gatetreiber weiterhin ausgibt (d. h. während sich der hochspannungsseitige IGBT in einem spannungsführenden Zustand befindet). Der hochspannungsseitige IGBT muss deshalb unverzüglich abgeschaltet werden, die HVIC kann aber nicht feststellen, ob das Potential VS zu einem Massepotential GND geworden ist und lässt deshalb den hochspannungsseitigen Gatetreiber weiter ausgeben.
Um dies zu verhindern muss, einfach ausgedrückt, das Potential VS überwacht werden. Das Potential VS erreicht jedoch für gewöhnlich mehrere hundert Volt. Somit ist es unmöglich, das Potential VS innerhalb der HVIC zu überwachen.
Beispielsweise offenbart die japanische Patentanmeldung mit der Offenlegungsnummer 9-172358 (1997), einen Überstrom zu erfassen, wenn ein Emitteranschluss eines hochspannungsseitigen IGBTs auf GND kurzgeschlossen wird, wodurch der hochspannungsseitige IGBT auf der Basis eines Erfassungssignals gesteuert wird (siehe Spalten 6–7, 1–3). Bei diesem Verfahren ist jedoch eine gewisse Zeit erforderlich, bis ein Steuersignal an den hochspannungsseitigen IGBT angelegt wird, während der der Kurzschluss weiter anhält. Deshalb muss der hochspannungsseitige IGBT eine bestimmte Zeit lang Widerstandsfähigkeit gegen einen Kurzschlusszustand aufweisen, was ein Faktor ist, der zur Erhöhung der Herstellungskosten beiträgt und dafür verantwortlich ist.
ZUSAMMENFASSUNG DER ERFINDUNG
Eine Aufgabe der vorliegenden Erfindung ist es, eine integrierte Hochspannungsschaltung bereitzustellen, um Schaden an einer Halbleitervorrichtung zu verhindern, die zum Durchführen von Brückengleichrichtung einer Stromleitung verwendet wird.
Ein erster Aspekt der vorliegenden Erfindung richtet sich auf eine Halbleitervorrichtung, die ein Hochspannungsteil, eine niederspannungsseitige Logikschaltung, ein erstes und zweites Pegelverschiebungsteil und eine Spannungserfassungsvorrichtung umfasst und eine Antriebssteuerung/-regelung einer ersten und zweiten Schaltvorrichtung durchführt, die in Reihe geschaltet und zwischen einem hohen Stromhauptpotential und einem niedrigen Stromhauptpotential angeordnet sind. Das Hochspannungsteil umfasst ein Steuerteil, das dazu ausgelegt ist, den leitenden/nicht leitenden Zustand einer hochspannungsseitigen Schaltvorrichtung zu steuern, welche die erste oder zweite Schaltvorrichtung ist. Die in einem Niederspannungsteil vorgesehene niederspannungsseitige Logikschaltung arbeitet auf der Basis des niedrigen Stromhauptpotentials und ist dazu ausgelegt, ein Steuersignal auf der Basis eines von außen angelegten Signals zu erzeugen, wobei das Steuersignal einen ersten Zustand aufweist, der den leitenden Zustand der hochspannungsseitigen Schaltvorrichtung anzeigt, und einen zweiten Zustand, der den nicht leitenden Zustand der hochspannungsseitigen Schaltvorrichtung anzeigt, und um ein erstes und zweites Pulssignal auf der Basis des Steuersignals entsprechend dem ersten bzw. zweiten Zustand zu erzeugen. Das erste und zweite Pegelverschiebungsteil sind dazu ausgelegt, die Pegel des ersten und zweiten Pulssignals zum Hochspannungsteil zu verschieben, um ein erstes bzw. zweites pegelverschobenes Pulssignal zu erhalten. Die Spannungserfassungsvorrichtung ist im Niederspannungsteil vorgesehen und dazu ausgelegt, ein Potential an einer Ausgangsleitung des ersten und/oder zweiten Pegelverschiebungsteils zu erfassen und einen logischen Wert basierend auf dem Potential für die niederspannungsseitige Logikschaltung zu liefern, wodurch ein Betrieb der niederspannungsseitigen Logikschaltung gesteuert wird.
Die im Niederspannungsteil vorgesehene Spannungserfassungsvorrichtung erfasst das Potential, d. h. das hohe Stromhauptpotential an einer Ausgangsleitung des ersten und/oder zweiten Pegelverschiebungsteils. Deshalb wird, wenn ein Erdschluss am Knoten zwischen der ersten und zweiten Schaltvorrichtung auftritt, zu diesem Zeitpunkt das zweite Pulssignal erzeugt, um die hochspannungsseitige Schaltvorrichtung in einen nicht leitenden Zustand zu versetzen. Auf diese Weise kann für die hochspannungsseitige Schaltvorrichtung ein Phasenausfallschutz zu niedrigen Kosten realisiert werden.
Ein zweiter Aspekt der Erfindung richtet sich auf eine Halbleitervorrichtung, die ein Hochspannungsteil, ein Umkehrphasenverschiebungsteil und eine Spannungserfassungsvorrichtung umfasst und eine Antriebssteuerung/-regelung der ersten und zweiten Schaltvorrichtung durchführt, die in Reihe geschaltet und zwischen einem hohen Stromhauptpotential und einem niedrigen Stromhauptpotential angeordnet sind. Das Hochspannungsteil umfasst ein Steuerteil, das dazu ausgelegt ist, den leitenden/nicht leitenden Zustand einer hochspannungsseitigen Schaltvorrichtung zu steuern, welche die erste oder zweite Schaltvorrichtung ist. Das Umkehrpegelverschiebungsteil ist dazu ausgelegt, den Pegel eines Signals aus dem Hochspannungsteil zu verschieben, um das pegelverschobene Signal an eine niederspannungsseitige Logikschaltung zu liefern, die auf der Basis des niedrigen Stromhauptpotentials arbeitet. Die Spannungserfassungsvorrichtung ist im Hochspannungsteil vorgesehen und dazu ausgelegt, ein Potential an einer Ausgangsleitung des Umkehrpegelverschiebungsteils zu erfassen und einen logischen Wert basierend auf dem Potential für das Steuerteil zu liefern, wodurch das Steuerteil dazu veranlasst wird, den leitenden/nicht leitenden Zustand der hochspannungsseitigen Schaltvorrichtung zu steuern.
Die im Hochspannungsteil vorgesehene Spannungserfassungsvorrichtung erfasst das Potential, d. h. das hohe Stromhauptpotential an einer Ausgangsleitung des Umkehrpegelverschiebungsteils. Deshalb steuert, wenn ein Erdschluss am Knoten zwischen der ersten und zweiten Schaltvorrichtung auftritt, das Steuerteil die hochspannungsseitige Schaltvorrichtung, um sie zu dem Zeitpunkt in einen nicht leitenden Zustand zu versetzen, so dass die hochspannungsseitige Schaltvorrichtung unverzüglich in einen nicht leitenden Zustand versetzt wird. Auf diese Weise kann wirksam ein Phasenausfallschutz für die hochspannungsseitige Schaltvorrichtung erzielt werden.
Ein dritter Aspekt der Erfindung richtet sich auf eine Halbleitervorrichtung, die ein Hochspannungsteil, eine niederspannungsseitige Logikschaltung und eine Spannungserfassungsvorrichtung umfasst und eine Antriebssteuerung/-regelung der ersten und zweiten Schaltvorrichtung durchführt, die in Reihe geschaltet und zwischen einem hohen Stromhauptpotential und einem niedrigen Stromhauptpotential angeordnet sind. Das Hochspannungsteil umfasst ein Steuerteil, das dazu ausgelegt ist, den leitenden/nicht leitenden Zustand einer hochspannungsseitigen Schaltvorrichtung zu steuern, welche die erste oder zweite Schaltvorrichtung ist. Die niederspannungsseitige Logikschaltung ist in einem Niederspannungsteil vorgesehen, das auf der Basis des niedrigen Stromhauptpotentials arbeitet und dazu ausgelegt ist, ein Steuersignal auf der Basis eines von außen angelegten Signals zu erzeugen, wobei das Steuersignal einen ersten Zustand aufweist, der den leitenden Zustand der hochspannungsseitigen Schaltvorrichtung anzeigt, und einen zweiten Zustand, der den nicht leitenden Zustand der hochspannungsseitigen Schaltvorrichtung anzeigt, und um ein erstes und zweites Pulssignal auf der Basis des Steuersignals entsprechend dem ersten bzw. zweiten Zustand zu erzeugen. Die Spannungserfassungsvorrichtung ist im Niederspannungsteil vorgesehen und dazu ausgelegt, ein Potential einer aus dem Hochspannungsteil herausführenden Ausgangsleitung zu erfassen, das das hohe Stromhauptpotential abgibt, und einen logischen Wert basierend auf dem Potential für die niederspannungsseitige Logikschaltung zu liefern, wodurch ein Betrieb der niederspannungsseitigen Logikschaltung gesteuert wird.
Die Spannungserfassungsvorrichtung erfasst das Potential an einer Ausgangsleitung, die aus dem Hochspannungsteil herausführt und das hohe Stromhauptpotential, d. h. das hohe Hauptpotential abgibt. Deshalb wird zu diesem Zeitpunkt, wenn ein Erdschluss am Knoten zwischen der ersten und zweiten Schaltvorrichtung auftritt, das zweite Pulssignal erzeugt, um die hochspannungsseitige Schaltvorrichtung in einen nicht leitenden Zustand zu versetzen. Somit kann ein Phasenausfallschutz für die hochspannungsseitige Schaltvorrichtung erzielt werden. Darüber hinaus erhöht das Erfassen des Potentials an der Ausgangsleitung, die aus dem Hochspannungsteil heraus verläuft, die Flexibilität bei der Anordnung der Spannungserfassungsvorrichtung.
Ein vierter Aspekt der Erfindung richtet sich auf eine Halbleitervorrichtung, die ein Hochspannungsteil und ein Spannungserfassungsteil umfasst und eine Antriebssteuerung/-regelung der ersten und zweiten Schaltvorrichtung durchführt, die in Reihe geschaltet und zwischen einem hohen Stromhauptpotential und einem niedrigen Stromhauptpotential angeordnet sind. Das Hochspannungsteil umfasst ein Steuerteil, das dazu ausgelegt ist, den leitenden/nicht leitenden Zustand einer hochspannungsseitigen Schaltvorrichtung zu steuern, welche die erste oder zweite Schaltvorrichtung ist. Die Spannungserfassungsvorrichtung ist im Hochspannungsteil vorgesehen und zwischen dem hohen Stromhauptpotential und einem Knoten zwischen der ersten und zweiten Schaltvorrichtung eingefügt. Die Spannungserfassungsvorrichtung ist dazu ausgelegt, ein Potential am Knoten zwischen der ersten und zweiten Schaltvorrichtung zu erfassen und einen logischen Wert basierend auf dem Potential für das Steuerteil zu liefern, wodurch das Steuerteil dazu veranlasst wird, den leitenden/nicht leitenden Zustand der hochspannungsseitigen Schaltvorrichtung zu steuern. Die Spannungserfassungsvorrichtung umfasst mindestens einen MOS-Transistor, dessen leitender/nicht leitender Zustand auf der Basis eines Potentials an einer Ausgangsleitung gesteuert wird, die aus dem Niederspannungsteil herausführt, das das niedrige Stromhauptpotential abgibt.
Die Spannungserfassungsvorrichtung, die das Potential am Knoten zwischen der ersten und zweiten Schaltvorrichtung zum Steuern des leitenden/nicht leitenden Zustands der hochspannungsseitigen Schaltvorrichtung erfasst, ist im Hochspannungsteil vorgesehen. Deshalb wird das Steuerteil, wenn ein Erdschluss am Knoten zwischen der ersten und zweiten Schaltvorrichtung auftritt, dazu veranlasst, die hochspannungsseitige Schaltvorrichtung zu steuern, um sie zu diesem Zeitpunkt in einen nicht leitenden Zustand zu versetzen, so dass die hochspannungsseitige Schaltvorrichtung unverzüglich in einen nicht leitenden Zustand versetzt wird. Somit kann wirksam ein Phasenausfallschutz für die hochspannungsseitige Schaltvorrichtung erzielt werden.
Diese und weiter Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung der vorliegenden Erfindung in Zusammenschau mit den beigefügten Zeichnungen deutlicher.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine erläuternde Absicht, die die Schaltungskonfiguration einer HVIC nach einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
die 2 und 3 sind Zeitablaufdiagramme, die den Betrieb der HVIC nach der ersten bevorzugten Ausführungsform erklären;
4 ist eine Draufsicht, die den Aufbau der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
5 ist eine Schnittansicht, die den Aufbau der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
6 ist eine Draufsicht, die den Aufbau einer Spannungserfassungsvorrichtung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
7 ist eine Schnittansicht, die den Aufbau der Spannungserfassungsvorrichtung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
8 ist eine erläuternde Ansicht, die die Schaltungskonfiguration einer zweiten Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
9 ist eine Tabelle, die den Betrieb einer Majoritätslogikschaltung erklärt;
10 ist eine erläuternde Ansicht, die die Schaltungskonfiguration einer dritten Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
11 ist eine Draufsicht, die den Aufbau einer Spannungserfassungsvorrichtung der dritten Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
die 12 und 13 sind Schnittansichten, die den Aufbau der Spannungserfassungsvorrichtung der dritten Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellen;
14 ist eine erläuternde Ansicht, die die Schaltungskonfiguration einer vierten Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
15 ist eine Draufsicht, die den Aufbau einer Spannungserfassungsvorrichtung der vierten Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
16 ist eine Schnittansicht, die den Aufbau der Spannungserfassungsvorrichtung der vierten Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
17 ist eine grafische Darstellung, die den Betrieb der Spannungserfassungsvorrichtung der vierten Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform erklärt;
die 18 und 19 sind Schnittansichten, die den Aufbau der Spannungserfassungsvorrichtung der vierten Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellen;
20 ist eine Draufsicht, die die Spannungserfassungsvorrichtung einer fünften Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
21 ist eine Schnittansicht, die die Spannungserfassungsvorrichtung der fünften Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
22 ist eine grafische Darstellung, die den Betrieb der Spannungserfassungsvorrichtung der fünften Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform erklärt;
23 ist eine erläuternde Ansicht, die die Schaltungskonfiguration der fünften Abwandlung der HVIC nach der ersten bevorzugten Ausführungsform darstellt;
24 ist eine erläuternde Ansicht, die die Konfiguration einer Vorspannungsausgabeschaltung darstellt;
25 ist eine erläuternde Ansicht, die die Schaltungskonfiguration einer HVIC nach einer zweiten bevorzugten Ausführungsform darstellt;
26 ist eine Draufsicht, die den Aufbau der HVIC nach der zweiten bevorzugten Ausführungsform darstellt;
27 ist eine Schnittansicht, die den Aufbau der HVIC nach der zweiten bevorzugten Ausführungsform darstellt;
28 ist eine erläuternde Ansicht, die die Schaltungskonfiguration einer HVIC nach einer dritten bevorzugten Ausführungsform der Erfindung darstellt;
29 ist eine Draufsicht, die den Aufbau der HVIC nach der dritten bevorzugten Ausführungsform darstellt;
30 ist eine Schnittansicht, die den Aufbau der HVIC nach der dritten bevorzugten Ausführungsform darstellt;
31 ist eine erläuternde Ansicht, die die Schaltungskonfiguration einer HVIC nach einer vierten bevorzugten Ausführungsform der Erfindung darstellt;
32 ist eine Draufsicht, die den Aufbau der HVIC nach der vierten bevorzugten Ausführungsform darstellt; und
33 ist eine Schnittansicht, die den Aufbau der HVIC nach der vierten bevorzugten Ausführungsform darstellt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Este bevorzugten Ausführungsform
1. Schaltungskonfiguration
1 stellt die Konfiguration einer integrierten Hochspannungsschaltung (HVIC) 100 nach einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung dar.
In 1 sind Leistungsbauteile 12 und 13 wie IGBTs (Integrated Gate Bipolar Transistors – Isolierschichtbipolartransistoren) in Totem-pole-Schaltung zwischen einer hochspannungsseitigen (HV) und einer niederspannungsseitigen (massepotentialseitigen, GND-seitigen) Stromleitung angeschlossen, um ein Halbbrückenleistungsbauteil zu bilden. Freilaufdioden D1 und D2 sind antiparallel an die Leistungsbauteile 12 bzw. 13 angeschlossen. Dann ist noch eine Last (eine induktive Last wie ein Motor) an einem Knoten N1 zwischen den Leistungsbauteilen 12 und 13 angeschlossen.
In 1 schaltet das Leistungsbauteil 12 zwischen einem Potential am Knoten N1, das als Referenzpotential verwendet wird, und dem Potential (HV) an einer hochspannungsseitigen Stromleitung, und wird hochspannungsseitiges Leistungsbauteil genannt.
Das Leistungsbauteil 13 schaltet zwischen dem Massepotential, das als Referenzpotential verwendet wird, und dem Potential am Knoten N1, und wird niederspannungsseitiges Leistungsbauteil genannt.
Deshalb ist die in 1 gezeigte HVIC 100 in eine hochspannungsseitige Leistungsbauteiltreiberschaltung HD und eine niederspannungsseitige Leistungsbauteiltreiberschaltung LD aufgeteilt.
Die hochspannungsseitige Leistungsbauteiltreiberschaltung HD umfasst einen PMOS-Transistor 24 und einen NMOS-Transistor 25, der einen komplementären MOS-Transistor (CMOS-Transistor) darstellt, wobei ihre Source-Elektroden jeweils an zwei Elektroden eines Kondensators 10 angeschlossen sind, welcher eine Stromversorgung für die Treiberschaltung HD ist und den PMOS-Transistor 24 und den NMOS-Transistor 25 komplementär einschaltet/ausschaltet, um das Leistungsbauteil 12 einzuschalten/auszuschalten. Eine Spannung am Knoten zwischen dem PMOS-Transistor 24 und dem NMOS-Transistor 25 wird hochspannungsseitige/s Ausgangsspannung oder Steuersignal HO genannt.
Um den PMOS-Transistor 24 und den NMOS-Transistor 25 anzusteuern, umfasst die hochspannungsseitige Leistungsbauteiltreiberschaltung HD darüber hinaus einen Pulsgeber 3, der ein pulsartiges EIN-Signal S2 bzw. AUS-Signal S3 im Ansprechen auf positive oder negative Pegelübergänge eines von einer Schnittstellenschaltung 1 gelieferten pulsartigen Steuersignals S1 (mit einem ersten und zweiten Potentialzustand) erzeugt, das auf Basis des Massepotentials als Referenzpotential erzeugt wurde. Die Schnittstellenschaltung 1 erzeugt Steuersignale S1 und S0 auf der Basis eines hochspannungsseitigen Steuersignals (HIN-Signals) bzw. eines niederspannungsseitigen Steuersignals (LIN-Signals), das von einem extern vorgesehenen Mikrocomputer geliefert wird. Obwohl nicht dargestellt, hat die HVIC 100 auch die Aufgabe, ein von der Hochspannungsseite eingehendes, umgekehrt pegelverschobenes Signal zu empfangen und nach außen abzugeben. Der Pulsgeber 3 wird auch stabiler Pulsgeber genannt. Die Schnittstellenschaltung 1 und der Pulsgeber 3 können allgemein auch als niederspannungsseitige Logikschaltung bezeichnet werden.
Die beiden Ausgänge des Pulsgebers 3 sind jeweils an eine Gate-Elektrode von N-Kanal-Hochspannungsfeldeffekttransistoren (im Folgenden als HNMOS-Transistoren bezeichnet) 4 und 5 angeschlossen, welche Pegelverschiebungstransistoren sind. Das EIN-Signal 52 wird an die Gate-Elektrode des HNMOS-Transistors 4 angelegt, und das AUS-Signal 53 wird an die Gate-Elektrode des HNMOS-Transistors 5 angelegt.
Die Drain-Elektroden der HNMOS-Transistoren 4 und 5 sind jeweils an einen der Anschlüsse von Widerständen 29 und 30 sowie an Eingänge eines Logikfilters 8 angeschlossen. Die Ausgänge des Logikfilters 8 sind jeweils an einen Setzeingang und einen Rücksetzeingang einer Flipflop-Schaltung 9 mit negiertem Eingang SR angeschlossen. Hier ist das Logikfilter 9 eine Filterschaltung zum Verhindern von Fehlfunktionen der Flipflop-Schaltung 9 mit negiertem Eingang SR, und besteht aus Logikgattern.
Der Q-Ausgang der Flipflop-Schaltung 9 mit negiertem Eingang SR ist an die Gate-Elektroden des PMOS-Transistors 24 und NMOS-Transistors 25 angeschlossen.
Die anderen Anschlüsse der Widerstände 29 und 30 sind an die Source-Elektrode des PMOS-Transistors 24 angeschlossen, d. h. an eine Elektrode des Kondensators 10 (hier wird ein Potential als hochspannungsseitiges schwebendes Stromversorgungsabsolutpotential VB bezeichnet). Die Drain-Elektrode des PMOS-Transistors 24, d. h. die andere Elektrode des Kondensators 10 (hier wird ein Potential als hochspannungsseitiges schwebendes Stromversorgungsabweichpotential VS bezeichnet), ist an den Knoten N1 angeschlossen.
Eine Gleichstromversorgung 41 zum Liefern einer Logikschaltungsspannung VCC für den Kondensator 10 ist an die HVIC 100 angeschlossen, und ihr positiver Pol ist über einen Strombegrenzungswiderstand 43 an die Anode einer Hochspannungsdiode 31 angeschlossen. Die Kathode der Hochspannungsdiode 31 ist an die eine Elektrode des Kondensators 10 (d. h. die Source-Elektrodenseite des PMOS-Transistors 24) angeschlossen.
Die hochspannungsseitige Leistungsbauteiltreiberschaltung HD arbeitet unter Verwendung von im Kondensator 10 gespeicherten Ladungen, d. h. der Logikschaltungsspannung VCC. Sinken im Kondensator 10 gespeicherte Ladungen in einem solchen Maße ab, dass die Logikschaltungsspannung VCC nicht aufrechterhalten werden kann, werden Ladungen über die Hochspannungsdiode 31 aus der Gleichstromversorgung 41 bereitgestellt, so dass die Logikschaltungsspannung VCC wieder hergestellt wird. Eine Gleichstromversorgung 42 zum Bereitstellen einer Betriebsversorgungsspannung VDD für die Schnittstellenschaltung 1 ist auch an die HVIC 100 angeschlossen.
Die niederspannungsseitige Leistungsbauteiltreiberschaltung LD umfasst einen PMOS-Transistor 27 und einen NMOS-Transistor 28, die zwischen den beiden Elektroden eines Kondensators 11 in Reihe geschaltet sind, welcher eine Stromversorgung für die Treiberschaltung LD ist und den PMOS-Transistor 27 und den NMOS-Transistor 28 komplementär einschaltet/ausschaltet, um das Leistungsbauteil 13 einzuschalten/auszuschalten. Eine Spannung an einem Knoten zwischen dem PMOS-Transistor 27 und dem NMOS-Transistor 28 wird niederspannungsseitige/s Ausgangsspannung oder Steuersignal LO genannt.
Der PMOS-Transistor 27 und NMOS-Transistor 28 werden durch das von der Schnittstellenschaltung 1 gelieferte Steuersignal S0 gesteuert, während die hochspannungsseitige Leistungsbauteiltreiberschaltung HD eine Verzögerung von in etwa mehreren zehn Nanosekunden im Hinblick auf einen Eingang verursacht, die auf die Übertragung über die zuvor beschriebenen komplizierten Pfade zurückzuführen ist. Deshalb ist die niederspannungsseitige Leistungsbauteiltreiberschaltung LD dazu ausgelegt, das Steuersignal S0 über eine Verzögerungsschaltung DL bereitgestellt zu bekommen, damit sie dieselbe Eingangsverzögerung hat wie die hochspannungsseitige Leistungsbauteiltreiberschaltung HD.
Hier hat der Erfinder der vorliegenden Erfindung der Tatsache Aufmerksamkeit geschenkt, dass ein Potential V1 an der Drain-Elektrode des HNMOS-Transistors 4 und ein Potential V11 an der Drain-Elektrode des HNMOS-Tranistors 5 im Wesentlichen gleich dem Potential VS angesehen werden können, und ist auf den technischen Gedanken gekommen, das Potential VS durch Überwachung der Potentiale V1 und V11 zu erfassen.) Genauer ausgedrückt schwankt das Potential VS zwischen dem Massepotentialpegel und mehreren hundert Volt, während das durch VS + VCC dargestellte Potential VB entsprechend dem Potential VS schwankt. Da die Logikschaltungsspannung VCC im Allgemeinen auf eine konstante Spannung von 5 bis 20 V eingestellt ist und einen niedrigeren Wert hat als der Schwankungsbereich des Potentials VS, sind die Potentiale VS und VB (d. h. die Potentiale V1 und V11) einander im Wesentlichen gleich. Deshalb entspricht die Überwachung der Potentiale V1 und V11 im Wesentlichen der Überwachung des Potentials VS.
Die vorliegende Erfindung beruht auf dem zuvor erwähnten technischen Gedanken. Die in 1 gezeigte HVIC 100 ist so aufgebaut, dass die Drain-Elektrode des HNMOS-Transistors 4 an die Gate-Elektrode des NMOS-Transistors 21 angeschlossen ist, die Logikschaltungsspannung VCC über einen Widerstand 32 an die Drain-Elektrode des NMOS-Transistors 21 angelegt wird, und das Massepotential der Source-Elektrode des NMOS-Transistors 21 zur Verfügung gestellt wird. Ein Drain-Potential V2 des NMOS-Transistors 21 wird von der Schnittstellenschaltung 1 überwacht, wodurch indirekt das Potential VS überwacht wird.
2. Schaltungsbetrieb
Als Nächstes wird ein Normalbetrieb der HVIC 100 mit Bezug auf das in 2 gezeigte Zeitablaufdiagramm beschrieben. Da der Betrieb der niederspannungsseitigen Leistungsbauteiltreiberschaltung LD derselbe ist wie ein herkömmlicher, konzentriert sich die folgende Beschreibung auf den Betrieb der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD.
In 2 erzeugt der Pulsgeber 3 sequentiell Monopulse als EIN-Signal S2 bzw. AUS-Signal S3 im Ansprechen auf Pegelübergänge des pulsartigen Steuersignals S1 zwischen dem negativen (GND) und positiven (VDD) Pegel.
Als Erstes wird das EIN-Signal S2 als Pulssignal bereitgestellt, das in einen Zustand „H” (Hochspannung, d. h. VCC) überwechselt. Dabei ist das AUS-Signal S3 in einem Zustand „L” (Niederspannung, d. h. GND), und der HNMOS-Transistor 4 wird durch das EIN-Signal S2 eingeschaltet. Der HNMOS-Transistor 5 ist in einem inaktiven Zustand.
Dann tritt ein Spannungsabfall am Widerstand 29 auf, der an den HNMOS-Transistor 4 angeschlossen ist, wodurch das Potential V1 an der Drain-Elektrode des HNMOS-Transistors 4 vom Potential VB auf das Potential VS abfällt.
Hingegen tritt am Widerstand 30, der an den HNMOS-Transistor 5 angeschlossen ist, kein Spannungsabfall auf, so dass Signale „H” (mit dem Potential VB) kontinuierlich in den anderen Eingang des Logikfilters 8 eingegeben werden.
Auf entsprechende Weise wird der HNMOS-Transistor 5 eingeschaltet, wenn er das AUS-Signal S3 als Pulssignal bekommt, das in den Zustand „H” (Hochspannung, d. h. VCC) überwechselt. Der HNMOS-Transistor 4 ist in einem inaktiven Zustand.
Dann tritt ein Spannungsabfall am Widerstand 30 auf, der an den HNMOS-Transistor 5 angeschlossen ist, wodurch das Potential V11 an der Drain-Elektrode des HNMOS-Transistors 5 vom Potential VB auf das Potential VS abfällt.
Ein Ausgangssignal aus der Flipflopschaltung 9 mit negiertem Eingang SR wechselt in einen Zustand „H” (d. h., dem Potential VB) zu dem Zeitpunkt über, wenn das EIN-Signal S2 bereitgestellt wird, und zu einem Zustand „L” (d. h. dem Potential VS) zu dem Zeitpunkt, wenn das AUS-Signal S3 bereitgestellt wird.
Das Steuersignal HO für das Leistungsbauteil 12, das durch komplementäres Einschalten/Ausschalten des PMOS-Transistors 24 und NMOS-Transistors 25 erhalten wird, ist ähnlich dem Steuersignal S1. 2 zeigt auch das Steuersignal LO für das Leistungsbauteil 13.
Das Potential am Knoten N1 verändert sich durch die komplementären Betriebsvorgänge der Leistungsbauteile 12 und 13 zwischen Hochspannung (HV) und Massepotential (GND). Der Zeitpunkt der Änderung folgt auf den Zeitpunkt, an dem sich das Steuersignal für das Leistungsbauteil 12 ändert.
Im zuvor erwähnten Normalbetrieb der HVIC 100 ist das Drain-Potential V2 des NMOS-Transistors 21 eine Ausgabe, die der Potentialänderung am Knoten N1 entspricht.
Das heißt, wenn das Potential am Knoten N1 auf Hochspannung (HV) überwechselt, wird der als Spannungsdetektor vorgesehene NMOS-Transistor 21 in einen aktiven Zustand versetzt, was das Drain-Potential V2 auf GND überwechseln lässt.
Wechselt andererseits das Potential am Knoten N1 auf GND über, wird der NMOS-Transistor 21 in einen inaktiven Zustand versetzt, was das Drain-Potential auf die Logikschaltungsspannung VCC überwechseln lässt. Wie beschrieben, wird ein Ausgang erhalten, der dem Potential VS am Knoten N1 entspricht, wodurch eine indirekte Überwachung des Potentials VS ermöglicht wird.
Als Nächstes wird ein Unregelmäßigkeitserfassungsvorgang für den Fall, bei dem ein Erdschluss am Knoten N1 auftritt, mit Bezug auf das in 3 gezeigte Zeitablaufdiagramm beschrieben.
Wie in 3 gezeigt ist, fällt, wenn ein Erdschluss am Knoten N1 nach Ablauf eines normalen Betriebszustands (Zeitdauer T1) auftritt, das Potential am Knoten N1 von Hochspannung (HV) auf Massepotential (GND) ab (Zeitdauer T2).
Mix dieser Veränderung wird der NMOS-Transistor 21 in einen inaktiven Zustand versetzt, was das Drain-Potential V2 auf die Logikschaltungsspannung VCC überwechseln lässt. Das Drain-Potential V2, das von der Schnittstellenschaltung 1 überwacht wird, wird beispielsweise einer NAND-Verknüpfung mit einem HIN-Signal unterworfen, welches ermöglicht, dass das Steuersignal S1 in Übereinstimmung mit dem Zeitpunkt der Erdung des Knotens N1 ein AUS-Signal ist. Dies lässt den Pulsgeber 3 das AUS-Signal S3 zu dem Zeitpunkt erzeugen, zu dem der Knoten N1 an Masse gelegt ist, so dass das Steuersignal HO für das Leistungsbauteil 12, welches sich in einem Kurzschlusszustand befindet, davon abgehalten werden kann, das Leistungsbauteil 12 abzuschalten. Deshalb hat die HVIC 100 die Phasenausfallschutzfunktion.
3. Beispielhafte Konfiguration
Als Nächstes wird eine beispielhafte Konfiguration der HVIC mit Bezug auf die 4 und 5 beschrieben.
4 ist eine Draufsicht der Flächenkonfiguration der HVIC 100 auf einer Hauptfläche eines Halbleitersubstrats, die die hochspannungsseitige Leistungsbauteiltreiberschaltung HD, ein Spannungssensorteil SP, in welchem ein Spannungsdetektor wie ein NMOS-Transistor 21 vorgesehen ist, einen Hochspannungspegelverschiebungstransistor LST wie den HNMOS-Transistor 4 und eine niederspannungsseitige Logikschaltung LL darstellt. 4 ist eine Schemaansicht und die Größe der jeweiligen Bauteile und der Abstand, mit dem sie angeordnet sind, sind in einer echten Vorrichtung anders.
Obwohl in 1 nicht gezeigt, umfasst die niederspannungsseitige Logikschaltung LL eine Schaltung, um ein Signal zu empfangen, das im Ansprechen auf Pegelverschiebung (Umkehrpegelverschiebung) von der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD an die Niederspannungsseite geschickt wurde, und um das empfangene Signal zu beurteilen, sowie eine Schaltung, um das Signal nach außen abzugeben. Signale, die von der Hochspannungsseite abgegeben werden, umfassen ein Signal, das die Betriebsbedingungen der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD aufzeigt.
Wie in 4 gezeigt ist, ist die hochspannungsseitige Leistungsbauteiltreiberschaltung HD von einer Isolierstruktur RS umgeben, die RESURF-Struktur (RESURF – Reduced Surface Field, also Feld mit reduzierter Fläche) genannt wird, und ist von der Niederspannungsseite elektrisch isoliert.
Bei einem solchen Aufbau findet eine Übertragung von Signalen zwischen der Logikschaltung (z. B. dem in 1 gezeigten Logikfilter 8) in der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD und der Niederspannungsseite über eine hochspannungsseitige Verbindungsleitung (Ausgangsleitung) WR statt, die über die Isolierstruktur RS verläuft.
Beispielsweise angenommen, der Pegelverschiebungstransistor LST ist der in 1 gezeigte HNMOS-Transistor 4, dann wird die Drain-Elektrode des HNMOS-Transistors 4 über die hochspannungsseitige Verbindungsleitung WR an das Logikfilter 8 in der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD angeschlossen.
Unter Beachtung dieser Konfiguration und Nutzung dessen, dass das Potential an der hochspannungsseitigen Verbindungsleitung WR das zu erfassende Potential V1 ist, fasste der Erfinder der vorliegenden Erfindung den technischen Gedanken, das Potential V1, d. h. das Potential VS im Niederspannungsbereich, zu erfassen, indem die hochspannungsseitige Verbindungsleitung WR als Gate eines MOS-Transistors, welcher ein Spannungsdetektor ist, fungieren soll.
Im Spezielleren ist, wie in 4 gezeigt, das Spannungssensorteil SP angeordnet, wobei die hochspannungsseitige Verbindungsleitung WR über das Spannungssensorteil SP verläuft, die hochspannungsseitige Verbindungsleitung WR wird als Gate-Elektrode verwendet und die Source-/Drain-Schichten sind beidseits von dieser vorgesehen, so dass sich ein MOS-Transistor als Spannungssensor bildet.
5 stellt ein Beispiel eines Schnittaufbaus entlang der Linie A-A von 4 dar.
In 5 ist eine Epitaxialschicht 102 (mit einer relativ niedrigen Konzentration von Störstoffen des N-Typs: N^–) auf einer Hauptfläche eines Halbleitersubstrats 101 (mit einer relativ niedrigen Konzentration von Störstoffen des P-Typs: P^–), wie einem Siliziumsubstrat, vorgesehen. Eine eingebettete Diffusionszone 104 (mit einer relativ hohen Konzentration von Störstoffen des N-Typs: N⁺) zur Feldentlastung ist so ausgebildet, dass sie die Grenze zwischen der Epitaxialschicht 102 und dem Halbleitersubstrat 101 überspannt.
5 zeigt den Schnittaufbau eines Teils der Isolierstruktur RS, die die hochspannungsseitige Leistungsbauteiltreiberschaltung HD, das Spannungssensorteil SP, den Pegelverschiebungstransistor LST und die niederspannungsseitige Logikschaltung LL umgibt. Die Isolierstruktur RS wird zuerst beschrieben.
Die Isolierstruktur RS umfasst eine Feldoxidschicht 107, die selektiv auf einer Fläche der Epitaxialschicht 102 vorgesehen ist, eine Diffusionszone 106 des P-Typs (mit einer relativ hohen Konzentration von Störstoffen des P-Typs: P⁺), die in der Fläche der Epitaxialschicht 102 mit einem Abstand von der Feldoxidschicht 107 vorgesehen ist, eine Diffusionszone 118 des N-Typs(N⁺), die in der Fläche der Epitaxialschicht 102 auf der entgegengesetzten Seite der Diffusionszone 106 des P-Typs im Hinblick auf die Feldoxidschicht 107 vorgesehen ist, eine niederspannungsseitige Polysiliziumfeldplatte 111, die so vorgesehen ist, dass sie sich von über einem Rand der Feldoxidschicht 107 hinweg zu einem Rand der Diffusionszone 106 des P-Typs erstreckt, mehrere Polysiliziumfeldplatten 112 mit schwebendem Potential, die selektiv auf der Feldoxidschicht 107 vorgesehen sind, und eine hochspannungsseitige Polysiliziumfeldplatte 113, die so vorgesehen ist, dass sie sich von über einem Rand der Feldoxidschicht 107 hinweg zu einem Rand der Diffusionszone 118 des N-Typs erstreckt.
Auf diese Weise ermöglicht die Verwendung einer Mehrfeldplattenstruktur, bei der Platten mit unterschiedlichen Potentialen in Abständen vorgesehen sind, eine Entlastung der elektrischen Feldkonzentration.
Die niederspannungsseitige Polysiliziumfeldplatte 111 und die hochspannungsseitige Polysiliziumfeldplatte 113 sind jeweils auf Gate-Oxidschichten GX1 vorgesehen.
Die Diffusionszone 118 des N-Typs ist so vorgesehen, dass sie teilweise eine Diffusionszone 105 des N-Typs (N⁺) überlappt, die sich von der Hauptfläche der Epitaxialschicht 102 bis zur eingebetteten Diffusionszone 104 erstreckt. Die Diffusionszone 105 des N-Typs ist vorgesehen, um das Potential an der eingebetteten Diffusionszone 104 festzulegen.
Das Spannungssensorteil SP umfasst eine Feldoxidschicht 107, die selektiv auf der Epitaxialschicht 102 vorgesehen ist, eine P-Wannenzone 114, die in der mit der Feldoxidschicht 107 bedeckten Fläche der Epitaxialschicht 102 vorgesehen ist, und eine Diffusionszone 103 des P-Typs (P⁺), die so vorgesehen ist, dass sie in Kontakt mit der und die P-Wannenzone 14 umgebend ist, die sich von der Hauptfläche der Epitaxialschicht 102 bis zur Oberfläche des Halbleitersubstrats 101 erstreckt. Eine eingebettete Diffusionszone 104 ist unter der P-Wannenzone 114 vorgesehen. Das Spannungssensorteil SP hat Source-/Drain-Zonen, die in dem in 5 gezeigten Querschnitt nicht erscheinen. Der Aufbau des Spannungssensorteils SP wird später noch beschrieben.
Der Pegelverschiebungstransistor LST nutzt die Mehrfeldplattenstruktur zur Feldentlastung, ähnlich wie die Isolierstruktur RS. Das heißt, eine in der Fläche der Epitaxialschicht 102 vorgesehene Diffusionszone 119 des N-Typs (N⁺) dient als Drain-Zone, und eine Feldoxidschicht 107 ist in einem Abstand von der Diffusionszone 119 des N-Typs so vorgesehen, dass sie die Diffusionszone 119 des N-Typs konzentrisch umgibt. Dann ist noch eine Diffusionszone 106 des P-Typs, die eine Wannenzone sein soll, konzentrisch in der Fläche der Epitaxialschicht 102 am Umfang der konzentrisch vorgesehenen Feldoxidschicht 107 vorgesehen. Eine Diffusionszone 105 des N-Typs (N⁺), die eine Source-Zone sein soll, ist konzentrisch in der Fläche der Diffusionszone 106 des P-Typs vorgesehen.
Dann ist eine hochspannungsseitige Polysiliziumfeldplatte 113 so vorgesehen, dass sie sich von über einem Innenrand der Feldoxidschicht 107 hinweg zu einem Rand der Diffusionszone 119 des N-Typs erstreckt. Mehrere Polysiliziumfeldplatten 112 mit schwebendem Potential sind konzentrisch auf der Feldoxidschicht 107 vorgesehen. Eine Gate-Elektrode 109 ist konzentrisch so vorgesehen, dass sie sich von über einem Außenrand der Feldoxidschicht 107 hinweg zu einem Rand der Diffusionszone 105 des N-Typs erstreckt.
Die hochspannungsseitige Polysiliziumfeldplatte 113 und die Gate-Elektrode 109 sind auf den Gate-Oxidschichten GX1 bzw. GX2 vorgesehen.
Die Diffusionszone 119 des N-Typs überlappt die Diffusionszone 105 des N-Typs, die sich von der Hauptfläche der Epitaxialschicht 102 bis zur eingebetteten Diffusionszone 104 erstreckt.
Eine Feldoxidschicht 107 ist auf der Fläche der Epitaxialschicht 102 zwischen dem Pegelverschiebungstransistor LST und der niederspannungsseitigen Logikschaltung LL vorgesehen, und eine Diffusionszone 103 des P-Typs ist so vorgesehen, dass sie sich von der Hauptfläche der mit der Feldoxidschicht 107 bedeckten Epitaxialschicht 102 bis zur Fläche des Halbleitersubstrats 101 erstreckt.
Obwohl die niederspannungsseitige Logikschaltung LL je nach den Funktionen verschiedene Strukturen verwendet, unterbleibt hier eine Erklärung solcher Strukturen, weil sie für die vorliegende Erfindung kaum relevant sind, es erübrigt sich jedoch, zu erwähnen, dass die niederspannungsseitige Logikschaltung LL zumindest einen PMOS-Transistor mit einer Diffusionszone 106 des P-Typs umfasst, die, wie in 5 gezeigt, in der Fläche der Epitaxialschicht 102 als Source-/Drain-Zonen ausgebildet sind.
Dann ist noch eine Zwischenlagenisolierschicht 117, die beispielsweise aus einer Siliziumoxidschicht besteht, so vorgesehen, dass sie die Hauptfläche der Epitaxialschicht 102 vollständig bedeckt.
Im Pegelverschiebungstransistor LST ist eine Drain-Elektrode 119D so vorgesehen, dass sie sich durch die Zwischenlagenisolierschicht 117 bis zur Diffusionszone 119 (Drain-Zone) des N-Typs erstreckt, und eine Source-Elektrode 105S ist so vorgesehen, dass sie sich durch die Zwischenlagenisolierschicht 117 bis zur Diffusionszone 105 (Source-Zone) des N-Typs erstreckt.
Auf der Zwischenlagenisolierschicht 117 ist die hochspannungsseitige Verbindungsleitung WR vorgesehen, die sich über das Spannungssensorteil SP und die Isolierstruktur RS erstreckt, wobei ein Ende an die Drain-Elektrode 119D angeschlossen ist und das andere Ende sich in die hochspannungsseitige Leistungsbauteiltreiberschaltung HD hinein erstreckt. Die hochspannungsseitige Verbindungsleitung WR besteht aus einem Leiter wie etwa einem Aluminiumleiter.
Darüber hinaus ist eine Passivierungsschicht (Glasbelagschicht) 121 so vorgesehen, dass sie die hochspannungsseitige Verbindungsleitung WR und die Zwischenlagenisolierschicht 117 bedeckt.
Als Nächstes wird mit Bezug auf die 6 und 7 ein Aufbau im Speziellen beschrieben, bei dem der in 1 gezeigte NMOS-Transistor 21 als Spannungssensorteil SP verwendet wird.
6 ist eine Draufsicht, die den Flächenaufbau des NMOS-Transistors 21 ausführlicher darstellt. Der einfacheren Beschreibung halber ist auch eine in der Fläche der Epitaxialschicht 102 ausgebildete Störstoffzone dargestellt. 7 stellt den Schnittaufbau des in 6 gezeigten NMOS-Transistors 21 entlang der Linie B-B dar.
Wie in 6 gezeigt ist, ist der NMOS-Transistor 21 auf der in der Fläche der Epitaxialschicht 102 ausgebildeten P-Wannenzone 114 vorgesehen, und Diffusionszonen 115 des N-Typs (N⁺) sind selektiv als Source-/Drain-Zonen in der Fläche der P-Wannenzone 114 beidseits der hochspannungsseitigen Verbindungsleitung WR vorgesehen. Die P-Wannenzone 114 ist von der Diffusionszone 103 des P-Typs umgeben.
Dann sind die beispielsweise aus Aluminium bestehenden Source-/Drain-Elektroden 120 über den Diffusionszonen 115 des N-Typs ausgebildet und elektrisch an die Diffusionszonen 115 des N-Typs angeschlossen. Eine der Source-/Drain-Elektroden 120 ist an Masse gelegt.
Ferner ist, wie in 7 gezeigt, der Ausbildungsbereich der Diffusionszonen 115 des N-Typs durch die Feldoxidschicht 107 bestimmt, und die Zwischenlagenisolierschicht 117 ist so vorgesehen, dass sie die Feldoxidschicht 107 bedeckt. Die hochspannungsseitige Verbindungsleitung WR ist über der Feldoxidschicht 107 und Zwischenlagenisolierschicht 117 so vorgesehen, dass sie sich über Ränder der beiden Diffusionszonen 115 des N-Typs erstreckt, um als Gate-Elektrode zu fungieren.
Bei einem solchen Aufbau fungieren die Zwischenlagenisolierschicht 117 und die Feldoxidschicht 107 unter der hochspannungsseitigen Verbindungsleitung WR als eine Gate-Oxidschicht, und das Spannungssensorteil SP wird einen sogenannten Feldtransistor als Spannungsdetektor haben.
Das heißt, das zu messende Potential VS (in etwa das Potential V1) erreicht mehrere hundert Volt. Andererseits besitzt ein MOS-Transistor, der in einer allgemeinen Logikschaltung, etc. verwendet wird, eine Gate-Oxidschicht, die nicht dicker als 100 nm ist. Wird eine Gate-Oxidschicht mit dieser Dicke für einen Spannungsdetektor verwendet, wird ein dielektrischer Durchbruch stattfinden.
Deshalb führt die Verwendung der Feldoxidschicht 107 und Zwischenlagenisolierschicht 117, die weit dicker sind als eine allgemeine Gate-Oxidschicht, zu einem Feldtransistor, der selbst dann keinen dielektrischen Durchbruch verursacht, wenn mehrere hundert Volt an die hochspannungsseitige Verbindungsleitung WR angelegt werden.
Hier erreicht die Gesamtdicke der Feldoxidschicht 107 und Zwischenlagenisolierschicht 117 1 μm. Wenn nur eine der beiden Schichten eine ausreichende Dicke hat, um einer Spannung standzuhalten, die an die hochspannungsseitige Verbindungsleitung WR angelegt wird, kann eben diese Schicht als Gate-Oxidschicht verwendet werden.
Wird eine Hochspannung an die hochspannungsseitige Verbindungsleitung WR angelegt, wird die Oberfläche der P-Wannenzone 114 unter der Feldoxidschicht 107 zu einer Zone des N-Typs umgewandelt, und es entsteht eine Kanalzone zwischen den Diffusionszonen 105 des N-Typs. Dann schaltet der NMOS-Transistor 21 ein, wodurch das Drain-Potential V2 auf GND überwechselt. Dementsprechend findet ein Phasenausfallschutz für die HVIC 100 statt.
4. Erste Abwandlung
Obwohl die Verwendung eines NMOS-Transistors als Spannungsdetektor vorstehend beispielhaft beschrieben wurde, kann statt dessen auch ein PMOS-Transistor verwendet werden. In diesem Fall kann, indem der in 1 gezeigte Widerstand 32 an den GND-Anschluss, der Drain des PMOS-Transistors an den Widerstand 32 und die Source an den VCC-Anschluss angeschlossen wird, und eine NAND-Verknüpfung des Drain-Potentials V2 und HIN-Signals durchgeführt wird, das Steuersignal S1 zu dem Zeitpunkt zu einem AUS-Signal gemacht werden, an dem ein Erdschluss am Knoten N1 stattfindet.
Darüber hinaus wurde die Verwendung eines MOS-Transistors vom Anreicherungstyp als Spannungsdetektor beispielhaft beschrieben, es kann aber statt dessen auch ein MOS-Transistor vom Verarmungstyp verwendet werden.
Wird das Potential VS negativ, kann ein MOS-Anreicherungstransistor das nicht erfassen, ein MOS-Verarmungstransistor zum Beispiel wird jedoch in einen inaktiven Zustand versetzt, wenn das Potential VS negativ wird und kann somit ein negatives Potential VS erfassen.
5. Zweite Abwandlung
Obwohl vorstehend ein NMOS-Transistor 21 beschrieben wurde, der eine EIN-/AUS-Steuerung basierend auf dem Drain-Potential am wie in 1 gezeigten HNMOS-Transistor 4 durchführt, kann ein NMOS-Transistor 22, der eine EIN-/AUS-Steuerung basierend auf dem Drain-Potential am HNMOS-Transistor 5 durchführt, zusätzlich in eine wie in 8 gezeigte HVIC 100A eingebaut werden.
In diesem Fall wird die Logikschaltungsspannung VCC über einen Widerstand 33 an die Drain-Elektrode des NMOS-Transistors 22 angelegt, und das Massepotential wird an die Source-Elektrode des NMOS-Transistors 22 angelegt. Das Potential VS wird indirekt auch überwacht, indem ein Drain-Potential V22 am NMOS-Transistor 22 von der Schnittstellenschaltung 1 überwacht wird. In 8 gezeigte Bauteile, die denjenigen der HVIC 100 von 1 ähneln, sind mit denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
Wie beschrieben, wird durch das Vorsehen mehrerer Spannungsdetektoren zur Überwachung des Potentials VS eine Redundanz erzielt, wodurch die Fehlerwahrscheinlichkeit bei der Überwachung des Potentials VS verhindert werden kann.
Darüber hinaus sind, um Spannungsdetektoren mit Redundanz bereitzustellen, mehrere NMOS-Transistoren ähnlich dem NMOS-Transistor 21, der eine EIN-/AUS-Steuerung basierend auf dem Drain-Potential am in 1 gezeigten HNMOS-Transistor 4 durchführt, miteinander parallelgeschaltet, um eine ungerade Zahl von Spannungsdetektoren bereitzustellen, wovon jedes Drain-Potential an einen Eingang einer Majoritätslogikschaltung angelegt wird.
Eine Majoritätslogikschaltung steht hier für eine Schaltung, die aus mehreren Logikgattern zur Ausgabe der Majorität von logischen Werten von Eingangssignalen besteht.
Als Beispiel einer solchen Majoritätslogikschaltung ist eine Wahrheitswertetabelle einer Majoritätslogikschaltung mit drei Eingängen in 9 gezeigt.
9 zeigt Ausgänge Y im Ansprechen auf drei Eingänge A, B und C. Es ist offensichtlich, dass die Majorität der logischen Werte ein logischer Wert eines Ausgangs Y ist.
Mit einer solchen Konfiguration gibt die Majoritätslogikschaltung einen richtigen logischen Wert aus, wenn einer von mehreren Spannungs-detektoren versagt und einen falschen logischen Wert ausgibt. Dies kann weiter die Wahrscheinlichkeit eines Fehlschlags bei der Überwachung des Potentials VS verhindern.
6. Dritte Abwandlung
Obwohl die Verwendung eines NMOS- oder PMOS-Transistors als Spannungsdetektor beispielhaft beschrieben wurde, kann statt dessen auch ein CMOS-Transistor wie eine in 10 gezeigte HVIC 100E verwendet werden. In 10 gezeigte Bauteile, die denjenigen der HVIC 100 von 1 ähneln, sind mit denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
Wie in 10 gezeigt ist, ist die Drain-Elektrode des HNMOS-Transistors 4 an eine Gate-Elektrode eines CMOS-Transistors 210 angeschlossen, und die Logikschaltungsspannung VCC wird an die Source-Elektrode eines PMOS-Transistors angeschlossen, die den CMOS-Transistor 210 bildet. Ein Massepotential wird an die Source-Elektrode eines NMOS-Transistors angelegt, der den CMOS-Transistor 210 bildet. Das Drain-Potential V2 am CMOS-Transistor 210 wird von der Schnittstellenschaltung 1 überwacht, so dass das Potential V2 indirekt überwacht wird.
Mit einer solchen Konfiguration wird, wenn das Potential V1 auf GND überwechselt, der den CMOS-Transistor 210 bildende PMOS-Transistor in einen aktiven Zustand versetzt, der NMOS-Transistor ist aber in einem inaktiven Zustand. Deshalb gibt der CMOS-Transistor 210 die Logikschaltungsspannung VCC ab. Beispielsweise durch eine NAND-Verknüpfung der abgegebenen Logikschaltungsspannung VCC und eines HIN-Signals kann das Steuersignal S1 zu dem Zeitpunkt zu einem AUS-Signal gemacht werden, zu dem ein Erdschluss am Knoten N1 auftritt.
Die Verwendung des CMOS-Transistors als Spannungsdetektor kann auf vorteilhafte Weise Strom in der Schaltung reduzieren.
Als Nächstes wird mit Bezug auf die 11 bis 13 der Aufbau des CMOS-Transistors 210 beschrieben.
11 ist eine Draufsicht, die den Flächenaufbau des CMOS-Transistors 210 und der einfacheren Beschreibung halber auch eine Störstoffzone darstellt, die in der Fläche der Epitaxialschicht 102 ausgebildet ist. Die 12 und 13 stellen die Schnittstrukturen des in 11 gezeigten CMOS-Transistors 210 entlang der Linien C-C bzw. D-D dar.
Wie in 11 gezeigt ist, besteht der CMOS-Transistor 210 aus einem PMOS-Transistor P210, der auf der Epitaxialschicht 102 umgeben von einer Diffusionszone 125 des N-Typs (N⁺) vorgesehen ist, und einem NMOS-Transistor N210, der auf der P-Wannenzone 114 vorgesehen ist, die in der Fläche der Epitaxialschicht 102 ausgebildet ist.
Im PMOS-Transistor P210 sind Diffusionszonen 116 (P⁺) als Source-/Drain-Zonen selektiv in der Fläche der Epitaxialschicht 102 auf beiden Seiten der hochspannungsseitigen Verbindungsleitung WR vorgesehen. Dann sind die beispielsweise aus Aluminium bestehenden Source-/Drain-Elektroden 120 über den Diffusionszonen 116 des P-Typs ausgebildet und elektrisch an diese angeschlossen. Eine der Source-/Drain-Elektroden 120 ist auch an die Source-/Drain-Zonen des NMOS-Transistors N210 ange-schlossen, der ein Ausgang des CMOS-Transistors 210 sein soll.
Die Diffusionszone 125 des N-Typs, die den zentralen Teil der Epitaxialschicht 102 umgibt, ist von der Epitaxialschicht 102 umgeben, die wiederum von der Diffusionszone 103 des P-Typs umgeben ist.
Im NMOS-Transistor N210 sind die Diffusionszonen 115 des N-Typs selektiv als Source-/Drain-Zonen in der Fläche der P-Wannenzone 114 beidseits der hochspannungsseitigen Verbindungsleitung WR ausgebildet. Die beispielsweise aus Aluminium ausgebildeten Source-/Drain-Elektroden 120 sind über den Diffusionszonen 115 des N-Typs ausgebildet und elektrisch an diese angeschlossen. Eine der Source-/Drain-Elektroden 120 ist auch an die Diffusionszone 116 des P-Typs des PMOS-Transistors P210 angeschlossen. Die Epitaxialschicht 102 ist von der Diffusionszone 103 des P-Typs umgeben.
Wie in den 12 und 13 gezeigt ist, ist der Ausbildungsbereich der Diffusionszone 116 des P-Typs durch die Feldoxidschicht 107 bestimmt, und die Zwischenlagenisolierschicht 117 ist vorgesehen, um die Feldoxidschicht 107 zu bedecken. Die hochspannungsseitige Verbindungsleitung WR ist über der Feldoxidschicht 107 und Zwischenlagenisolierschicht 117 so vorgesehen, dass sie über Ränder der beiden Diffusionszonen 116 verläuft, um als Gate-Elektrode zu fungieren.
Die Diffusionszone 125 des N-Typs, die den zentralen Teil der Epitaxialschicht 102 umgibt, ist so vorgesehen, dass sie sich von der Hauptfläche der Epitaxialschicht 102 bis zum Halbleitersubstrat 101 erstreckt und mit der eingebetteten Diffusionszone 104 in Kontakt ist, um den zentralen Teil der Epitaxialschicht 102 vollständig von den Störstoffzonen des P-Typs abzutrennen. Der Schnittaufbau des NMOS-Transistors N210 ist derselbe wie des mit Bezug auf 7 beschriebenen NMOS-Transistors 21, weshalb hier eine wiederholte Erklärung davon unterbleibt.
7. Vierte Abwandlung
Obwohl sich die vorstehende Beschreibung auf den Aufbau richtete, bei dem die Spannung VS eines Pegels erfasst werden soll, können mehrere NMOS-Transistoren (in diesem Fall NMOS-Transistoren 21 und 211) mit voneinander unterschiedlichen Schwellenspannungen parallelgeschaltet werden, wie bei einer in 14 gezeigten HVIC 100C, so dass mehrere Erfassungspegel für das Potential VS eingestellt werden können. In 14 gezeigte Bauteile, die denjenigen der HVIC 100 von 1 ähneln, sind mir denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
Nun wird mit Bezug auf die 15 und 16 ein beispielhafter Aufbau der NMOS-Transistoren 21 und 211 beschrieben.
7-1. Änderung der Dicke der Gate-Oxidschicht
15 ist eine Draufsicht, die den Flächenaufbau der NMOS-Transistoren 21 und 211 und der einfacheren Beschreibung halber auch eine in der Fläche der Epitaxialschicht 102 ausgebildete Störstoffzone darstellt. 16 stellt den Schnittaufbau der in 15 gezeigten NMOS-Transistoren 21 und 211 entlang der Linie E-E dar.
Wie in 15 gezeigt ist, sind im NMOS-Transistor 21 die Diffusionszonen 115 des P-Typs als Source-/Drain-Zonen selektiv in der Fläche der P-Wannenzone 114 beidseits der hochspannungsseitigen Verbindungsleitung WR vorgesehen. Dann sind die beispielsweise aus Aluminium bestehenden Source-/Drain-Elektroden 120 aber den Diffusionszonen 115 ausgebildet und elektrisch an diese angeschlossen. Eine der Source-/Drain-Elektroden 120 ist an Masse gelegt.
Andererseits ist im NMOS-Transistor 211 in einer Schicht unter der hochspannungsseitigen Verbindungsleitung WR eine beispielsweise aus Polysilizium bestehende hochspannungsseitige Verbindungsleitung WR1 als Gate-Elektrode vorgesehen, und die Diffusionszonen 115 des P-Typs sind selektiv als Source-/Drain-Elektroden in der Fläche der P-Wannenzone 114 beidseits der hochspannungsseitigen Verbindungsleitung WR1 vorgesehen.
Die in verschiedenen Tiefen ausgebildeten hochspannungsseitigen Verbindungsleitungen WR und WR1 bestehen aus unterschiedlichen Materialien im Hinblick auf die Verwendung von Verdrahtungsmaterialien, die in den jeweiligen Schichten verwendet werden, was einen Anstieg der Herstellungskosten auf vorteilhafte Weise verhindern kann.
Dann sind die beispielsweise aus Aluminium bestehenden Source-/Drain-Elektroden 120 über den Diffusionszonen 115 des N-Typs ausgebildet und elektrisch an diese angeschlossen. Eine der Source-/Drain-Elektroden 120 ist an Masse gelegt.
Die hochspannungsseitigen Verbindungsleitungen WR und WR1 sind über Durchkontaktierungen o. dgl. elektrisch verbunden, und es wird dasselbe Potential V1 (1) an sie angelegt.
Speziell wird, wie in 16 gezeigt, im NMOS-Transistor 21 die hochspannungsseitige Verbindungsleitung WR, die über der Feldoxidschicht 107 und Zwischenlagenisolierschicht 117 vorgesehen ist, als Gate-Elektrode verwendet, und die Feldoxidschicht 107 und Zwischenlagenisolierschicht 117 werden als Gate-Oxidschicht verwendet. Andererseits wird im NMOS-Transistor 211 die über der Feldoxidschicht 107 vorgesehene hochspannungsseitige Verbindungsleitung WR1 als Gate-Elektrode verwendet, und die Feldoxidschicht 107 wird als Gate-Oxidschicht verwendet. Dementsprechend haben die NMOS-Transistoren 21 und 211 unterschiedlich dicke Gate-Oxidschichten, so dass mehrere Erfassungspegel für das Potential VS eingestellt werden können.
Das heißt, die NMOS-Transistoren 21 und 211 haben unterschiedliche Schwellenspannungen Vth nach der folgenden Gleichung (1), wenn die jeweiligen P-Wannenzonen 114 dieselbe Oberflächenkonzentration haben, und somit hat ein NMOS-Transistor, der eine hochspannungsseitige Verbindungsleitung WR mit einer dickeren Gate-Oxidschicht verwendet, eine höhere Schwellenspannung Vth.
Das heißt, eine elektrische Kapazität einer Gate-Oxidschicht pro Einheitsfläche wird als Co = εox/d ausgedrückt. Hier ist εox eine dielektrische Konstante einer Oxidschicht, q ist die Quantität von Elektronenladungen, und d ist eine Schichtdicke einer Gate-Oxidschicht. Wenn die Schichtdicke der Gate-Oxidschicht zunimmt, nimmt die Kapazität Co ab und die Schwellenspannung Vth steigt.
In der vorstehenden Gleichung (1) ist εs eine dielektrische Konstante eines Halbleiters, NA ist eine Störstoffkonzentration des P-Wannenbereichs 114, und ϕB ist Fermi-Potential.
MOS-Transistoren schalten vor und nach der voreingestellten Schwellenspannung Vth ein und aus und können somit nur ein Potential erfassen, das höher oder niedriger als ein bestimmtes Potential ist. Die Verwendung von MOS-Transistoren mit unterschiedlichen Schwellenspannungen Vth als Spannungsdetektoren wie in der HVIC 100C ermöglicht jedoch, dass mehrere Erfassungspegel für das Potential VS eingestellt werden können.
Nun wird mit Bezug auf 17 eine Spannungserfassung in der HVIC 100C beschrieben.
17 zeigt Schwankungskennlinien des Potentials VS und Ausgangswellenformen des Drain-Potentials V2, wenn die NMOS-Transistoren 21 und 211 im Ansprechen auf Schwankungen beim Potential VS arbeiten.
Wie in 17 gezeigt ist, wird, wenn das Potential VS sich nach und nach von der Hochspannung HV auf das Massepotential GND verändert, der NMOS-Transistor 21 zuerst in einen inaktiven Zustand versetzt, und das Drain-Potential V2 wechselt zu dem Zeitpunkt auf die Logikschaltungsspannung VCC über, wenn das Potential V2 eine Schwellenspannung Vth1 des NMOS-Transistors 21 erreicht.
Darüber hinaus wird zu dem Zeitpunkt, zu dem das Potential VS eine Schwellenspannung Vth2 des NMOS-Transistors 211 erreicht, der NMOS-Transistor 211 in einen inaktiven Zustand versetzt und die Drain-Spannung V2 wechselt auf die Logikschaltungsspannung VCC über.
Wie beschrieben, können die Erfassungspegel des Potentials VS in der HVIC 100C auf drei eingestellt werden. Selbst wenn das Potential graduell schwankt, kann eine Spannungserfassung stattfinden, indem die logische Summe oder das logische Produkt der Ausgangswerte der NMOS-Transistoren 21 und 211 ermittelt werden.
Wenn die NMOS-Transistoren 21 und 211 unterschiedlich dicke Gate-Oxidschichten haben, können die in den 18 und 19 gezeigten Strukturen verwendet werden.
Das heißt, in 18 wurde ein Teil der Zwischenlagenisolierschicht 117, der der Position entspricht, an der die Gate-Elektrode des NMOS-Transistors 211 vorgesehen werden soll, selektiv durch anisotropes Ätzen o. dgl. entfernt, um die Feldoxidschicht 107 freizulegen. Danach ist die hochspannungsseitige Verbindungsleitung WR integral als Gate-Elektroden der NMOS-Transistoren 21 und 211 vorgesehen. Dadurch werden der NMOS-Transistor 21, der die Feldoxidschicht 107 und Zwischenlagenisolierschicht 117 als Gate-Oxidschicht verwendet, und der NMOS-Transistor 211 erhalten, der die Feldoxidschicht 107 als Gate-Oxidschicht verwendet.
In 19 wurde ein Teil der Feldoxidschicht 107, der der Position entspricht, an der die Gate-Elektrode des NMOS-Transistors 211 vorgesehen werden soll, selektiv durch anisotropes Ätzen o. dgl. vor der Ausbildung der Zwischenlagenisolierschicht 117 entfernt, um aktive Bereiche der P-Wannenzone 114u. dgl. freizulegen. Danach wird die Zwischenlagenisolierschicht 117 so ausgebildet, dass sie die Hauptfläche der Epitaxialschicht 102 mit den freigelegten aktiven Bereichen vollständig bedeckt, wonach die hochspannungsseitige Verbindungsleitung WR integral als Gate-Elektroden der NMOS-Transistoren 21 und 211 vorgesehen wird. Dadurch werden der NMOS-Transistor 21, der die Feldoxidschicht 107 und Zwischenlagenisolierschicht 117 als Gate-Oxidschicht verwendet, und der NMOS-Transistor 211 erhalten, der die Zwischenlagenisolierschicht 117 als Gate-Oxidschicht verwendet.
Die Strukturen des in den 16 und 18 gezeigten NMOS-Transistors 211 entsprechen dem Aufbau, bei dem nur die Feldoxidschicht 107 als eine in der ersten bevorzugten Ausführungsform beschriebene Gate-Oxidschicht verwendet wird, und der Aufbau des in 19 gezeigten NMOS-Transistors 211 entspricht demjenigen, bei dem nur die Zwischenlagenisolierschicht 117 als Gate-Oxidschicht verwendet wird.
Wie beschrieben, schafft das integrale Vorsehen der hochspannungsseitigen Verbindungsleitung WR in den NMOS-Transistoren 21 und 211 die Notwendigkeit einer Verbindung zwischen Verbindungsleitungen aus der Welt, was Herstellungsschritte vereinfachen kann.
Obwohl der Einsatz der zwei MOS-Transistoren, d. h., der NMOS-Transistoren 21 und 211 beispielhaft beschrieben wurde, ist die Anzahl der MOS-Transistoren nicht auf zwei beschränkt. Indem die Dicke der jeweiligen Gate-Oxidschichten mehrerer MOS-Transistoren verändert wird, kann die Anzahl der Erfassungspegel des Potentials VS noch weiter erhöht werden.
7-2. Veränderung der Störstoffkonzentration in der Wannenzone
Um die NMOS-Transistoren 21 und 211 dazu zu bringen, unterschiedliche Schwellenspannungen zu haben, kann ein Aufbau verwendet werden, bei dem die jeweiligen NMOS-Transistoren P-Wannenzonen 114 mit unterschiedlichen Störstoffkonzentrationen haben, sowie auch der Aufbau, bei dem die NMOS-Transistoren die Gate-Oxidschicht mit unterschiedlichen Dicken aufweisen.
Das heißt, die Schwellenspannung Vth, wie sie durch die Gleichung (1) ausgedrückt wird, kann durch die Störstoffkonzentration NA der P-Wannenzone 114 gesteuert werden. Dazu wird die Störstoffkonzentration nahe der Fläche der P-Wannenzone 114 im NMOS-Transistor 21 im Herstellungsprozess (Kanaldotierschritt) der P-Wannenbereiche 114 in jedem der NMOS-Transistoren 21 und 211 so eingestellt, dass sie höher ist als diejenige des NMOS-Transistors 211, so dass die NMOS-Transistoren 21 und 211 in sogenannten Kanalzonen unterschiedliche Störstoffkonzentrationen und deshalb voneinander verschiedene Schwellenspannungen haben.
Beispielsweise werden Borionen (Störstoffe des P-Typs) mit derselben Konzentration in die jeweiligen P-Wannenzonen 114 in den NMOS-Transistoren 21 und 211 implantiert, und danach werden Phosphorionen (Störstoffe des N-Typs) nur in den P-Wannenbereich 114 des NMOS-Transistors 211 implantiert, so dass die Störstoffkonzentration des P-Typs an der Oberfläche reduziert sein kann. Dies ermöglicht eine Senkung der Schwellenspannung Vth des NMOS-Transistors 211.
Wie beschrieben, ermöglicht die Einstellung der Störstoffkonzentration zur Steuerung der Schwellenspannung, dass die Schwellenspannung mit hoher Genauigkeit in einem weiten Bereich variieren kann. Dies stellt insofern einen Vorteil bereit, als dann mehrere Erfassungspegel für das Potential VS eingestellt werden können, wenn das Potential VS schwankt.
8. Fünfte Abwandlung
Bei dem Schnittaufbau des mit Bezug auf 7 beschriebenen NMOS-Transistors 21 ist die Fläche der eingebetteten Diffusionszone 104 kleiner als diejenige der P-Wannenzone 114, und die Diffusionszone 103 des P-Typs, die die P-Wannenzone 114 umgibt, reicht bis zur Oberfläche des Halbleitersubstrats 101, was bedeutet, das die P-Wannenzone 114 vom Halbleitersubstrat 101 nicht elektrisch isoliert ist. Dieser Aufbau soll das Potential der P-Wannenzone 114 auf dasjenige des Halbleitersubstrats 101 festlegen.
Die P-Wannenzone 114 vom Halbleitersubstrat 101 elektrisch zu isolieren, bringt jedoch die Schwellenspannung des NMOS-Transistors 21 dazu, sich elektrisch zu verändern.
Nun wird mit Bezug auf die 20 und 21 ein beispielhafter Aufbau beschrieben, bei dem sich die Schwellenspannung des NMOS-Transistors 21 elektrisch verändert.
20 ist eine Draufsicht, die den Flächenaufbau des NMOS-Transistors 21 und der einfacheren Beschreibung halber auch Störstoffzonen darstellt, die in der Oberfläche der Epitaxialschicht 102 ausgebildet sind. 21 stellt den Schnittaufbau des in 20 gezeigten NMOS-Transistors 21 entlang der Linie F-F dar. In den 20 und 21 gezeigte Bauteile, die denjenigen des in 7 gezeigten NMOS-Transistors 21 ähneln, sind mit denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
Wie in 20 gezeigt ist, ist der NMOS-Transistor 21 auf der P-Wannenzone 114 vorgesehen, die in der Oberfläche der Epitaxialschicht 102 ausgebildet ist. Die Diffusionszonen 115 des N-Typs sind selektiv als Source-/Drain-Zonen in der Fläche der P-Wannenzone 114 beidseits der hochspannungsseitigen Verbindungsleitung WR vorgesehen. Die P-Wannenzone 114 ist von der Diffusionszone 103 des P-Typs umgeben, die wiederum von der Diffusionszone 125 des N-Typs umgeben ist. Die Diffusionszone 125 des N-Typs ist von der Epitaxialschicht 102 umgeben, die wiederum von der Diffusionszone 103 des P-Typs umgeben ist.
Dann sind die beispielsweise aus Aluminium bestehenden Source-/Drain-Elektroden 120 über den Diffusionszonen 115 des N-Typs ausgebildet und elektrisch an die Diffusionszonen 115 des N-Typs angeschlossen. Eine der Source-/Drain-Elektroden 120 ist an Masse gelegt.
Eine beispielsweise aus Aluminium hergestellte Spannungssteuerungselektrode 130 ist über der P-Wannenzone 114 ausgebildet und elektrisch an diese angeschlossen.
Ferner ist, wie in 21 gezeigt, die eingebettete Diffusionszone 104 so ausgebildet, dass sie flächenmäßig größer ist als die P-Wannenzone 114, und die Diffusionszone 103 des P-Typs ist so vorgesehen, dass sie bis zur Fläche der eingebetteten Diffusionszone 104 reicht. Die Diffusionszone 125 des N-Typs, die Epitaxialschicht 102 und der äußerste Teil der Diffusionszone 103 des P-Typs sind alle so vorgesehen, dass sie bis zur Oberfläche des Halbleitersubstrats 101 reichen, und die P-Wannenzone 114 ist elektrisch vollständig vom Halbleitersubstrat 101 isoliert.
Mit einem solchen Aufbau ermöglicht das Anlegen einer Vorspannung an die P-Wannenzone 114 über die Spannungssteuerungselektrode 130 eine willkürliche Spannungssteuerung an der P-Wannenzone 114, die die Schwellenspannung dazu bringt, sich elektrisch zu verändern.
Das Verhältnis zwischen einer an die P-Wannenzone 114 angelegten Vorspannung VBS und des Veränderungsbereichs der Schwellenspannung ΔVth wird durch die folgende Gleichung (2) ausgedrückt.
22 zeigt das Verhältnis zwischen der Schwellenspannung Vth und der Quadratwurzel des Drain-Stroms Id in dem Fall, bei dem die an die P-Wannenzone 114 anzulegende Vorspannung VBS schwankt.
Nach einer theoretischen Gleichung für einen MOS-Transistor steigt ein Drain-Strom in einem Sättigungsstrombereich proportional zum Quadrat der Gate-Spannung an. Somit kann durch eine grafische Darstellung der Quadratwurzel des Drain-Stroms Id zu dem Zeitpunkt, an dem sich die Gate-Spannung ändert, wobei die Vorspannung VBS auf einen vorbestimmten Wert festgelegt ist und eine Drain-Spannung im Sättigungsstrombereich angelegt wird, eine der in 22 gezeigten Kennlinien erhalten werden. Da ein Gate-Spannungswert, der √Id = 0 erfüllt, als Schwellenspannung Vth definiert ist, ist die horizontale Achse in 22 als Schwellenspannung Vth angegeben.
22 zeigt die Kennlinien in dem Fall, dass die Vorspannung VBS auf 0 V, –1 V und –16 V eingestellt ist, und es ist offensichtlich, dass die Schwellenspannung Vth durch Einstellen der Vorspannung VBS gesteuert werden kann.
Deshalb kann durch Verwendung des in den 20 und 21 gezeigten Aufbaus für den NMOS-Transistor 21 durch Änderung der an die P-Wannenzone 114 anzulegenden Vorspannung VBS und durch Überwachung der Vorspannung VBS, bei der der NMOS-Transistor 21 abschaltet, ein Erfassungspegel eingestellt werden, der für das Potential VS geeignet ist.
Der Arbeitsvorgang, die Vorspannung VBS zu ermitteln, bei der der NMOS-Transistor 21 abschaltet, erfolgt tatsächlich dann, wenn nach dem Abschluss der Herstellungsschritte der HVIC 100 auf einem Wafer, ein Test der elektrischen Kennlinien des Wafers stattfindet. Eine Spannung, die dem Potential VS entspricht, wird von außen an den Knoten N1 angelegt (1), und dabei wird die Vorspannung VBS gemessen, bei der der NMOS-Transistor 21 abschaltet.
Eine Vorspannungsausgabeschaltung 90 ist beispielsweise so in einer wie in 23 gezeigten HVIC 100D eingebaut, dass die Vorspannung VBS während des Betriebs der HVIC immer an der P-Wannenzone 114 anliegt.
Ein beispielhafter Aufbau der Vorspannungsausgabeschaltung 90 ist in 24 gezeigt.
Wie in 24 gezeigt ist, umfasst die Vorspannungsausgabeschaltung 90 ein Referenzspannungsgeberteil 30 zum Erzeugen einer Referenzspannung Vref, das die Logikschaltungsspannung VCC als Stromversorgung verwendet, variable Widerstände R1 und R2 zum Erzeugen der Vorspannung VBS durch Widerstandsteilung der Referenzspannung Vref, eine Widerstandseinstellschaltung 50 zum Einstellen von Widerstandswerten der variablen Widerstände R1 und R2, und eine Speichervorrichtung 40 wie einen EPROM, in dem ein Steuerprogramm für die Widerstandseinstellschaltung 50 gespeichert ist.
Um die Vorspannung VBS einzustellen, ist ein auf dem Verhältnis zwischen den Widerstandswerten der variablen Widerstände R1 und R2 und der Vorspannung VBS basierendes Programm zur Steuerung der Widerstandseinstellschaltung 50 in der Speichervorrichtung 40 gespeichert. Wenn beispielsweise die Speichervorrichtung 40 die Information erhält, dass die HVIC 100D anläuft, wird der Widerstandseinstellschaltung 50 das Steuerprogramm automatisch zur Verfügung gestellt.
Wie beschrieben, ermöglicht das Vorsehen der Vorspannungsausgabeschaltung 90 zum Einstellen der Vorspannung VBS die Einstellung von Veränderungen bei den Kennlinien der Schwellenspannung, die von Herstellungsabweichungen eines Spannungsdetektors herrühren, und schafft die Notwendigkeit aus der Welt, mehrere Spannungsdetektoren vorzuhalten, um Redundanz bereitzustellen, was in vorteilhafter Weise den Platzbedarf der Vorrichtung reduzieren kann.
Darüber hinaus kann die Schwellenspannung des Spannungsdetektors problemlos eingestellt werden, ohne dass die Herstellungsbedingungen geändert werden müssten.
Darüber hinaus können mehrere gleich aufgebaute MOS-Transistoren so eingestellt werden, dass sie voneinander verschiedene Schwellenspannungen haben. Deshalb ermöglichen es solche gleich aufgebauten MOS-Transistoren, dass mehrere Erfassungspegel für das Potential VS eingestellt werden können, wie mit Bezug auf 15 beschrieben wurde.
Zweite bevorzugte Ausführungsform
1. Aufbau und Betrieb der Vorrichtung
25 stellt die Konfiguration einer HVIC 200 als zweite bevorzugte Ausführungsform der vorliegenden Erfindung dar. In 25 gezeigte Bauteile, die denjenigen der HVIC 100 von 1 ähneln, sind mit denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
Obwohl der mit Bezug auf 1 beschriebene HVIC 100 den Aufbau hat, bei dem der Spannungsdetektor in der niederspannungsseitigen Zone vorgesehen ist, ist die in 25 gezeigte HVIC 200 derart aufgebaut, dass ein Spannungsdetektor in einer hochspannungsseitigen Leistungsbauteiltreiberschaltung HD vorgesehen ist und die Erfassungsergebnisse dem Logikfilter 8 zugespielt werden, so dass das Ausgangssignal (Steuersignal) HO des hochspannungsseitigen Gate-Treibers dann angehalten wird, wenn das Potential VS aufgrund eines Erdschlusses zu einem Massepotential wird.
In 25 ist die Gate-Elektrode eines als Spannungsdetektor dienenden PMOS-Transistors 23 an die Drain-Elektrode eines HPMOS-Transistors 51 angeschlossen, der in der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD vorgesehen ist, um ein Signal aus der Treiberschaltung HD umgekehrt zur Niederspannungsseite pegelzuverschieben, und seine Drain-Elektrode ist über einen Widerstand 34 an den Knoten N1 angeschlossen. Die Source-Elektrode des PMOS-Transistors 23 ist an die Source-Elektrode des PMOS-Transistors 24, d. h. eine der Elektroden des Kondensators 10 angeschlossen.
Die Source-Elektrode des HPMOS-Transistors 51 ist an die Source-Elektrode des PMOS-Transistors 24, d. h. eine der Elektroden des Kondensators 10 angeschlossen, und seine Drain-Elektrode ist über einen auf der Niederspannungsseite vorgesehenen Widerstand 35 an Masse gelegt. Deshalb wird Drain-Strom, wenn der HPMOS-Transistor 51 in einen aktiven Zustand versetzt wird, über eine niederspannungsseitige Verbindungsleitung (Ausgangsleitung) WR2 an die Niederspannungsseite geschickt. Der Widerstand 35 ist derart an diese niederspannungsseitige Verbindungsleitung WR2 angeschlossen, dass ein Potential V3 entsteht. Dieses Potential V3 an die Schnittstellenschaltung 1 zu schicken bedeutet, dass ein Signal aus der Treiberschaltung HD zur Niederspannungsseite umgekehrt pegelverschoben wird. Die Gate-Elektrode des HPMOS-Transistors 51 empfängt ein Pulssignal von einem Pulsgeber PG und schickt im Ansprechen auf das Pulssignal ein Signal zur Niederspannungsseite.
Obwohl herkömmlicher Weise ein Hochspannungstransistor wie ein HPMOS-Transistor 51 auf der Hochspannungsseite zur Verwendung als Pegelumkehrverschiebungstransistor eingesetzt wurde, schenkte der Erfinder der Tatsache Beachtung, dass das Potential V3 am HPMOS-Transistor 51 dem Potential VS als im Wesentlichen gleich erachtet werden kann, und er kam auf den technischen Gedanken, das Potential VS durch Überwachung des Potentials V3 zu erfassen.
Da die niederspannungsseitige Verbindungsleitung WR genauer ausgedrückt wie vorstehend beschrieben an die niederspannungsseitige Schaltung angeschlossen ist, liegt ihr Potential im Grunde nahe am Massepotential GND. Deshalb wird der PMOS-Transistor 23, wenn das Potential VS am Knoten N1 in der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD beispielsweise aufgrund eines Erdschlusses zum Massepotential wird, in einen inaktiven Zustand versetzt, und das Drain-Potential V3 wird dabei gleich dem Potential VS, d. h. GND, so dass ein Ausgang des PMOS-Transistors 23 auf „TIEF” geht.
Andererseits wird der PMOS-Transistor 23, wenn das Potential VS am Knoten N1 Hochspannung HV wird, in einen aktiven Zustand versetzt, und das Drain-Potential V3 wird dabei gleich dem Potential VS, d. h. GND, so dass ein Ausgang des PMOS-Transistors 23 auf „HOCH” geht.
Wie beschrieben, ermöglicht das Vorsehen des PMOS-Transistors 23, dass das Potential VS in der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD überwacht wird.
2. Beispielhafte Konfiguration
Als Nächstes wird eine beispielhafte Konfiguration der HVIC 200 mit Bezug auf die 26 und 27 beschrieben.
26 ist eine Draufsicht auf die Flächenauslegung der HVIC 200 auf einer Hauptfläche eines Halbleitersubstrats, die die hochspannungsseitige Leistungsbauteiltreiberschaltung HD, ein Spannungssensorteil SPH, in dem ein Spannungsdetektor wie der PMOS-Transistor 23 vorgesehen ist, einen Hochspannungspegelverschiebungstransistor LSTH wie den HPMOS-Transistor 51, eine hochspannungsseitige Logikschaltung HL wie das Logikfilter 8, und eine niederspannungsseitige Logikschaltung LL darstellt. 26 ist eine Schemaansicht, und die Größe jeweiliger Bauteile und der Abstand, mit dem sie angeordnet sind, sind bei einer echten Vorrichtung anders. Bauteile, die denjenigen der HVIC 100 von 4 ähneln, sind mit denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
Wie in 26 gezeigt ist, ist das Spannungssensorteil SPH derart angeordnet, dass die niederspannungsseitige Verbindungsleitung WR2, die aus dem Pegelverschiebungstransistor LSTH in der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD heraus bis zur niederspannungsseitigen Logikschaltung LL läuft, über das Spannungssensorteil SPH verläuft. Die niederspannungsseitige Verbindungsleitung WR2 dient als Gate-Elektrode, und Source-/Drain-Schichten sind auf ihren beiden Seiten vorgesehen. Dadurch entsteht ein MOS-Transistor als Spannungsdetektor.
27 stellt ein Beispiel des Schnittaufbaus entlang der Linie G-G von 26 dar. Bauteile, die denjenigen der HVIC 100 von 5 ähneln, sind mit denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
27 zeigt den Schnittaufbau des Pegelverschiebungstransistors LSTH, des Spannungssensorteils SPH, einen Teil der Isolierstruktur RS, die die hochspannungsseitige Leistungsbauteiltreiberschaltung HD umgibt, und die niederspannungsseitige Logikschaltung LL. Als Erstes wird der Aufbau des Pegelverschiebungstransistors LSTH beschrieben.
Der Pegelverschiebungstransistor LSTH verwendet den Mehrplattenfeldaufbau zur Feldentlastung ähnlich wie die Isolierstruktur RS. Das heißt, eine in der Fläche der Epitaxialschicht 102 ringförmig ausgebildete Diffusionszone 126 des P-Typs (P⁺) dient als Drain-Zone, und die Feldoxidschicht 107 ist so vorgesehen, dass sie die Diffusionszone 126 des P-Typs konzentrisch in einem Abstand umgibt. Dann ist noch eine Diffusionszone 106 des P-Typs, die eine Source-Zone sein soll, konzentrisch in der Fläche der Epitaxialschicht 102 am Umfang der konzentrisch vorgesehenen Feldoxidschicht 107 vorgesehen, und die Diffusionszone 118 des N-Typs (N⁺) ist konzentrisch so vorgesehen, dass sie mit dem Außenrand der Diffusionszone 106 des P-Typs in Kontakt ist. Eine Diffusionszone 135 des P-Typs ist so vorgesehen, dass sie sich von über dem äußeren Umfangsrand der Diffusionszone 126 des P-Typs hinweg erstreckt, um die ganze Fläche des Bodens der Feldoxidschicht zu bedecken.
Dann ist eine niederspannungsseitige Polysiliziumfeldplatte 111 so vorgesehen, dass sie sich von über einem Innenrand der Feldoxidschicht 107 hinweg zu einem Rand der Diffusionszone 126 des N-Typs erstreckt. Die mehreren Polysiliziumfeldplatten 112 mit schwebendem Potential sind konzentrisch auf der Feldoxidschicht 107 vorgesehen. Die Gate-Elektrode 109 ist konzentrisch so vorgesehen, dass sie sich von über einem Außenrand der Feldoxidschicht 107 hinweg zu einem Rand der Feldoxidschicht 106 des P-Typs erstreckt.
Die niederspannungsseitige Polysiliziumfeldplatte 111 und die Gate-Elektrode 109 sind auf den Gate-Oxidschichten GX1 bzw. GX2 vorgesehen.
Die Diffusionszone 118 des N-Typs überlappt zum Teil die Diffusionszone 105 des N-Typs, die sich von der Hauptfläche der Epitaxialschicht 102 bis zur eingebetteten Diffusionszone 104 erstreckt.
Das Spannungssensorteil SPH umfasst die Feldoxidschicht 107, die selektiv in der Fläche der Epitaxialschicht 102 und der Diffusionszone 103 des P-Typs (P⁺) ausgebildet ist, die sich von der Hauptfläche der Epitaxialschicht 102 bis zur eingebetteten Diffusionszone 104 des N-Typs (N⁺) erstreckt, um eine aktive Zone eines MOS-Transistors zu bilden.
Die eingebettete Diffusionszone 104 ist so vorgesehen, dass sie der Zone entspricht, in der das Spannungssensorteil SPH vorgesehen ist.
Die Isolierstruktur RS umfasst die Feldoxidschicht 107, die so auf der Fläche der Epitaxialschicht 102 vorgesehen ist, dass sie die hochspannungsseitige Leistungsbauteiltreiberschaltung HD umgibt, die Diffusionszone 106 des P-Typs (P⁺), die in der Oberfläche der Epitaxialschicht 102 mit einem Abstand von der Feldoxidschicht 107 vorgesehen ist, die Diffusionszone 118 des N-Typs, die in der Oberfläche der Epitaxialschicht 102 auf der entgegengesetzten Seite der Diffusionszone 102 des P-Typs im Hinblick auf die Feldoxidschicht 107 vorgesehen ist, die niederspannungsseitige Polysiliziumfeldplatte 111, die so vorgesehen ist, dass sie sich von über einem Rand der Feldoxidschicht 107 hinweg zu einem Rand der Diffusionszone 106 des P-Typs erstreckt, die mehreren Polysiliziumfeldplatten 112 mit schwebendem Potential, die auf der Feldoxidschicht 107 vorgesehen sind, und die hochspannungsseitige Polysiliziumfeldplatte 113, die so vorgesehen ist, dass sie sich von über einem Rand der Feldoxidschicht 107 hinweg zu einem Rand der Diffusionszone 118 des N-Typs erstreckt.
Die Feldoxidschciht 107 ist auf der Fläche der Epitaxialschicht 102 zwischen dem Pegelverschiebungstransistor LSTH und der niederspannungsseitigen Logikschaltung LL vorgesehen, und die Diffusionszone 103 des P-Typs ist so vorgesehen, dass sie sich von der Hauptfläche der mit der Feldoxidschicht 107 bedeckten Epitaxialschicht 102 bis zur Fläche des Halbleitersubstrats 101 erstreckt.
Dann ist die Zwischenlagenisolierschicht 117 so vorgesehen, dass sie die Hauptfläche der Epitaxialschicht 102 vollständig bedeckt.
Im Pegelverschiebungstransistor LSTH ist eine Drain-Elektrode 126D so vorgesehen, dass sie sich durch die Zwischenlagenisolierschicht 117 bis zur Diffusionszone (Drain-Zone) 126 des P-Typs erstreckt, und eine Source-Elektrode 106S ist so vorgesehen, dass sie sich durch die Zwischenlagenisolierschicht 117 bis zur Diffusionszone (Source-Zone) 106 des P-Typs erstreckt.
Auf der Zwischenlagenisolierschicht 117 ist die niederspannungsseitige Verbindungsleitung WR2 vorgesehen, die über dem Spannungssensorteil SPH und der Isolierstruktur RS verläuft, wobei ein Ende an die Drain-Elektrode 126 angeschlossen ist, und sich das andere Ende in die niederspannungsseitige Logikschaltung erstreckt. Die niederspannungsseitige Verbindungsleitung WR2 besteht aus einem Leiter wie einem Aluminiumleiter.
Darüber hinaus ist eine Passivierungsschicht (Glasbelagschicht) 121 so vorgesehen, dass sie die niederspannungsseitige Verbindungsleitung WR2 und die Zwischenlagenisolierschicht 117 bedeckt.
3. Charakteristische Wirkungen
Wie vorstehend beschrieben, ermöglicht es die HVIC 200, dass das Potential innerhalb der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD überwacht werden kann. Deshalb wird, wenn das Potential VS als nicht normal erkannt wird, eine dementsprechende Information an die hochspannungsseitige Logikschaltung HL wie dem Logikfilter 8 zugespielt, so dass unverzüglich ein AUS-Signal ausgegeben werden kann. Dies kann eine Zeitdauer zwischen dem Erfassen des Potentials VS und dem Anhalten des hochspannungsseitigen Leistungsbauteils verkürzen.
Dritte bevorzugte Ausführungsform
1. Aufbau und Betrieb der Vorrichtung
28 stellt die Konfiguration einer HVIC 300 als dritte bevorzugte Ausführungsform der vorliegenden Erfindung dar. In 28 gezeigte Bauteile, die denjenigen der HVIC 100 von 1 ähneln, sind mit denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
Obwohl die Verwendung der Drain-Verbindungsleitung des Pegelverschiebungstransistors als Gate-Elektrode des Spannungsdetektors in der HVIC 100 mit Bezug auf 1 beispielhaft beschrieben wurde, verwendet die in 28 verwendete HVIC 300 eine hochspannungsseitige Verbindungsleitung (Ausgangsleitung) WR3, die speziell für die Gate-Elektrode eines Spannungsdetektors ausgelegt ist.
Das heißt, dass wie in 28 gezeigt, die an eine der Elektroden des Kondensators 10 zur Aufnahme des Potentials VB angeschlossene Verbindungsleitung WR3 aus der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD zur Niederspannungsseite herausgeführt ist und als Gate-Elektrode des NMOS-Transistors 21 verwendet wird, der als auf der Niederspannungsseite vorgesehener Spannungsdetektor dient.
Ähnlich wie bei der HVIC 100 wird die Logikschaltungsspannung VCC über den Widerstand 32 an die Drain-Elektrode des NMOS-Transistors 21 angelegt, die Source-Elektrode des NMOS-Transistors 21 ist an Masse gelegt, und das Drain-Potential V2 des NMOS-Transistors 21 wird an die Schnittstellenschaltung 1 angelegt.
2. Beispielhafte Konfiguration
Als Nächstes wird eine beispielhafte Konfiguration der HVIC 300 mit Bezug auf die 29 und 30 beschrieben.
29 ist eine Draufsicht der Flächenkonfiguration der HVIC 300 auf einer Hauptfläche eines Halbleitersubstrats, die die hochspannungsseitige Leistungsbauteiltreiberschaltung HD, das Spannungssensorteil SP, in dem ein Spannungsdetektor wie ein NMOS-Transistor 21 vorgesehen ist, und eine niederspannungsseitige Logikschaltung LL darstellt. 29 ist eine Schemaansicht und die Größe der jeweiligen Bauteile und der Abstand, mit dem sie angeordnet sind, sind in einer echten Vorrichtung anders.
In 29 ist ein Ende der hochspannungsseitigen Verbindungsleitung WR3 an einen vorbestimmten Kontaktfleck PDH angeschlossen, an den das Potential VB angelegt wird, und sie ist so herausgeführt, dass sie über der Isolierstruktur RS und dem Spannungssensorteil SP verläuft. Hier ist das Spannungssensorteil SP in einer unbestückten Zone NR vorgesehen, in der auf der Niederspannungsseite keine Halbleiterbauteile vorgesehen sind.
Das heißt, wenn die Halbleiterbauteile auf der Niederspannungsseite in Kontakt mit der hochspannungsseitigen Verbindungsleitung WR3 vorgesehen sind, an die eine Hochspannung angelegt wird, entsteht an der Oberfläche des Wafers eine Entladung, die Funktionsstörungen in den Halbleiterbauteilen auf der Niederspannungsseite hervorruft. Das Vorsehen des Spannungssensorteils SP in der unbestückten Zone NR kann jedoch das Auftreten solcher Funktionsstörungen verhindern.
30 stellt ein Beispiel des Schnittaufbaus entlang der Linie H-H von 29 dar. Bauteile, die denjenigen der HVIC 100 von 5 ähneln, sind mit denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
30 zeigt den Schnittaufbau eines Teils der Isolierstruktur RS, die die hochspannungsseitige Leistungsbauteiltreiberschaltung HD umgibt, das Spannungssensorteil SP und die niederspannungsseitige Logikschaltung LL. Der Isolieraufbau RS, das Spannungssensorteil SP und die niederspannungsseitige Logikschaltung LL besitzen im Grunde dieselben Strukturen wie in der HVIC 100, weshalb eine wiederholte Beschreibung davon hier unterbleibt.
Wie in 30 gezeigt ist, ist ein Ende der hochspannungsseitigen Verbindungsleitung WR3 an den vorbestimmten Kontaktfleck PDH angeschlossen, an den das Potential VB in der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD angelegt wird, und sie verläuft über das Spannungssensorteil SP, um als Gate-Elektrode zu fungieren.
Die Feldoxidschicht 107, die einen Teil der Epitaxialschicht 102 im Spannungssensorteil SP bedeckt, bedeckt auch den Teil der Epitaxialschicht 102, der der unbestückten Zone NR entspricht.
3. Charakteristische Wirkungen
Wie beschrieben, ermöglicht es die HVIC 300, dass das Potential VS ähnlich wie bei der HVIC 100 auf der Niederspannungsseite überwacht werden kann. Deshalb wird das Steuersignal HO für das Leistungsbauteil 12, welches sich in einem Kurzschlusszustand befindet, gesperrt, dass es das Leistungsbauteil 12 nicht abschaltet, wodurch ein Phasenausfallschutz erreicht werden kann.
Darüber hinaus erhöht die Verwendung der hochspannungsseitigen Verbindungsleitung WR3, die speziell für die Gate-Elektrode des Spannungsdetektors ausgelegt ist, die Flexibilität bei der Anordnung des Spannungsdetektors.
Vierte bevorzugte Ausführungsform
1. Konfiguration und Betrieb der Vorrichtung
31 stellt die Konfiguration einer HVIC 400 als vierte bevorzugte Ausführungsform der vorliegenden Erfindung dar. In 31 gezeigte Bauteile, die denjenigen der HVIC 200 von 25 ähneln, sind mit denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
Die in der dritten bevorzugten Ausführungsform beschriebene HVIC 300 ist so aufgebaut, dass der Spannungsdetektor auf der Niederspannungsseite vorgesehen ist, und die spezielle hochspannungsseitige Verbindungsleitung WR3 zur Verwendung als Gate-Elektrode des Spannungsdetektors herausgeführt ist, wohingegen die in 31 gezeigte HVIC 400 so aufgebaut ist, dass ein Spannungsdetektor in der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD vorgesehen ist, und eine spezielle Verbindungsleitung (Ausgangsleitung) WR4 von der Niederspannungsseite zur Verwendung als Gate-Elektrode des Spannungsdetektors herausgeführt ist.
Das heißt, dass wie in 31 gezeigt, die an Massepotential gelegte niederspannungsseitige Verbindungsleitung WR4 in die hochspannungsseitige Leistungsbauteiltreiberschaltung HD zur Verwendung als Gate-Elektrode des PMOS-Transistors 23 gezogen ist. Die Drain-Elektrode des PMOS-Transistors 23 ist über den Widerstand 34 an den Knoten N1 angeschlossen und sein Drain-Potential V4 wird an das Logikfilter 8 angelegt. Die Source-Elektrode des PMOS-Transistors 23 ist an die Source-Elektrode des PMOS-Transistors 24, d. h. eine der Elektroden des Kondensators 10 angeschlossen, an die das Potential VB angelegt wird.
Bei einem solchen Aufbau wird das Potential der niederspannungsseitigen Verbindungsleitung WR4 wie vorstehend beschrieben an die niederspannungsseitige Schaltung angelegt und befindet sich deshalb im Grunde nahe am Massepotential GND. Somit wird, wenn das Potential VS am Knoten N1 in der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD beispielsweise aufgrund eines Erdschlusses zum Massepotential wird, der PMOS-Transistor 23 in einen inaktiven Zustand versetzt, und das Drain-Potential V4 wird dabei gleich dem Potential VS, d. h. GND, so dass ein Ausgang des PMOS-Transistors 23 auf „TIEF” geht.
Wird andererseits das Potential VS am Knoten N1 eine Hochspannung HV, wird der PMOS-Transistor 23 in einen aktiven Zustand versetzt und das Drain-Potential V4 wird dabei das Potential VS, d. h. HV, so dass ein Ausgang des PMOS-Transistors 23 auf „HOCH” geht. In diesem Fall wird der Widerstandswert des Widerstands 34 so eingestellt, dass eine Potentialdifferenz zwischen VS und VB aufrechterhalten wird.
Wie beschrieben, ermöglicht es das Vorsehen des PMOS-Transistors 23, dass das Potential VS innerhalb der hochspannungsseitigen Leistungsbauteiltreiberschaltung HD überwacht werden kann.
2. Beispielhafte Konfiguration
Als Nächstes wird eine beispielhafte Konfiguration der HVIC 400 mit Bezug auf die 32 und 33 beschrieben.
32 ist eine Draufsicht des Flächenaufbaus der HVIC 400 auf einer Hauptfläche eines Halbleitersubstrats, die die hochspannungsseitge Leistungsbauteiltreiberschaltung HD, das Spannungssensorteil SPH, in dem ein Spannungsdetektor wie der PMOS-Transistor 23 vorgesehen ist, und eine hochspannungsseitige Logikschaltung HL darstellt. 32 ist eine Schemaansicht und die Größe der jeweiligen Bauteile und der Abstand, mit dem sie angeordnet sind, sind in einer echten Vorrichtung anders.
In 32 ist ein Ende der niederspannungsseitigen Verbindungsleitung WR4 an einen vorbestimmten Kontaktfleck PDL angeschlossen, an den das Massepotential GND angelegt wird, und sie ist so herausgeführt, dass sie über der Isolierstruktur RS und dem Spannungssensorteil SP verläuft. Hier ist das Spannungssensorteil SPH in einer unbestückten Zone NR vorgesehen, in der auf der Niederspannungsseite keine Halbleiterbauteile vorgesehen sind.
Das heißt, wenn Halbleiterbauteile auf der Niederspannungsseite in Kontakt mit der niederspannungsseitigen Verbindungsleitung WR4 vorgesehen sind, an die eine Hochspannung angelegt wird, entsteht an der Oberfläche des Wafers eine Entladung, die Funktionsstörungen in den Halbleiterbauteilen auf der Hochspannungsseite hervorruft. Das Vorsehen des Spannungssensorteils SPH in der unbestückten Zone NR kann jedoch das Auftreten solcher Funktionsstörungen verhindern.
33 stellt ein Beispiel des Schnittaufbaus entlang der Linie I-I von 32 dar. Bauteile, die denjenigen der HVIC 200 von 27 ähneln, sind mit denselben Bezugszeichen angegeben, weshalb eine wiederholte Erklärung davon hier unterbleibt.
33 zeigt den Schnittaufbau eines Teils der Isolierstruktur RS, die die hochspannungsseitige Leistungsbauteiltreiberschaltung HD umgibt, und das Spannungssensorteil SPH. Der Isolieraufbau RS und das Spannungssensorteil SPH besitzen im Grunde dieselben Strukturen wie in der HVIC 200, weshalb eine wiederholte Beschreibung davon hier unterbleibt.
Wie in 33 gezeigt ist, ist ein Ende der hochspannungsseitigen Verbindungsleitung WR4 an den vorbestimmten Kontaktfleck PDL angeschlossen, an den das Potential GND angelegt wird, und sie verläuft über das Spannungssensorteil SPH, um als Gate-Elektrode zu fungieren.
Die Feldoxidschicht 107, die einen Teil der Epitaxialschicht 102 im Spannungssensorteil SPH bedeckt, bedeckt auch den Teil der Epitaxialschicht 102, der der unbestückten Zone NR entspricht.
3. Charakteristische Wirkungen
Wie beschrieben, ermöglicht es die HVIC 400, dass das Potential VS ähnlich wie bei der HVIC 100 auf der Niederspannungsseite überwacht werden kann. Deshalb wird, wenn das Potential VS als nicht normal erkannt wird, der hochspannungsseitigen Logikschaltung HL wie dem Logikfilter 8 eine dementsprechende Information zugespielt, so dass unverzüglich ein Signal AUS ausgegeben werden kann. Dies kann eine Zeitdauer zwischen dem Erfassen des Potentials VS und dem Anhalten des hochspannungsseitigen Leistungsbauteils verkürzen.
Darüber hinaus kann die Verwendung der speziellen niederspannungsseitigen Verbindungsleitung WR4 als Gate-Elektrode des Spannungsdetektors die Flexibilität in der Anordnung des Spannungsdetektors erhöhen.
Der Spannungsdetektor, der in der zweiten bis vierten Ausführungsform eingesetzt wird, kann natürlich jede der Strukturen annehmen, die in der dritten bis fünften Abwandlung der ersten bevorzugten Ausführungsform beschrieben sind.

Obwohl die Erfindung im Einzelnen aufgezeigt und beschrieben wurde, ist die vorstehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es ist deshalb selbstverständlich, dass zahlreiche Abwandlungen und Varianten angedacht werden können, ohne dass dabei der Rahmen der Erfindung verlassen würde. BEZUGSZEICHENLISTE

1	Schnittstellenschaltung
3	Pulsgeber
4, 5	N-Kanal-Hochspannungsfeldeffekttransistoren, HNMOS-Transistoren, Pegelverschiebungstransistoren
8	Logikfilter
9	Flipflop-Schaltung
10, 11	Kondensator
12, 13	Leistungsbauteile
21	NMOS-Transistor
22	NMOS-Transistor
23	PMOS-Transistor
24	PMOS-Transistor
25	NMOS-Transistor
27	PMOS-Transistor
28	NMOS-Transistor
29, 30	Widerstände
30	Referenzspannungsgeberteil
31	Hochspannungsdiode
32, 33, 34	Widerstand
40	Speichervorrichtung
41, 42	Gleichstromversorgung
43	Strombegrenzungswiderstand
50	Widerstandseinstellschaltung
51	HPMOS-Transistor
90	Vorspannungsausgabeschaltung
100, 100B, 100C, 100D, 200, 300, 400	Integrierte Hochspannungsschaltung, HVIC
101	Halbleitersubstrat
102	Epitaxialschicht
103	Diffusionszone des P-Typs
104	Diffusionszone
105	Diffusionszone des N-Typs
105S	Source-Elektrode
106	Diffusionszone des P-Typs
106S	Source-Elektrode
107	Feldoxidschicht
109	Gate-Elektrode
111	Niederspannungsseitige Polysiliziumfeldplatte
112	Polysiliziumfeldplatten mit schwebendem Potential
113	Hochspannungsseitige Polysiliziumfeldplatte
114	P-Wannenzone
115	Diffusionszone des N-Typs
116	Diffusionszone des P-Typs von P210
117	Zwischenlagenisolierschicht
118	Diffusionszone des N-Typs
119	Diffusionszone des N-Typs
119D	Drain-Elektrode
120	Source-/Drain-Zonen
121	Passivierungsschicht
125	Diffusionszone des N-Typs
126	Diffusionszone des P-Typs
126D	Drain-Elektrode
130	Spannungssteuerungselektrode
135	Diffusionszone des P-Typs
210	CMOS-Transistor
211	NMOS-Transistor

D1, D2	Dioden
DL	Verzögerungsschaltung
GND	Massepotential
GX1, GX2	Gate-Oxidschichten
HD	Hochspannungsseitige Leistungsbauteiltreiberschaltung
HIN-Signal	Hochspannungsseitiges Steuersignal
HL	Hochspannungsseitige Logikschaltung
HO	Hochspannungsseitige/s Ausgangsspannung oder Steuersignal
HV	hochspannungsseitig
LD	Niederspannungsseitige Leistungsbauteiltreiberschaltung
LL	Niederspannungsseitige Logikschaltung
LO	niederspannungsseitige/s Ausgangsspannung oder Steuersignal
LST, LSTH	Hochspannungspegelverschiebungstransistor
N1	Knoten
N210	NMOS-Transistor
NR	Unbestückte Zone
P210	PMOS-Transistor
PDH, PDL	Kontaktfleck
PG	Pulsgeber
RESURF	Feld mit reduzierter Fläche
RS	Isolierstruktur
S1, S0	Steuersignale
S2	EIN-Signal
S3	AUS-Signal
SR	Negierter Eingang von 9
SP, SPH	Spannungssensorteil
V1	Potential der Drain-Elektrode von 4
V2	Drain-Potential von 21
V3	Potential
V4	Drain-Potential von 23
V11	Potential der Drain-Elektrode von 5
V22	Drain-Potential von 22
VB	Hochspannungsseitiges schwebendes Stromversorgungsabsolutpotential
VCC	Logikschaltungsspannung
VDD	Betriebsversorgungsspannung für 1
VS	hochspannungsseitiges schwebendes Stromversorgungsabweichpotential
Vth, Vth1, Vth2	Schwellenspannung
WR, WR1, WR2, W3, WR4	Verbindungsleitung

Claims

Halbleiterbauteil, das eine Antriebssteuerung/-regelung für eine erste und zweite Schaltvorrichtung durchführt, die in Reihe geschaltet und zwischen einem hohen Stromhauptpotential und einem niedrigen Stromhauptpotential angeordnet sind, umfassend: ein Hochspannungsteil (HD) mit einem Steuerteil, welches den leitenden/nichtleitenden Zustand einer hochspannungsseitigen Schaltvorrichtung steuert, welche die erste Schaltvorrichtung ist; eine in einem Niederspannungsteil vorgesehene niederspannungsseitige Logikschaltung (1, 3), die auf der Basis des niedrigen Stromhauptpotentials arbeitet und dazu ausgelegt ist, ein Steuersignal auf der Basis eines von außen angelegten Signals zu erzeugen, wobei das Steuersignal einen ersten Zustand aufweist, der den leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung anzeigt, und einen zweiten Zustand, der den nicht leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung anzeigt, und um ein erstes und zweites Pulssignal (S2, S3) auf der Basis des Steuersignals entsprechend dem ersten bzw. zweiten Zustand zu erzeugen; ein erstes und zweites Pegelverschiebungsteil (4, 5), die dazu ausgelegt sind, die Pegel des ersten und zweiten Pulssignals (S2, S3) zum Hochspannungsteil (HD) zu verschieben, um ein erstes bzw. zweites pegelverschobenes Pulssignal zu erhalten; und eine Spannungserfassungsvorrichtung (21), die im Niederspannungsteil vorgesehen und dazu ausgelegt ist, ein Potential an einer Ausgangsleitung des ersten und/oder zweiten Pegelverschiebungsteils (4, 5) zu erfassen und einen logischen Wert basierend auf dem Potential für die niederspannungsseitige Logikschaltung (1, 3) zu liefern, wodurch ein Betrieb der niederspannungsseitigen Logikschaltung (1, 3) gesteuert wird.
Halbleiterbauteil, das eine Antriebssteuerung/-regelung für eine erste und zweite Schaltvorrichtung durchführt, die in Reihe geschaltet und zwischen einem hohen Stromhauptpotential und einem niedrigen Stromhauptpotential angeordnet sind, umfassend: ein Hochspannungsteil (HD) mit einem Steuerteil, welches den leitenden/nichtleitenden Zustand einer hochspannungsseitigen Schaltvorrichtung steuert, welche die erste Schaltvorrichtung ist; eine in einem Niederspannungsteil vorgesehene niederspannungsseitige Logikschaltung (1, 3), die auf der Basis des niedrigen Stromhauptpotentials arbeitet und dazu ausgelegt ist, ein Steuersignal auf der Basis eines von außen angelegten Signals zu erzeugen, wobei das Steuersignal einen ersten Zustand aufweist, der den leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung anzeigt, und einen zweiten Zustand, der den nicht leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung anzeigt, und um ein erstes und zweites Pulssignal (S2, S3) auf der Basis des Steuersignals entsprechend dem ersten bzw. zweiten Zustand zu erzeugen; ein erstes und zweites Pegelverschiebungsteil (4, 5), die dazu ausgelegt sind, die Pegel des ersten und zweiten Pulssignals (S2, S3) zum Hochspannungsteil (HD) zu verschieben, um ein erstes bzw. zweites pegelverschobenes Pulssignal zu erhalten; ein Umkehrpegelverschiebungsteil (35, 51), das dazu ausgelegt ist, den Pegel eines Signals aus dem Hochspannungsteil (HD) zu verschieben, um das pegelverschobene Signal an eine niederspannungsseitige Logikschaltung (1, 3) zu liefern, die auf der Basis des niedrigen Stromhauptpotentials arbeitet; und eine Spannungserfassungsvorrichtung (23), die im Hochspannungsteil (HD) vorgesehen und dazu ausgelegt ist, ein Potential an einer Ausgangsleitung des Umkehrpegelverschiebungsteils (35, 51) zu erfassen und einen logischen Wert basierend auf dem Potential für das Steuerteil zu liefern, wodurch das Steuerteil dazu veranlasst wird, den leitenden/nicht leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung zu steuern.
Halbleiterbauteil, das eine Antriebssteuerung/-regelung für eine erste und zweite Schaltvorrichtung durchführt, die in Reihe geschaltet und zwischen einem hohen Stromhauptpotential und einem niedrigen Stromhauptpotential angeordnet sind, umfassend: ein Hochspannungsteil (HD) mit einem Steuerteil, welches den leitenden/nicht leitenden Zustand einer hochspannungsseitigen Schaltvorrichtung steuert, welche die erste Schaltvorrichtung ist; eine in einem Niederspannungsteil vorgesehene niederspannungsseitige Logikschaltung (1, 3), die auf der Basis des niedrigen Stromhauptpotentials arbeitet und dazu ausgelegt ist, ein Steuersignal auf der Basis eines von außen angelegten Signals zu erzeugen, wobei das Steuersignal einen ersten Zustand aufweist, der den leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung anzeigt, und einen zweiten Zustand, der den nicht leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung anzeigt, und um ein erstes und zweites Pulssignal (S2, S3) auf der Basis des Steuersignals entsprechend dem ersten bzw. zweiten Zustand zu erzeugen; und ein erstes und zweites Pegelverschiebungsteil (4, 5), die dazu ausgelegt sind, die Pegel des ersten und zweiten Pulssignals (S2, S3) zum Hochspannungsteil (HD) zu verschieben, um ein erstes bzw. zweites pegelverschobenes Pulssignal zu erhalten; eine Spannungserfassungsvorrichtung (21), die im Niederspannungsteil vorgesehen und dazu ausgelegt ist, ein Potential an einer Ausgangsleitung zu erfassen, die aus dem Hochspannungsteil (HD) heraus verläuft, welches das hohe Stromhauptpotential abgibt, und um einen logischen Wert basierend auf dem Potential für die niederspannungsseitige Logikschaltung (1, 3) zu liefern, wodurch ein Betrieb der niederspannungsseitigen Logikschaltung (1, 3) gesteuert wird, wobei die Spannungserfassungsvorrichtung (21) durch einen MOS-Transistor mit zwei Schichten gebildet wird, und wobei eine Schicht durch eine Feldoxidschicht (107) und die andere Schicht durch eine Zwischenlagenisolierschicht (117) gebildet wird, die in einem oberen Teil einer Halbleiterzone vorgesehen sind, wobei die Feldoxidschicht (107) und die Zwischenlagenisolierschicht (117) als Gate-Isolierschicht fungieren und eine Kanalzone während des Bauteilbetriebs bilden.
Halbleiterbauteil nach Anspruch 3, bei dem die Spannungserfassungsvorrichtung (21) in einer unbestückten Zone des Niederspannungsteils vorgesehen ist, in der kein Halbleiterbauteil vorgesehen ist, das auf der Basis des niedrigen Stromhauptpotentials arbeitet.
Halbleiterbauteil, das eine Antriebssteuerung/-regelung für eine erste und zweite Schaltvorrichtung durchführt, die in Reihe geschaltet und zwischen einem hohen Stromhauptpotential und einem niedrigen Stromhauptpotential angeordnet sind, umfassend: ein Hochspannungsteil (HD) mit einem Steuerteil, welches den leitenden/nicht leitenden Zustand einer hochspannungsseitigen Schaltvorrichtung steuert, welche die erste Schaltvorrichtung ist; und eine in einem Niederspannungsteil vorgesehene niederspannungsseitige Logikschaltung (1, 3), die auf der Basis des niedrigen Stromhauptpotentials arbeitet und dazu ausgelegt ist, ein Steuersignal auf der Basis eines von außen angelegten Signals zu erzeugen, wobei das Steuersignal einen ersten Zustand aufweist, der den leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung anzeigt, und einen zweiten Zustand, der den nicht leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung anzeigt, und um ein erstes und zweites Pulssignal (S2, S3) auf der Basis des Steuersignals entsprechend dem ersten bzw. zweiten Zustand zu erzeugen; ein erstes und zweites Pegelverschiebungsteil (4, 5), die dazu ausgelegt sind, die Pegel des ersten und zweiten Pulssignals (S2, S3) zum Hochspannungsteil (HD) zu verschieben, um ein erstes bzw. zweites pegelverschobenes Pulssignal zu erhalten; eine Spannungserfassungsvorrichtung (23), die im Hochspannungsteil (HD) vorgesehen und zwischen dem hohen Stromhauptpotential und einem Knoten zwischen der ersten und zweiten Schaltvorrichtung eingefügt ist, wobei die Spannungserfassungsvorrichtung (23) dazu ausgelegt ist, ein Potential am Knoten zwischen der ersten und zweiten Schaltvorrichtung zu erfassen und einen logischen Wert basierend auf dem Potential für das Steuerteil zu liefern, wodurch das Steuerteil dazu veranlasst wird, den leitenden/nicht leitenden Zustand der hochspannungsseitigen ersten Schaltvorrichtung zu steuern, wobei die Spannungserfassungsvorrichtung (23) mindestens einen MOS-Transistor umfasst, dessen leitender/nicht leitender Zustand auf der Basis eines Potentials an einer Ausgangsleitung gesteuert wird, die aus dem Niederspannungsteil heraus verläuft, das das niedrige Stromhauptpotential abgibt.
Halbleiterbauteil nach Anspruch 5, bei dem die Spannungserfassungsvorrichtung (23) in einer unbestückten Zone des Hochspannungsteils vorgesehen ist, in der kein Halbleiterbauteil vorgesehen ist, das auf der Basis des hohen Stromhauptpotentials arbeitet.
Halbleiterbauteil nach einem der Ansprüche 1, 2 und 5, bei dem die Spannungserfassungsvorrichtung (21, 23) umfasst: eine Feldoxidschicht (107) und/oder eine Zwischenlagenisolierschicht (117), die in einem oberen Teil einer Halbleiterzone vorgesehen ist/sind, welche eine Kanalzone während des Bauteilbetriebs als Gate-Isolierschicht bildet; und mindestens einen MOS-Transistor mit der auf der Gate-Isolierschicht als Gate-Elektrode (109) vorgesehenen Ausgangsleitung.
Halbleiterbauteil nach Anspruch 7, bei dem die Spannungserfassungsvorrichtung (21, 23) eine ungerade Anzahl von MOS-Transistoren umfasst, wovon mehr als zwei parallelgeschaltet sind, und das Steuersignal auf der Basis eines logischen Werts gesteuert wird, welcher die Majorität von Ausgängen der ungeraden Anzahl von MOS-Transistoren ist.
Halbleiterbauteil nach Anspruch 7, bei dem der mindestens eine MOS-Transistor einen NMOS-Transistor und einen PMOS-Transistor umfasst, die einen komplementären MOS-Transistor bilden, der NMOS-Transistor und der PMOS-Transistor die Ausgangsleitung als gemeinsame Gate-Elektrode (WR) haben, und ein logischer Wert eines Ausgangs des komplementären MOS-Transistors der niederspannungsseitigen Logikschaltung zur Verfügung gestellt wird.
Halbleiterbauteil nach Anspruch 7, bei dem der mindestens eine MOS-Transistor mehrere parallelgeschaltete MOS-Transistoren umfasst, und die mehreren MOS-Transistoren voneinander unterschiedliche Schwellenspannungen haben.
Halbleiterbauteil nach Anspruch 7, bei dem bei dem mindestens einen MOS-Transistor eine Halbleiterzone, welche die Kanalzone umfasst, von einem Halbleitersubstrat elektrisch isoliert ist, und eine Vorspannung an die Halbleiterzone angelegt wird, um ein Potential in der Halbleiterzone zu verändern, wodurch eine Schwellenspannung des mindestens einen MOS-Transistors dazu gebracht wird, sich elektrisch zu verändern.