DE102009037487B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung mit einem ersten Logikschaltungsbereich (25), der auf einer Hauptfläche eines Halbleitersubstrats (1) eines ersten Leitungstyps gebildet ist, einen ersten Widerstand (9) und eine erste Logikschaltung (26) enthält, die mit einer ersten Treiberspannung arbeitet zum Steuern eines Betriebs eines vorbestimmten Schaltelements, und an den eine erste Spannung als Vorspannung angelegt ist, einem ringförmigen Bereich (24), der ringförmig auf der Hauptfläche des Halbleitersubstrats (1) gebildet ist, um den ersten Logikschaltungsbereich (25) im Umfang zu umgeben, einen Feldeffekttransistor (T) und einen zweiten Widerstand (4), die in dem ringförmigen Bereich (24) gebildet und elektrisch mit dem ersten Widerstand (9) verbunden sind, einem Trennbereich (30), der zwischen dem ersten Logikschaltungsbereich (25) und dem ringförmigen Bereich (24) angeordnet ist und eine elektrische Trennung zwischen dem ersten Logikschaltungsbereich (25) und dem ringförmigen Bereich (24) bereitstellt, und einem zweiten Logikschaltungsbereich (22), der auf der Hauptfläche des Halbleitersubstrats (1) gebildet und außerhalb des ringförmigen Bereichs (24) angeordnet ist, eine zweite Logikschaltung (54, 55, 56) enthält, die elektrisch mit dem Feldeffekttransistor (T) und dem zweiten Widerstand (4) verbunden ist und mit einer zweiten Treiberspannung arbeitet, und an den eine zweite Spannung, die niedriger als die erste Spannung ist, als Vorspannung angelegt ist, wobei die erste Logikschaltung (26) daran angepasst ist, den Betrieb des Schaltelements (61) basierend auf einem vorbestimmten Potentialunterschied zu steuern, der durch einen durch den ersten Widerstand (9) fließenden Drainstrom bewirkt wird, wenn der Feldeffekttransistor (T) eingeschaltet ist, die zweite Logikschaltung (54, 55, 56) daran angepasst ist, einen durch den zweiten Widerstand (4) fließenden Strom zu erfassen, um dadurch eine Gatespannung zu bestimmen, die an ein Gate des Feldeffekttransistors (T) anzulegen ist, um zu bewirken, dass ein konstanter Strom als Drainstrom fließt, und die Gatespannung an das Gate anzulegen, der ringförmige Bereich (24) einen Drain des Feldeffekttransistors (T), an dem die erste Spannung anliegt, mit Bezug auf den zweiten Logikschaltungsbereich (22) elektrisch trennt, und der Trennbereich (30) den ersten Logikschaltungsbereich (25) zumindest um die erste Treiberschaltung mit Bezug auf den Drain des Feldeffekttransistors (T) trennt, an dem die erste Spannung anliegt.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf Halbleitervorrichtungen, die mit einem Element hoher Spannungsfestigkeit versehen ist, das für eine Antriebssteuerschaltung verwendet wird, die einen Induktionsmotor und dergleichen betreibt.
  • Bei der Antriebssteuerschaltung, die eine Last wie z. B. einen Induktionsmotor betreibt, sind ein erster IGBT (Insulated Gate Bipolar Transistor, Isoliertgatebipolartransistor) und ein zweiter IGBT als Schaltelemente in Serie geschaltet, und die Last ist an dem Verbindungspunkt zwischen dem ersten IGBT und dem zweiten IGBT angeschlossen. Der erste IGBT ist mit der Hochspannungsseite verbunden, und der zweite IGBT ist mit der Massespannungsseite (Massepotentialseite) verbunden. Der erste IGBT und der zweite IGBT werden abwechselnd ein- und ausgeschaltet. Strom wird der Last in dem Zustand zugeführt, in dem der erste IGBT eingeschaltet ist, und Strom wird aus der Last herausgezogen in dem Zustand, in dem der zweite IGBT eingeschaltet ist.
  • Um den ersten IGBT und den zweiten IGBT abwechselnd ein- und auszuschalten ist eine erste Logikschaltung mit dem Gate des ersten IGBT verbunden, und eine zweite Logikschaltung ist mit dem Gate des zweiten IGBT verbunden. In der ersten Logikschaltung wird das Potential an dem Verbindungspunkt als Referenz verwendet, um das Signal zum Ein- und Ausschalten des Gates des ersten IGBT auszugeben. In der zweiten Logikschaltung wird das Massepotential als Referenz verwendet, um das Signal zum Ein- und Ausschalten des Gates des zweiten IGBT auszugeben.
  • Da sich das Potential an dem Verbindungspunkt zwischen dem Hochspannungspotential und dem Massepotential ändert, ist insbesondere eine vorbestimmte Pegelschiebeschaltung unter Verwendung der Eigenschaften eines Feldeffekttransistors mit der ersten Logikschaltung verbunden. In dieser Pegelschiebeschaltung ist der Drain des Feldeffekttransistors mit einem Fühlwiderstand verbunden, der in der ersten Logikschaltung bereitgestellt ist. Mit diesem Drain ist auch ein Polysiliziumwiderstand verbunden. Die Drainspannung wird erfasst durch Erfassen des Stroms, der durch den Polysiliziumwiderstand fließt.
  • Basierend auf der erfassten Drainspannung wird eine vorbestimmte Spannung an das Gate des Feldeffekttransistors angelegt, so dass der Drainstrom einen annähernd konstanten Wert erhält. Wenn der Feldeffekttransistor eingeschaltet ist, fließt ein konstanter Drainstrom durch den Fühlwiderstand. Demzufolge tritt auch in dem Fall, in dem sich das Potential an dem Verbindungspunkt ändert, ein konstanter Potentialunterschied zwischen beiden Enden des Fühlwiderstands auf, der mit dem Drain verbunden ist, und dieser Potentialunterschied wird als Pulspotential verwendet, um das Gate des ersten IGBT ein- und auszuschalten.
  • Im Hinblick auf den oben beschriebenen Typ einer Halbleitervorrichtung sind der Fühlwiderstand, die erste Logikschaltung und dergleichen in einer Potentialinsel hoher Spannungsfestigkeit auf dem Halbleitersubstrat gebildet. In der Potentialinsel hoher Spannungsfestigkeit ist ein erster RESURF-Trennbereich (REduced SURface Field, verringertes Oberflächenfeld) so gebildet, dass er die erste Logikschaltung und dergleichen, an die ein hohes Potential angelegt ist, umgibt, und somit wird ein hohes Potential mit Bezug auf den Randbereich in dem inneren Randbereich in dem ersten RESURF-Trennbereich gehalten.
  • Weiter sind der Feldeffekttransistor und der Polysiliziumwiderstand in einem LDMOS-Bereich (Laterally Diffused Metal Oxide Semiconductor, seitlich diffundierter Metall-Oxid-Halbleiter) gebildet, der an die Potentialinsel hoher Spannungsfestigkeit angrenzt. In dem LDMOS-Bereich hoher Spannungsfestigkeit ist ein zweiter RESURF-Bereich so gebildet, dass er die Drainelektrode umgibt, die mit dem Fühlwiderstand verbunden ist und an die ein hohes Potential angelegt ist. Der Polysiliziumwiderstand ist auf dem zweiten RESURF-Bereich in Form einer Spirale von der Hochpotential-(Drain)-Seite aus gebildet.
  • Die Schaltung, die den durch den Polysiliziumwiderstand fließenden Strom erfasst, die Gatetreiberschaltung, die eine vorbestimmte Spannung an das Gate anlegt, und dergleichen sind in einem zweiten Logikschaltungsbereich gebildet, der in der Nähe der Potentialinsel hoher Spannungsfestigkeit und des LDMOS-Bereichs hoher Spannungsfestigkeit angeordnet ist. Die Schaltung, die den durch den Polysiliziumwiderstand fließenden Strom erfasst, ist mit der Niedrigpotentialseite des Polysiliziumwiderstands verbunden. Die Gatetreiberschaltung ist mit dem Gate des Feldeffekttransistors verbunden. Eines der Dokumente, die eine solche Halbleitervorrichtung offenbaren, ist JP 09-283716 A .
  • Im Hinblick auf die oben beschriebene Halbleitervorrichtung sollte in der ersten Logikschaltung, die in der Potentialinsel hoher Spannungsfestigkeit gebildet ist, zum Erfassen des zwischen den beiden Enden des Fühlwiderstands auftretenden Potentialunterschieds als Logiksignal das Potential der Potentialinsel hoher Spannungsfestigkeit zumindest um den Potentialunterschied für das Logiksignal mit Bezug auf das Potential der Drainelektrode gehalten werden. Dementsprechend sind die Potentialinsel hoher Spannungsfestigkeit und der LDMOS-Bereich hoher Spannungsfestigkeit in dem Halbleitersubstrat getrennt gebildet.
  • Der erste RESURF-Bereich, der eine elektrische Trennung zwischen der Potentialinsel hoher Spannungsfestigkeit, an die eine Spannung von etwa 600 V angelegt wird, und den Randbereich (Niedrigpotentialbereich) bereitstellt, erfordert einen Isolierabstand (Breite) von etwa 100 μm oder mehr. Außerdem erfordert der LDMOS-Bereich hoher Spannungsfestigkeit auch den zweiten RESURF-Bereich, der eine elektrische Trennung zwischen dem LDMOS-Bereich hoher Spannungsfestigkeit und dem Randbereich bereitstellt.
  • US 7 049 850 B2 beschreibt eine Halbleitervorrichtung zum Treiben eines hochspannungsseitigen und eines niederspannungsseitigen Schaltelements. Ein Pulsgenerator erzeugt Steuersignale, die an die Gateelektroden von zwei Pegelschiebertransistoren angelegt sind. Die Drainelektroden der Pegelschiebertransistoren sind jeweils mit einem Widerstand verbunden, der in der hochspannungsseitigen Treiberschaltung angeordnet ist.
  • DE 10 2006 029 499 A1 offenbart eine Halbleitervorrichtung, die so aufgebaut ist, dass eine hochspannungsfeste Halbleitervorrichtung und Logikschaltungen auf einem einzigen Chip integriert sind und dass eine hochspannungsfeste Hochpotentialinsel, die die hochptentialseitige Logikschaltung enthält, unter Verwendung mehrfacher Trennwände getrennt sind, die sie einschließen. Die Halbleitervorrichtung ist mit einem Mehrgrabentrennbereich versehen, der einen Pegelschiebeverdrahtungsbereich aufweist, der verwendet wird, um die hochpotentialseitige Logikschaltung mit der hochpotentialseitigen Elektrode der hochspannungsfesten Halbleitervorrichtung zu verbinden.
  • In WO 01/88992 A2 wird vorgeschlagen, zur Signalübertragung zwischen Hochspannungsseite und Niederspannungsseite eines Halbleiter-Leistungsbauelements mit einem zwischen Hochspannungsseite und Niederspannungsseite angeordneten REduced SURface Field – Gebiet (RESURF-Gebiet) mindestens einen Poly-Silizium-Widerstand vorzusehen, der über dem RESURF-Gebiet angeordnet ist und von diesem elektrisch isoliert ist, wodurch gleichzeitig eine hohe Sperrspannungsfestigkeit sichergestellt wird.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung bereitzustellen, deren Größe verringert ist durch Verringern einer Fläche, die durch den Bereich belegt ist, in dem eine Schaltung in dem Halbleitersubstrat gebildet ist.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die erste Logikschaltung steuert den Betrieb des Schaltelements basierend auf einem vorbestimmten Potentialunterschied, der durch einen durch den ersten Widerstand fließenden Drainstrom bewirkt wird, wenn der Feldeffekttransistor eingeschaltet ist. Die zweite Logikschaltung erfasst einen durch den zweiten Widerstand fließenden Strom, um dadurch eine Gatespannung zu bestimmen, die an ein Gate des Feldeffekttransistors anzulegen ist, um zu bewirken, dass ein konstanter Strom als Drainstrom fließt, und legt die Gatespannung an das Gate an. Der ringförmige Bereich trennt elektrisch einen Drain des Feldeffekttransistors, an dem die erste Spannung anliegt, elektrisch mit Bezug auf den zweiten Logikschaltungsbereich. Der Trennbereich trennt den ersten Logikschaltungsbereich elektrisch zumindest um die erste Treiberspannung mit Bezug auf den Drain des Feldeffekttransistors, an dem die erste Spannung anliegt.
  • Bei der Halbleitervorrichtung ist ein erster Logikschaltungsbereich bereitgestellt, der eine erste Logikschaltung und einen ersten Widerstand enthält, die den Betrieb eines vorbestimmten Schaltelements steuern, und an den eine erste Spannung als Vorspannung angelegt ist. Ein ringförmiger Bereich, der einen Feldeffekttransistor und einen zweiten Widerstand enthält, die elektrisch mit dem ersten Widerstand verbunden sind, ist so gebildet, dass er den ersten Logikschaltungsbereich im Umfang umgibt und ein Trennbereich dazwischen liegt. Außerhalb des ringförmigen Bereichs ist ein zweiter Logikschaltungsbereich gebildet, der eine zweite Logikschaltung enthält, die elektrisch mit dem Feldeffekttransistor und dem zweiten Widerstand verbunden ist und an den eine zweite Spannung, die niedriger als die erste Spannung ist, als Vorspannung angelegt ist.
  • Das beseitigt die Notwendigkeit eines Bereichs zum elektrischen Trennen des ersten Logikschaltungsbereichs, an den eine erste Spannung als Vorspannung angelegt ist, mit Bezug auf den zweiten Logikschaltungsbereich, an den die zweite Spannung als Vorspannung angelegt ist, im Gegensatz zu dem Fall, in dem der erste Logikschaltungsbereich, der die erste Logikschaltung und den ersten Widerstand enthält und an den eine erste Spannung als Verspannung angelegt ist, und der Bereich, der den Feldeffekttransistor und den zweiten Widerstand enthält, die elektrisch mit dem ersten Widerstand verbunden ist, getrennt gebildet sind. Demzufolge ist die von der Halbleitervorrichtung belegte Fläche verringert, was eine Verkleinerung der Halbleitervorrichtung ermöglicht.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • 1 ist ein Schaltbild, das eine Ersatzschaltung einer Halbleitervorrichtung jeder Ausführungsform der vorliegenden Erfindung zeigt.
  • 2 ist ein Diagramm, das die Spannungsabhängigkeit einer Drainspannung und eines Drainstroms zeigt, der durch einen Feldeffekttransistor fließt, zum Veranschaulichen des Betriebs der Halbleitervorrichtung jeder Ausführungsform.
  • 3 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • 4 ist eine Schnittansicht entlang einer in 3 gezeigten Linie IV-IV.
  • 5 ist eine Teilschnittansicht eines Bereichs, in dem ein komplementärer MOS-Transistor gebildet ist.
  • 6 ist eine Schnittansicht, die zeigt, wie sich eine Verarmungsschicht ausdehnt.
  • 7 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel.
  • 8 ist eine Schnittansicht entlang einer in 7 gezeigten Linie VIII-VIII.
  • 9 ist eine Schnittansicht entlang einer in 7 gezeigten Linie IX-IX.
  • 10 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • 11 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
  • 12 ist eine Teilschnittansicht zum Veranschaulichen des Betriebs der Halbleitervorrichtung.
  • 13 ist ein Schaltbild, das einen Ort eines parasitären Widerstands zeigt zum Veranschaulichen des Betriebs der Halbleitervorrichtung.
  • 14 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • 15 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
  • 16 ist eine Teildraufsicht auf eine Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.
  • 17 ist eine Schnittansicht entlang einer in 16 gezeigten Linie XVII-XVII.
  • 18 ist eine Teildraufsicht auf eine Halbleitervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung.
  • Zunächst wird ein Beispiel für eine Antriebssteuerschaltung beschrieben, auf die die vorliegende Halbleitervorrichtung angewendet wird. Wie in 1 gezeigt sind als Schaltelement ein erster IGBT 61 und ein zweiter IGBT 62 in Serie geschaltet, und eine Last 57 wie z. B. ein Induktionsmotor ist an einem Verbindungspunkt E zwischen dem ersten IGBT 61 und dem zweiten IGBT 62 angeschlossen.
  • Der Kollektor des ersten IGBT 61 ist mit der Hochspannungsseite verbunden und der Emitter des zweiten IGBT 62 ist mit der Massespannungsseite (Massepotentialseite) verbunden. Der erste IGBT 61 und der zweite IGBT 62 werden abwechselnd ein- und ausgeschaltet. Strom wird der Last 57 in dem Zustand zugeführt, in dem der erste IGBT 61 eingeschaltet ist, und Strom wird in dem Zustand aus der Last gezogen, in dem der zweite IGBT 62 eingeschaltet ist.
  • Um den ersten IGBT 61 und den zweiten IGBT 62 abwechselnd ein- und auszuschalten, ist eine erste Logikschaltung 26 (hochspannungsseitige Schaltung 52) mit dem Gate des ersten IGBT 61 verbunden, und eine niederspannungsseitige Schaltung 53 ist mit dem Gate des zweiten IGBT 62 verbunden. In der hochspannungsseitigen Schaltung 52 wird das Signal zum Ein- und Ausschalten des Gates des ersten IGBT 61 ausgegeben unter Verwendung des Potentials an dem Verbindungspunkt E als Referenz. In der niedrigspannungsseitigen Schaltung 53 wird das Signal zum Ein- und Ausschalten des zweiten IGBT 62 ausgegeben unter Verwendung des Massepotentials als Referenz.
  • Da sich das Potential an dem Verbindungspunkt E zwischen einem hohen Potential (z. B. 600 V) und dem Massepotential ändert, ist insbesondere eine vorbestimmte Pegelschiebeschaltung unter Verwendung der Beziehung zwischen der Drainspannung und dem Drainstrom des Feldeffekttransistors mit der hochspannungsseitigen Schaltung 52 verbunden. In der Pegelschiebeschaltung ist ein Drain D eines Feldeffekttransistors T mit einem Fühlwiderstand 9 verbunden, der mit der hochspannungsseitigen Schaltung 52 verbunden ist. Weiter ist ein Polysiliziumwiderstand 4 mit diesem Drain D verbunden.
  • Die Drainspannung wird erfasst durch Erfassen des Stroms, der durch den Polysiliziumwiderstand 4 fließt. Basierend auf der erfassten Drainspannung wird eine vorbestimmte Spannung an das Gate des Feldeffekttransistors T angelegt, so dass der Drainstrom einen in etwa konstanten Wert erhält.
  • Dies wird nun detaillierter beschrieben. Die allgemeine Beziehung zwischen der Drainspannung und dem Drainstrom des Feldeffekttransistors und die Beziehung zwischen der Drainspannung und dem Strom, der durch den Polysiliziumwiderstand fließt, sind in 2 gezeigt. Wie in 2 gezeigt, zeigen die Kurven A-D jeweils die Gatespannungsabhängigkeit der Beziehung zwischen der Drainspannung und dem Drainstrom des Feldeffekttransistors. Die Kurven B-D zeigen die Beziehungen beispielsweise jeweils in den Fällen, in denen eine Gatespannung Vg 9 V, 12 V und 15 V beträgt. Die Kurve E zeigt die Beziehung zwischen der Drainspannung und dem Strom, der durch den Polysiliziumwiderstand fließt.
  • Ein gewünschter Betriebsstrom (Drainstrom) wird hierbei durch I gekennzeichnet. In diesem Fall wird auf Grundlage der Kurve E der durch den Polysiliziumwiderstand fließende Strom erfasst, um dadurch die Drainspannung zu bestimmen. Die Spannung, die an das Gate angelegt werden muss, um einen gewünschten Drainstrom I im Hinblick auf die Drainspannung zu erzielen, wird dann bestimmt.
  • In dem Fall, in dem die Drainspannung in einem relativ hohen Bereich (Sättigungsbereich) liegt, wird die an das Gate anzulegende Gatespannung Vg annähernd konstant gehalten. Andererseits müsste in dem Fall, in dem die Drainspannung in einen relativ niedrigen Bereich (linearen Bereich) fällt, eine höhere Spannung an das Gate angelegt werden, um den gewünschten Drainstrom I zu erzielen. Auf diese Weise wird eine vorbestimmte Gatespannung bestimmt, die an das Gate angelegt werden muss, um den gewünschten Drainstrom I zu erzielen.
  • Wenn die gewonnene vorbestimmte Spannung an das Gate angelegt wird, um zu bewirken, dass der Feldeffekttransistor T eingeschaltet wird, fließt ein konstanter Strom von dem Drain D zu der Source, was bewirkt, dass dieser Strom durch einen Fühlwiderstand 9 fließt. Demzufolge tritt auch dann, wenn sich das Potential an dem Verbindungspunkt E ändert, ein konstanter Potentialunterschied zwischen beiden Enden des Fühlwiderstands 9 auf, der mit dem Drain D verbunden ist, und somit kann das Gate des ersten IGBT 61 ein- und ausgeschaltet werden unter Verwendung dieser Potentialdifferenz als Pulspotential.
  • Der planare Aufbau der vorliegenden Halbleitervorrichtung wird nun im Besonderen beschrieben. Wie in 3 gezeigt ist auf dem Halbleitersubstrat 1 ein Hochpotentiallogikbereich 25 gebildet, in dem der Fühlwiderstand 9, die erste Logikschaltung 26 (hochspannungsseitige Schaltung 52) und dergleichen gebildet sind. Ein ringförmiger RESURF-Bereich 24 ist so gebildet, dass er den Hochpotentiallogikbereich 25 umgibt, wobei ein Trennbereich 30 dazwischen liegt. Der Hochpotentiallogikbereich 25 ist durch diesen Trennbereich 30 elektrisch zumindest um eine Treiberspannung getrennt, die für die erste Logikschaltung 26 erforderlich ist (z. B. 15 V) mit Bezug auf ein vorbestimmtes hohes Potential (z. B. 600 V), das an die innere Randseite (Drain) in dem RESURF-Bereich 24 angelegt ist.
  • Weiter ist auf der Außenseite des RESURF-Bereichs 24 ein zweiter Logikschaltungsbereich (Randbereich) gebildet, an dem der Treiberspannungspegel angelegt ist, der zum Treiben einer zweiten Logikschaltung 22 mit Bezug zu dem Massepotential erforderlich ist.
  • Der RESURF-Bereich 24 stellt eine elektrische Trennung zwischen dem Bereich, der auf der Innenrandseite (Drain) in dem RESURF-Bereich 24 angeordnet ist und an dem ein hohes Potential anliegt, und dem Randbereich außerhalb des RESURF-Bereichs 24 bereit.
  • In dem RESURF-Bereich 24 ist eine Drainelektrode 12 des Feldeffekttransistors T in dem Bereich gebildet, der auf der Innenrandseite entlang dem Innenrand angeordnet ist, und eine Sourceelektrode 10 ist in dem Bereich gebildet, der auf der Außenrandseite entlang dem Außenrand gebildet ist. Weiter ist in dem RESURF-Bereich 24 der Polysiliziumwiderstand 4, der mit dem Fühlwiderstand 9 verbunden ist, in Form einer Spirale von der Innenrandseite zu der Außenrandseite Mn gebildet.
  • In der zweiten Logikschaltung 22 ist eine Widerstandserfassungsschaltung 54 gebildet, die mit dem äußeren Randende (Niederspannungsseite) des in Form einer Spirale gebildeten Polysiliziumwiderstands 4 verbunden ist und den Strom erfasst, der durch den Polysiliziumwiderstand 4 fließt. Es ist auch eine Sourcestromerfassungsschaltung 56 gebildet, die mit der Source des Feldeffekttransistors T verbunden ist, um den Sourcestrom zu erfassen. Weiter ist eine Gatetreiberschaltung 55 gebildet, die das Gate ausschaltet, wenn die Drainspannung, die basierend auf dem von der Widerstandsstromerfassungsschaltung 54 erfassten Strom bestimmt wird, höher als eine vorbestimmte Drainspannung ist oder wenn der von der Sourcestromerfassungsschaltung erfasste Sourcestrom hoher als ein vorbestimmter Sourcestrom ist.
  • Es wird nun der Querschnittsaufbau der Halbleitervorrichtung beschrieben.
  • Wie in 4 gezeigt ist in dem RESURF-Bereich 24 in einem p-Halbleitersubstrat 1 ein n-Diffusionsbereich 2 von der Oberfläche aus bis zu einer vorbestimmten Tiefe gebildet. In dem Hochpotentiallogikbereich 25 ist ein n-Diffusionsbereich 31 von der Oberfläche aus bis zu einer vorbestimmten Tiefe gebildet. Ein Abschnitt des p-Bereichs des Halbleitersubstrats 1 liegt zwischen dem n-Diffusionsbereich 2 und dem n-Diffusionsbereich 31, und dieser Abschnitt des p-Bereichs dient als Trennbereich 30.
  • In dem n-Bereich 31, an den ein hohes Potential angelegt wird, sind ein n+-Diffionsbereich 33 und ein p+-Diffusionsbereich 32 von der Oberfläche aus zu einer vorbestimmten Tiefe gebildet. Der p+-Diffusionsbereich 32 dient als Diffusionswiderstand (Fühlwiderstand 9). Ein Ende einer Hochpotentialinselelektrode 35 ist mit dem p+-Diffusionsbereich 32 verbunden und ihr anderes Ende ist mit dem n+-Diffusionsbereich 33 verbunden.
  • In dem n-Diffusionsbereich 2 ist auf der Seite, die näher an dem n-Diffusionsbereich 31 liegt (in dem inneren Randabschnitt) eine Drainelektrode 12, die elektrisch mit dem p+-Diffusionsbereich 32 verbunden ist, elektrisch mit dem n-Diffusionsbereich 2 verbunden, wobei ein n+-Diffusionsbereich 7 dazwischen liegt. Auf der Seite, die der dem n-Diffusionsbereich 31 in dem p-Diffusionsbereich 2 näher liegenden Seite entgegengesetzt ist (in dem äußeren Randabschnitt) sind eine Gateelektrode 11 und eine Sourceelektrode 10 des Feldeffekttransistors gebildet.
  • Zwischen der Gateelektrode 11 und der Drainelektrode 12 ist eine Feldoxidschicht 5 gebildet, auf der der Polysiliziumwiderstand 4 gebildet ist. Eine hochpotentialseitige Elektrode 14 ist mit dem Ende des Polysiliziumwiderstands 4 verbunden, das näher an der Drainelektrode 12 liegt, und eine niedrigpotentialseitige Elektrode 13 ist an dem Ende gebildet, das näher an der Gateelektrode 11 liegt.
  • Die Sourceelektrode 10 ist elektrisch mit einem p-Diffusionsbereich 8 und einem n+-Diffusionsbereich 7 verbunden, die von der Oberfläche des n-Diffusionsbereichs 2 aus jeweils bis zu vorbestimmten Tiefen gebildet sind. Die Gateelektrode 11 ist elektrisch mit einer Gate-Polysiliziumschicht 15 verbunden, die auf der Oberfläche des p-Diffusionsbereichs 8 und des n-Diffusionsbereichs 2 gebildet ist, wobei eine Gateoxidschicht 20 dazwischen liegt. Weiter ist eine p-Halbleiterschicht 3 seitlich von dem n-Diffusionsbereich 2 gebildet.
  • In dem n-Diffusionsbereich 31, der den Hochpotentiallogikbereich 25 bildet, ist zusätzlich zu dem p+-Diffusionsbereich 32, der als Diffusionswiderstand dient, auch ein komplementärer Feldeffekttransistor gebildet. Wie in 5 gezeigt, sind auf der Oberfläche des n-Diffusionsbereichs 31 ein Paar p+-Diffusionsbereiche 40, die als Source/Drain dienen, voneinander entfernt gebildet. An der Oberfläche des n-Diffusionsbereichs 31 ist zwischen dem Paar von p+-Diffusionsbereichen 40 eine Gate-Polysiliziumschicht 45 gebildet, wobei die Gateoxidschicht 20 dazwischen liegt. Weiter ist ein p-Diffusionsbereich 34 von der Oberfläche des n-Diffusionsbereichs 31 aus zu einer vorbestimmten Tiefe gebildet. An der Oberfläche des p-Diffusionsbereichs 34 ist ein Paar von n+-Diffusionsbereichen 41, die als Source/Drain dienen, entfernt voneinander gebildet. Auf der Oberfläche des p-Diffusionsbereichs 34 ist zwischen dem Paar von n+-Diffusionsbereichen 41 eine Gate-Polysiliziumschicht 45 gebildet, wobei die Gateoxidschicht 20 dazwischen liegt.
  • Eine p-Kanal-MOS-Sourceelektrode 42 ist mit einem p+-Diffusionsbereich 40 des Paares verbunden. Eine n-Kanal/p-Kanal-MOS-Drainelektrode 43 ist mit dem anderen p-Diffusionsbereich 40 des Paares und mit einem n-Diffusionsbereich 41 des Paares verbunden. Eine n-Kanal-MOS-Sourceelektrode 44 ist mit dem anderen n+-Diffusionsbereich 41 des Paares verbunden.
  • Wenn bei der oben beschriebenen Halbleitervorrichtung eine hohe Spannung an die Hochpotentialinselelektrode 35 angelegt wird, wird der in dem RESURF-Bereich 24 liegende n-Diffusionsbereich 2 auf ein vorbestimmtes hohes Potential (z. B. 600 V) mit Bezug zu dem p-Halbleitersubstrat 1 vorgespannt. Der in dem Hochpotentiallogikbereich 25 liegende n-Diffusionsbereich 31 wird mit Bezug auf das p-Halbleitersubstrat 1 auf ein Potential (z. B. 615 V) vorgespannt, das gewonnen wird durch zusätzliches Hinzufügen einer Treiberspannung (z. B. 15 V) zum Treiben der Logikschaltung zu dem oben erwähnten hohen Potential.
  • In diesem Fall erleichtert wie in 6 gezeigt der Pinch-Off-Effekt das Bilden einer Verarmungsschicht in dem Trennbereich 30, was zu einer relativ glatten Verarmungsschichtkante 81 direkt unterhalb des Trennbereichs 30 führt. Das verhindert, dass eine Konzentration des elektrischen Felds in dem Kantenabschnitt auftritt, in dem der n-Diffusionsbereich 2 und der n-Diffusionsbereich 31 einander gegenüberliegen, und dementsprechend sinkt die Spannungsfestigkeit nicht.
  • Angenommen, dass die Vakuum-Dielektrizitätskontante ε0 ist, die relative Dieelektrizitätskonstante von Silizium εSi ist, die Spannung zum Treiben der Logik VL ist, die elektrische Ladungsmenge von Elektronen q ist und die Dotierungskonzentration des p-Halbleitersubstrats NP ist, ergibt sich eine Breite D des Trennbereichs 30 durch den folgenden Ausdruck: D = ((2 × ε0 × εSi × VL)/(q × NP))0,5.
  • Wie oben beschrieben, ist in der vorliegenden Halbleitervorrichtung zum Umgeben des Hochpotentiallogikbereichs 25, in dem der Fühlwiderstand 9, die erste Logikschaltung 26 (hochspannungsseitige Schaltung 52) und dergleichen gebildet sind, der ringförmige RESURF-Bereich 24 angeordnet, wobei der Trennbereich 30 dazwischen liegt. In dem RESURF-Bereich sind ein spiralförmiger Polysiliziumwiderstand und ein Feldeffekttransistor gebildet.
  • Demzufolge kann die Fläche, die von dem Schaltungsbereich belegt ist, verringert sein, was ein Verkleinern der Halbleitervorrichtung ermöglicht. Das wird im Folgenden mit Bezug auf ein Vergleichsbeispiel beschrieben.
  • Wie in 7 und 8 gezeigt, sind bei einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel ein Fühlwiderstand, eine erste Logikschaltung 126 und dergleichen in einer Potentialinsel hoher Spannungsfestigkeit 127 in einem Halbleitersubstrat 101 gebildet. In der Potentialinsel 127 hoher Spannungsfestigkeit ist ein erster RESURF-Trennbereich 124a so gebildet, dass er einen Hochpotentiallogikbereich 125 umgibt, in dem die erste Logikschaltung 126 und dergleichen gebildet sind, an die ein hohes Potential angelegt wird. Das hohe Potential in dem ersten RESURF-Trennbereich 124a wird mit Bezug auf den Randbereich gehalten durch den ersten RESURF-Bereich 124a, eine Gatepolysiliziumfeldplatte 128 und eine Aluminiumfeldplatte 129, die auf einer Feldoxidschicht 105 in dem ersten RESURF-Bereich 124a gebildet sind.
  • Weiter sind wie in 7 und 9 gezeigt ein Feldeffekttransistor TT und ein Polysiliziumwiderstand 104 in einem LDMOS-Bereich 121 hoher Spannungsfestigkeit gebildet, der an die Potentialinsel 127 hoher Spannungsfestigkeit angrenzt.
  • In dem LDMOS-Bereich 121 hoher Spannungsfestigkeit ist ein zweiter RESURF-Bereich 124b, der einen n-Diffusionsbereich 102 enthält, so gebildet, dass er eine Drainelektrode 112 umgibt, die mit dem Fühlwiderstand verbunden ist und an die ein hohes Potential angelegt ist.
  • In dem Bereich innerhalb des n-Diffusionsbereichs 102 ist die Drainelektrode 112, die elektrisch mit der ersten Logikschaltung 126 verbunden ist, elektrisch mit dem n-Diffusionsbereich 102 verbunden, wobei ein n+-Diffusionsbereich 107 dazwischen liegt. In dem Abschnitt außerhalb des n-Diffusionsbereichs 102 sind eine Gateelektrode 111 und eine Sourceelektrode 110 des Feldeffekttransistors gebildet.
  • Eine Feldoxidschicht 105 ist zwischen der Gateelektrode 111 und der Drainelektrode 112 gebildet, und ein Polysiliziumwiderstand 104 ist auf dieser Feldoxidschicht 105 gebildet. Eine hochpotentialseitige Elektrode 114 ist mit dem Ende des Polysiliziumwiderstands 104 verbunden, das näher an der Drainelektrode 112 liegt, und eine niedrigpotentialseitige Elektrode 113 ist an dem Ende gebildet, das näher an der Gateelektrode 111 liegt.
  • Die Sourceelektrode 110 ist elektrisch mit einem p-Diffusionsbereich 108 und einem n+-Diffusionsbereich 107 verbunden, die von der Oberfläche des n-Diffusionsbereichs 102 aus jeweils zu vorbestimmten Tiefen hin gebildet sind. Die Gateelektrode 111 ist elektrisch mit einer Gate-Polysiliziumschicht 115 verbunden, die auf der Oberfläche des p-Diffusionsbereichs 108 und des n-Diffusionsbereichs 102 gebildet ist, wobei eine Gateoxidschicht 120 dazwischen liegt. Weiter ist eine p-Halbleiterschicht 103 seitlich von dem n-Diffusionsbereich 102 gebildet. Das Potential der Drainelektrode 112, an die ein hohes Potential angelegt wird, wird mit Bezug auf den Randbereich durch den zweiten RESURF-Bereich 124b gehalten.
  • Die Schaltung, die den Strom erfasst, der durch den Polysiliziumwiderstand 104 fließt, die Gatetreiberspannung, die eine vorbestimmte Spannung an das Gate anlegt, und dergleichen sind in einer zweiten Logikschaltung 122 gebildet, die in der Nähe der Potentialinsel 127 hoher Spannungsfestigkeit und des LDMOS-Bereichs 121 hoher Spannungsfestigkeit angeordnet ist. Die Schaltung, die den Strom erfasst, der durch den Polysiliziumwiderstand 104 fließt, ist mit der Niedrigpotentialseite des Polysiliziumwiderstands 104 verbunden. Die Gatetreiberschaltung ist mit dem Gate des Feldeffekttransistors verbunden.
  • Somit sind bei der Halbleitervorrichtung gemäß dem Vergleichsbeispiel die Potentialinsel 127 hoher Spannungsfestigkeit und der LDMOS-Bereich 121 hoher Spannungsfestigkeit in dem Halbleitersubstrat getrennt gebildet. Das ist so aufgrund der folgenden Gründe:
    In dem Fall, in dem die Potentialinsel 127 hoher Spannungsfestigkeit und der LDMOS-Bereich 121 hoher Spannungsfestigkeit nicht getrennt gebildet sind und der n-Diffusionsbereich 102 der Potentialinsel 127 hoher Spannungsfestigkeit und der n-Diffusionsbereich 102 des LDMOS-Bereichs 121 hoher Spannungsfestigkeit miteinander verbunden sind, kann an den n-Diffusionsbereich 102 über die Source des p-Kanal-Feldeffekttransistors aus den in der Potentialinsel 127 hoher Spannungsfestigkeit gebildeten komplementären Feldeffekttransistoren eine Treiberspannung angelegt werden.
  • Auch wenn in diesem Fall der Feldeffekttransistor des LDMOS-Bereichs 121 hoher Spannungsfestigkeit eingeschaltet wird, fließt kein Drainstrom durch den Fühlwiderstand, sondern er fließt über den n-Diffusionsbereich 102 direkt in die Hochpotentialinselelektrode. Das verhindert, dass ein Potentialunterschied zwischen beiden Enden des Fühlwiderstands auftritt, und dementsprechend kann kein vorbestimmtes Pulspotential zum Ein- und Ausschalten des Gates des IGBT erzeugt werden. Aus diesem Grund sind die Potentialinsel 127 hoher Spannungsfestigkeit und der LDMOS-Bereich 121 hoher Spannungsfestigkeit getrennt voneinander gebildet.
  • Um die Potentialinsel 127 hoher Spannungsfestigkeit und den LDMOS-Bereich 121 hoher Spannungsfestigkeit getrennt voneinander zu bilden, erfordert die Potentialinsel 107 hoher Spannungsfestigkeit einen ersten RESURF-Bereich 124a, und der LDMOS-Bereich 121 erfordert einen zweiten RESURF-Bereich 124b.
  • Im Gegensatz dazu ist in der vorliegenden Halbleitervorrichtung zum Umgeben des Hochpotentiallogikbereichs 25, in dem der Fühlwiderstand 9, die erste Logikschaltung 26 (hochpotentialseitige Schaltung 52) und dergleichen gebildet sind, der ringförmige RESURF-Bereich 24 angeordnet, wobei der Trennbereich 30 dazwischen liegt. Der spiralförmige Polysiliziumwiderstand und der Feldeffekttransistor sind in dem RESURF-Bereich 24 gebildet.
  • Anders ausgedrückt ist bei der vorliegenden Halbleitervorrichtung der Bereich, in dem die Drainelektrode 12 angeordnet ist, an die ein hohes Potential (z. B. 600 V) angelegt wird, mit Bezug auf den Bereich des Halbleitersubstrats 1, an den ein niedriges Potential (z. B. 0–15 V) eines Massepotentialpegels angelegt ist, durch den RESURF-Bereich 24 elektrisch getrennt. Weiter ist der Hochpotentiallogikbereich 25 gebildet, der ein höheres Potential (z. B. 615 V) aufweist, der elektrisch durch den Trennbereich 30 getrennt ist durch eine Treiberspannung zum Treiben der Logik mit Bezug auf den Bereich, in dem die Drainelektrode 12 angeordnet ist, an die ein hohes Potential angelegt ist.
  • Das beseitigt die Erfordernis eines ersten RESURF-Bereichs 124a, der für die Potentialinsel 127 hoher Spannung in dem Vergleichsbeispiel erforderlich ist, mit dem Ergebnis, dass die Fläche, die durch den Bereich belegt ist, in dem die Schaltung gebildet ist, verringert werden kann. Demzufolge kann die Halbleitervorrichtung verkleinert werden.
  • Weiter haben in der oben beschriebenen Halbleitervorrichtung der RESURF-Bereich 24, in dem der Polysiliziumwiderstand und die Gateelektrode gebildet sind, einen größeren Umfang als der zweite RESURF-Bereich 124b der Halbleitervorrichtung in dem Vergleichsbeispiel. Das bewirkt eine Erhöhung der Länge (Umfangslänge) des Gates des Feldeffekttransistors T, wodurch die Treiberleistungsfähigkeit des Feldeffekttransistors T erhöht werden kann.
  • Weiter ist die Länge, mit der der in Form einer Spirale gebildete Polysiliziumwiderstand angelegt ist, erhöht, was zu einem Widerstandswert im Megabereich (~106) führt, und somit kann ein Leckstrom unterdrückt werden. Da weiter der Bereich des Abstands, in dem der Polysiliziumwiderstand geführt werden kann, erhöht ist, kann auch der Grad der Entwurfsfreiheit erhöht sein.
  • Im Folgenden wird eine Halbleitervorrichtung beschrieben, die einen vergrabenen Diffusionsbereich enthält. Wie in 10 gezeigt, ist eine epitaktisch gewachsene p-Schicht 39 auf der Oberfläche des p-Halbleitersubstrats 1 gebildet. In dem Hochpotentiallogikbereich 25 ist ein vergrabener n+-Diffusionsbereich 37 zwischen dem Abschnitt des p-Bereichs in dem p-Halbleitersubstrat 1 und dem n-Diffusionsbereich 31 gebildet. Weiter ist in einem RESURF-Bereich 24 ein vergrabener n+-Diffusionsbereich 37 in dem Abschnitt gebildet, der direkt unterhalb der Drainelektrode 12 in dem Bereich zwischen dem Abschnitt des p-Bereichs in dem p-Halbleitersubstrat 1 und dem n-Diffusionsbereich 2 liegt. Es sei angemerkt, dass, weil andere Aufbauten als diese dieselben wie die in 4 gezeigten sind, dieselben Komponenten durch dieselben Bezugszeichen bezeichnet sind und ihre Beschreibung nicht wiederholt wird.
  • Bei dieser Halbleitervorrichtung können zusätzlich zu der Tatsache, dass die von der oben beschriebenen Schaltung belegte Fläche verringert werden kann, die folgenden Wirkungen erzielt werden:
    Der Betrieb des parasitären pnp-Transistors, der durch das p-Halbleitersubstrat 1, den n-Diffusionsbereich 31 und den p+-Diffusionsbereich 32 gebildet ist, der in der Oberfläche des n-Bereichs 31 bis zu einer vorbestimmten Tiefe gebildet ist, kann unterdrückt werden.
  • Ein Stromverstärkungsfaktor hFE wird im allgemeinen als Indikator des Betriebs des Bipolartransistors verwendet. Angenommen, dass die Dotierungskonzentration der Basisschicht NB ist, die Breite der Basisschicht WB ist und die Dotierungskonzentration der Emitterschicht NE ist, zeigt der Stromverstärkungsfaktor die folgende proportionale Beziehung: hFE ∝ NE/(NB × WB)
  • Bei der oben beschriebenen Halbleitervorrichtung ist der vergrabene n+-Diffusionsbereich 37 zwischen dem Abschnitt des p-Bereichs in dem p-Halbleitersubstrat 1 und dem n-Diffusionsbereich 31 gebildet. Die Dotierungskonzentration des vergrabenen n+-Diffusionsbereichs 37 wird als ungefähr 1019cm–3 angenommen. Das bewirkt, dass der Wert der Dotierungskonzentration NB der Basisschicht und der Wert der Weite WB der Basisschicht größer sind als der Wert in dem Fall, in dem der vergrabene n+-Diffusionsbereich 37 nicht gebildet ist. Als Ergebnis kann der Betrieb des pnp-Transistors unterdrückt werden, um eine Zerstörung der Halbleitervorrichtung aufgrund einer Fehlfunktion der Schaltung und eines Latch-Up zu verhindern.
  • Es sei angemerkt, dass der vergrabene n+-Diffusionsbereich 37 beispielsweise durch Einführen von n-Dotierungen, die als vergrabener n+-Diffusionsbereich dienen, in die Oberfläche des p-Halbleitersubstrats 1 zum Bilden einer epitaktisch gewachsenen p-Schicht auf dieser Oberfläche und dann thermisches Diffundieren der eingeführten n-Dotierungen gebildet wird.
  • Als nächstes wird eine Halbleitervorrichtung beschrieben, bei der ein p-Diffusionsbereich als Trennbereich verwendet wird. Wie in 11 gezeigt, ist die epitaktisch gewachsene p-Schicht 39 auf der Oberfläche des p-Halbleitersubstrats 1 gebildet. Ein elektrisch schwebender p-Diffusionsbereich 36 ist von der Oberfläche der epitaktisch gewachsenen p-Schicht 39 aus, die zwischen dem RESURF-Bereich 24 und dem Hochpotentiallogikbereich 25 angeordnet ist, bis zu einer vorbestimmten Tiefe gebildet. Es sei angemerkt, dass, weil andere Aufbauten als diese dieselben wie die in 10 gezeigten sind, dieselben Komponenten mit denselben Bezugszeichen bezeichnet sind und ihre Beschreibung nicht wiederholt wird.
  • Bei dieser Halbleitervorrichtung können zusätzlich zu der Tatsache, dass die durch die vorher beschriebene Schaltung belegte Fläche verringert werden kann, die folgenden Effekte erzielt werden:
    Der p-Diffusionsbereich 36 mit schwebendem Potential ist zwischen dem RESURF-Bereich 24 und dem Hochpotentiallogikbereich 25 gebildet, was zur Bildung eines parasitären Hochwiderstands-JFET-Bereich (Junction-Field-Effekt-Transistor, Übergangsfeldtransistor) in diesem Bereich führt. Demzufolge kann verhindert werden, dass der Strom zwischen dem Abschnitt der epitaktisch gewachsenen p-Schicht 39, die in dem RESURF-Trennbereich 24 liegt, und dem Abschnitt der epitaktisch gewachsenen p-Schicht 39, die in dem Hochpotentiallogikbereich 25 liegt, fließt.
  • Dies wird nun beschrieben. Wie in 12 gezeigt, dehnt sich eine Verarmungsschicht, wenn eine Spannung an die Hochpotentialinselelektrode 35 angelegt wird, von der Grenzfläche zwischen dem p-Halbleitersubstrat 1 und der n-Halbleiterschicht 39 und von der Grenzfläche zwischen dem p-Halbleitersubstrat 1 und dem vergrabenen n+-Diffusionsbereich 37 aus aus. Wenn die sich von den oben genannten Grenzflächen ausdehnende Verarmungsschicht den p-Diffusionsbereich 36 mit schwebendem Potential erreicht, wird der p-Diffusionsbereich 36 durch den Punch-Through-Effekt auf ein Potential vorgespannt, wenn die Verarmungsschicht den Bereich erreicht.
  • Demzufolge wird ein parasitärer JFET-Aufbau in dem Abschnitt (Bereich A) der epitaktisch gewachsenen n-Schicht 39 gebildet, der direkt unter dem p-Diffusionsbereich 36 liegt, um zu bewirken, dass ein Widerstand 71 in diesem Bereich A hoch ist. Wie in 13 gezeigt ist dieser Widerstand 71 parallel zu dem Fühlwiderstand 9 geschaltet. Das bewirkt, dass viel von dem Drainstrom in dem Feldeffekttransistor von der Drainelektrode 12 über den p+-Diffusionsbereich 32 in die Hochpotentialinselelektrode 35 fließt, ohne durch den Bereich A zu fließen. Demzufolge tritt in dem p+-Diffusionsbereich 32 als Fühlwiderstand ein konstanter Potentialunterschied auf, und somit wird dieser Potentialunterschied verwendet als Pulspotential, um es dem Gate des ersten IGBT 61 (s. 1) zu ermöglichen, ein- und ausgeschaltet zu werden.
  • Im Folgenden wird ein Beispiel für eine Halbleitervorrichtung beschrieben, bei der ein Grabentrennaufbau als Trennbereich angewendet wird. Wie in 14 gezeigt, ist die epitaktisch gewachsene p-Schicht 39 auf der Oberfläche des p-Halbleitersubstrats 1 gebildet. Ein Grabentrennbereich 38, der sich von der Oberfläche der epitaktisch gewachsenen p-Schicht 39 aus – bis zu dem Bereich in dem p-Halbleitersubstrat 1 erstreckt, ist in dem Abschnitt der epitaktisch gewachsenen p-Schicht 39 gebildet, die zwischen dem RESURF-Bereich 24 und dem Hochpotentiallogikbereich 25 angeordnet ist. Es sei angemerkt, dass, weil die anderen Aufbauten als diese dieselben wie die in 11 gezeigten sind, dieselben Komponenten mit denselben Bezugszeichen bezeichnet sind und ihre Beschreibung nicht wiederholt wird.
  • Bei dieser Halbleitervorrichtung können zusätzlich zu der Tatsache, dass die durch die oben beschriebene Schaltung belegte Fläche verringert sein kann, die folgenden Wirkungen erzielt werden:
    Bei der vorliegenden Halbleitervorrichtung ist der Grabentrennbereich 38, der sich von der Oberfläche der epitaktisch gewachsenen p-Schicht 39 aus zu dem Bereich in dem p-Halbleitersubstrat 1 erstreckt, in dem Abschnitt der epitaktisch gewachsenen p-Schicht 39 gebildet, die zwischen dem RESURF-Bereich 24 und dem Hochpotentiallogikbereich 25 liegt.
  • Demzufolge ist fast die gesamte elektrische Trennung zwischen dem Abschnitt der epitaktisch gewachsenen p-Schicht 39, die in dem RESURF-Bereich 24 liegt, und dem Abschnitt der epitaktisch gewachsenen p-Schicht 39, die in dem Hochpotentiallogikbereich 25 liegt, angeordnet. Demzufolge fließt der Drainstrom von der Drainelektrode 12 durch den p+-Diffusionsbereich 32 in die Hochpotentialinselelektrode 35, was es ermöglicht, dass ein konstanter Potentialunterschied als Pulspotential in dem p+-Diffusionsbereich 32 als Fühlwiderstand auftritt.
  • Weiter ist der Grabentrennbereich 38 bereitgestellt, wodurch es ermöglicht wird, dass die für die elektrische Trennung erforderliche Fläche verringert ist, was einen weiteren Beitrag ermöglicht zum Verkleinern der Halbleitervorrichtung.
  • Auch wenn im Hinblick auf die oben beschriebene Halbleitervorrichtung das Beispiel beschrieben wurde, bei dem zwei Grabentrennabschnitte verwendet wurden, ist die Anzahl der Grabentrennabschnitte nicht darauf eingeschränkt.
  • Im Folgenden wird ein weiteres Beispiel einer Halbleitervorrichtung beschrieben, bei der der Grabentrennaufbau als Trennbereich angewendet ist. Wie in 15 gezeigt, ist der Trenngrabenbereich 38 an einem Ende des in dem RESURF-Bereich 24 angeordneten n-Diffusionsbereichs 2 gebildet, das näher an dem Hochpotentiallogikbereich 25 ist. Ein Trenngrabenabschnitt 38 ist auch an einem Ende des in dem Hochpotentiallogikbereichs 25 gelegenen n-Diffusionsbereichs 31 gebildet, das näher an dem RESURF-Bereich 24 ist. Es sei angemerkt, dass, weil die anderen Aufbauten als diese dieselben sind wie die in 4 gezeigten, dieselben Komponenten mit denselben Bezugszeichen bezeichnet sind und ihre Beschreibung nicht wiederholt wird.
  • Bei der Halbleitervorrichtung können zusätzlich zu der Tatsache, dass die von der oben beschriebenen Schaltung belegte Fläche verringert werden kann, die folgenden Wirkungen erzielt werden:
    In der vorliegenden Halbleitervorrichtung wird der Grabentrennbereich 38 gebildet, bevor der n-Diffusionsbereich 2 und der n-Diffusionsbereich 31 gebildet werden. Demzufolge kann der Grabentrennbereich 38, nachdem der n-Diffusionsbereich 2 und der n-Diffusionsbereich 31 gebildet wurden, verhindern, dass die n-Dotierungen in den n-Diffusionsbereich 2 zu dem n-Diffusionsbereich 31 hin diffundieren, und er kann auch verhindern, dass die n-Dotierungen in dem n-Diffusionsbereich 31 zu dem n-Diffusionsbereich 2 hin diffundieren. Demzufolge kann die für die elektrische Trennung erforderliche Fläche verringert sein, was einen weiteren Beitrag zur Verkleinerung der Halbleitervorrichtung ermöglicht.
  • Im Folgenden wird ein Beispiel für eine Halbleitervorrichtung beschrieben, die mit einer elektrisch schwebenden Feldplatte in dem RESURF-Bereich versehen ist. Bei der Halbleitervorrichtung, an die ein hohes Potential von etwa 600 V angelegt wird, erfordert der RESURF-Bereich einen Abstand (Breite) von etwa 100 μm oder mehr. Weiter ist die Oberfläche des Halbleitersubstrats als Halbleitervorrichtung mit einem Gießharz abgedichtet. Aus dem Gießharz können geladene Ionen (Dotierungsionen) befreit werden. In diesem Fall wird angenommen, dass der RESURF-Bereich unter dem Einfluss der geladenen Ionen potentiell unstabil wird zum Bewirken einer Änderung des Widerstandswerts des Polysiliziumwiderstands.
  • Der Polysiliziumwiderstand der Halbleitervorrichtung, die in der ersten Ausführungsform und dergleichen beschrieben ist, erfordert einen hohen Widerstandswert von einigen Dutzend MΩ, um den Leistungsverbrauch zu verringern. Dementsprechend wird der Polysiliziumwiderstand so gebildet, dass die Menge der in dem Polysilizium enthaltenen Fremdstoffe unvermeidlich einige ppm oder weniger ist. Es wird weiter betrachtet, dass die Inversionsschicht oder Akkumulationsschicht, die ein der Bandstruktur eines Halbleiter eigenes Phänomen ist, abhängig von dem Typ und der Dichte (der Gesamtmenge der elektrischen Ladung) der befreiten geladenen Ionen gebildet werden kann. In diesem Fall wird angenommen, dass der Widerstandswert des Polysiliziumwiderstands entsprechend dieser Änderung des Bandaufbaus schwanken kann, was zu einer Fehlfunktion führt.
  • Die vorliegende Halbleitervorrichtung dient dazu, die oben beschriebenen angenommenen Fehlfunktionen zu vermeiden, wobei eine elektrisch schwebende Feldplatte 28 auf der Oberfläche einer Zwischenlagenoxidschicht 6 gebildet ist, die in dem RESURF-Bereich 24 angeordnet ist, wie es in 16 und 17 gezeigt ist. Insbesondere sind bei dieser Halbleitervorrichtung drei Feldplatten 28 als Feldplatte 28 gebildet, die senkrecht in der Radialrichtung des ringförmigen RESURF-Bereichs angeordnet sind. Jede Feldplatte 28 ist kontinuierlich in der Umfangsrichtung des ringförmigen RESURF-Bereichs 24 gebildet. Es sei angemerkt, dass, weil andere Aufbauten als diese dieselben wie die in 4 gezeigten sind, dieselben Komponenten mit denselben Bezugszeichen bezeichnet sind und ihre Beschreibung nicht wiederholt wird.
  • In dieser Halbleitervorrichtung können zusätzlich zu der Tatsache, dass die von der vorher beschriebenen Schaltung belegte Fläche verringert werden kann, die folgenden Wirkungen erzielt werden:
    In der vorliegenden Halbleitervorrichtung ist die Feldplatte 28 bereitgestellt, um eine kapazitive Kopplung zwischen dem Massepotential und der Hochspannungselektrode bereitzustellen. Das verhindert den Einfluss von geladenen Ionen, die von dem (nicht gezeigten) Gießharz befreit wurden, auf den RESURF-Bereich 24, was zu einer Stabilisierung des Widerstandswerts des Polysiliziumwiderstands 4 führt. Demzufolge kann eine Fehlfunktion der Halbleitervorrichtung verhindert werden.
  • Auch wenn mit Bezug auf die oben beschriebene Halbleitervorrichtung ein Beispiel beschrieben wurde, bei dem drei Feldplatten 28 als Feldplatte verwendet wurden, ist die Anzahl von Feldplatten nicht darauf eingeschränkt.
  • Im Folgenden wird ein weiteres Beispiel einer Halbleitervorrichtung beschrieben, die mit einer elektrisch schwebenden Feldplatte in dem RESURF-Bereich versehen ist. Der Polysiliziumwiderstand 4 ist in der Form einer Spirale gebildet, die sich kontinuierlich von dem Hochpotentialbereich auf der Seite der Drainelektrode 12 bis zu dem Niedrigpotentialbereich auf der Seite der Sourceelektrode erstreckt, und das Potential jedes Abschnitts in dem Polysiliziumbereich 4 verändert sich kontinuierlich entsprechend dem Ohm'schen Gesetz.
  • Dementsprechend wird angenommen, dass sich das Potential in dem Abschnitt des Polysiliziumwiderstands 4, der mit der Feldplatte 38 überlappt, abhängig von den Positionen verändert mit dem Ergebnis, dass das schwebende Potential in der Feldplatte 28 unstabil werden kann und der Widerstandswert des Polysiliziumwiderstands 4 beeinträchtigt sein kann. Das liegt daran, weil das Potential der Feldplatte 28 durch kapazitive Kopplung zu dem Polysiliziumwiderstand 4 bestimmt wird, der direkt darunter liegt, und weil das Potential einer kontinuierlich gebildeten ringförmigen Feldplatte 28 dazu neigt, gleichförmig dasselbe zu sein, weil die Feldplatte 28 als Leiter dient.
  • Da insbesondere die Feldplatten 28, die an dem äußersten Umfang angeordnet sind, und der Abschnitt in dem Polysiliziumwiderstand 4, der sich mit diesen Feldplatten 28 überlappt, einen größeren Umfang haben als die anderen Feldplatten 28 und der an dem Innenrand gelegene Abschnitt des Polysiliziumwiderstands 4, steigt auch die Potentialdifferenz an dem Polysiliziumwiderstand 4.
  • Angenommen, dass die Umfangslänge L ist, der Widerstand pro Einheitslänge RL ist, und der durch den Polysiliziumwiderstand fließende Strom Ir ist, wird ein Potentialunterschied ΔV des Polysiliziumwiderstands durch den folgenden Ausdruck gegeben: ΔV = L × LRL × Ir
  • Wie in 18 gezeigt sind in der vorliegenden Ausführungsform drei Sätze von Feldplatten 28, die in der Umfangsrichtung des RESURF-Bereichs 24 unterbrochen gebildet sind, senkrecht in der Radialrichtung des ringförmigen RESURF-Bereichs 24 angeordnet. Anders ausgedrückt. ist diese Feldplatte 28 so aufgebaut, dass sie eine Struktur hat, bei der Schlitze an geeigneten Positionen in der Umfangsrichtung in der oben beschriebenen in 16 gezeigten Feldplatte 28 angebracht sind. Es sei angemerkt, dass, weil andere Aufbauten als diese dieselben wie die in 16 gezeigten sind, dieselben Komponenten mit denselben Bezugszeichen bezeichnet sind und ihre Beschreibung nicht wiederholt wird.
  • Bei der oben beschriebenen Halbleitervorrichtung können zusätzlich zu der Tatsache, dass die von der oben beschriebenen Schaltung belegte Fläche verringert werden kann, die folgenden Wirkungen erzielt werden:
    In der vorliegenden Ausführungsform ist die Feldplatte 28 in der Umfangsrichtung des ringförmigen RESURF-Bereichs unterbrochen gebildet. Das ermöglicht eine zuverlässige kapazitive Kopplung mit dem Polysiliziumwiderstand 4, der ein Potential aufweist, das kontinuierlich veränderlich ist. Demzufolge kann die Fehlfunktion der Halbleitervorrichtung verhindert werden.
  • Auch wenn bezüglich der Feldplatte, die in der sechsten und siebten Ausführungsform beschrieben wurde, das Beispiel beschrieben wurde, bei dem diese Feldplatte auf die Halbleitervorrichtung gemäß der ersten Ausführungsform angewendet wurde, kann die Feldplatte auch auf die Halbleitervorrichtung angewendet werden, die in der zweiten, dritten, vierten und fünften Ausführungsform beschrieben ist. Auch in diesem Fall kann die Fehlfunktion der Halbleitervorrichtung verhindert werden.

Claims (8)

  1. Halbleitervorrichtung mit einem ersten Logikschaltungsbereich (25), der auf einer Hauptfläche eines Halbleitersubstrats (1) eines ersten Leitungstyps gebildet ist, einen ersten Widerstand (9) und eine erste Logikschaltung (26) enthält, die mit einer ersten Treiberspannung arbeitet zum Steuern eines Betriebs eines vorbestimmten Schaltelements, und an den eine erste Spannung als Vorspannung angelegt ist, einem ringförmigen Bereich (24), der ringförmig auf der Hauptfläche des Halbleitersubstrats (1) gebildet ist, um den ersten Logikschaltungsbereich (25) im Umfang zu umgeben, einen Feldeffekttransistor (T) und einen zweiten Widerstand (4), die in dem ringförmigen Bereich (24) gebildet und elektrisch mit dem ersten Widerstand (9) verbunden sind, einem Trennbereich (30), der zwischen dem ersten Logikschaltungsbereich (25) und dem ringförmigen Bereich (24) angeordnet ist und eine elektrische Trennung zwischen dem ersten Logikschaltungsbereich (25) und dem ringförmigen Bereich (24) bereitstellt, und einem zweiten Logikschaltungsbereich (22), der auf der Hauptfläche des Halbleitersubstrats (1) gebildet und außerhalb des ringförmigen Bereichs (24) angeordnet ist, eine zweite Logikschaltung (54, 55, 56) enthält, die elektrisch mit dem Feldeffekttransistor (T) und dem zweiten Widerstand (4) verbunden ist und mit einer zweiten Treiberspannung arbeitet, und an den eine zweite Spannung, die niedriger als die erste Spannung ist, als Vorspannung angelegt ist, wobei die erste Logikschaltung (26) daran angepasst ist, den Betrieb des Schaltelements (61) basierend auf einem vorbestimmten Potentialunterschied zu steuern, der durch einen durch den ersten Widerstand (9) fließenden Drainstrom bewirkt wird, wenn der Feldeffekttransistor (T) eingeschaltet ist, die zweite Logikschaltung (54, 55, 56) daran angepasst ist, einen durch den zweiten Widerstand (4) fließenden Strom zu erfassen, um dadurch eine Gatespannung zu bestimmen, die an ein Gate des Feldeffekttransistors (T) anzulegen ist, um zu bewirken, dass ein konstanter Strom als Drainstrom fließt, und die Gatespannung an das Gate anzulegen, der ringförmige Bereich (24) einen Drain des Feldeffekttransistors (T), an dem die erste Spannung anliegt, mit Bezug auf den zweiten Logikschaltungsbereich (22) elektrisch trennt, und der Trennbereich (30) den ersten Logikschaltungsbereich (25) zumindest um die erste Treiberschaltung mit Bezug auf den Drain des Feldeffekttransistors (T) trennt, an dem die erste Spannung anliegt.
  2. Halbleitervorrichtung gemäß Anspruch 1, bei der der erste Logikschaltungsbereich (25) einen ersten Dotierungsbereich (31) eines zweiten Leitungstyps enthält, der von der Hauptfläche des Halbleitersubstrats (1) aus bis zu einer vorbestimmten Tiefe gebildet ist, der ringförmige Bereich (24) einen zweiten Dotierungsbereich (2) des zweiten Leitungstyps enthält, der von der Hauptfläche des Halbleitersubstrats (1) aus bis zu einer vorbestimmten Tiefe gebildet ist, und der Trennbereich (30) aus einem Abschnitt eines Bereichs des ersten Leitungstyps in dem Halbleitersubstrat (1) gebildet ist, der zwischen dem ersten Dotierungsbereich (31) und dem zweiten Dotierungsbereich (2) liegt.
  3. Halbleitervorrichtung gemäß Anspruch 2, bei der der erste Logikschaltungsbereich (25) enthält: einen dritten Dotierungsbereich (32) des ersten Leitungstyps als ersten Widerstand (9), der von eine Oberfläche des ersten Dotierungsbereichs (31) aus bis zu einer vorbestimmten Tiefe gebildet ist, und einen vierten Dotierungsbereich (37) des zweiten Leitungstyps, der im Abstand direkt unterhalb des dritten Dotierungsbereichs (32) gebildet ist und eine höhere Dotierungskonzentration aufweist als der erste Dotierungsbereich (31).
  4. Halbleitervorrichtung gemäß Anspruch 2, bei der der Trennbereich (30) enthält: einen ersten Grabentrennabschnitt (38), der gebildet ist zum Bereitstellen einer Trennung zwischen dem Abschnitt des Bereichs des ersten Leitungstyps in dem Halbleitersubstrat (1), der zwischen dem ersten Dotierungsbereich (31) und dem zweiten Dotierungsbereich (2) liegt, und dem ersten Dotierungsbereich (31), und einen zweiten Grabentrennabschnitt (38), der gebildet ist zum Bereitstellen einer Trennung zwischen dem Abschnitt des Bereichs des ersten Leitungstyps und dem zweiten Dotierungsbereich (2).
  5. Halbleitervorrichtung gemäß Anspruch 1 mit einer ersten Halbleiterschicht (39) des zweiten Leitungstyps, die eine vorbestimmte Dicke hat und auf der Hauptfläche eines Halbleitersubstrats (1) gebildet ist, wobei der erste Logikschaltungsbereich (25) und der ringförmige Bereich (24) in der ersten Halbleiterschicht (39) gebildet sind und der Trennbereich (30) einen ersten Dotierungsbereich (36) des ersten Leitungstyps enthält, der von einer Oberfläche eines Abschnitts der ersten Halbleiterschicht (39) aus, der zwischen einem Abschnitt der ersten Halbleiterschicht (39), der in dem ersten Logikschaltungsbereich (25) liegt, und einem Abschnitt der ersten Halbleiterschicht (39), der in dem ringförmigen Bereich (24) liegt, angeordnet ist, bis zu einer vorbestimmten Tiefe gebildet ist.
  6. Halbleitervorrichtung gemäß Anspruch 1 mit einer ersten Halbleiterschicht (39) des zweiten Leitungstyps, die eine vorbestimmte Dicke hat und auf der Hauptfläche eines Halbleitersubstrats (1) gebildet ist, wobei der erste Logikschaltungsbereich (25) und der ringförmige Bereich (24) in der ersten Halbleiterschicht (39) gebildet sind und der Trennbereich (30) einen Trenngrabenabschnitt (36) enthält, der von einer Oberfläche eines Abschnitts der ersten Halbleiterschicht (39) aus, der zwischen einem Abschnitt der ersten Halbleiterschicht (39), der in dem ersten Logikschaltungsbereich (25) liegt, und einem Abschnitt der ersten Halbleiterschicht (39), der in dem ringförmigen Bereich (24) liegt, angeordnet ist, durch den Bereich des ersten Leitungstyps in dem Halbleitersubstrat (1) gebildet ist.
  7. Halbleitervorrichtung gemäß Anspruch 1, bei der ringförmige Bereich (24) enthält: einen Polysiliziumwiderstand (4), der als zweiter Widerstand (4) in Form einer Spirale von einer Innenseite zu einer Außenseite des ringförmigen Bereichs (24) gebildet ist, und eine Mehrzahl ringförmiger Feldplatten (28), von denen jede entlang einer Umfangsrichtung gebildet ist zum Umgeben des Polysiliziumwiderstands (4).
  8. Halbleitervorrichtung gemäß Anspruch 7, bei der jede der ringförmigen Feldplatten (28) in der Umfangsrichtung unterbrochen gebildet ist.
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