JP6414861B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば互いに電源電圧が異なる２つの回路を有する半導体装置に適用可能な技術である。

半導体装置の一つに、電力制御素子の制御信号を生成する制御回路を集積したものがある。このような半導体装置において、電力制御素子に印加される電圧、すなわち制御対象となる電力の電源電圧は、制御回路の電源電圧よりも高い。このため、電力制御用素子に制御信号を入力するために、制御回路と電力制御素子の間に、第２の制御回路を設けることがある。この第２の制御回路の電源電圧は、一般的に電力制御素子の電源電圧と同じかそれよりも低く、制御回路の電源電圧よりも高い。このような半導体装置において、電源電圧の高い回路を電源電圧の低い回路から分離する必要がある。

２つの回路を分離する分離構造として、例えば特許文献１に記載の技術がある。特許文献１では、ポリシリコン膜で形成されたフローティングのフィールドプレートが活性領域を囲んでいる。そしてこのポリシリコン膜と重なるように金属電極が設けられている。金属電極は、コンタクトホールを介して、ポリシリコン膜と接続している。そして金属電極を覆うように半絶縁膜が設けられている。

さらに特許文献２，３には、パワーＭＯＳＦＥＴにおける耐圧構造が記載されている。特許文献２では、フィールドプレートがドレイン領域を囲んでいる。そしてフィールドプレートと重なるように配線が設けられている。この配線はコンタクトプラグを介してフィールドプレートと接続している。特許文献３では、高電位の電極とベース電極の間に絶縁酸化膜が設けられている。そして絶縁酸化膜の上に薄膜抵抗層が設けられている。薄膜抵抗層は、平面視において渦巻き状であり、上記した高電位の電極とベース電極を接続している。

特開平１１−３３０４５６号公報 特開２０１０−８０８９１号公報 特開平４−３３２１７３号公報

本発明者は、互いに電源電位の異なる回路間で制御信号を伝達するために、分離構造が設けられた領域に、電源電位が異なる２つの回路を接続するトランジスタを設けることを検討した。この際、このトランジスタを他の回路から分離するために、このトランジスタを不純物領域で囲むことを考えた。しかし、このような構造において、トランジスタを囲う不純物領域において電流のリークが生じることを見出した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、第１回路領域と、第２回路を有する第２回路領域と、を有している。第２回路は、第１回路よりも電源電圧が低い回路である。第１回路領域は、分離領域によって囲まれている。分離領域は、素子分離膜上に設けられたフィールドプレートを有している。フィールドプレートは、第１回路領域の縁に沿う方向に、繰り返し設けられている。また、トランジスタは、第２回路を第１回路に接続している。トランジスタの周囲には、第２導電型領域が設けられている。分離領域は、フィールドプレートの上方に設けられた複数の導電膜を有している。そして第２導電型領域のうち第１回路領域の側から第２回路領域の側に向かって延在している部分と素子分離膜と平面視で重なる領域において、フィールドプレートと複数の導電膜は、平面視において、第１回路領域の側から第２回路領域の側に向かって交互に設けられている。さらに、この領域では、フィールドプレートの電位と複数の導電膜の電位は、第１回路領域から第２回路領域に近づくにしたがって低下している。さらに、複数の導電膜のうちの少なくとも一の導電膜の電位は、平面視で第２回路領域の側でこの導電膜に隣接するフィールドプレートの電位以下である。さらにこの導電膜は、第２導電型領域の少なくとも一部を第２導電型領域の延在方向に沿って隙間なく覆っている。

前記一実施の形態によれば、第２導電型領域において電流がリークすることを防止することができる。

第１の実施形態に係る半導体装置が用いられる電気機器の機能ブロック図である 第１の実施形態に係る半導体装置の構成を示す平面図である。 図２の点線αで囲んだ領域を拡大した図である。 図３のＡ−Ａ´断面図である。 図３のＢ−Ｂ´断面図である。 図３のＣ−Ｃ´断面図である。 図３のＤ−Ｄ´断面図である。 図３のＥ−Ｅ´断面図である。 図３のＦ−Ｆ´断面図である。 ＨＴＲＢ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｒｅｖｅｒｓｅ Ｂｉａｓ）試験の結果を示すグラフである。 図３の変形例を示す図である。 図３の変形例を示す図である。 図１２のＡ−Ａ´断面図である。 図１２のＢ−Ｂ´断面図である。 図１２のＣ−Ｃ´断面図である。 図６の変形例を示す図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 第３の実施形態に係る半導体装置の構成を示す平面図の一部の領域を拡大した図である。 図１８のＡ−Ａ´断面図である。 図１８のＢ−Ｂ´断面図である。 図１８のＣ−Ｃ´断面図である。 図１８のＤ−Ｄ´断面図である。 図１８のＥ−Ｅ´断面図である。 図１８のＦ−Ｆ´断面図である。 第４の実施形態に係る半導体装置の構成を示す平面図である。 図２５の点線αで囲んだ領域を拡大した図である。 図２６のＡ−Ａ´断面図である。 図２６のＢ−Ｂ´断面図である。 図２６のＣ−Ｃ´断面図である。 図２６のＤ−Ｄ´断面図である。 図２６のＥ−Ｅ´断面図である。 図２６のＦ−Ｆ´断面図である。 図２６のＧ−Ｇ´断面図である。 図２５の点線βで囲んだ領域を拡大した図である。 図３４のＡ−Ａ´断面図である。

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤが用いられる電気機器の機能ブロック図である。本実施形態に係る半導体装置ＳＤは、電力制御回路ＯＰＣに制御信号を印加するための装置である。電力制御回路ＯＰＣは、負荷ＬＤ、例えばモータに入力する電力を制御する。すなわち半導体装置ＳＤは、電力制御回路ＯＰＣを介して負荷ＬＤを制御している。

本図に示す例では、電力制御回路ＯＰＣは、ハイサイドＭＯＳトランジスタＨＭ及びローサイドＭＯＳトランジスタＬＭを含んでいる。ハイサイドＭＯＳトランジスタＨＭ及びローサイドＭＯＳトランジスタＬＭは、例えば、プレーナ型の高耐圧ＭＯＳトランジスタ、縦型のＭＯＳトランジスタ、バイポーラトランジスタ、又はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。さらに本図に示す例では、ハイサイドＭＯＳトランジスタＨＭの数は１つであるが、複数のハイサイドＭＯＳトランジスタＨＭが設けられていてもよい。同様に、本図に示す例では、ローサイドＭＯＳトランジスタＬＭの数は１つであるが、複数のローサイドＭＯＳトランジスタＬＭが設けられていてもよい。

半導体装置ＳＤは、制御回路ＬＧＣ（第２回路）、レベルシフト回路ＬＳＣ、ハイサイド駆動回路ＨＤＣ（第１回路）、及びローサイド駆動回路ＬＤＣを備えている。制御回路ＬＧＣはロジック回路であり、外部から入力される信号に従って、負荷ＬＤを制御するための制御信号を生成する。この制御信号は、ローサイド駆動回路ＬＤＣを制御する信号と、ハイサイド駆動回路ＨＤＣを制御する信号を含んでいる。ハイサイド駆動回路ＨＤＣには、電源ＶＴから電圧（第１電圧）が印加されている。

ローサイド駆動回路ＬＤＣの電源電圧は、制御回路ＬＧＣの電源電圧とほぼ同じか、その差は小さい。このため、制御回路ＬＧＣはローサイド駆動回路ＬＤＣにレベルシフト回路を介さずに接続している。一方、ハイサイド駆動回路ＨＤＣの電源電圧（第１電圧）は、制御回路ＬＧＣの電源電圧（第２電圧）に対して大きい。このため、制御回路ＬＧＣは、レベルシフト回路ＬＳＣを介してハイサイド駆動回路ＨＤＣに接続している。レベルシフト回路ＬＳＣは、後述するトランジスタＴＲを含んでいる。

図２は、本実施形態に係る半導体装置ＳＤの構成を示す平面図である。半導体装置ＳＤは、ガードリングＧＤＲで囲まれた領域の内側に、第１回路領域ＨＳＲ、分離領域ＳＰＲ、第２回路領域ＬＳＲ、及びトランジスタＴＲを有している。

第１回路領域ＨＳＲはハイサイド駆動回路ＨＤＣを有しており、第２回路領域ＬＳＲはローサイド駆動回路ＬＤＣ及び制御回路ＬＧＣを有している。ローサイド駆動回路ＬＤＣの電源電圧及び制御回路ＬＧＣの電源電圧（第２電圧）は、第１回路領域ＨＳＲの電源電圧（第１電圧）よりも低い。

第１回路領域ＨＳＲは、分離領域ＳＰＲによって周囲を囲まれている。すなわち、第１回路領域ＨＳＲと第２回路領域ＬＳＲとは、分離領域ＳＰＲによって分離されている。これにより、異なる電源電位を有する回路を一つの基板ＳＵＢに形成することができる。

なお、本図に示す例では、基板ＳＵＢ及び第１回路領域ＨＳＲは、いずれもほぼ矩形である。第１回路領域ＨＳＲは、基板ＳＵＢの一つの角に近接して配置されている。そして、第１回路領域ＨＳＲの一方の長辺（本図に示す例では上側の辺）及び一方の短辺（本図に示す例では左側の辺）と、基板ＳＵＢのうちこれらの辺に最も近い辺との間には、他の回路が配置されていない。

トランジスタＴＲは、分離領域ＳＰＲに位置しており、制御回路ＬＧＣをハイサイド駆動回路ＨＤＣに接続している。具体的には、制御回路ＬＧＣはトランジスタＴＲのゲート電極ＧＥ（後述）に接続しており、ハイサイド駆動回路ＨＤＣはトランジスタＴＲのドレインＤＲ（後述）に接続している。

ここで、トランジスタＴＲのドレイン及びソースの導電型を、第１導電型（例えばｎ型）とする。また、基板ＳＵＢのうち、分離領域ＳＰＲに位置する部分並びに第１回路領域ＨＳＲ及び第２回路領域ＬＳＲに位置する部分も、第１導電型になっている。

分離領域ＳＰＲは、素子分離膜ＥＩ及びフィールドプレートＦＰ１（第１フィールドプレート）を有している。

素子分離膜ＥＩは、第１回路領域ＨＳＲを囲んでいる。素子分離膜ＥＩは、例えばＬＯＣＯＳ酸化法を用いて形成されている。ただし素子分離膜ＥＩは、ＳＴＩ法を用いて形成されていても良い。

フィールドプレートＦＰ１は、平面視で素子分離膜ＥＩと重なっており、第１回路領域ＨＳＲの縁に沿う方向に、折り返されながら繰り返し設けられている。本図に示す例では、フィールドプレートＦＰ１はほぼ等間隔に並んでいる。そしてフィールドプレートＦＰ１は、折り返し点の近傍を除いて、第１回路領域ＨＳＲを囲んでいる。フィールドプレートＦＰ１は、抵抗性のフィールドプレート電極であり、分離領域ＳＰＲの幅方向Ｘにおける中央よりも第１回路領域ＨＳＲ側に位置する部分で、トランジスタＴＲのドレイン電極ＤＲＥ１に電気的に接続されており、かつ、この中央よりも第２回路領域ＬＳＲ側に位置する部分で接地電位又は制御回路ＬＧＣ（第２回路）の電源電位が印加されている。ただし、フィールドプレートＦＰ１は、第１回路領域ＨＳＲ内においてドレイン電極ＤＲＥ１と異なる電極に電気的に接続していてもよい。この場合フィールドプレートＦＰ１に接続する電極の電圧は、接地電位及び制御回路ＬＧＣの電源電位よりも低いものである。以下の説明では、フィールドプレートＦＰ１には、接地電位が印加されているものとする。

なお、フィールドプレートＦＰ１は、最も内周側（第１回路領域ＨＳＲに近い側）の周でトランジスタＴＲのドレイン電極ＤＲＥ１に接続しているのが好ましい。またフィールドプレートＦＰ１は、最も外周側（第２回路領域ＬＳＲに近い側）の周で接地電位が印加されているのが好ましい。このようにすると、フィールドプレートＦＰ１の延在方向で見た場合に、フィールドプレートＦＰ１の大部分に電位勾配を持たせることができ、その結果、フィールドプレートＦＰ１による電解集中の抑制効果が大きくなる。

また、トランジスタＴＲは、第１回路領域ＨＳＲの長辺と第２回路領域ＬＳＲの間に設けられている。そしてトランジスタＴＲは、第２導電型領域ＩＤＦによって囲まれている。第２導電型領域ＩＤＦは基板ＳＵＢに第２導電型（例えばｐ型）の不純物を導入した領域であり、トランジスタＴＲを他の領域から分離している。なお、第２導電型領域ＩＤＦは、分離領域ＳＰＲの最外周にも、フィールドプレートＦＰ１を囲むように設けられている。第２導電型領域ＩＤＦの上には、一部を除いて素子分離膜ＥＩが形成されている。

図３は、図２の点線αで囲んだ領域を拡大した図であり、トランジスタＴＲ及びその周囲の構成を説明するための平面図である。図４は、図３のＡ−Ａ´断面図である。図３において、素子分離膜ＥＩは、説明のため省略されている。

本図に示す例において、基板ＳＵＢは、ベースとなる第２導電型（例えばｐ型）の基板ＢＳＥ（例えばシリコン基板）上に、第１導電型（例えばｎ⁻型）の半導体層ＥＰＩ（例えばシリコン層）をエピタキシャル成長させたものである。また、基板ＳＵＢのうち第１回路領域ＨＳＲにする領域には、第１導電型（例えばｎ型）埋込拡散層ＢＤＦが形成されている。埋込拡散層ＢＤＦは、基板ＳＵＢの厚さ方向において、基板ＢＳＥの上部から半導体層ＥＰＩの底部にかけて設けられている。

上記したように、トランジスタＴＲの周囲は第２導電型領域ＩＤＦによって囲まれている。図４に示すように、深さ方向において、第２導電型領域ＩＤＦは半導体層ＥＰＩの全体に形成されている。このため、第２導電型領域ＩＤＦの下端は、基板ＢＳＥに接続している。

また、図４に示すように、第１導電型のソースＳＯ、ゲート電極ＧＥ、及び第１導電型のドレインＤＲは、第１回路領域ＨＳＲの縁に交わる方向（例えば直交する方向）に並んでいる。具体的には、第１回路領域ＨＳＲから第２回路領域ＬＳＲに向けて、ドレインＤＲ、ゲート電極ＧＥ、及びソースＳＯがこの順に並んでいる。

図４に示す例において、トランジスタＴＲはドレインオフセット型のトランジスタであり、半導体層ＥＰＩを用いて形成されている。

詳細には、ドレインＤＲとゲート電極ＧＥの間には、素子分離膜ＥＩが形成されている。ゲート電極ＧＥは、一部が素子分離膜ＥＩの上に位置している。また、ソースＳＯは、第２導電型領域ＩＤＦのうち分離領域ＳＰＲの外周に位置する部分の中に、形成されている。そして、半導体層ＥＰＩのうち素子分離膜ＥＩの下に位置する部分（すなわち平面視でドレインＤＲとゲート電極ＧＥの間に位置する部分）は、第１導電型（例えばｎ⁻型）のドリフト領域ＬＤＲとなっている。

また、ゲート電極ＧＥとドレインＤＲの間の素子分離膜ＥＩの上には、フィールドプレートＦＰ１が形成されている。そして、素子分離膜ＥＩのうちドレインＤＲ側の縁は、フィールドプレート電極ＦＰＥ１によって覆われている。ゲート電極ＧＥ、フィールドプレートＦＰ１、及びフィールドプレート電極ＦＰＥ１は、いずれも同一工程で形成されている。このため、これらは互いに同一の材料（例えばポリシリコン）によって形成されている。ただし、ゲート電極ＧＥ、フィールドプレートＦＰ１、及びフィールドプレート電極ＦＰＥ１の少なくとも一つは、他とは異なる工程で形成されていても良い。

そして、図３及び図４に示すように、基板ＳＵＢの上方には、ドレイン電極ＤＲＥ１、ソース電極ＳＯＥ、及びゲートプレート電極ＧＰが形成されている。これらの電極と基板ＳＵＢの間には、少なくとも一層の層間絶縁膜が形成されている。本図に示す例では、これらの電極と基板ＳＵＢの間に、層間絶縁膜ＩＮＳＬ１が設けられている。さらに層間絶縁膜ＩＮＳＬ１の上には、層間絶縁膜ＩＮＳＬ２が設けられている。そして、上記した電極は、層間絶縁膜ＩＮＳＬ２に覆われている。さらに、層間絶縁膜ＩＮＳＬ２の上には、封止樹脂ＳＲが設けられている。封止樹脂ＳＲは、半導体装置ＳＤを封止する樹脂（例えば、ポリイミド）である。なお、上記した電極は、例えばＡｌなどの金属によって形成されており、互いに同一の工程で形成されている。

ドレイン電極ＤＲＥ１は、コンタクトＤＣＮＴを介してドレインＤＲに接続しており、コンタクトＦＣＮＴ１を介してフィールドプレート電極ＦＰＥ１に接続しており、また、コンタクトＦＥＣＮＴ１を介してフィールドプレートＦＰ１に接続している。本図に示す例では、コンタクトＦＥＣＮＴ１は、フィールドプレートＦＰ１のうち最も内側（第１回路領域ＨＳＲ側）の周に接続している。

ゲートプレート電極ＧＰは、コンタクトＧＣＮＴを介してゲート電極ＧＥに接続している。ソース電極ＳＯＥは、コンタクトＳＣＮＴを介してソースＳＯに接続している。またソース電極ＳＯＥは、コンタクトＣＮＴ２を介して、第２導電型領域ＩＤＦに形成された第２導電型の高濃度層ＨＤＦ１に接続している。これにより、第２導電型領域ＩＤＦにはソース電位（例えば接地電位）が印加される。

なお、ドレイン電極ＤＲＥ１と同層には、電極ＥＬ１も形成されている。電極ＥＬ１は、コンタクトＣＮＴ１を介して、第１回路領域ＨＳＲに位置する第１導電型の高濃度層ＨＤＦ２に接続している。これにより、第１回路領域ＨＳＲに位置する第１導電型層ＬＤＦ（半導体層ＥＰＩ）は、電極ＥＬ１を介して第１回路領域ＨＳＲの電源電位が印加される。

図５は、図３のＢ−Ｂ´断面図である。本図及び図３に示すように、分離領域ＳＰＲのうちトランジスタＴＲが形成されていない領域には、フィールドプレートＦＰ１に加えて、フィールドプレート電極ＦＰＥ２，ＦＰＥ３が形成されている。フィールドプレート電極ＦＰＥ２，ＦＰＥ３は、図４に示したフィールドプレート電極ＦＰＥ１と同様の構成を有している。すなわちフィールドプレート電極ＦＰＥ２は、素子分離膜ＥＩのうち第１回路領域ＨＳＲ側の縁を覆っており、フィールドプレート電極ＦＰＥ３は、素子分離膜ＥＩのうち第２回路領域ＬＳＲ側の縁を覆っている。

フィールドプレート電極ＦＰＥ２は、コンタクトＦＣＮＴ２を介して電極ＥＬ２に接続しており、フィールドプレート電極ＦＰＥ３は、コンタクトＦＣＮＴ３を介して電極ＳＢＰ１に接続している。電極ＥＬ２，ＳＢＰ１は、いずれも図４に示したドレイン電極ＤＲＥ１等と同一層に位置しており、ドレイン電極ＤＲＥ１等と同一の工程で形成されている。

なお、ソース電極ＳＯＥ（図４）及び電極ＳＢＰ１（図５）には、接地電位が印加されている。また、電極ＳＢＰ１は、図５に示すように、コンタクトＣＮＴ５を介してフィールドプレートＦＰ１に接続している。本図に示す例では、コンタクトＣＮＴ５は、フィールドプレートＦＰ１のうち、最も第２回路領域ＬＳＲ側（最も外側）の周に接続している。

さらに、図５に示すように、電極ＥＬ２は、コンタクトＣＮＴ４を介して第１導電型の高濃度層ＨＤＦ３に接続しており、電極ＳＢＰ１は、コンタクトＣＮＴ３を介して第２導電型の高濃度層ＨＤＦ１に接続している。高濃度層ＨＤＦ３は、第１回路領域ＨＳＲに位置する第１導電型層ＬＤＦの表層に設けられている。

図６は、図３のＣ−Ｃ´断面図である。本図に示すように、フィールドプレートＦＰ１の上方には、層間絶縁膜ＩＮＳＬ１を介して、導電膜ＣＦが設けられている。さらに、本図及び図３に示すように、第２導電型領域ＩＤＦのうち第１回路領域ＨＳＲの側から第２回路領域ＬＳＲの側に向かって延在している部分と素子分離膜と平面視で重なる領域（以下、「延在領域」という。）において、フィールドプレートＦＰ１と導電膜ＣＦは、平面視において、第１回路領域ＨＳＲの側から第２回路領域ＬＳＲの側に向かって交互に設けられている。本図及び図３に示す例では、延在領域において、フィールドプレートＦＰ１と導電膜ＣＦが、平面視で、隙間なく第２導電型領域ＩＤＦを覆っている。

導電膜ＣＦは、層間絶縁膜ＩＮＳＬ１に埋め込まれたコンタクトＣＣＮＴ（ビア）を介して、フィールドプレートＦＰ１と電気的に接続している。本図に示す例では、導電膜ＣＦは、平面視でこの導電膜ＣＦに隣接するフィールドプレートＦＰ１と電気的に接続している。

このような構造においては、フィールドプレートＦＰ１の電位が導電膜ＣＦに与えられる。そして上記したように本図に示す例では、最も内側（第１回路領域ＨＳＲの側）のフィールドプレートＦＰ１には、ドレイン電極ＤＲＥ１の電圧が印加されている。さらに最も外側（第２回路領域ＬＳＲの側）のフィールドプレートＦＰ１には、接地電位が印加されている。さらに、フィールドプレートＦＰ１は、抵抗性のフィールドプレートである。このため、第１回路領域ＨＳＲ（高電位側）から第２回路領域ＬＳＲ（低電位側）に近づくにしたがって、フィールドプレートＦＰ１の電位は低下する。このため、上記した最も内側のフィールドプレートＦＰ１と最も外側のフィールドプレートＦＰ１の間において、導電膜ＣＦの電位は、接地電位以上かつドレイン電極ＤＲＥ１の電圧以下となる。さらに、第１回路領域ＨＳＲ（高電位側）から第２回路領域ＬＳＲ（低電位側）に近づくにしたがって、導電膜ＣＦの電位は低下する。

本図に示す例では、導電膜ＣＦは、平面視で第２回路領域ＬＳＲの側でこの導電膜ＣＦに隣接するフィールドプレートＦＰ１と電気的に接続している。この場合、導電膜ＣＦの電位は、平面視で第２回路領域ＬＳＲの側で当該導電膜ＣＦに隣接するフィールドプレートＦＰ１の電位となる。さらに、導電膜ＣＦは、平面視で第２回路領域ＬＳＲの側でこの導電膜ＣＦに隣接するフィールドプレートＦＰ１よりもさらに第２回路領域ＬＳＲの側に位置するフィールドプレートＦＰ１と電気的に接続していてもよい。この場合、導電膜ＣＦの電位は、平面視で第２回路領域ＬＳＲの側で当該導電膜ＣＦに隣接するフィールドプレートＦＰ１の電位よりも低いものとなる。なお、一部の導電膜ＣＦは、平面視で第１回路領域ＨＳＲの側でこの導電膜ＣＦに隣接するフィールドプレートＦＰ１と電気的に接続していてもよい。

図３に示す例では、導電膜ＣＦの平面形状は、フィールドプレートＦＰ１に沿って延在する第１領域と、第１領域の一部（例えば、第１領域の一端）からフィールドプレートＦＰ１に交わる方向に延在する第２領域と、を含んでいる。具体的には、導電膜ＣＦの平面形状は、Ｌ字状となっている。導電膜ＣＦは、第１領域において、第２導電型領域ＩＤＦと平面視で重なっている。そして導電膜ＣＦは、第２領域において、コンタクトＣＣＮＴと接続している。

さらに、本図及び図３に示す例では、複数の導電膜ＣＦの第２領域は、第１回路領域ＨＳＲから第２回路領域ＬＳＲに向かう方向に、第１領域から突出している。そしてこれらの複数の第２領域は、第２導電型領域ＩＤＦを介して対向する領域の間で互い違いに配置されている。すなわち、導電膜ＣＦのコンタクトＣＣＮＴが第２導電型領域ＩＤＦを介して対向する領域の間で互い違いに配置されている。このため、コンタクトＣＣＮＴを効率的に配置することができる。

なお、導電膜ＣＦは、図４に示したドレイン電極ＤＲＥ１等と同層（層間絶縁膜ＩＮＳＬ２）に形成されている。さらに本図に示すように、導電膜ＣＦと同層には、電極ＥＬ３が設けられている。電極ＥＬ３は、コンタクトＣＮＴ６を介して、第２導電型の高濃度層ＨＤＦ１に接続している。導電膜ＣＦ及び電極ＥＬ３は、例えばＡｌなどの金属によって形成されており、図４に示したドレイン電極ＤＲＥ１等と同一の工程で形成されている。

図７は、図３のＤ−Ｄ´断面図である。本図に示す例では、導電膜ＣＦの上記した第１領域が、第１回路領域ＨＳＲ（図３参照）の縁に沿って、トランジスタＴＲの内側（ドリフト領域ＬＤＲの側）からトランジスタＴＲの外側（第１導電型層ＬＤＦの側）に向かって延在している。さらに本図に示す例では、導電膜ＣＦは、第２導電型領域ＩＤＦの幅方向において、第２導電型領域ＩＤＦの全体を覆っている。

図８は、図３のＥ−Ｅ´断面図である。本図に示す例では、導電膜ＣＦの上記した第２領域が、トランジスタＴＲの外側（第１導電型層ＬＤＦの側）において、コンタクトＣＣＮＴを介して、フィールドプレートＦＰ１と電気的に接続している。なお、第２導電型領域ＩＤＦとコンタクトＣＣＮＴの間の距離Ｄは特に限定されないが、例えば、第２導電型領域ＩＤＦの幅Ｗの１０倍以下としてもよい。距離Ｄが大きすぎる場合、導電膜ＣＦとフィールドプレートＦＰ１の間における電圧降下が大きいものになる。これに対して、距離Ｄが幅Ｗの１０倍以下である場合、このような電圧降下を小さいものにすることができる。

図９は、図３のＦ−Ｆ´断面図である。本図に示す例では、導電膜ＣＦの第１領域は、第１回路領域ＨＳＲ（図３参照）の縁に沿って、トランジスタＴＲの外側（第１導電型層ＬＤＦの側）からトランジスタＴＲの内側（ドリフト領域ＬＤＲの側）に向かって延在している。さらに本図に示す例では、図７に示した例と同様に、導電膜ＣＦは、第２導電型領域ＩＤＦの幅方向において、第２導電型領域ＩＤＦの全体を覆っている。

次に、本実施形態の作用及び効果について説明する。本実施形態では、導電膜ＣＦの電位は、平面視で第２回路領域ＬＳＲの側でこの導電膜ＣＦに隣接するフィールドプレートＦＰ１の電位以下となる。そして延在領域において隣接する２つのフィールドプレートＦＰ１の間における素子分離膜ＥＩの表面の電位は、これら２つのフィールドプレートＦＰ１の電位の間の値となる。このため、導電膜ＣＦの電位は、素子分離膜ＥＩの表面の上記した電位よりも低いものとなる。すなわち、導電膜ＣＦによって覆われている領域は、素子分離膜ＥＩに正の電圧が印加されない構造になっている。

このような構造においては、延在領域及びその周辺において寄生トランジスタが動作することが防止される。すなわち、延在領域において、第２導電型領域ＩＤＦは、第１導電型層ＬＤＦ及び第１導電型のドリフト領域ＬＤＲによって挟まれている。さらに、第２導電型領域ＩＤＦは、素子分離膜ＥＩによって覆われている。このため、第２導電型領域ＩＤＦ、第１導電型層ＬＤＦ、ドリフト領域ＬＤＲ及び素子分離膜ＥＩによって寄生トランジスタが形成される場合がある。これに対して本実施形態では、上記したように、導電膜ＣＦによって覆われている領域には、素子分離膜ＥＩに正の電圧が印加されない。このため、上記した寄生トランジスタが動作することが防止される。結果、第２導電型領域ＩＤＦを介して第１導電型層ＬＤＦ（第１回路領域ＨＳＲ）とドリフト領域ＬＤＲ（トランジスタＴＲ）の間で電流がリークすることを防止することができる。

上記した効果は、封止樹脂ＳＲが半導体装置ＳＤを覆っている場合に特に有効に機能する。封止樹脂ＳＲは、一般に、正の可動イオン（例えば、Ｎａ^＋イオン）を含んでいる。そしてこのような可動イオンは、熱によって拡散しやすい。このため、高温において第１回路領域ＨＳＲと第２回路領域ＬＳＲの間に電圧が生じると、可動イオンが移動して分極を生じさせる。そしてこのような分極は、下向きの電界を発生させる場合がある。さらにこのような下向きの電界は、上記した寄生トランジスタをオンさせる場合がある。これに対して本実施形態では、このような寄生トランジスタの動作を効果的に防止することができる。

図１０は、ＨＴＲＢ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｒｅｖｅｒｓｅ Ｂｉａｓ）試験の結果を示すグラフである。本図（ａ）は、本実施形態の半導体装置ＳＤの結果を示している。本図（ｂ）は、本実施形態の半導体装置ＳＤから導電膜ＣＦを除いた構造の結果を示している。本図（ａ）に示すように、本実施形態では、ＨＴＲＢ試験の時間が増加しても、第１導電型層ＬＤＦ（第１回路領域ＨＳＲ）とドリフト領域ＬＤＲ（トランジスタＴＲ）の間において、第２導電型領域ＩＤＦの耐圧がほぼ劣化しない。これに対して、本図（ｂ）に示すように、導電膜ＣＦが設けられていない場合、第２導電型領域ＩＤＦの耐圧は、ＨＴＲＢ試験の時間の増加にともなって劣化する。

図１１は、図３の変形例を示す図である。導電膜ＣＦは、平面視で互いに離れた複数の領域において、コンタクトＣＣＮＴを介してフィールドプレートＦＰ１と電気的に接続している。本図に示す例では、導電膜ＣＦは、平面視で第２導電型領域ＩＤＦを介して互いに対向する領域において、コンタクトＣＣＮＴを介してフィールドプレートＦＰ１と電気的に接続している。なお、本図に示す例では、導電膜ＣＦの平面形状は矩形である。

本図に示す例においても、半導体装置ＳＤは、本実施形態と同様の効果を得ることができる。さらに本図に示す例では、導電膜ＣＦは、複数の領域から、フィールドプレートＦＰ１の電位を得ることができる。このため、フィールドプレートＦＰ１の電位が導電膜ＣＦに確実に与えられる。

図１２は、図３の変形例を示す図である。図１３〜図１５は、図１２のＡ−Ａ´〜Ｃ−Ｃ´断面図であり、本実施形態の図７〜図９に対応する。上記したように、導電膜ＣＦの平面形状は、フィールドプレートＦＰ１に沿って延在する第１領域と、第１領域の一端からフィールドプレートＦＰ１に交わる方向に延在する第２領域と、を含んでいる。本図に示す例では、導電膜ＣＦの第１領域が、第２導電型領域ＩＤＦの幅方向において、第２導電型領域ＩＤＦの一部のみを覆っている。

本図に示す例においても、導電膜ＣＦと平面視で重なる領域では、第２導電型領域ＩＤＦに反転層が生じることを防ぐことができる。このため、導電膜ＣＦ及びフィールドプレートＦＰ１のいずれとも平面視で重ならない領域において仮に第２導電型領域ＩＤＦに反転層が生じたとしても、第２導電型領域ＩＤＦを貫通するように電流がリークすることを防止することができる。このようにして、本図に示す例においても、半導体装置ＳＤは、本実施形態と同様の効果を得ることができる。

図１６は、図６の変形例を示す図である。本図に示す例では、本実施形態において互いに隣接していた一部の導電膜ＣＦが、互いに繋がっている。具体的には、本図に示す例では、本実施形態において互いに隣接していた２つの導電膜ＣＦが、互いに繋がっている。ただし、互いに繋がる導電膜ＣＦの数は２つに限定されず、３以上であってもよい。

互いに繋がった導電膜ＣＦは、コンタクトＣＣＮＴを介して、この導電膜ＣＦと平面視で覆われるフィールドプレートＦＰ１と電気的に接続している。さらに、この導電膜ＣＦは、当該導電膜ＣＦと接続しているフィールドプレートＦＰ１と、第１回路領域ＨＳＲの側（高電位側）でこのフィールドプレートＦＰ１と隣接しているフィールドプレートＦＰ１と、の間の第２導電型領域ＩＤＦの少なくとも一部を第２導電型領域ＩＤＦの延在方向に沿って隙間なく覆っている。

本図に示す例では、上記したフィールドプレートＦＰ１の間の領域が、素子分離膜ＥＩに正の電圧が印加されない構造になっている。このようにして、本図に示す例においても、半導体装置ＳＤは、本実施形態と同様の効果を得ることができる。

（第２の実施形態）
図１７は、第２の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第１の実施形態の図２に対応する。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第１の実施形態に係る半導体装置ＳＤと同様の構成である。

本実施形態において、フィールドプレートＦＰ１は、第１の実施形態と同様に、第１回路領域ＨＳＲの縁に沿う方向に、繰り返し設けられている。ただし本実施形態では、隣接するフィールドプレートＦＰ１同士が、電気的に互いに浮遊している。すなわち、本実施形態におけるフィールドプレートＦＰ１は、フローティングのフィールドプレートである。

さらに各フィールドプレートＦＰ１には、異なる電位が与えられている。具体的には、第１の実施形態と同様、第１回路領域ＨＳＲから第２回路領域ＬＳＲに近づくにしたがって、フィールドプレートＦＰ１の電位は低下するようになっている。

本実施形態においても、導電膜ＣＦによって覆われている領域は、素子分離膜ＥＩに正の電圧が印加されない構造になっている。このため、本実施形態においても、半導体装置ＳＤは、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図１８は、第３の実施形態に係る半導体装置ＳＤの構成を示す平面図の一部の領域を拡大した図であり、第１の実施形態の図３に対応する。図１９〜図２４は、図１８のＡ−Ａ´〜Ｆ−Ｆ´断面図であり、第１の実施形態の図４〜図９に対応する。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第１の実施形態に係る半導体装置ＳＤと同様の構成である。

本実施形態では、半絶縁性膜ＳＩＬが分離領域ＳＰＲを覆っている。具体的には、半絶縁性膜ＳＩＬは、分離領域ＳＰＲの全面を覆っていてもよい。半絶縁性膜ＳＩＬは、層間絶縁膜ＩＮＳＬ１の上に設けられており、層間絶縁膜ＩＮＳＬ２に覆われている。なお、半絶縁性膜ＳＩＬとしては、例えば、シリコンリッチのシリコン酸化膜を用いることができる。

半絶縁性膜ＳＩＬは、導電膜ＣＦ、ソース電極ＳＯＥ、ゲートプレート電極ＧＰ、ドレイン電極ＤＲＥ１、電極ＳＢＰ１、電極ＥＬ２、及び電極ＥＬ３を覆っている。すなわち、これらの電極は、半絶縁性膜ＳＩＬと電気的に接続している。

本実施形態では、第１の実施形態におけるコンタクトＣＣＮＴが設けられていない。このため、導電膜ＣＦとフィールドプレートＦＰ１は、コンタクトＣＣＮＴを介して電気的に接続されていない。さらに、複数の導電膜ＣＦは互いに離間している。

本実施形態では、延在領域において隣接する導電膜ＣＦが、半絶縁性膜ＳＩＬを介して電気的に接続されている。さらに、図１８及び図２１に示すように、第１回路領域ＨＳＲから第２回路領域ＬＳＲに向かって、ドレイン電極ＤＲＥ１、導電膜ＣＦ、及び電極ＥＬ３がこの順で並んでいる。このため、複数の導電膜ＣＦの電位は、ドレイン電極ＤＲＥ１の電位と電極ＥＬ３の電位の間において、第１回路領域ＨＳＲから第２回路領域ＬＳＲに近づくにしたがって低下したものとすることができる。

さらに、導電膜ＣＦ同士の間隔、又は半絶縁性膜ＳＩＬの抵抗値を適宜選択して、導電膜ＣＦの電位が、第１の実施形態と同様に、平面視で第２回路領域ＬＳＲの側でこの導電膜ＣＦに隣接するフィールドプレートＦＰ１の電位以下となるようにすることができる。

本実施形態においても、半導体装置ＳＤは、第１の実施形態と同様の効果を得ることができる。さらに本実施形態では、導電膜ＣＦとフィールドプレートＦＰ１を、コンタクトＣＣＮＴを介して接続する必要がない。このため、フィールドプレートＦＰ１の幅をコンタクトＣＣＮＴよりも小さいものとすることが可能となる。この場合、フィールドプレートＦＰ１の全長をさらに長いものにすることができる。結果、フィールドプレートＦＰ１の抵抗をさらに高いものにすることができる。このようにして、第１回路領域ＨＳＲから第２回路領域ＬＳＲへのリーク電流を抑制することができる。

（第４の実施形態）
図２５は、第４の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第１の実施形態の図２に対応する。図２６は、図２５の点線αで囲んだ領域を拡大した図であり、第１の実施形態の図３に対応する。図２７〜図３２は、図２６のＡ−Ａ´〜Ｆ−Ｆ´断面図であり、第１の実施形態の図４〜図９に対応する。図３３は、図２６のＧ−Ｇ´断面図である。図３４は、図２５の点線βで囲んだ領域を拡大した図である。図３５は、図３４のＡ−Ａ´断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第１の実施形態に係る半導体装置ＳＤと同様の構成である。

本実施形態では、分離領域ＳＰＲは、フィールドプレートＦＰ２を含んでいる。フィールドプレートＦＰ２は、層間絶縁膜ＩＮＳＬ１を介して、フィールドプレートＦＰ１の上方に位置しており、平面視で素子分離膜ＥＩと重なっている。そしてフィールドプレートＦＰ２は、第１の実施形態のフィールドプレートＦＰ１と同様に、図３４に示すように、第１回路領域ＨＳＲの縁に沿う方向に、折り返されながら又はスパイラル状に、繰り返し設けられている。すなわち、フィールドプレートＦＰ２は、抵抗性のフィールドプレートである。

フィールドプレートＦＰ２は、第１の実施形態のフィールドプレートＦＰ１と同様に、分離領域ＳＰＲの幅方向における中央よりも第１回路領域ＨＳＲ側に位置する部分で、トランジスタＴＲのドレイン電極ＤＲＥ１に電気的に接続されている。さらにフィールドプレートＦＰ２は、この中央よりも第２回路領域ＬＳＲ側に位置する部分で接地電位又は制御回路ＬＧＣ（第２回路）の電源電位が印加されている。本図に示す例では、フィールドプレートＦＰ２は、最も内周側の周でトランジスタＴＲのドレイン電極ＤＲＥ１に電気的に接続されている。さらに、フィールドプレートＦＰ２は、最も外周側の周で接地電位又は第２回路領域ＬＳＲに接続されている。ただし、フィールドプレートＦＰ２は、第１回路領域ＨＳＲ内においてドレイン電極ＤＲＥ１と異なる電極に電気的に接続していてもよい。この場合フィールドプレートＦＰ２に接続する電極の電圧は、接地電位及び制御回路ＬＧＣの電源電位よりも低いものである。

フィールドプレートＦＰ１，ＦＰ２は、第１回路領域ＨＳＲの側から第２回路領域ＬＳＲの側に向かう領域において、平面視で交互に設けられている。このようにして、フィールドプレートＦＰ２は、第１の実施形態における導電膜ＣＦとして機能している。すなわち、本実施形態では、導電膜ＣＦは、フィールドプレートＦＰ２の一部となっている。

フィールドプレートＦＰ２は、図３３に示すように、コンタクトＦＥＣＮＴ３、ドレイン電極ＤＲＥ２、及びコンタクトＦＥＣＮＴ２を介して、ドレイン電極ＤＲＥ１と電気的に接続している。本図に示す例では、ドレイン電極ＤＲＥ１は、層間絶縁膜ＩＮＳＬ２に覆われている。そして層間絶縁膜ＩＮＳＬ２の上には、層間絶縁膜ＩＮＳＬ３が設けられている。ドレイン電極ＤＲＥ２は、層間絶縁膜ＩＮＳＬ３に覆われている。そしてドレイン電極ＤＲＥ２は、層間絶縁膜ＩＮＳＬ２に埋め込まれたコンタクトＦＥＣＮＴ２を介してドレイン電極ＤＲＥ１と接続している。さらにドレイン電極ＤＲＥ２は、層間絶縁膜ＩＮＳＬ２に埋め込まれたコンタクトＦＥＣＮＴ３を介してフィールドプレートＦＰ２と接続している。このようにして、フィールドプレートＦＰ２は、ドレイン電極ＤＲＥ１に電気的に接続している。

さらに、フィールドプレートＦＰ２は、図３５に示すように、コンタクトＣＮＴ７、電極ＳＢＰ２、コンタクトＣＮＴ８、電極ＳＢＰ３、及びコンタクトＣＮＴ９を介して、第２導電型領域ＩＤＦに設けられた第２導電型の高濃度層ＨＤＦ１に接続している。電極ＳＢＰ２は、層間絶縁膜ＩＮＳＬ３に覆われている。電極ＳＢＰ３は、層間絶縁膜ＩＮＳＬ３の下において、層間絶縁膜ＩＮＳＬ２に覆われている。そして電極ＳＢＰ２は、層間絶縁膜ＩＮＳＬ２に埋め込まれたコンタクトＣＮＴ７を介してフィールドプレートＦＰ２と接続している。さらに電極ＳＢＰ２は層間絶縁膜ＩＮＳＬ２に埋め込まれたコンタクトＣＮＴ８を介して電極ＳＢＰ３に接続している。さらに電極ＳＢＰ３は、層間絶縁膜ＩＮＳＬ１に埋め込まれたコンタクトＣＮＴ９を介して高濃度層ＨＤＦ１に接続している。このようにして、フィールドプレートＦＰ２は、接地電位に接続されている。

フィールドプレートＦＰ２は、抵抗性のフィールドプレートであり、第１の実施形態のフィールドプレートＦＰ１と同様の構造を有している。このため、第１の実施形態のフィールドプレートＦＰ１と同様、第１回路領域ＨＳＲから第２回路領域ＬＳＲに近づくにしたがって、フィールドプレートＦＰ２の電位は低下する。

さらに、フィールドプレートＦＰ２の抵抗値を適宜設定して、フィールドプレートＦＰ２（導電膜ＣＦ）の電位が、平面視で第２回路領域ＬＳＲの側でこの導電膜ＣＦに隣接するフィールドプレートＦＰ１の電位以下になるようにすることができる。このようにして、本実施形態においても、半導体装置ＳＤは、第１の実施形態と同様の効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＢＤＦ 埋込拡散層
ＢＳＥ 基板
ＣＦ 導電膜
ＣＣＮＴ コンタクト
ＣＮＴ１〜ＣＮＴ９ コンタクト
ＤＣＮＴ コンタクト
ＤＬ 絶縁層
ＤＲ ドレイン
ＥＰＩ 半導体層
ＥＬ１〜ＥＬ３ 電極
ＤＲＥ１，ＤＲＥ２ ドレイン電極
ＥＩ 素子分離膜
ＦＣＮＴ１ コンタクト
ＦＥＣＮＴ１，ＦＥＣＮＴ２ コンタクト
ＦＰ１，ＦＰ２ フィールドプレート
ＦＰＥ１〜ＦＰＥ３ フィールドプレート電極
ＧＣＮＴ コンタクト
ＧＤＲ ガードリング
ＧＥ ゲート電極
ＧＰ ゲートプレート電極
ＨＤＣ ハイサイド駆動回路
ＨＤＦ１〜ＨＤＦ３ 高濃度層
ＨＭ ハイサイドＭＯＳトランジスタ
ＨＳＲ 第１回路領域
ＩＤＦ 第２導電型領域
ＩＮＳＬ１〜ＩＮＳＬ３ 層間絶縁膜
ＬＤ 負荷
ＬＤＣ ローサイド駆動回路
ＬＤＦ 第１導電型層
ＬＤＲ ドリフト領域
ＬＧＣ 制御回路
ＬＭ ローサイドＭＯＳトランジスタ
ＬＳＣ レベルシフト回路
ＬＳＲ 第２回路領域
ＯＰＣ 電力制御回路
ＰＭＣ パルス発生回路
ＳＢＰ１〜ＳＢＰ３ 電極
ＳＣＮＴ コンタクト
ＳＤ 半導体装置
ＳＩＬ 半絶縁性膜
ＳＯ ソース
ＳＯＥ ソース電極
ＳＰＲ 分離領域
ＳＲ 封止樹脂
ＳＵＢ 基板
ＴＲ トランジスタ

Claims (20)

1. 以下を含む半導体装置：
   電源電位が第１電圧である第１回路が形成されている第１回路領域；
   電源電位が前記第１電圧より低い第２電圧である第２回路が形成されている第２回路領域；
   前記第２回路領域から前記第１回路領域を分離する分離領域；及び
   前記分離領域内に位置し、前記第２回路を前記第１回路に接続し、ソース及びドレインが第１導電型であるトランジスタ、
   前記分離領域は、以下を含む：
   素子分離膜；
   平面視において前記素子分離膜と重なる第１フィールドプレート；
   前記第１フィールドプレート上に設けられた複数の導電膜；
   平面視において前記素子分離膜と重なり、前記トランジスタの周囲に位置する第２導電型領域；及び
   前記第２導電型領域を介して前記トランジスタの前記ソース又は前記ドレインと逆側に位置する第１導電型領域、
   ここで、前記導電膜のうちの少なくとも一つは、平面視において前記第２回路領域側で前記導電膜に隣接する前記第１フィールドプレートの電位よりも低い電位を有しており、平面視において前記第２回路領域側で前記導電膜に隣接する前記第１フィールドプレートと前記第１回路領域側で当該第１フィールドプレートに隣接する前記第１フィールドプレートの間の前記第２導電型領域の少なくとも一部を前記第１回路領域側から前記第２回路領域側への一方向に沿って隙間なく覆っている。
2. 請求項１に記載の半導体装置であって、ここで、前記トランジスタのドレイン電極の電圧又は前記第１回路領域内の他の電極の電圧が前記第１回路領域側の前記第１フィールドプレートに印加されており、
   ここで、接地電位又は前記第２電圧が前記第２回路領域側の前記第１フィールドプレートに印加されており、
   ここで、前記ドレイン電極の前記電圧が印加されている前記第１フィールドプレートと前記接地電位又は前記第２電圧が印加されている前記第１フィールドプレートの間において、前記第１フィールドプレートの電位及び前記導電膜の電位は、前記接地電位又は前記第２電圧以上かつ前記ドレイン電極の前記電圧以下である。
3. 請求項１に記載の半導体装置であって、ここで、前記導電膜は、ビアを介して、平面視において前記第１回路領域側で前記導電膜に隣接する前記第１フィールドプレート及び平面視において前記第２回路領域側で前記導電膜に隣接する前記第１フィールドプレートの一方に電気的に接続している。
4. 請求項３に記載の半導体装置であって、前記導電膜は、前記ビアを介して、平面視において前記第２回路領域側の前記導電膜に隣接する前記第１フィールドプレートに電気的に接続している。
5. 請求項１に記載の半導体装置であって、ここで、隣り合う少なくとも２つの導電膜が、互いに繋がっており、ビアを介して、平面視において前記導電膜と重なる前記第１フィールドプレートに電気的に接続しており、前記導電膜に接続する前記第１フィールドプレートと前記第１回路領域側で隣接する第１フィールドプレートの間の前記第２導電型領域の少なくとも一部を前記一方向に沿って隙間なく覆っている。
6. 請求項１に記載の半導体装置であって、ここで、前記第１フィールドプレートは、前記第１回路領域の縁に沿う方向に折り返されながら又はスパイラル状に繰り返し設けられており、最も内側の周において前記トランジスタのドレイン電極又は前記第１回路領域内の他の電極に電気的に接続しており、最も外側の周において接地電位又は前記第２回路に接続している。
7. 請求項１に記載の半導体装置であって、ここで、隣り合う第１フィールドプレートが互いに電気的に浮遊している。
8. 請求項１に記載の半導体装置であって、ここで、前記導電膜は、互いに離間しており、半絶縁性膜に覆われている。
9. 請求項１に記載の半導体装置であって、ここで、前記導電膜は、前記第１フィールドプレート上に位置する第２フィールドプレートの一部であり、
   ここで、前記第２フィールドプレートは、平面視において前記素子分離膜と重なり、前記第１回路領域の縁に沿う方向に折り返されながら又はスパイラル状に繰り返し設けられており、最も内側の周において前記トランジスタのドレイン電極又は前記第１回路領域内の他の電極に電気的に接続しており、最も外側の周において接地電位又は前記第２回路に接続している。
10. 請求項１に記載の半導体装置であって、ここで、前記第１フィールドプレートは、前記第１回路領域の縁に沿う方向に繰り返し設けられている。
11. 請求項１に記載の半導体装置であって、ここで、前記第１回路領域から前記第２回路領域に向けて前記第１フィールドプレートの電位及び前記導電膜の電位が低下している。
12. 請求項１に記載の半導体装置であって、さらに以下を含む：
    基板、前記第１及び第２回路領域及び前記素子分離膜は、前記基板内に形成されている、
    ここで、前記第２回路領域は、平面視において、前記分離領域の外側に位置している。
13. 請求項１に記載の半導体装置であって、ここで、前記第２導電型領域のうちの前記第１回路領域側から前記第２回路領域側に向けて延在している部分と前記素子分離膜が平面視において互いに重なっている領域内において、前記第１フィールドプレート及び前記導電膜は、平面視において、前記第１回路領域側から前記第２回路領域側に向けて交互に設けられている。
14. 以下を含む半導体装置：
    電源電位が第１電圧である第１回路が形成されている第１回路領域；
    電源電位が前記第１電圧より低い第２電圧である第２回路が形成されている第２回路領域；
    前記第２回路領域から前記第１回路領域を分離する分離領域；及び
    前記分離領域内に位置し、前記第２回路を前記第１回路に接続しているトランジスタ、
    前記分離領域は、以下を含む：
    素子分離膜；
    平面視において前記素子分離膜と重なる第１フィールドプレート；
    前記第１フィールドプレート上に設けられた複数の導電膜；
    平面視において前記素子分離膜と重なり、前記トランジスタの周囲に位置する第２導電型領域；及び
    前記第２導電型領域を介して前記トランジスタと逆側に位置する第１導電型領域、
    ここで、前記導電膜のうちの少なくとも一つは、平面視において前記第２回路領域側で前記導電膜に隣接する前記第１フィールドプレートの電位よりも低い電位を有しており、平面視において前記第２回路領域側で前記導電膜に隣接する前記第１フィールドプレートと前記第１回路領域側で当該第１フィールドプレートに隣接する前記第１フィールドプレートの間の前記第２導電型領域の少なくとも一部を前記第１回路領域側から前記第２回路領域側への一方向に沿って隙間なく覆っている。
15. 請求項１４に記載の半導体装置であって、ここで、前記第２導電型領域のうちの前記第１回路領域側から前記第２回路領域側に向けて延在している部分と前記素子分離膜が平面視において互いに重なっている領域内において、前記第１フィールドプレート及び前記導電膜は、平面視において、前記第１回路領域側から前記第２回路領域側に向けて交互に設けられている。
16. 請求項１４に記載の半導体装置であって、ここで、前記第１回路領域から前記第２回路領域に向けて前記第１フィールドプレートの電位及び前記導電膜の電位が低下している。
17. 以下を含む半導体装置：
    電源電位が第１電圧である第１回路が形成されている第１回路領域；
    電源電位が前記第１電圧より低い第２電圧である第２回路が形成されている第２回路領域；
    前記第１回路領域と前記第２回路領域の間の分離領域；及び
    前記分離領域内に位置し、前記第２回路を前記第１回路に接続しているトランジスタ、
    前記分離領域は、以下を含む：
    素子分離膜；
    前記第１回路領域の縁に沿う方向に設けられた第１フィールドプレート；
    前記第１フィールドプレート上に設けられた複数の導電膜；
    平面視において前記素子分離膜と重なり、前記トランジスタの周囲に位置する第２導電型領域；及び
    前記第２導電型領域を挟んで前記トランジスタのソース又はドレインと逆側に位置する第１導電型領域、
    ここで、前記導電膜のうちの少なくとも一つは、平面視において前記第２回路領域側で前記導電膜に隣接する前記第１フィールドプレートの電位と異なる電位を有しており、平面視において前記第２回路領域側で前記導電膜に隣接する前記第１フィールドプレートと前記第１回路領域側で当該第１フィールドプレートに隣接する前記第１フィールドプレートの間の前記第２導電型領域の少なくとも一部を前記第１回路領域側から前記第２回路領域側への一方向に沿って隙間なく覆っている。
18. 請求項１７に記載の半導体装置であって、ここで、前記第１フィールドプレートは、平面視において前記素子分離膜と重なっている。
19. 請求項１７に記載の半導体装置であって、ここで、前記第２導電型領域のうちの前記第１回路領域側から前記第２回路領域側に向けて延在している部分と前記素子分離膜が平面視において互いに重なっている領域内において、前記第１フィールドプレート及び前記導電膜は、平面視において、前記第１回路領域側から前記第２回路領域側に向けて交互に設けられている。
20. 請求項１７に記載の半導体装置であって、ここで、前記第１回路領域から前記第２回路領域に向けて前記第１フィールドプレートの電位及び前記導電膜の電位が低下している。

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