DE102006029499B4 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Halbleitervorrichtung, bei der eine hochspannungsfeste Halbleitervorrichtung und Logikschaltungen auf einem einzigen Chip integriert sind, mit: einer hochspannungsfesten Halbleitervorrichtung (101), die eine Oxidschicht (2) und eine Epitaxieschicht (3) auf einem Stützsubstrat (1) aufweist, einer hochpotentialseitigen Logikschaltung (301), die mit einer zum Anlegen eines hohen Potentials bestimmten Elektrode (703) der hochspannungsfesten Halbleitervorrichtung verbunden ist, einer niedrigpotentialseitigen Logikschaltung (201), die Steuersignale zum Steuern des Treibens der hochspannungsfesten Halbleitervorrichtung ausgibt, und einem Mehrgrabentrennbereich (405), der eine Hochpotentialinsel (402) abtrennt, die die hochpotentialseitige Logikschaltung enthält, der aus mehrfach überlagerten Grabentrennbereichen (403) gebildet ist, die über kapazitive Kopplung vorgespannt sind, und der einen Pegelschiebebereich (404) aufweist, der die hochpotentialseitigen Logikschaltung mit der zum Anlegen eines hohen Potentials bestimmten Elektrode der hochspannungsfesten Halbleitervorrichtung verbindet, wobei ein Teil der mehrfach überlagerten Grabentrennbereiche so angeordnet ist, dass er sich mit einem Teil der hochspannungsfesten Halbleitervorrichtung (101) überlappt, und der Pegelschiebebereich (404) über die kapazitive Kopplung so vorgespannt ist, dass er in den mehrfach überlagerten Grabentrennbereichen (403) ein hohes Potential aufweist und in einem Bereich angeordnet ist, der sich mit dem Teil der hochspannungsfesten Halbleitervorrichtung (101) überlappt, so dass er die hochpotentialseitige Logikschaltung mit der zum Anlegen eines hohen Potentials bestimmten Elektrode der hochspannungsfesten Halbleitervorrichtung verbindet.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, insbesondere auf eine hochspannungsfeste Halbleitervorrichtung und ein Verfahren für ihre Herstellung.
  • Als herkömmliche hochspannungsfeste Halbleitervorrichtung wurde eine integrierte Leistungsschaltungsvorrichtung (HVIC: High Voltage IC) verwendet, in der eine Halbleiterleistungsvorrichtung und Logikschaltungen auf einem einzelnen Chip integriert sind, um das Ansteuern verschiedener Vorrichtungen wie z. B. von Motoren, Beleuchtungsvorrichtungen und Bilddarstellungsvorrichtungen zu steuern.
  • Die folgende Beschreibung einer bekannten integrierten Leistungsschaltungsvorrichtung ist im Wesentlichen gestützt auf die Druckschrift JP 2005-251903 A und den Fachartikel von Kiyoto Watabe et al., ”A 0.8 μm High Voltage IC using Newly Designed 600 V Lateral IGBT on Thick Buried Oxide SOI”, 1996 IEEE International Symposium on Power Semiconductor Devices and IC's Proceedings, S. 151–154.
  • 44 ist eine Draufsicht, die eine bekannte integrierte Leistungsschaltungsvorrichtung zeigt (im Folgenden einfach als HVIC bezeichnet). 45 bis 47 sind Schnittansichten des in 44 gezeigten bekannten HVIC. 45 ist eine Schnittansicht entlang einer Linie A-A' in 44, 46 ist eine Schnittansicht entlang einer Linie B-B' von 44, und 47 ist eine Schnittansicht entlang einer Linie C-C' von 44. 48 ist ein Blockdiagramm, das den Aufbau einer Treiberschaltung auf der oberen Seite (der Seite des hohen Potentials) des bekannten HVIC zeigt.
  • Das in 44 gezeigte HVIC enthält einen hochspannungsfesten n-Kanal-MOSFET 100, eine erste Logikschaltung 200, die mit der Gateelektrode des MOSFET 100 verbunden ist, und eine Hochpotentialinsel 400 mit einer hochpotentialseitigen zweiten Logikschaltung, die mit der Drainelektrode des MOSFET 100 verbunden ist. Die Hochpotentialinsel 400 ist von anderen Niedrigpotentialbereichen unter Verwendung eines Grabentrennbereichs 401 getrennt, und die Drainelektrode des MOSFET 100 ist unter Verwendung einer Hochpotentialpegelschiebeverdrahtung mit der zweiten Logikschaltung 300 verbunden.
  • Wie in den Schnittansichten von 45, 46 und 47 des HVIC dargestellt, sind eine vergrabene Oxidschicht 2 und eine n–-Epitaxieschicht 3 auf einem n-Halbleitersubstrat 1 gebildet (es kann auch ein p-Typ verwendet werden). Wie in 45 dargestellt sind p+-Trenndiffusionsbereiche 4 so ausgebildet, dass sie die vergrabene Oxidschicht 2 erreichen und Grabentrennbereiche 16 einschließen. In 45, 46 und 47 bezeichnet Bezugszeichen 5 einen tiefen n+-Diffusionsbereich, Bezugszeichen 6 einen p-Diffusionsbereich, Bezugszeichen 7 einen p+-Diffusionsbereich, Bezugszeichen 8 einen n+-Diffusionsbereich, Bezugszeichen 9 eine Gateelektrode, die auch als Feldplatte verwendet wird, Bezugszeichen 10 eine Aluminiumelektrode, die auch als eine GND-seitige Feldplatte verwendet wird, Bezugszeichen 11 eine Oxidschicht, Bezugszeichen 12 eine Pegelschiebealuminiumelektrode, die als Pegelschiebeverdrahtung verwendet wird, und Bezugszeichen 14 eine Feldoxidschicht (LOCOS-Schicht). Das HVIC hat eine Trennstruktur, d. h. eine RESURF-Struktur (Reduced Surface Field), bei der die n–-Epitaxieschicht 3 unter Verwendung der Grabentrennbereiche 16 und der p+-Trenndiffusionsbereiche 4 abgetrennt und eingeschlossen ist (siehe z. B. US 4 292 642 A ). 48 zeigt einen Mehrgrabentrennbereich in der oberseitigen (hochpotentialseitigen) Treiberschaltung des bekannten HVIC in gestrichelten Linien.
  • Wie in 44 und 45 dargestellt, ist der bekannte HVIC so aufgebaut, dass die Pegelschiebealuminiumelektrode 12, die als Hochpotentialpegelschiebeverdrahtung dient, die p+-Trenndiffusionsbereiche 4 überkreuzt, die das Potential des Substrats und der p-Diffusionsbereiche 6 aufweisen. Daher wird die Verlängerung einer Verarmungsschicht, die auf der n–-Epitaxieschicht 3 gebildet wird, behindert, wodurch ein Problem auftritt, dass die Spannungsfestigkeit der Vorrichtung sinkt.
  • Dieses Problem in dem Aufbau des bekannten HVIC wird bewältigt unter Verwendung eines MFFP-Aufbaus (Multiple Floating Field Plate = mehrfach schwebende Feldplatte), bei der eine Feldplatte unter Verwendung einer Gateelektrode oder dergleichen auf dem pn-Übergang gebildet ist, um die Verlängerung der Verarmungsschicht zu erzielen, Feldplatten mehrfach durch Schweben ausgebildet sind und das Oberflächenfeld unter Verwendung einer kapazitiven Kopplung stabilisiert wird (z. B. JPH05190693A ).
  • In dem Fall, in dem die Potentialdifferenz zwischen der Pegelschiebealuminiumelektrode 12, die als Hochpotentialpegelschiebeverdrahtung dient, und einer Aluminiumelektrode 10, die als GND-seitige Feldplatte dient, größer ist als die dielektrische Spannungsfestigkeit der zwischen diesen Schichten gebildeten Oxidschicht 11, muss der Aufbau so entworfen werden, dass ein Bereich, in dem die Pegelschiebealuminiumelektrode 12, die als Hochpotentialpegelschiebeverdrahtung dient, und die Aluminiumelektrode 10, die als GND-seitige Feldplatte dient, sich überlappen, nicht existiert. Wenn sie sich überlappen, muss die GND-seitige Feldplatte (Aluminiumelektrode 10) in einem solchen Bereich abgeschnitten werden.
  • Wenn die für den HVIC erforderliche Spannung bei der bekannten Halbleitervorrichtung hoch wird, tritt ein Problem auf, dass die Äquipotentiallinien aufgrund der Tatsache verzerrt werden, dass die GND-seitige Feldplatte (die Aluminiumelektrode 10) unter der Pegelschiebeverdrahtung nicht bereitgestellt ist, und aufgrund des Einflusses des Potentials der Pegelschiebeverdrahtung, wodurch eine Feldkonzentration auftritt und die Spannungsfestigkeit der Vorrichtung wie oben beschrieben verringert wird.
  • Zum Erleichtern dieses Problems wird herkömmlicherweise die Oxidschicht 11 zwischen der Pegelschiebealuminiumelektrode 12 und der Aluminiumelektrode 10 so gebildet, dass sie eine Dicke von 2,0 μm oder mehr aufweist. Dieses Ansteigen der Dicke der Oxidschicht 11 zwischen den Schichten macht jedoch den Herstellungsvorgang kompliziert und erhöht die Herstellungskosten. Wenn die Oxidschicht 11 zwischen den Schichten so ausgebildet ist, dass sie eine große Dicke aufweist, gibt es außerdem einen Nachteil, dass eine Mikroherstellungstechnologie nicht verwendet werden kann. Weiter kann das Problem, dass die Äquipotentiallinien aufgrund des Einflusses des hohen Potentials der Pegelschiebeverdrahtung verzerrt werden, nicht vermieden werden. Daher war ein Aufbau ohne Pegelschiebeverdrahtung erwünscht.
  • DE 10 2004 022 376 A1 zeigt eine Halbleitervorrichtung, bei der ein p-leitender Fremdstoffbereich einen RESURF-Isolierbereich in einer n–-leitenden Halbleiterschicht bildet. Eine Grabenisolierstruktur und der p-leitende Fremdstoffbereich bilden zusammen einen Grabenisolierbereich in der n–-leitenden Halbleiterschicht in dem RESURF-Isolierbereich. Ein NMOS-Transistor ist in dem Grabenisolierbereich vorgesehen. Eine Steuerschaltung ist in dem RESURF-Isolierbereich außerhalb von dem Grabenisolierbereich vorgesehen. In einer Ausführungsform sind drei Grabenisolierstrukturen vorgesehen.
  • Die vorliegende Erfindung hat die Aufgabe, ein Halbleitervorrichtungsherstellungsverfahren bereitzustellen, das in der Lage ist, leicht eine hoch zuverlässige Halbleitervorrichtung mit einem Aufbau mit hoher Spannungsfestigkeit herzustellen durch Vermeiden von Überschneidungen zwischen Niedrigpotentialbereichen und Hochpotentialverdrahtungen und durch Verwenden einer einfachen Herstellungsverarbeitung, und eine hoch zuverlässige Halbleitervorrichtung mit außerordentlicher Leistungsfähigkeit bereitzustellen, die unter Verwendung des Herstellungsverfahrens hergestellt worden ist.
  • Die Aufgabe wird gelöst durch Halbleitervorrichtung gemäß Anspruch 1, 15 oder 16. In dieser Halbleitervorrichtung gibt es keine Überschneidung zwischen den Niedrigpotentialbereichen und den Hochpotentialverdrahtungen, wodurch eine Zuverlässigkeit der hochspannungsfesten Halbleiterleitungsvorrichtung erhöht wird.
  • Die Aufgabe wird ebenfalls gelöst durch ein Verfahren gemäß Anspruch 18. Bei diesem Verfahren gibt es kein Überschneiden zwischen den Niedrigpotentialbereichen und den Hochpotentialverdrahtungen, wodurch ein hochspannungsfester Aufbau leicht unter Verwendung einfacher Produktionsschritte gebildet wird.
  • Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen gekennzeichnet.
  • Mit der vorliegenden Erfindung kann eine hochzuverlässige Halbleitervorrichtung, die einen hochspannungsfesten Aufbau aufweist und in ihrer Spannungsfestigkeitseigenschaft hervorragend ist, unter Verwendung eines einfachen Herstellungsverfahrens hergestellt werden. Weiterhin kann eine Halbleitervorrichtung bereitgestellt werden, die kein Überschneiden zwischen den Niedrigpotentialbereichen und den Hochpotentialverdrahtungen aufweist und eine ausgezeichnete Spannungsfestigkeitseigenschaft aufweist.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • 1 ist eine Draufsicht, die eine integrierte Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Beispiel für eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung dient.
  • 2 ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie A-A' in 1.
  • 3 ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie B-B' in 1.
  • 4 ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie C-C' in 1.
  • 5 ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie D-D' in 1.
  • 6 zeigt eine Ersatzschaltung der kapazitiven Kopplung in dem Mehrgrabentrennbereich der Halbleitervorrichtung gemäß der ersten Ausführungsform.
  • 7 ist eine vereinfachte Darstellung der in 6 gezeigten Ersatzschaltung.
  • 8A ist eine Draufsicht, die den Aufbau der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
  • 8B ist eine vergrößerte Ansicht, die einen Teil des Mehrgrabentrennbereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
  • 9 ist eine Schnittansicht, die den Aufbau der Grabenseitenwandfeldplatte der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
  • 10 ist eine Schnittansicht eines Pegelschiebeverdrahtungsbereichs entlang einer Linie F-F' in 8B.
  • 11 ist ein Verteilungsdiagramm, das das Potential zwischen der Source und dem Drain der Vorrichtung in dem Querschnitt entlang einer Linie E-E' in 8B zeigt.
  • 12A bis 12E sind Ansichten, die Prozessflüsse zum Herstellen des Grabenseitenwandfeldplattenaufbaus der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
  • 13A bis 13E sind Ansichten, die Prozessflüsse zum Herstellen des Grabenseitenwandfeldplattenaufbaus der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
  • 14A bis 14E sind Ansichten, die Prozessflüsse zum Herstellen des Grabenseitenwandfeldplattenaufbaus der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
  • 15A bis 15E sind Ansichten, die Prozessflüsse zum Herstellen des Grabenseitenwandfeldplattenaufbaus der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
  • 16 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform zeigt.
  • 17 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer dritten Ausführungsform zeigt.
  • 18 ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie A-A' in 17.
  • 19 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer vierten Ausführungsform zeigt.
  • 20 ist eine Ansicht, die den Aufbau der Verbindung zwischen einer Grabenseitenwandfeldplatte und einer Mehrfachfeldplatte (Oberflächenfeldplatte) der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt
  • 21A ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie E-E' in 20.
  • 21B ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie F-F' in 20.
  • 22 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer fünften Ausführungsform zeigt.
  • 23 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer siebten Ausführungsform zeigt.
  • 24 ist eine Schnittansicht der Sourceverdrahtung der Halbleitervorrichtung gemäß der siebten Ausführungsform
  • 25 ist eine Schnittansicht der Gateverdrahtung der Halbleitervorrichtung gemäß der siebten Ausführungsform.
  • 26 ist eine Ansicht, die den Aufbau der Grabenseitenwandfeldplatte und der Pegelschiebeverdrahtungen einer Halbleitervorrichtung gemäß einer achten Ausführungsform zeigt.
  • 27 ist eine Ansicht, die den Aufbau des Mehrgrabentrennbereichs einer Halbleitervorrichtung gemäß einer neunten Ausführungsform zeigt.
  • 28 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer zehnten Ausführungsform zeigt.
  • 29 ist eine Draufsicht, die einen Aufbau der Halbleitervorrichtung gemäß der zehnten Ausführungsform zeigt, wobei die Grabenseitenwandfeldplatte mit den Mehrfachfeldplatten an der Oberfläche verbunden ist.
  • 30 ist eine Schnittansicht eines Pegelschiebeverdrahtungsbereichs entlang einer Linie A-A' in 29.
  • 31 ist eine Ansicht, die einen Aufbau der Halbleitervorrichtung gemäß einer elften Ausführungsform zeigt, wobei ein Verfahren zum Erfassen des Potentials des Mehrgrabentrennbereichs angewendet ist.
  • 32 zeigt eine Ersatzschaltung bei einem Beispiel der in 31 gezeigten Halbleitervorrichtung.
  • 33A ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie A-A' in 31.
  • 33B ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie B-B' in 31.
  • 34 ist eine Ansicht, die eine Beziehung zwischen einer Potentialänderung und dem Betrieb einer CMOS-Schaltung auf der Niedrigpotentialseite der Halbleitervorrichtung gemäß der elften Ausführungsform zeigt.
  • 35 ist eine Ansicht, die eine Beziehung zwischen einer Potentialänderung und dem Betrieb einer CMOS-Schaltung auf der Hochpotentialseite der Halbleitervorrichtung gemäß der elften Ausführungsform zeigt.
  • 36 ist eine Ansicht, die ein Beispiel einer Halbleitervorrichtung gemäß einer zwölften Ausführungsform zeigt, wobei ein Verfahren zum Erfassen des Potentials des Mehrgrabentrennbereichs angewendet ist.
  • 37 zeigt eine Ersatzschaltung der Halbleitervorrichtung gemäß der zwölften Ausführungsform.
  • 38 ist eine Ansicht, die einen Aufbau einer Halbleitervorrichtung gemäß einer dreizehnten Ausführungsform zeigt.
  • 39 ist eine Ansicht, die ein Aufbaubeispiel einer Halbleitervorrichtung gemäß einer fünfzehnten Ausführungsform zeigt, wobei die Hochpotentialverdrahtungen des Mehrgrabentrennbereichs angewendet sind.
  • 40 zeigt eine Ersatzschaltung der Halbleitervorrichtung gemäß der fünfzehnten Ausführungsform.
  • 41A ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie A-A' in 39.
  • 41B ist eine Schnittansicht der Halbleitervorrichtung entlang einer Linie B-B' in 39.
  • 42 zeigt eine Ersatzschaltung des Aufbaus einer Halbleitervorrichtung gemäß einer sechzehnten Ausführungsform.
  • 43 ist ein Signalverlaufsdiagramm, das den Betrieb der Halbleitervorrichtung gemäß der sechzehnten Ausführungsform zeigt.
  • 44 ist eine Draufsicht, die eine bekannte integrierte Leistungsschaltungsvorrichtung zeigt.
  • 45 ist eine Schnittansicht der integrierten Leistungsschaltungsvorrichtung entlang einer Linie A-A' in 44.
  • 46 ist eine Schnittansicht der integrierten Leistungsschaltungsvorrichtung entlang einer Linie B-B' in 44.
  • 47 ist eine Schnittansicht der integrierten Leistungsschaltungsvorrichtung entlang einer Linie C-C' in 44.
  • 48 ist ein Blockdiagramm, das den Aufbau der oberseitigen (hochpotentialseitigen) Treiberschaltung der bekannten integrierten Leistungsschaltungsvorrichtung zeigt.
  • Bevorzugte Ausführungsformen einer Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der vorliegenden Erfindung werden nun mit Bezug auf die begleitenden Zeichnungen beschrieben. In den folgenden Ausführungsformen sind Bestandteile, die im wesentlichen dieselben Funktionen und Aufbauten aufweisen, durch dieselben Bezugszeichen bezeichnet und erläutert.
  • 1 ist eine Draufsicht, die eine integrierte Leistungsschaltungsvorrichtung zeigt (im Folgenden einfach als HVIC bezeichnet), die als ein Beispiel einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung dient. In 1 ist dieser HVIC schematisch dargestellt, um die Erklärung des HVIC gemäß der ersten Ausführungsform zu erleichtern, und die Größe seiner Komponenten und die Zwischenräume zwischen ihnen sind von denen einer tatsächlichen Vorrichtung verschieden.
  • 2 bis 5 sind Schnittansichten des in 1 gezeigten HVIC. 2 ist eine Schnittansicht entlang einer Linie A-A' in 1, 3 ist eine Schnittansicht entlang einer Linie B-B' in 1, 4 ist eine Schnittansicht entlang einer Linie C-C' in 1 und 5 ist eine Schnittansicht entlang einer Linie D-D' in 1.
  • Wie in 1 dargestellt enthält der HVIC gemäß der ersten Ausführungsform: einen hochspannungsfesten n-Kanal-MOSFET 101; eine niedrigpotentialseitige Logikschaltung 201, die mit einer Gateelektrode 702 des MOSFET 101 verbunden ist und Steuersignale zum Steuern des Treibens des MOSFET 101 ausgibt; und eine hochspannungsfeste Hochpotentialinsel 402, die eine hochpotentialseitige Logikschaltung 301 aufweist, die mit einer Drainelektrode 703 des MOSFET 101 verbunden ist. Die Hochpotentialinsel 402, die die hochpotentialseitige Logikschaltung 301 enthält, ist unter Verwendung von Grabentrennbereichen 403 eingeschlossen und abgetrennt, die so ausgebildet sind, dass sie sich in mehreren Schichten überlagern. Ein Mehrgrabentrennbereich 405 enthält die Grabentrennbereiche 403, die wie oben beschrieben so ausgebildet sind, dass sie sich in mehreren Schichten überlagern.
  • In 2 bis 5 bezeichnet Bezugszeichen 1 ein n-Halbleitersubstrat 1 (es kann auch ein p-Typ verwendet werden), Bezugszeichen 2 bezeichnet eine vergrabene Oxidschicht, und Bezugszeichen 3 bezeichnet eine n–-Epitaxieschicht. Ein p+-Trenndiffusionsbereich 4 ist so ausgebildet, dass er die vergrabene Oxidschicht 2 erreicht. In den Schnittansichten von 2 bis 5 bezeichnet Bezugszeichen 5 einen tiefen n+-Diffusionsbereich, Bezugszeichen 6 bezeichnet einen p-Diffusionsbereich, Bezugszeichen 7 bezeichnet einen p+-Diffusionsbereich, und Bezugszeichen 8 bezeichnet einen n+-Diffusionsbereich. Bezugszeichen 9 bezeichnet eine Gateelektrode, und die Gateelektrode wird auch als Feldplatte verwendet. Eine Aluminiumelektrode 10 wird als GND-seitige Feldplatte verwendet.
  • In dem HVIC gemäß der ersten Ausführungsform bezeichnet Bezugszeichen 11 eine Oxidschicht, Bezugszeichen 14 bezeichnet eine Feldoxidschicht (LOCOS-Schicht), Bezugszeichen 16 bezeichnet einen Grabentrennbereich, und Bezugszeichen 17 bezeichnet eine Passivierschicht. In dem HVIC gemäß der ersten Ausführungsform hat die n–-Epitaxieschicht 3 einen RESURF-Aufbau (Reduced Surface Field = verringertes Oberflächenfeld), bei dem die n–-Epitaxieschicht 3 unter Verwendung des p+-Trenndiffusionsbereichs 4 und des Grabentrennbereichs 16 eingeschlossen ist.
  • In dem oben erwähnten bekannten HVIC ist die ”Pegelschiebeverdrahtung”, die die Drainelektrode des hochspannungsfesten n-Kanal-MOSFET für den Pegelschiebevorgang mit der Logikschaltung innerhalb der Hochpotentialinsel verbindet, aus der Pegelschiebealuminiumelektrode 12 gebildet (s. 45). Die Pegelschiebealuminiumelektrode 12 kreuzt zwischen dem Drain und der Source des N-Kanal-MOSFET, verläuft durch die Grabentrennbereiche und wird in die Hochpotentialinsel eingeführt.
  • Der HVIC gemäß der ersten Ausführungsform ist so aufgebaut, dass anstelle der Pegelschiebeverdrahtungsstruktur des bekannten HVIC, bei dem die Pegelschiebealuminiumelektrode 12 verwendet wird, ein Teil des Mehrgrabentrennbereichs 405 als Pegelschiebeverdrahtungsbereich 404 verwendet wird und dass die Halbleiterleistungsvorrichtung elektrisch mit der hochspannungsseitigen Logikschaltung verbunden ist. Weiter ist der HVIC gemäß der ersten Ausführungsform so aufgebaut, dass der Pegelschiebeverdrahtungsbereich 404 unter Verwendung der kapazitiven Kopplung des n–-Epitaxiebereichs und des Polysiliziumbereichs innerhalb des Grabentrennbereichs vorgespannt ist.
  • Wie in 1 dargestellt wird der Mehrgrabentrennbereich 405 des HVIC gemäß der ersten Ausführungsform verwendet, um die Hochpotentialinsel 402 abzutrennen, und der Pegelschiebeverdrahtungsbereich 404 ist zwischen Source und Drain des hochspannungsfesten n-Kanal-MOSFET 101 bereitgestellt. In dem Pegelschiebeverdrahtungsbereich 404 sind der äußerste Grabentrennbereich 403 und sein n–-Epitaxiebereich in dem Mehrgrabentrennbereich 405 in dem Sourcebereich auf der Niedrigpotentialseite (GND) angeordnet. Zusätzlich ist in dem Pegelschiebeverdrahtungsbereich 404 der Grabentrennbereich 403, der das höchste Potential aufweist und so angeordnet ist, dass er Kontakt mit der Hochpotentialinsel 402 hat, so ausgedehnt und angeordnet, dass er Kontakt mit dem Drain hat. Der n–-Epitaxiebereich ist so ausgebildet, dass er unter Verwendung des Grabentrennbereichs 403 mit dem hohen Potential eingeschlossen ist, und der Bereich wird als Pegelschiebeverdrahtung verwendet. Weil der n–-Epitaxiebereich, der unter Verwendung des Grabentrennbereichs 403 mit dem hohen Potential eingeschlossen ist, wie oben beschrieben als Pegelschiebeverdrahtung verwendet wird, wird ein Aufbau gewonnen, bei dem Niedrigpotentialbereiche wie z. B. der Sourcebereich sich nicht mit dem Pegelschiebebereich überschneiden.
  • 6 zeigt eine Ersatzschaltung der kapazitiven Kopplung in dem Mehrgrabentrennbereich 405. In 6 ist die Kapazität der Grabeninnenwandoxidschicht 409 des Mehrgrabentrennbereichs 405 mit Cs bezeichnet, und die Kapazität, die von der vergrabenen Oxidschicht 2 auf dem Grund des Grabens und dem n-Halbleitersubstrat 1 gebildet wird, ist mit Cb bezeichnet. Außerdem bezeichnen Vt1, Vt2, ... die Potentiale der Polysiliziumbereiche innerhalb der Gräben, und Vf1, Vf2, ... bezeichnen die Potentiale der n–-Epitaxieschichten, die zwischen den Grabentrennbereichen liegen und in einem schwebenden Potentialzustand sind. Das Verhältnis zwischen der Tiefe d und der Breite w des Grabens, d. h. das Seitenverhältnis d/w, ist für gewöhnlich 10 oder mehr. Die Dicke der Feldoxidschicht 14 der Grabeninnenwandoxidschicht 409 ist ungefähr 0,3 μm, und die Dicke der vergrabenen Oxidschicht 2 ist ungefähr 3 μm oder mehr. Das bedeutet, dass die letztere etwa 10 mal so groß ist wie die erstere. Die Kapazität C wird gemäß der Gleichung C = εS/t berechnet. Wenn der Kapazitätswert Cw auf dem Grund des Grabens jedoch mit dem Kapazitätswert Cs der Grabeninnenwandoxidschicht 409 verglichen wird, beträgt die Fläche S des ersteren 1/10 und des letzteren, und die Dicke t der Oxidschicht des ersteren ist 10 mal so groß wie die des letzteren. Daher ist der Kapazitätswert Cb 1/100 oder weniger des Kapazitätswerts Cs und hat einen vernachlässigbar kleinen Wert. Unter Berücksichtigung dieser Tatsache kann die in 6 gezeigte Ersatzschaltung wie in 7 gezeigt vereinfacht werden. Wenn angenommen wird, dass jeder der Kapazitätswerte der mehrfach ausgebildeten Grabeninnenoxidschichten 409 annähernd gleich Cs ist, sind die Potentiale der n–-Epitaxieschichten und der Polysiliziumbereiche innerhalb der Gräben gleichmäßig verteilt und vorgespannt.
  • 8A und 8B zeigen den Aufbau einer Grabenseitenwandfeldplatte der Hochpotentialinsel 402, die unter Verwendung des Potentials des Mehrgrabentrennbereichs 405 gebildet wird, einem Charakteristikum des HVIC gemäß der ersten Ausführungsform. 8A zeigt den Aufbau des HVIC gemäß der ersten Ausführungsform. 8B ist eine vergrößerte Ansicht, die einen Teil des Mehrgrabentrennbereichs des HVIC gemäß der ersten Ausführungsform zeigt, wobei dieser Teil in dem HVIC von 8A von einer gestrichelten Linie eingeschlossen ist.
  • 9 ist eine Schnittansicht, die den Aufbau der Grabenseitenwandfeldplatte des Grabenkapazitätskoppelbereichs in dem Pegelschiebeverdrahtungsbereich 404 zeigt, d. h. eine Schnittansicht des Pegelschiebeverdrahtungsbereichs 404 entlang einer Linie E-E' in 8B. Zum elektrischen Verbinden des Epitaxiebereichs zwischen den Gräben mit dem innerhalb des Grabens angeordneten Epitaxiebereich, der in dem schwebenden Potentialzustand ist und die Grabenseitenwandfeldplatte bildet, ist die Aluminiumelektrode 10 auf dem Epitaxiebereich innerhalb des Grabens zwischen der Zone F1 und F2 gebildet und mit dem Epitaxiebereich zwischen den Gräben verbunden. 10 ist eine Schnittansicht des Pegelschiebeverdrahtungsbereichs 404 entlang einer Linie F-F' in 8B. Wie in 10 dargestellt ist die Aluminiumelektrode 10 auf dem Epitaxiebereich innerhalb des Grabens ausgebildet und mit dem Epitaxiebereich zwischen den Gräben verbunden. Auf diese Weise ist der Grabenkapazitätskoppelbereich des Pegelschiebeverdrahtungsbereichs 404, bei dem eine kapazitive Kopplung zwischen GND und dem Potential Vh der Hochpotentialinsel 402 gebildet wird, in der Zone T1, der Zone F1, der Zone T2, der Zone F2 und der Zone T3 bereitgestellt. Mit diesem Aufbau kann das Potential zwischen der Source und dem Drain in dem Querschnitt entlang der Linie E-E' in 8B, der in 9 dargestellt ist, wie in 11 gezeigt Schritt für Schritt geändert werden. Daher kann bei der Halbleitervorrichtung gemäß der ersten Ausführungsform, die wie oben beschrieben ausgebildet ist, der Bereich in dem Querschnitt entlang der Linie E-E' in 8B, der in 9 gezeigt ist, als Feldplatte für den n-Kanal-MOSFET wirken.
  • 12A bis 12E, 13A bis 13F, 14A bis 14E und 15A bis 15F zeigen Prozessflüsse zum Herstellen der Grabenseitenwandfeldplatte des Pegelschiebeverdrahtungsbereichs 404 in dem HVIC gemäß der ersten Ausführungsform.
  • Bei den Prozessflüssen, die in 12A bis 12E und 13A bis 13F dargestellt sind, ist die Position des Querschnitts dieselbe wie die Position des oben beschriebenen in 9 gezeigten Querschnitts, und Zustände inmitten der Herstellung in dem Querschnitt entlang der Linie E-E' in 8B sind gezeigt. In den in 14A bis 14E und 15A bis 15F gezeigten Prozessflüssen ist die Position des Querschnitts dieselbe wie die Position des oben beschriebenen in 10 gezeigten Querschnitts, und Zustände inmitten der Produktion in dem Querschnitt entlang der Linie F-F' in 8B sind gezeigt.
  • Die in 12A bis 12E und 14A bis 14E gezeigten Zustände werden bei denselben Herstellungsschritten ausgebildet, und die in 13A bis 13F und 15A bis 15F gezeigten Zustände werden bei denselben Herstellungsschritten ausgebildet.
  • Im Folgenden wird ein Verfahren zum Herstellen der Grabenseitenwandfeldplatte unter Verwendung von 12A bis 12E und 14A bis 14E sowie 13A bis 13F und 15A bis 15F beschrieben.
  • In 12A bis 12E und in 14A bis 14E zeigen 12A und 14A Zustände, die erzielt werden, nachdem eine Oxidschicht gebildet wurde und die Oxidschicht einem anisotropen Ätzen unterzogen wurde. In den Schritten bis zu den in 12A und 14A gezeigten Zuständen wurde eine Oxidschicht (21) mit einer Dicke von etwa 500 nm, z. B. eine CVD-Oxidschicht oder eine thermische Oxidschicht, auf der n–-Epitaxieschicht 3 gebildet. Dann wurde ein Resist 20 aufgebracht und Fotogravierung durchgeführt. Dabei wurde die Oxidschicht einem anisotropen Ätzen unterzogen.
  • 12B und 14B zeigen Zustände, die erzielt wurden, nachdem anisotropes Ätzen von Si durchgeführt wurde. In den Schritten bis zu den in 12B und 14B gezeigten Zuständen wurde der Resist 20 entfernt und anisotropes Ätzen von Si durchgeführt.
  • 12C und 14C zeigen Zustände, die erzielt wurden, nachdem die Grabenseitenwand oxidiert wurde. In den Schritten bis zu den in 12C und 14C gezeigten Zuständen wurde die Oxidschicht 21 mit einer Dicke von etwa 500 nm entfernt, und eine thermische Oxidschicht wurde gebildet. Die Schichtdicke dt, die dabei erzielt wurde, ist gleich der Breite dt des Resists 20, der aufgebracht wurde, um in den oben beschriebenen in 12A und 14A gezeigten Schritten die Grabenseitenwand zu bilden.
  • 12D und 14D zeigen Zustände, die nach einer Polysiliziumaufbringung erzielt wurden. In den Schritten bis zu den in 12D und 14D gezeigten Zuständen wurde Polysilizium in den Gräben vergraben und bis zu einem Abstand dw von der Oberfläche (obersten Oberfläche) der Oxidschicht zum Bilden der Grabenseitenwand aufgebracht. Der Abstand dw ist gleich der Breite der Grabenöffnung (s. 14A).
  • 12E und 14E zeigen Zustände, die erzielt wurden, nachdem das aufgebrachte Polysilizium einem anisotropen Ätzen von Si unterworfen wurde. Bei dem anisotropen Ätzen für das Polysilizium in den Schritten bis zu den in 12E und 14E gezeigten Zuständen wurde das Ätzen durchgeführt in einem Abstand von etwa dw von der Oberfläche (obersten Oberfläche) der Oxidschicht zum Bilden der Grabenseitenwand, d. h. der Oberfläche des Polysiliziums.
  • Als nächstes werden die in 13A bis 13F und 15A bis 15F gezeigten Prozessflüsse ausgeführt, und die Grabenseitenwandfeldplatte wird hergestellt.
  • 13A und 15A zeigen Zustände, in denen eine Oberflächenoxidschicht 22 ausgebildet ist und dann eine Nitridschicht 23 gebildet ist. In den Schritten bis zu den in 13A bis 15A gezeigten Zuständen wurde die Oberflächenoxidschicht 22 mit einer Dicke von etwa 100 nm gebildet, und die Nitridschicht 23 mit einer Dicke von etwa 100 nm wurde aufgebracht.
  • 13B und 15B zeigen Zustände, die erzielt wurden, nachdem die Nitridschicht 23 geätzt wurde. In den Schritten bis zu den in 13B und 15B gezeigten Zuständen wurde ein Resist 24 aufgebracht und Fotogravierung durchgeführt. Dann wurde die Nitridschicht 23 geätzt.
  • 13C und 15C zeigen Zustände, die erzielt wurden, nachdem die Feldoxidschicht (LOCOS-Schicht) 14 gebildet wurde. In den Schritten bis zu den in 13C und 15C gezeigten Zuständen wurde ein Resist aufgebracht, und die Feldoxidschicht (LOCOS-Schicht) 14 wurde gebildet. Die Dicke der Feldoxidschicht (LOCOS-Schicht) 14 ist etwa 1 μm.
  • 13D und 15D zeigen Zustände, die erzielt wurden, nachdem eine Zwischenlagenoxidschicht 25 gebildet wurde. In den Schritten bis zu den in 13D und 15D gezeigten Zuständen wurde die Nitridschicht 23 entfernt, und die Zwischenlagenoxidschicht 25 mit einer Dicke von etwa 1 μm wurde durch Aufbringen gebildet. Dann wurde ein Resist aufgebracht, und Fotogravierung wurde durchgeführt.
  • 13E und 15E zeigen Zustände, die erzielt wurden, nachdem die Zwischenlagenoxidschicht 25 einer Strukturierung unterworfen wurde. In den Schritten bis zu den in 13E und 15E gezeigten Zuständen wurde die Zwischenlagenoxidschicht 25 einem anisotropen Ätzen unterzogen, und der Resist wurde entfernt.
  • 13F und 15F zeigen Zustände, die erzielt wurden, nachdem die Aluminiumverdrahtungen gebildet wurden. In diesen Zuständen ist die Grabenseitenwandfeldplatte fertiggestellt. In den Schritten bis zu den in 13F und 15F gezeigten Zuständen wurde eine AlSiCu-Schicht mit einer Dicke von etwa 1 μm durch Sputtern gebildet. Dann wurde ein Resist aufgebracht und Fotogravierung durchgeführt. Die AlSiCu-Schicht wurde einem anisotropen Ätzen unterzogen, und die Aluminiumelektroden 10 wurden gebildet. Dann wurde der Resist entfernt, und die Grabenseitenwandfeldplatte ist fertiggestellt.
  • Der Grabenseitenwandfeldplattenaufbau in dem HVIC gemäß der ersten Ausführungsform wird wie oben beschrieben zuverlässig hergestellt durch Ausführen der in 12A bis 12E, 13A bis 13F, 14A bis 14E und 15A bis 15F gezeigten Schritte.
  • Es ist vorzuziehen, dass jeder Grabentrennbereich, der als Grabenseitenwandfeldplatte dient, in der Zone T1, der Zone F1, der Zone T2, der Zone F2 und der Zone T3 oxidiert und so aufgebaut sein sollte, dass er so wenig wie möglich Si-Bereiche enthält, um ein Stromlecken zu verhindern. Wenn angenommen wird, dass die Dicke der Oxidschicht der Grabenseitenwand dt beträgt, ist außerdem vorzuziehen, dass die Strukturierung so durchgeführt werden sollte, dass der Abstand zwischen den Gräben in den in 12A und 14A gezeigten Schritten, in denen die Gräben durch anisotropes Ätzen in der n–-Epitaxieschicht 3 gebildet werden, ungefähr klein dt beträgt.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. 16 ist eine Draufsicht, die eine integrierte Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Halbleitervorrichtung gemäß der zweiten Ausführungsform dient. 16 zeigt den HVIC schematisch, um seine Erklärung zu vereinfachen, und die Größen seiner Komponenten und die Zwischenräume zwischen ihnen sind von denen einer tatsächlichen Vorrichtung verschieden. Der HVIC gemäß der zweiten Ausführungsform hat einen Aufbau, in dem zwei oder mehr hochspannungsfeste n-Kanal-MOSFETs 101 angeordnet sind, von denen jeder den Pegelschiebeverdrahtungsbereich 404 des oben beschriebenen HVIC gemäß der ersten Ausführungsform aufweist. 16 zeigt einen Aufbau, bei dem zwei hochspannungsfeste n-Kanal-MOSFETs 101 angeordnet sind. In dem HVIC gemäß der zweiten Ausführungsform sind die Epitaxiebereiche und die Polysiliziumbereiche zwischen den Grabentrennbereichen, die unter Verwendung der Pegelschiebeverdrahtungsbereiche 404 getrennt sind, unter Verwendung von Aluminiumverdrahtungen 407 verbunden, wodurch die elektrische Kontinuität beibehalten wird.
  • Wie in 16 dargestellt ist der Bereich, der zwischen den zwei hochwiderstandsfesten n-Kanal-MOSFETs 101 in dem Mehrgrabentrennbereich 405 gehalten ist, ein Muster, das keine Kontinuität zu den anderen Bereich aufweist. Daher gibt es eine Möglichkeit, dass in der Potentialverteilung innerhalb des Mehrgrabentrennbereichs ein Unterschied auftreten kann. Wenn in der Potentialverteilung innerhalb des Mehrgrabentrennbereichs 405 ein Unterschied auftritt, wird das Potential der Grabenseitenwandfeldplatte, die so ausgebildet ist, dass sie zweiseitig symmetrisch ist, in dem Pegelschiebebereich 404, in dem die Pegelschiebeverdrahtungen ausgebildet sind, unsymmetrisch. Das bewirkt ein Problem, dass die Spannungsfestigkeit der Vorrichtung unstabil gemacht wird.
  • Daher sind in dem HVIC gemäß der zweiten Ausführungsform wie in 16 dargestellt die Bereiche zwischen den Grabentrennbereichen 403, die einander in dem Mehrgrabentrennbereich 405 entsprechen, unter Verwendung der Aluminiumverdrahtungen 107 verbunden. Somit bleibt die elektrische Kontinuität des Potentials in der Grabenseitenwandfeldplatte erhalten, wodurch ein Aufbau gewonnen wird, der in der Lage ist, die Spannungsfestigkeit der Vorrichtung zu stabilisieren.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. 17 ist eine Draufsicht, die eine integrierte Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Halbleitervorrichtung gemäß der dritten Ausführungsform dient. 17 zeigt den HVIC schematisch, um seine Erklärung zu vereinfachen, und die Größe seiner Komponenten und die Zwischenräume zwischen ihnen sind von denen einer tatsächlichen Vorrichtung verschieden.
  • 18 ist eine Schnittansicht des HVIC entlang einer Linie A-A' in 15. In dem HVIC gemäß der oben erläuterten ersten Ausführungsform ist die Hochpotentialinsel 402 unter Verwendung des Mehrgrabentrennbereichs 405 abgetrennt, und der mittlere Graben in dem Pegelschiebeverdrahtungsbereich 404 des Mehrgrabentrennbereichs 405 wird als Pegelschiebeverdrahtung verwendet. Bei diesem Aufbau dieser Ausführung ist der Widerstand der n–-Epitaxieschicht 3 als ein Verdrahtungswiderstand eingefügt, was eine Einschränkung des Schaltungsaufbaus bildet.
  • Daher ist die Hochpotentialinsel 402 in dem HVIC gemäß der dritten Ausführungsform unter Verwendung des Mehrgrabentrennbereichs 405 getrennt ausgebildet. Es ist jedoch eine Aluminiumverdrahtung 303 auf der Oberfläche des als Hochpotentialgrabentrennbereich 403 des Pegelschiebeverdrahtungsbereichs 404 dienenden mittleren Graben ausgebildet, der zwischen der Hochpotentialinsel 402 und der Drainelektrode 703 des hochspannungsfesten n-Kanal-MOSFET 101 gehalten wird. Diese Aluminiumverdrahtung 303 hat Kontakt mit dem Hochpotentialgrabentrennbereich 403 und verbindet elektrisch die Drainelektrode 703 des n-Kanal-MOSFET 101 mit der hochpotentialseitigen Logikschaltung 301 in der Hochpotentialinsel 402. In dem Aufbau des HVIC gemäß der dritten Ausführungsform kann der Verdrahtungswiderstand kleiner gemacht werden, wodurch die Einschränkung für den Schaltungsaufbau verringert werden kann.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. 19 ist eine Draufsicht, die eine integrierte Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Halbleitervorrichtung gemäß der vierten Ausführungsform dient. 19 zeigt den HVIC schematisch, um seine Erklärung zu vereinfachen, und die Größen seiner Komponenten und die Zwischenräume zwischen ihnen sind von denen einer tatsächlichen Vorrichtung verschieden.
  • In dem HVIC gemäß der vierten Ausführungsform ist eine Mehrfachfeldplatte 102, die zwischen der Source und dem Drain des hochspannungsfesten n-Kanal-MOSFET ausgebildet ist, mit der Grabenseitenwandfeldplatte 406 in dem Pegelschiebeverdrahtungsbereich 404 verbunden. Als Vorteile dieses Aufbaus wird das Potential der Mehrfachfeldplatte 102 stabil, wodurch die Spannungsfestigkeit des hochspannungsfesten n-Kanal-MOSFET 101 stabilisiert wird. Da weiter die elektrische Kontinuität des Mehrfachgrabentrennbereichs 405 über die Mehrfachfeldplatte 102 gewonnen werden kann, kann ein ähnlicher Effekt auch in dem Fall erzielt werden, in dem mehrere Halbleitervorrichtungen verwendet werden wie in dem Fall des oben erwähnten HVIC gemäß der zweiten Ausführungsform.
  • 20 ist eine Ansicht, die den Aufbau der Verbindung zwischen der Grabenseitenwandfeldplatte 406 und der Mehrfachfeldplatte 102 (Oberflächenfeldplatte) zeigt. 21A ist eine Schnittansicht des Grabenkapazitätskoppelbereichs in dem Pegelschiebeverdrahtungsbereich 404 entlang einer Linie E-E' in 20, und 21B ist eine Schnittansicht des Pegelschiebeverdrahtungsbereichs 404 entlang einer Linie F-F' in 20.
  • Bei der Halbleitervorrichtung gemäß der vierten Ausführungsform enthält die Mehrfachfeldplatte 102 (Oberflächenfeldplatte) einen Polysiliziumabschnitt und die Aluminiumelektrode 10. Die Aluminiumelektrode 10 der Mehrfachfeldplatte 102 ist direkt mit dem Polysiliziumbereich 907 in dem Grabenkapazitätskoppelbereich in dem Pegelschiebeverdrahtungsbereich 404 verbunden. Weiter ist der Polysiliziumabschnitt der Mehrfachfeldplatte 102 über die Aluminiumelektrode 10 mit dem Polysiliziumabschnitt 907 in dem Pegelschiebeverdrahtungsbereich 404 verbunden.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. 22 ist eine Draufsicht, die eine integrierte Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Halbleitervorrichtung gemäß der fünften Ausführungsform dient. 22 zeigt den HVIC schematisch, um seine Erklärung zu vereinfachen, und die Größen seiner Komponenten und die Zwischenräume zwischen ihnen sind von denen einer tatsächlichen Vorrichtung verschieden.
  • Bei dem HVIC gemäß der fünften Ausführungsform ist die Drainelektrode 703 des hochspannungsfesten n-Kanal-MOSFET 101 mit Kreisform als kleiner Kreis in der Mitte des n-Kanal-MOSFET ausgebildet. Die Drainelektrode 703 mit einer Kreisform, die an einem annähernd zentralen Bereich des hochspannungsfesten n-Kanal-MOSFET 101 angeordnet ist, ist unter Verwendung des Pegelschiebeverdrahtungsbereichs 404 des Mehrfachgrabentrennbereichs 405 elektrisch mit der Logikschaltung 301 der Hochpotentialinsel verbunden. Der Umfangsabstand der Kreisform ist umso kleiner, je näher der Ort zu ihrer Mitte kommt. Weil der hochspannungsfeste n-Kanal-MOSFET 101 des HVIC gemäß der fünften Ausführungsform nahezu kreisförmig ausgebildet ist, kann das Elektrodenmuster in dem Zentralbereich einfach ausgebildet werden. Der n-Kanal-MOSFET 101 gemäß der fünften Ausführungsform kann aufgebaut werden, indem lediglich die Grabenseitenwandfeldplatte des Hochpotentialtrenngrabenbereichs 403, der in der Mitte des Pegelschiebeverdrahtungsbereichs 404 zwischen der Source und dem Drain angeordnet ist, unter Verwendung eines so einfachen Musters wie des in 22 gezeigten ausgebreitet und angeordnet wird, ohne einen so komplizierten Aufbau zu haben, wie er in der Draufsicht von 1 der oben erwähnten ersten Ausführungsform gezeigt ist.
  • Eine integrierte Leistungsschaltungsvorrichtung (HVIC), die als Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung dient, ist so aufgebaut, dass der Widerstandswert in dem n–-Epitaxiebereich zwischen den Grabentrennbereichen verringert wird, wodurch das Ansteigen eines Potentials aufgrund einer parasitären Widerstandskomponente verhindert wird. Der Aufbau der sechsten Ausführungsform ist auf Halbleitervorrichtungen gemäß allen Ausführungsformen der vorliegenden Erfindung anwendbar.
  • Bei dem HVIC gemäß der sechsten Ausführungsform wird vor oder nach dem Mehrfachgrabentrennbereich 405 eine p+-Diffusionsschicht oder eine n+-Diffusionsbereich in dem n–-Epitaxiebereich zwischen den Trenngrabenbereichen ausgebildet (s. z. B. 1). Weil die p+-Diffusionsschicht oder der n+-Diffusionsbereich wie oben beschrieben gebildet sind, kann der Widerstandswert in dem n–-Epitaxiebereich zwischen den Trenngrabenbereichen verringert werden, und ein Ansteigen des Potentials aufgrund einer parasitären Widerstandskomponenten kann verhindert werden.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer siebten Ausführung der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. 23 ist eine Draufsicht, die eine integrierte Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Halbleitervorrichtung gemäß der siebten Ausführungsform dient. 23 zeigt den HVIC schematisch, um seine Erklärung zu vereinfachen, und die Größen seiner Komponenten und die Zwischenräume zwischen ihnen sind von denen einer tatsächlichen Vorrichtung verschieden. 24 zeigt den Querschnittaufbau des Sourceverdrahtungsabschnitts 908 des Pegelschiebeverdrahtungsbereichs 404 gemäß der siebten Ausführungsform, und 25 zeigt den Querschnitt des Gateverdrahtungsbereichs 909 des Pegelschiebeverdrahtungsabschnitts 404 gemäß der siebten Ausführungsform.
  • Bei dem HVIC gemäß der siebten Ausführungsform wird der hochspannungsfeste n-Kanal-MOSFET 101 verwendet. Der hochspannungsfeste n-Kanal-MOSFET 101 überträgt ein Signal von der Logikschaltung 301 des Hochspannungsbereichs der Hochpotentialinsel 402 zu der Logikschaltung 201 des Niederspannungsbereichs, und das Signal wird für einen reversen Pegelschiebevorgang verwendet. In dem HVIC gemäß der siebten Ausführungsform werden die Pegelschiebeverdrahtungen in dem Pegelschiebeverdrahtungsbereich 404, an die hohe Potential angelegt sind, verwendet, um die Logikschaltung 301 der Hochpotentialinsel 402 mit der Gateelektrode 702 und der Sourceelektrode 701 des hochspannungsfesten n-Kanal-MOSFET 101 zu verbinden. Die Pegelschiebeverdrahtungen in dem Pegelschiebeverdrahtungsbereich 404 sind die Aluminiumelektroden 10. In dem wie oben beschrieben aufgebauten HVIC gemäß der siebten Ausführungsform kreuzen die Aluminiumelektroden 10, an die hohe Potentiale angelegt sind, nicht die Niedrigpotentialbereiche.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. 26 ist eine Ansicht, die den Aufbau der Grabenseitenwandfeldplatte und die Pegelschiebeverdrahtungen der integrierten Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Halbleitervorrichtung gemäß der achten Ausführungsform dient.
  • Gewöhnlich ist zum Zweck der Belastungsrelaxation während der Verarbeitung das Innere des Grabens oxidiert und mit Polysilizium gefüllt. Das ist so, weil der Ausdehnungskoeffizient von Si anders ist als der von SiO2, das als Oxidschicht dient. Das Innere des Grabens mit einer Breite von 1 μm oder mehr ist mit SiO2 und Polysilizium gefüllt, das dasselbe Material wie Si ist, um das Auftreten übermäßiger Belastungen zu unterdrücken. In den letzten Jahren kann mit dem Fortschritt in der Mikroherstellungstechnologie ein Graben mit einer Tiefe von 10 μm oder mehr auch dann gebildet werden, wenn die Breite der Öffnung des Grabens 1 μm oder weniger ist. Auch wenn das Innere dieser Art von Graben unter Verwendung von CVD nur mit SiO2 gefüllt ist, das als Oxidschicht dient, kann ein Grabentrennbereich bei geringer Belastung durchgeführt werden, weil die Dicke des SiO2, die für das Füllen verwendet wird, verringert ist.
  • Daher ist bei der Halbleitervorrichtung gemäß der achten Ausführungsform das Innere des Grabens, der fein und tief ist, lediglich mit einer Isolierschicht gefüllt. Daher sind die komplizierten Herstellungsschritte, die in 12A bis 12E, 13A bis 13F, 14A bis 14E und 15A bis 15F der oben erwähnten ersten Ausführungsform gezeigt sind, nicht erforderlich. In diesem Aufbau ist eine Grabentrennung, die durchgeführt wird, um zu verhindern, dass die Polysiliziumabschnitte in den mehrfachen Gräben miteinander verbunden sind, nicht erforderlich. Daher können mehrfache Gräben so gebildet werden, dass sie einen Aufbau haben, in dem die Gräben einander schneiden. Als Vorteil dieses Aufbaus wird insbesondere eine Einschränkung, die erfordert, dass der Zwischenraum zwischen den Gräben annähernd gleich der Dicke der Oxidschicht auf der Seitenwand des Grabens ist, um Stromlecken zwischen den Gräben zu vermeiden, beseitigt, und die Herstellung wird einfach gemacht.
  • Wie in 26 dargestellt sind in der Halbleitervorrichtung gemäß der achten Ausführungsform Pegelschiebeverdrahtungen 604, die als Hochpotentialgrabentrennbereiche 403 dienen, in dem Mittelabschnitt des Pegelschiebeverdrahtungsbereichs 404 ausgebildet. Ein Anschluss jeder Pegelschiebeverdrahtung 604 ist mit der Logikschaltung 301 des Hochspannungsbereichs verbunden, und der andere Anschluss ist mit einer vorbestimmten Elektrode der hochspannungsfesten Halbleitervorrichtung verbunden. Zusätzlich ist bei der Halbleitervorrichtung gemäß der achten Ausführungsform eine Oberflächenfeldplatte 606 mit der Grabenseitenwandfeldplatte 603 in dem Grabenkapazitätskoppelbereich des Pegelschiebeverdrahtungsbereichs 404 verbunden, in dem ein Kontakt 605 gebildet wird. Daher ist es nicht erforderlich, einen Kontakt auf dem Polysilizium in dem Grabentrennbereich zu bilden, wodurch der Musterentwurf leicht gemacht werden kann.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer neunten Ausführungsform der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. Das Potential des Mehrgrabentrennbereichs in der integrierten Leistungsschaltungsvorrichtung (HVIC) gemäß der neunten Ausführungsform ist stabilisiert. 27 ist eine Ansicht, die einen Aufbau zum Stabilisieren des Potentials des Mehrgrabentrennbereichs des HVIC gemäß der neunten Ausführungsform zeigt. In dem HVIC gemäß der neunten Ausführungsform ist ein Hochwiderstandspolysiliziumabschnitt 705 zwischen GND und die Hochpotentialinsel in dem Mehrgrabentrennbereich eingefügt. Wie in 27 dargestellt, sind die Hochwiderstandspolysiliziumabschnitte 705 in dem Mehrgrabentrennbereich 405 in dem HVIC gemäß der neunten Ausführungsform unter Verwendung von Verbindungselektroden 706 parallel mit dem Grabentrennbereich 403 des Mehrgrabentrennbereichs 405 verbunden.
  • Mit diesem Aufbau werden bei dem HVIC gemäß der neunten Ausführungsform die Potentiale der Grabentrennbereiche 403 in dem Mehrgrabentrennbereich 405 durch die kapazitive Kopplung gleichmäßig aufgeteilt. Weiter können die Potentiale der Grabentrennbereiche 403 durch paralleles Anschließen hoher Widerstände stabilisiert werden.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer zehnten Ausführungsform mit Bezug auf die begleitenden Zeichnungen beschrieben. 28 ist eine Draufsicht, die eine integrierte Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Halbleitervorrichtung gemäß der zehnten Ausführungsform dient. 28 zeigt den HVIC schematisch, um seine Erklärung zu erleichtern, und die Größen seiner Komponenten und die Zwischenräume zwischen ihnen sind von denen einer tatsächlichen Vorrichtung verschieden.
  • In dem HVIC gemäß der zehnten Ausführungsform ist der hochspannungsfeste n-Kanal-MOSFET 101 nicht in einer Kreisform ausgeführt, sondern er ist in einer Rechteckform mit vier geraden Seiten ausgeführt, und er ist an Abschnitten, an denen die Kontinuität an beiden Enden unterbrochen ist, d. h. an den zwei gegenüberliegenden Seiten, mit Grabenseitenwandfeldplatten 700 versehen. Der Unterschied zwischen der Drainspannung des hochspannungsfesten n-Kanal-MOSFET 101 und der an die Hochpotentialinsel 402 angelegten Spannung ist auch dann, wenn der Unterschied auf seinem Maximum ist, klein und kleiner als oder gleich groß wie die Treiberspannung (25 V) der hochpotentialseitigen Logikschaltung 301. Aus diesem Grund können sie wie in der Figur dargestellt über einen Grabentrennbereich 403 benachbart sein. Daher kann die hochpotentialseitige Logikschaltung 301 direkt unter Verwendung einer Aluminiumverdrahtung 704, die als Pegelschiebeverdrahtung dient, mit der Drainelektrode 703 verbunden sein.
  • Bei dem HVIC gemäß der zehnten Ausführungsform ist die Drainelektrode 703, die unter Verwendung der Aluminiumverdrahtung 704 mit der Logikschaltung 301 verbunden ist, nahe bei einer Seite des hochspannungsfesten n-Kanal-MOSFET 101 mit der Rechteckform bereitgestellt, auf der Seite, die nah an der Hochpotentialinsel 402 liegt. Außerdem ist die Sourceelektrode 701, die mit der niedrigpotentialseitigen Logikschaltung 201 verbunden ist, nahe der entgegengesetzten Seite, d. h. der anderen Seite bereitgestellt. Außerdem ist die Gateelektrode 702, die mit der Niedrigpotentiallogikschaltung 201 verbunden ist, mit einer vorbestimmten Breite so bereitgestellt, dass sie den n-Kanal-MOSFET 101 annähernd parallel mit der Sourceelektrode 701 kreuzt. Anders ausgedrückt wird die Länge der Gateelektrode 702 größer gemacht als die Länge der einen Seite des n-Kanal-MOSFET 101 mit der rechteckigen Form, aber kürzer als die Gesamtlänge seiner zwei Seiten.
  • In dem Aufbau des HVIC gemäß der zehnten Ausführungsform kann die Länge der Gateelektrode 702 des hochspannungsfesten n-Kanal-MOSFET 101 kürzer eingestellt sein als die Länge in dem Fall, in dem das Muster der Gateelektrode 702 kreisförmig ausgebildet ist. Aus diesem Grund kann die Pegelschiebevorrichtung beispielsweise kompakt ausgebildet sein.
  • 29 ist eine Draufsicht, die einen Aufbau des HVIC gemäß der zehnten Ausführungsform zeigt, wobei die Grabenseitenwandfeldplatte mit den Mehrfachfeldplatten an der Oberfläche verbunden ist. 30 ist eine Schnittansicht des HVIC entlang einer Linie A-A' in 29.
  • In der zehnten Ausführungsform wurde ein Beispiel beschrieben, bei der der hochspannungsfeste n-Kanal-MOSFET 101 verwendet wird. Der HVIC kann jedoch auch ähnlich ausgebildet sein unter Verwendung eines hochspannungsfesten p-Kanal-MOSFET, und ähnliche Effekte werden erzielt.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer elften Ausführungsform der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. 31 ist eine Ansicht, die einen Aufbau einer integrierten Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Halbleitervorrichtung gemäß der elften Ausführungsform dient, wobei ein Verfahren zum Erfassen des Potentials des Mehrgrabentrennbereichs angewendet wird. Wie bei dem HVIC gemäß der oben erwähnten neunten Ausführungsform ist bei dem HVIC gemäß der elften Ausführungsform ein Kontakt auf jedem Graben des Mehrgrabentrennbereichs 405 gebildet und mit den Gateelektroden (Polysiliziumabschnitten) der CMOS-Schaltungen verbunden, die in der Hochpotentialinsel und dem Niederspannungsbereich ausgebildet sind. 32 zeigt eine Ersatzschaltung bei dem in 31 gezeigten Beispiel des HVIC. 33a ist eine Schnittansicht des HVIC entlang einer Linie A-A' in 31 und zeigt die Bereiche einer p-Kanal-MOS-Vorrichtung. 33b ist eine Schnittansicht des HVIC entlang einer Linie B-B' in 31 und zeigt die Bereiche einer n-Kanal-MOS-Vorrichtung. Wenn angenommen wird, dass die Kapazität eines Grabentrennbereichs C ist, sind die Potentiale V1 und V2 der Gräben aufgrund der kapazitiven Kopplung jeweils durch V1 = VB/3 und V2 = 2VB/3 dargestellt. Das Potential VB der Hochpotentialinsel wird durch den Inverterbetrieb einer Leistungsvorrichtung wie z. B. eines IGBT, der von dem HVIC angetrieben wird, von Vcc auf (Vcc + H. V.) geändert. Dabei bezeichnet H. V. eine Hochspannung, die an die Hochspannungsleistungsvorrichtung angelegt wird.
  • Die Beziehung zwischen der Potentialänderung und dem CMOS-Schaltungsbetriebs in dem HVIC gemäß der elften Ausführungsform ist in 34 und 35 dargestellt. 34 ist eine Ansicht, die den Betrieb auf der Niedrigpotentialseite der CMOS-Schaltung veranschaulicht, wobei die linke Seite der Figur einen Niederspannungsanlegezustand zeigt und die rechte Seite der Figur einen Hochspannungsanlegezustand zeigt. 35 ist eine Ansicht, die den Betrieb auf der Hochpotentialseite der CMOS-Schaltung veranschaulicht, wobei die linke Seite der Figur einen Niederspannungsanlegezustand zeigt und die rechte Seite der Figur einen Hochspannungsanlegezustand zeigt. Die gestrichelten Linien in den oberen Graphen von 34 und 35 zeigen jeweils die Pegel der Schwellenspannungseinstellwerte der CMOS-Inverter.
  • Wenn das Potential VB von dem niedrigsten Potential Vcc aus ansteigt, steigen auch V1 und V2 dementsprechend an, weil das Potential GND in dem Niederspannungsbereich als Referenz verwendet wird. Dabei wird im Hinblick auf die Schwellenspannungseinstellwerte der CMOS-Inverter derjenige CMOS-Inverter (auf der Seite der n-Kanal-MOS-Vorrichtung), der mit V2 verbunden ist, als erster von AUS auf EIN geschaltet (im Fall der p-Kanal-MOS-Vorrichtung ist der Zustand umgekehrt), wodurch der Ausgang H-OUT von High auf Low wechselt. Dabei hat das Potential des mit V1 verbundenen Inverters wie in 34 gezeigt noch nicht die Schwellenspannung erreicht. Daher wird der Ausgang L-OUT auf High gehalten. Wenn die Spannung VB weiter ansteigt und wenn das Potential V1 auf die Schwellenspannung oder höher steigt, wechselt der Ausgang L-OUT von High auf Low. Das Potential der Hochspannungsinsel kann in dem Niedrigspannungsbereich erfasst werden, indem die Änderung dieses Signals erfasst wird.
  • Wenn das Potential VB von dem niedrigsten Potential Vcc aus ansteigt, sinken V1 und V2 anscheinend, wie in 35 dargestellt, weil das Potential VB in der Hochpotentialinsel als Referenz verwendet wird. Dabei wird im Hinblick auf die Schwellenspannungseinstellwerte der CMOS-Inverter derjenige CMOS-Inverter (auf der Seite der p-Kanal-MOSFET-Vorrichtung), der mit V1 verbunden ist, als erster von AUS auf EIN geschaltet (im Fall der n-Kanal-MOSFET-Vorrichtung ist der Zustand entgegengesetzt), wobei der Ausgang H-OUT von Low auf High wechselt. ähnlich wechselt der Ausgang L-OUT von Low auf High, wenn die Spannung VB weiter ansteigt und wenn das Potential V2 auf die Schwellenspannung oder mehr ansteigt. Das Potential der Hochpotentialinsel selbst kann erfasst werden durch Erfassen der Änderung dieses Signals.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer zwölften Ausführungsform der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen beschrieben. 36 ist eine Aufbauansicht, die ein Beispiel einer integrierten Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Halbleitervorrichtung gemäß der zwölften Ausführungsform dient, wobei ein Verfahren zum Erfassen des Potentials des Mehrgrabentrennbereichs angewendet ist. 37 ist eine Ersatzschaltung des HVIC gemäß der zwölften Ausführungsform. Der HVIC gemäß der zwölften Ausführungsform ist mit einer Hochspannungsanlegeinsel 801 versehen, an die das Potential eines Busses direkt angelegt wird. Wenn angenommen wird, dass die Kapazität eines Grabentrennbereichs in dem Mehrgrabentrennbereich, in dem die Hochspannungsanlegeinsel 801 ausgebildet ist, Cref beträgt, und wenn eine Hochspannung (H. V.) an das Potential des Busses angelegt wird, werden durch kapazitive Kopplung Potentiale V1(Ref) = (H. V.)/3 und V2(Ref) = 2(H. V.)/3 erzeugt. Andererseits werden in der Potentialinsel 802 wie oben bei der elften Ausführungsform beschrieben V1 = VB/3 und V2 = 2VB/3 gewonnen, und das Potential VB ändert sich von annähernd dem Potential GND auf (H. V.). Weil das Potential des Busses konstant (H. V.) ist, werden die Spannungen V1(Ref) und V2(Ref) jeweils die Referenzspannungen für V1 und V2. Wenn wie in der Ersatzschaltung von 37 gezeigt, V1(Ref) und V1 einer Spannungsvergleicherschaltung (in dem in der Figur gezeigten Beispiel einem Operationsverstärker) eingegeben werden und V2(Ref) und V2 einer anderen Spannungsvergleicherschaltung eingegeben werden, sind deren Ausgaben: V1(OUT) = (R1'/R1)(V1(Ref) – V1) und V2(OUT) = (R2'/R2)(V2(Ref) – V2).
  • Weil der Potentialunterschied abhängig von dem Widerstandsverhältnis verstärkt/gedämpft werden kann, kann der Ausgang auf Low eingestellt werden, wenn das Potential VB der Hochpotentialinsel 802 (H. V.) wird, und die Ausgabe kann auf High eingestellt werden, wenn das Potential VB auf das Potential GND sinkt. Somit kann das Potential der Hochspannungsinsel 802 unter Verwendung einer niedrigpotentialseitigen Logikschaltung 803 überwacht werden.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen beschrieben. 38 ist eine Ansicht, die den Aufbau einer integrierten Leistungsschaltungsvorrichtung (HVIC) zeigt, die als Halbleitervorrichtung gemäß der dreizehnten Ausführungsform dient.
  • In der oben erwähnten zwölften Ausführungsform wird das Mehrgrabentrennbereichspotential der Hochpotentialinsel 802, an die das Buspotential (H. V.) angelegt wird, mit dem Mehrgrabentrennbereichspotential der Hochspannungsanlegeinsel 801 verglichen, an der die Niedrigpotentiallogikschaltung 803 zum Ausführen eines Gatetreiberbetriebs angeschlossen ist. In der dreizehnten Ausführungsform kann in dem Fall, dass Hochpotentialinseln mit zwei oder mehr Phasen (Phasen U, V und W) 804, 805 und 806 auf einem einzelnen Chip angebracht sind, die Potentialbeziehung zwischen den Hochpotentialinseln 804, 805 und 806 erfasst werden durch Erfassen der Potentiale der jeweiligen Trenngrabenbereiche. Anders ausgedrückt ist es möglich, zu überwachen, welche der Hochpotentialinseln 804, 805 und 806 ein hohes Potential hat.
  • Der Aufbau gemäß der dreizehnten Ausführungsform wird gewonnen durch Ersetzen der Potentialinsel, an die (H. V.) angelegt wird, durch eine andere Hochpotentialinsel, an die eine Logikschaltung zum Ausführen des Gatetreiberbetriebs angeschlossen ist, in der in 37 gezeigten Ersatzschaltung der zwölften Ausführungsform. Im Grunde wird die Potentialbeziehung zwischen den Phasen gesteuert unter Verwendung der niedrigpotentialseitigen Logikschaltung, die eine Gatetreiberanweisung ausgibt. Daher kann bei der dreizehnten Ausführungsform ein Fehlbetrieb erfasst werden, indem die Gatetreiberanweisung mit einem tatsächlichen Potentialbeziehungsüberwachungssignal verglichen wird, und ein Schutzvorgang kann ausgeführt werden.
  • Eine integrierte Leistungsschaltungsvorrichtung (HVIC), die als Halbleitervorrichtung gemäß einer vierzehnten Ausführungsform dient, ist so aufgebaut, dass die oben in der elften bis dreizehnten Ausführungsform beschriebene Erfassung des Potentials des Mehrgrabentrennbereichs in dem HVIC durchgeführt wird durch Überwachen des Potentials, das durch den hohen Widerstand in dem HVIC gemäß der oben erwähnten neunten Ausführungsform geteilt ist. Mit diesem Aufbau kann das HVIC gemäß der vierzehnten Ausführungsform die Erfassung des Potentials des Mehrgrabentrennbereichs überwachen.
  • Im Folgenden wird eine Halbleitervorrichtung gemäß einer fünfzehnten Ausführungsform der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. Ein Einchip-Inverter, der als Halbleitervorrichtung gemäß der fünfzehnten Ausführungsform dient und in 39 gezeigt ist, ist ein Aufbaubeispiel, bei dem die Hochpotentialverdrahtungen (Pegelschiebeverdrahtungen) des Mehrgrabentrennbereichs angewendet werden. 40 ist eine Ersatzschaltung des Einchip-Inverters gemäß der fünfzehnten Ausführungsform, und 41A und 41B sind Schnittansichten seiner Hauptabschnitte. 41A ist eine Schnittansicht entlang einer Linie A-A' in 39, und 41B ist eine Schnittansicht entlang einer Linie B-B' in 39.
  • Der Einchip-Inverter gemäß der fünfzehnten Ausführungsform enthält: eine Logikschaltung 501, die die Betriebe der Schnittstellen zu äußeren Vorrichtungen und alle Vorgänge des Chips unter Verwendung eines niedrigen Potentials steuert; eine niederspannungsseitige Treiberschaltung 502, die eine niederspannungsseitige Leistungsvorrichtung 503 (n-Kanal-MOSFET oder IGBT) entsprechend Steuersignalen von der Logikschaltung 501 ansteuert; die Leistungsvorrichtung (n-Kanal-MOSFET oder IGBT) 503, die eine hohe Spannungsfestigkeit aufweist und unter Verwendung der niederspannungsseitigen Treiberschaltung 502 angesteuert wird; eine hochspannungsfeste Diode 404, die parallel zu der Leistungsvorrichtung 503 geschaltet ist und einen Rückflussvorgang durchführt; eine Pegelschiebevorrichtung (n-Kanal-MOSFET 509), die eine hohe Spannungsfestigkeit aufweist und Steuersignale von der niedrigspannungsseitigen Logikschaltung 501 zu der Steuerschaltung in der Hochpotentialinsel überträgt; eine hochspannungsseitige Treiberschaltung 505, die den Drainstrom der Pegelschiebevorrichtung 509 empfängt und eine hochspannungsseitige Leistungsvorrichtung 506 (n-Kanal-MOSFET oder IGBT) entsprechend Steuersignalen von der Logikschaltung 501 ansteuert; die Leistungsvorrichtung 506 (n-Kanal-MOSFET oder IGBT), die eine hohe Spannungsfestigkeit aufweist und von der hochspannungsseitigen Treiberschaltung 505 angesteuert wird; eine hochspannungsfeste Diode 507, die parallel zu der Leistungsvorrichtung 506 geschaltet ist und einen Rückflussvorgang durchführt; und einen Mehrgrabentrennbereich 508, der so ausgebildet ist, dass er die hochspannungsseitige Leistungsvorrichtung 506 einschließt und zu einer Hochspannungstrennung in der Lage ist.
  • Der Drain der hochspannungsseitigen Leistungsvorrichtung 506 ist mit der hohen Spannung (H. V.) verbunden, seine Source ist mit dem Drain der niederspannungsseitigen Leistungsvorrichtung 503 verbunden, und die Source der niederspannungsseitigen Leistungsvorrichtung 503 ist mit dem Potential GND verbunden. Das Potential des Verbindungsabschnitts zwischen der hochspannungsseitigen Leistungsvorrichtung 506 und der niederspannungsseitigen Leistungsvorrichtung 503 ist das Referenzpotential Vs in der hochspannungsseitigen Treiberschaltung 505. Wenn die hochspannungsseitige Leistungsvorrichtung 506 EIN ist und die niederspannungsseitige Leistungsvorrichtung 503 AUS ist, ist Vs = (H. V.). Wenn die hochspannungsseitige Leistungsvorrichtung 506 AUS ist und die niederspannungsseitigen Leistungsvorrichtung 503 EIN ist, ist Vs = GND.
  • Daher ist die Hochspannungsverdrahtung, die in der Hochpotentialinsel ausgebildet ist und an die (H. V.) angelegt ist, aus dem Mehrgrabentrennbereich 508 gebildet, der zu einer Hochspannungstrennung für die Spannung der oben genannten Hochpotentialinsel in der Lage ist. Wie in 41A und 41B dargestellt, wird in einer Hochspannungsanschlussverdrahtung 900 (H. V.-Potential) eine Trennung zwischen Vs und (H. V.) unter Verwendung eines Mehrgrabentrennbereichs 508A ausgeführt, und die Trennung zwischen GND und Vs wird unter Verwendung eines anderen Mehrgrabentrennbereichs 508 ausgeführt, der außerhalb des Bereichs angeordnet ist, so dass er die hochspannungsseitige Leistungsvorrichtung 506 umschließt.
  • Die hochspannungsseitige Anschlussverdrahtung 900, die wie oben beschrieben aufgebaut ist und an die (H. V.) angelegt ist, bildet eine Grabenseitenwandfeldplatte für die Hochspannungsleistungsvorrichtung 506 und die hochspannungsfeste Diode 507. Weiterhin bildet eine Hochspannungsanschlussverdrahtung 901, an die Vs angelegt ist, eine Grabenseitenwandfeldplatte unter Verwendung des Mehrgrabentrennbereichs 508, der die Hochpotentialinsel bildet, wie im Fall der Pegelschiebevorrichtung 509.
  • Bei dem Aufbau der Halbleitervorrichtung gemäß der fünfzehnten Ausführungsform gibt es keinen Bereich, in dem sich Niederspannungsabschnitte mit Hochpotentialverdrahtungen überschneiden. Daher ist der hochspannungsfeste Aufbau nicht beeinträchtigt, und die Vorrichtung hat stabile Eigenschaften. Außerdem kann bei dem Schaltungsaufbau der Halbleitervorrichtung gemäß der fünfzehnten Ausführungsform eine Elektrode unter Verwendung einer Aluminiumverdrahtung gebildet werden. Daher wird die Herstellung der Vorrichtung leicht gemacht, und die Kosten der Herstellung können beträchtlich verringert werden.
  • Im Folgenden wird mit Bezug auf die beigefügten Zeichnungen eine Halbleitervorrichtung gemäß einer sechzehnten Ausführungsform der vorliegenden Erfindung beschrieben. 42 zeigt eine Ersatzschaltung des Aufbaus des Einchip-Inverters-IC, der als Halbleitervorrichtung gemäß der sechzehnten Ausführungsform dient.
  • Der Mehrgrabentrennbereich, der die Hochspannungsanschlussverdrahtung bildet, an die die hohe Spannung (H. V.) angelegt wird, erzeugt ein Zwischenpotential VT1, d. h. einen Potentialunterschied zwischen (H. V.) und VB aufgrund der kapazitiven Kopplung im Hinblick auf die Spannung der Hochpotentialinsel, auf der der Bereich ausgebildet ist, wie oben in dem Aufbau der elften Ausführungsform beschrieben. Das an die hochspannungsseitige Leistungsvorrichtung angelegte Potential kann durch Erfassen des Potentials überwacht werden. Das Überwachungsverfahren ist dasselbe wie das bei dem oben beschriebenen Aufbau gemäß der elften Ausführungsform. Die Hochpotentialinsel, an die Vs angelegt ist, ist ähnlich kapazitiv gekoppelt, und ein Zwischenpotential VT2 zwischen den Potentialen VB und GND wird erzeugt. Diese Vorgänge sind in 43 dargestellt. Der hochpotentialseitige (oberarmseitige) n-Kanal-MOSFET ist AUS, wenn sein Gatesignal Vs ist, und der n-Kanal-MOSFET ist EIN, wenn sein Gatesignal VB ist. Weiter ist der niedrigpotentialseitige (unterarmseitige) n-Kanal-MOSFET AUS, wenn sein Gatesignal GND ist, und der n-Kanal-MOSFET ist EIN, wenn sein Gatesignal Vcc ist.
  • Wenn der hochpotentialseitige n-Kanal-MOSFET und der niedrigpotentialseitige n-Kanal-MOSFET geschaltet werden, tritt eine Totzeit auf, so dass die beiden MOSFETs nicht gleichzeitig EIN geschaltet werden, so dass der obere und der untere Arm nicht kurzgeschlossen sind. Anders ausgedrückt ist eine Zeitspanne bereitgestellt, während der beide MOSFETs zur Zeit des Schaltens AUS sind.
  • Wenn der hochpotentialseitige n-Kanal-MOSFET AUS ist und der niedrigpotentialseitige n-Kanal-MOSFET EIN ist, ist das Zwischenpotential (Vs), mit dem beide Vorrichtungen verbunden sind, das Potential GND. Zu dieser Zeit ist das Zwischenpotential VT1 zwischen den Potentialen (H. V.) und VB High (VT1 – VB = (H. V.)/2 in dem Beispiel von 42), und das Zwischenpotential VT2 zwischen den Potentialen VB und GND ist das Potential GND. In dem Fall, dass eine an den Anschluss Vs angeschlossene Last während dieser Zeit zusammenbricht und der Bus kurzgeschlossen wird, wird Vs gleich (H. V.), wodurch ein übermäßiger Strom durch den niedrigpotentialseitigen n-Kanal-MOSFET fließt, der in dem EIN-Zustand ist. Wenn dieser Zustand andauert, wird der niedrigpotentialseitige n-Kanal-MOSFET zerstört. Zu dieser Zeit wird das Potential VT2 von GND auf High geändert (VT2 = (H. V.)/2 in dem Beispiel von 42), und das Potential VT1 wird von High auf Low geändert (VT1 – VB ist annähernd von 0 in dem Beispiel von 42). Diese Potentialänderung wird erfasst unter Verwendung von Hochspannungsausschaltsignalerzeugungsschaltungen 905 und 906, und Ausschaltanweisungen zum AUS-Schalten der jeweiligen Leistungsvorrichtungen werden für die jeweiligen Treiberschaltungen erzeugt. Weil die Halbleitervorrichtung gemäß der sechzehnten Ausführungsform wie oben beschrieben aufgebaut ist, kann ein zuverlässiger Kurzschlussschutzvorgang durchgeführt werden, und die Zuverlässigkeit der Vorrichtung kann erhöht werden.

Claims (20)

  1. Halbleitervorrichtung, bei der eine hochspannungsfeste Halbleitervorrichtung und Logikschaltungen auf einem einzigen Chip integriert sind, mit: einer hochspannungsfesten Halbleitervorrichtung (101), die eine Oxidschicht (2) und eine Epitaxieschicht (3) auf einem Stützsubstrat (1) aufweist, einer hochpotentialseitigen Logikschaltung (301), die mit einer zum Anlegen eines hohen Potentials bestimmten Elektrode (703) der hochspannungsfesten Halbleitervorrichtung verbunden ist, einer niedrigpotentialseitigen Logikschaltung (201), die Steuersignale zum Steuern des Treibens der hochspannungsfesten Halbleitervorrichtung ausgibt, und einem Mehrgrabentrennbereich (405), der eine Hochpotentialinsel (402) abtrennt, die die hochpotentialseitige Logikschaltung enthält, der aus mehrfach überlagerten Grabentrennbereichen (403) gebildet ist, die über kapazitive Kopplung vorgespannt sind, und der einen Pegelschiebebereich (404) aufweist, der die hochpotentialseitigen Logikschaltung mit der zum Anlegen eines hohen Potentials bestimmten Elektrode der hochspannungsfesten Halbleitervorrichtung verbindet, wobei ein Teil der mehrfach überlagerten Grabentrennbereiche so angeordnet ist, dass er sich mit einem Teil der hochspannungsfesten Halbleitervorrichtung (101) überlappt, und der Pegelschiebebereich (404) über die kapazitive Kopplung so vorgespannt ist, dass er in den mehrfach überlagerten Grabentrennbereichen (403) ein hohes Potential aufweist und in einem Bereich angeordnet ist, der sich mit dem Teil der hochspannungsfesten Halbleitervorrichtung (101) überlappt, so dass er die hochpotentialseitige Logikschaltung mit der zum Anlegen eines hohen Potentials bestimmten Elektrode der hochspannungsfesten Halbleitervorrichtung verbindet.
  2. Halbleitervorrichtung nach Anspruch 1, bei der die hochspannungsfeste Halbleitervorrichtung (101) ein MOSFET ist, der Pegelschiebebereich (404) in dem Mehrgrabentrennbereich (405) zwischen der Source und dem Drain der hochspannungsfesten Halbleitervorrichtung bereitgestellt ist, der äußerste Grabentrennbereich (403) in dem Mehrgrabentrennbereich so angeordnet ist, dass er Kontakt mit der zum Anlegen eines niedrigen Potentials bestimmten Elektrode (701) der hochspannungsfesten Halbleitervorrichtung hat, und der Grabentrennbereich in dem Mehrgrabentrennbereich, der das höchste Potential aufweist und Kontakt mit der Hochpotentialinsel (402) hat, so angeordnet ist, dass er Kontakt mit der zum Anlegen eines hohen Potentials bestimmten Elektrode (703) der hochspannungsfesten Halbleitervorrichtung hat.
  3. Halbleitervorrichtung nach Anspruch 2, beider ein Zwischenraum zwischen gegenüberliegenden Grabentrennbereichen (403), die durch den Pegelschiebebereich (404) getrennt sind, in dem Mehrgrabentrennbereich (405) unter Verwendung des Pegelschiebebereichs (404) elektrisch angeschlossen ist.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der eine Metallverdrahtung (303) in dem Pegelschiebebereich (404) bereitgestellt ist und diese Metallverdrahtung verwendet wird, um die hochpotentialseitige Logikschaltung (301) mit der zum Anlegen eines hohen Potentials bestimmten Elektrode (703) der hochspannungsfesten Halbleitervorrichtung (101) zu verbinden.
  5. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die hochspannungsfeste Halbleitervorrichtung (101) ein MOSFET ist, eine Mehrfachfeldplatte (102) zwischen der Source und dem Drain der hochspannungsfesten Halbleitervorrichtung (101) ausgebildet ist und die Mehrfachfeldplatte mit einer Grabenseitenwandfeldplatte (406) in dem Pegelschiebebereich (404) verbunden ist.
  6. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die zum Anlegen eines hohen Potentials bestimmte Elektrode (703) der hochspannungsfesten Halbleitervorrichtung (101) im Wesentlichen eine Kreisform aufweist und elektrisch unter Verwendung des Pegelschiebebereichs (404) mit der hochpotentialseitigen Logikschaltung (301) verbunden ist.
  7. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der ein p+-Diffusionsbereich oder ein n+-Diffusionsbereich in der Epitaxieschicht (3) des Mehrgrabentrennbereichs (405) ausgebildet ist.
  8. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der Pegelschiebeverdrahtungen (10, 908, 909) in dem Pegelschiebebereich (404) ausgebildet sind und die hochpotentialseitige Logikschaltung (301) unter Verwendung dieser Pegelschiebeverdrahtungen mit den jeweiligen zum Anlegen eines hohen Potentials bestimmten Elektroden (701, 702) der hochspannungsfesten Halbleitervorrichtung (101) verbunden ist.
  9. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die Grabentrennbereiche (403) in dem Mehrgrabentrennbereich (405) aus mehrfachen Trennwänden gebildet werden und Isolierschichten auf diesen Trennwänden gebildet sind.
  10. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der ein hoher Widerstand (705) zwischen GND und der Hochpotentialinsel (402) bereitgestellt ist und jeder Grabentrennbereich (403) in dem Mehrgrabentrennbereich (405) jeweils mit einem vorbestimmten Punkt an dem hohen Widerstand verbunden ist, so dass jeder Grabentrennbereich jeweils an einem vorbestimmten Potential Anteil hat.
  11. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der eine CMOS-Schaltung (PchMOS, NchMOS) für jeden Grabentrennbereich (403) in dem Mehrgrabentrennbereich (405) bereitgestellt ist, um ein Potential des Grabentrennbereichs zu erfassen.
  12. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der eine Hochspannungsanlegeinsel (801) bereitgestellt ist, die unter Verwendung des Mehrgrabentrennbereichs (405) abgetrennt ist und an die ein konstantes hohes Potential (H. V.) eines Busses angelegt ist, und eine niedrigpotentialseitige Logikschaltung (803) bereitgestellt ist, die daran angepasst ist, das Potential (Vref1, Vref2) jedes Grabentrennbereichs (403) in dem Mehrgrabentrennbereich, in dem die Hochspannungsanlegeinsel ausgebildet ist, mit dem Potential (V1, V2) jedes Grabentrennbereichs in dem Mehrgrabentrennbereich, in dem die Hochpotentialinsel (802) ausgebildet ist, zu vergleichen zum Erfassen des Potentials (VB) der Hochpotentialinsel.
  13. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der eine niedrigpotentialseitige Logikschaltung (803) bereitgestellt ist, die daran angepasst ist, die Potentials (V1(U), V2(U), V1(V), V2(V), V1(W), V2(W)) der jeweiligen Grabentrennbereiche (403) in den Mehrgrabentrennbereichen (405), in denen mehrere Hochpotentialinseln (804, 805, 806) ausgebildet sind, miteinander zu vergleichen zum Erfassen der Potentiale der Hochpotentialinseln.
  14. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der eine CMOS-Schaltung (PchMOS, NchMOS) für jeden Grabentrennbereich (403) in dem Mehrgrabentrennbereich (405) bereitgestellt ist, um ein Potential des Grabentrennbereichs zu erfassen, ein hoher Widerstand (705) zwischen GND und der Hochpotentialinsel (402) bereitgestellt ist und jeder Grabentrennbereich (403) in dem Mehrgrabentrennbereich (405) mit einem vorbestimmten Punkt an dem hohen Widerstand verbunden ist, so dass jeder Grabentrennbereich an einem vorbestimmten Potential Anteil hat.
  15. Halbleitervorrichtung, bei der eine hochspannungsfeste Halbleitervorrichtung und Logikschaltungen auf einem einzigen Chip integriert sind, mit: einer hochspannungsfesten Halbleitervorrichtung (101) mit einer rechteckigen Form, die eine Oxidschicht (2) und eine Epitaxieschicht (3) auf einem Stützsubstrat (1) aufweist, einer hochpotentialseitigen Logikschaltung (301), die mit einer zum Anlegen eines hohen Potentials bestimmten Elektrode (703) der hochspannungsfesten Halbleitervorrichtung verbunden ist, die nahe einer Seite der hochspannungsfesten Halbleitervorrichtung mit rechteckiger Form angeordnet ist, die nahe an der Hochpotentialinsel liegt, einer niedrigpotentialseitigen Logikschaltung (201), die Steuersignale zum Steuern des Treibens der hochspannungsfesten Halbleitervorrichtung ausgibt, einem Mehrgrabentrennbereich (405), der eine Hochpotentialinsel (402) abtrennt, die die hochpotentialseitige Logikschaltung enthält, der aus mehrfach überlagerten Grabentrennbereichen (403) gebildet ist, die über kapazitive Kopplung vorgespannt sind, wobei die zum Anlegen eines hohen Potentials bestimmten Elektrode und eine zum Anlegen eines niedrigen Potentials bestimmten Elektrode, die an zwei einander gegenüberliegenden Seiten der hochspannungsfesten Halbleitervorrichtung mit rechteckiger Form angeordnet sind, von zumindest einem Grabentrennbereich des Mehrgrabentrennbereichs (405) umgeben sind, und einem Metalldraht (704), der elektrisch die hochpotentialseitige Logikschaltung mit der zum Anlegen eines hohen Potentials bestimmten Elektrode (703) der hochspannungsfesten Halbleitervorrichtung verbindet, wobei die zum Anlegen eines hohen Potentials bestimmte Elektrode der hochspannungsfesten Halbleitervorrichtung zwischen Bereichen liegt, die über kapazitive Kopplung so vorgespannt sind, dass sie in dem Mehrgrabentrennbereich ein hohes Potential haben.
  16. Halbleitervorrichtung, die als Einchip-Inverter gebildet ist, mit: einer Logikschaltung (501) einer niedrigpotentialseitigen Logikschaltung (502), die eine niedrigpotentialseitige Leistungsvorrichtung (503) des Einchip-Inverters entsprechend Steuersignalen von der Logikschaltung ansteuert, einer hochpotentialseitigen Logikschaltung (505), die die Steuersignale von der Logikschaltung über eine Pegelschiebeschaltung (509) empfängt und eine hochpotentialseitige Leistungsvorrichtung (506) des Einchip-Inverters ansteuert, und einem ersten Mehrgrabentrennbereich (508), der eine Hochpotentialinsel abtrennt, die die hochpotentialseitigen Leistungsvorrichtung des Einchip-Inverters enthält, unter Verwendung von mehrfachen überlagerten Grabentrennbereichen, die die über kapazitive Kopplung vorgespannt sind, und der so angeordnet ist, dass er sich mit einer zum Anlegen eines hohen Potentials bestimmten Elektrode der niedrigpotentialseitigen Leistungsvorrichtung überlappt, und einem zweiten Mehrgrabentrennbereich (508A), der innerhalb des ersten Mehrgrabentrennbereichs gebildet ist, einen Hochspannungsabschnitt (H. V.) der Hochpotentialinsel abtrennt und so angeordnet ist, dass er sich mit einer zum Anlegen eines hohen Potentials bestimmten Elektrode der hochpotentialseitigen Leistungsvorrichtung überlappt.
  17. Halbleitervorrichtung nach Anspruch 16, bei der eine Vorrichtung bereitgestellt ist, die daran angepasst ist, die Potentiale (VT1, VT2) der jeweiligen Grabentrennbereiche der Mehrgrabentrennbereiche (508, 508A) und somit die an die jeweilige hochpotentialseitige und niedrigpotentialseitige Leistungsvorrichtung (503, 506) angelegten Potentiale (H. V., GND) zu erfassen zum Erfassen eines Kurzschlusses in einer Last.
  18. Verfahren zum Herstellen einer Halbleitervorrichtung, bei der eine hochspannungsfeste Halbleitervorrichtung und Logikschaltungen auf einem einzigen Chip integriert sind, wobei die Halbleitervorrichtung enthält: eine hochspannungsfeste Halbleitervorrichtung (101), die eine Oxidschicht (2) und eine Epitaxieschicht (3) auf einem Stützsubstrat (1) aufweist, eine hochpotentialseitige Logikschaltung (301), die mit einer zum Anlegen eines hohen Potentials bestimmten Elektrode (703) der hochspannungsfesten Halbleitervorrichtung verbunden ist, eine niedrigpotentialseitige Logikschaltung (201), die Steuersignale zum Steuern des Treibens der hochspannungsfesten Halbleitervorrichtung ausgibt, und einen Mehrgrabentrennbereich (405), der eine Hochpotentialinsel (402) abtrennt, die die hochpotentialseitigen Logikschaltung enthält, der aus mehrfach überlagerten Grabentrennbereichen (403) gebildet ist, die über kapazitive Kopplung vorgespannt sind, und der einen Pegelschiebebereich (404) aufweist, der die hochpotentialseitige Logikschaltung mit der zum Anlegen eines hohen Potentials bestimmten Elektrode (703) der hochspannungsfesten Halbleitervorrichtung verbindet, wobei ein Teil der mehrfach überlagerten Grabentrennbereiche so angeordnet ist, dass er sich mit einem Teil der hochspannungsfesten Halbleitervorrichtung (101) überlappt, und der Pegelschiebebereich (404) über die kapazitive Kopplung so vorgespannt ist, dass er in den mehrfach überlagerten Grabentrennbereichen (403) ein hohes Potential aufweist und in einem Bereich angeordnet ist, der sich mit dem Teil der hochspannungsfesten Halbleitervorrichtung (101) überlappt, so dass er die hochpotentialseitige Logikschaltung mit der zum Anlegen eines hohen Potentials bestimmten Elektrode der hochspannungsfesten Halbleitervorrichtung verbindet; wobei das Verfahren das Bilden des Pegelschiebebereichs (404) enthält durch Ausführen: eines Schritts des Bildens von Gräben in der Epitaxieschicht durch Ausführen eines anisotropen Ätzens, eines Schritts des Oxidierens des Inneren der Gräben und des Vergrabens von Polysilizium in den Gräben, eines Schritts des Ätzens des Polysiliziums, während das Polysilizium in den Gräben belassen wird, des Oxidierens der Oberfläche, des Aufbringens einer Nitridschicht und des Durchführens einer Strukturierung, eines Schritts des Beseitigens der Nitridschicht durch Ausführen einer selektiven Oxidation und des Aufbringens einer Zwischenlagenoxidschicht, und eines Schritts des teilweisen Ätzens der Zwischenlagenoxidschicht und des Bildens von Elektroden durch Ausführen einer Metallaufbringung.
  19. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 18, bei dem die hochspannungsfeste Halbleitervorrichtung (101) ein MOSFET ist, der Pegelschiebebereich (404) des Mehrgrabentrennbereichs (405) zwischen der Source und dem Drain der hochspannungsfesten Halbleitervorrichtung (101) gebildet werden, der äußerste Grabentrennbereich (403) in dem Mehrgrabentrennbereich so angeordnet wird, dass er Kontakt mit der zum Anlegen eines niedrigen Potentials bestimmten Elektrode (701) der hochspannungsfesten Halbleitervorrichtung hat, und der Grabentrennbereich in dem Mehrgrabentrennbereich, der das höchste Potential aufweist und Kontakt mit der Hochpotentialinsel (402) hat, so angeordnet ist, dass er Kontakt mit der zum Anlegen eines hohen Potentials bestimmten Elektrode (703) der hochspannungsfesten Halbleitervorrichtung hat.
  20. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 18, bei dem eine Isolierschicht in jedem der Gräben gebildet wird, indem bei dem Schritt des Vergrabens von Polysilizium in dem Graben eine CVD-Oxidation durchgeführt wird.
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