DE102004059620B4 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE102004059620B4
DE102004059620B4 DE102004059620A DE102004059620A DE102004059620B4 DE 102004059620 B4 DE102004059620 B4 DE 102004059620B4 DE 102004059620 A DE102004059620 A DE 102004059620A DE 102004059620 A DE102004059620 A DE 102004059620A DE 102004059620 B4 DE102004059620 B4 DE 102004059620B4
Authority
DE
Germany
Prior art keywords
insulating layer
semiconductor region
electric field
floating field
mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102004059620A
Other languages
English (en)
Other versions
DE102004059620A1 (de
Inventor
Kazunari Hatade
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102004059620A1 publication Critical patent/DE102004059620A1/de
Application granted granted Critical
Publication of DE102004059620B4 publication Critical patent/DE102004059620B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
    • E03C1/00—Domestic plumbing installations for fresh water or waste water; Sinks
    • E03C1/12—Plumbing installations for waste water; Basins or fountains connected thereto; Sinks
    • E03C1/26—Object-catching inserts or similar devices for waste pipes or outlets
    • E03C1/264—Separate sieves or similar object-catching inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
    • E03C2201/00—Details, devices or methods not otherwise provided for
    • E03C2201/40—Arrangement of water treatment devices in domestic plumbing installations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Environmental & Geological Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Hydrology & Water Resources (AREA)
  • Public Health (AREA)
  • Water Supply & Treatment (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Halbleitervorrichtung mit einem ersten Halbleiterbereich (110) eines ersten Leitungstyps, einem zweiten Halbleiterbereich (111) eines zweiten Leitungstyps und einem dritten Halbleiterbereich (117) des ersten Leitungstyps, die eine höhere Dotierungskonzentration aufweisen als der erste Halbleiterbereich (110) und so ausgebildet sind, dass der erste Halbleiterbereich (110) zwischen ihnen liegt, einer ersten Isolierschicht (LA), die auf dem ersten Halbleiterbereich (110) ausgebildet ist, einer Mehrzahl von ersten schwebenden Feldplatten (FA), die auf der ersten Isolierschicht (LA) ausgebildet sind und oberhalb des ersten Halbleiterbereichs (110) in einer ersten Richtung angeordnet sind, die eine Richtung von dem dritten Halbleiterbereich (117) aus zu dem zweiten Halbleiterbereich (111) hin ist, einer zweiten Isolierschicht (LB), die auf den ersten schwebenden Feldplatten (FA) ausgebildet ist, einer Mehrzahl von zweiten schwebenden Feldplatten (FB), die auf der zweiten Isolierschicht (LB) ausgebildet sind und oberhalb des ersten Halbleiterbereichs (110) in der ersten Richtung angeordnet sind, einer dritten...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Technik zum Sicherstellen einer Verbesserung der Stabilität der Spannungsfestigkeit und einer Erhöhung der Spannungsfestigkeit in einer Halbleitervorrichtung, insbesondere in einer Halbleitervorrichtung mit hoher Durchbruchspannung.
  • Um zwei Leistungsschaltvorrichtungen (MOSFET, IGBT oder dergleichen) auf einer hohen Seite und einer niedrigen Seite zu treiben, z. B. in einem Inverter vom Halbbrückentyp, weist eine Leistungsvorrichtungstreibereinrichtung eine hochseitige (Hochpotentialinsel) Treiberschaltung zum Treiben der hochseitigen Leistungsschaltvorrichtung und eine niedrigseitige Treiberschaltung zum Treiben der niedrigseitigen Leistungsschaltvorrichtung auf. Da die hochseitige Schaltung in einem Zustand betrieben wird, in dem ihr Potential im Hinblick auf das Massepotential schwebt, ist eine solche Leistungsvorrichtungstreibereinrichtung mit einer Pegelschiebeschaltung zum Übertragen eines Treibersignals zu der hochseitigen Treiberschaltung versehen. Eine Pegelschiebeschaltung von einem allgemeinen Typ besteht aus einem Spannungsschaltelement mit hoher Durchbruchsspannung wie z. B. einem MOSFET, der von einem Treibersignal getrieben wird, und einem dazu in Reihe geschalteten Pegelschiebewiderstand (siehe die später erörterte 2). Ein Spannungsabfall an dem Pegelschiebewiderstand wird als Treibersignal an die hochseitige Treiberschaltung übertragen. Das Schaltelement hoher Durchbruchspannung benötigt eine stabile und hohe Spannungsfestigkeit, um einen Durchbruch in der Leistungsvorrichtungstreibereinrichtung oder eine Erzeugung falscher Signale in der Pegelschiebeschaltung zu verhindern.
  • Eine Technik für die Verbesserung der Stabilität und Erhöhung der Spannungsfestigkeit des Schaltelements mit hoher Durchbruchspannung wie z. B. einer Diode, sind Verfahren bekannt wie z. B. ein Verfahren des Bildens einer Mehrzahl von Feldplatten in einem schwebenden Zustand (im folgenden einfach als ”schwebende Feldplatten” bezeichnet) auf einem Halbleitersubstrat mit einer dazwischen liegenden Isolierschicht, um eine Verteilung eines elektrischen Felds in einer Substratoberfläche gleichförmiger zu machen (z. B. in der JP 10-341 018 A gezeigt), sowie ein Verfahren des Verwendens einer RESURF-Struktur als Halbleitervorrichtungsstruktur, um die Verarmung in einem Substrat zu beschleunigen (in dem Patent US 4,292,642 A gezeigt).
  • Wenn eine hohe Spannung an eine Halbleitervorrichtung mit hoher Durchbruchspannung in einem ausgeschalteten Zustand (AUS-Zustand) angelegt wird, hält die Halbleitervorrichtung mit hoher Durchbruchspannung die Spannung. Wenn dabei in einem Halbleitersubstrat, auf dem die Vorrichtung gebildet ist, lokal eine Konzentration des elektrischen Feldes (eine Spitze des elektrischen Feldes) auftritt, wird ein Durchbruch in einem pn-Übergang oder ein Durchbruch in einer Isolierschicht an diesem lokalen Abschnitt leichter bewirkt, und das bewirkt eine Verschlechterung der Spannungsfestigkeitseigenschaft. Wenn die Halbleitervorrichtung großer Durchbruchspannung ein n-Kanal-MOSFET mit einer RESURF-Struktur ist, tritt z. B. eine Spitze eines elektrischen Feldes leicht nahe einer drainseitigen n-Schicht in einer Übergangstiefe zwischen einer an einem oberen Abschnitt des Halbleitersubstrats gebildeten n–-Schicht und einer darunter liegenden p–-Substrat und einem Substrat des Halbleitersubstrats unterhalb einer Elektrode und einem Kantenabschnitt der Feldplatte auf (im Detail später erörtert).
  • Bei der tatsächlichen Verwendung der Halbleitervorrichtung hoher Durchbruchspannung ist ihre obere Oberfläche für den Zusammenbau mit einer Überzugisolierschicht oder einer Epoxidschicht bedeckt. Wenn eine hohe Spannung zwischen einem Drain und einer Source des MOSFET in dem AUS-Zustand angelegt ist und eine elektrische Feldspitze im Inneren auftritt, bewirkt dies z. B. eine Polarisierung der Überzugisolierschicht oder der Epoxidschicht für den Zusammenbau. Die durch die Polarisierung erzeugten elektrischen Ladungen werden für eine bestimmte Zeitspanne, nachdem das Anlegen der hohen Spannung beendet ist, gehalten. Wenn dann das nächste Mal eine hohe Spannung zwischen Drain und Source des MOSFET angelegt wird, wird mit den elektrischen Ladungen die Ausdehnung einer Verarmungsschicht lokal (insbesondere nah einer Oberfläche eines Siliziumsubstrats) unterdrückt. In dem lokalen Abschnitt, in dem die Ausdehnung der Verarmungsschicht unterdrückt wird, wird die Spitze des elektrischen Feldes höher. Wenn die Spitze in der Siliziumoberfläche ein durchbruchkritisches elektrisches Feld erreicht, bewirkt dies eine Verringerung oder eine Schwankung der Spannungsfestigkeit oder unter bestimmten Umständen einen Durchbruch der Halbleitervorrichtung.
  • US 4,766,474 A zeigt offenbart einen MOS-Transistor, bei dem mehrschichtige Abdeckelemente zum Abdecken eines Kanalbereichs bereitgestellt sind. Über dem Kanalbereich sind eine erste, zweite und dritte Isolierschicht angeordnet. Auf der ersten und zweiten Isolierschicht befinden sich Deckschichten, von denen keine mit einer Elektrode des MOS-Transistors verbunden ist. Eine Feldplattenschicht auf der dritten Isolierschicht ist durch Elemente gebildet, die mit Elektroden des MOS-Transistors verbunden sind.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine Verbesserung der Stabilität der Spannungsfestigkeit und eine Erhöhung der Spannungsfestigkeit sicherzustellen, in dem eine Konzentration eines elektrischen Felds in einem Substrat, auf dem die Halbleitervorrichtung ausgebildet ist, verringert wird.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1, 5, oder 8. Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen gekennzeichnet.
  • Da bei der Halbleitervorrichtung gemäß Anspruch 1 die Dicke a der ersten Isolierschicht groß ist, wird eine Verzerrung von Äquipotentiallinien in der ersten Isolierschicht unterdrückt, und daher wird eine elektrische Feldkonzentration in einer oberen Oberfläche des ersten Halbleiterbereichs verringert. Da der Abstand b zwischen den ersten schwebenden Feldplatten und den zweiten schwebenden Feldplatten klein ist, bewirkt weiter ein durch die ersten schwebenden Feldplatten und zweiten schwebenden Feldplatten gebildeter Kondensator eine hohe kapazitive Kopplungswirkung, um die Polarisierung der zweiten Isolierschicht zu beschleunigen. Damit wird es für die Verarmungsschicht leichter, sich in einem oberen Abschnitt des ersten Halbleiterbereichs unter einer Lücke zwischen zwei benachbarten ersten schwebenden Feldplatten auszubreiten, wo die Verarmungsschicht herkömmlicherweise Ausbreitungsschwierigkeiten hat, und die elektrische Feldkonzentration in dem Bereich wird dadurch verringert. Somit wird ein Spielraum im Hinblick auf die elektrische Feldstärke an einem Punkt eines durchbruchkritischen elektrischen Feldes größer und Probleme der Vorrichtung wie z. B. eine Verringerung der Spannungsfestigkeit und eine Instabilität der Spannungsfestigkeitseigenschaft kann unterdrückt werden. Demzufolge kann die Vorrichtung eine hohe Spannungsfestigkeit stabil halten.
  • Bei der Halbleitervorrichtung gemäß Anspruch 5 wird die elektrische Feldkonzentration in der oberen Oberfläche des ersten Halbleiterbereichs nahe dem dritten Halbleiterbereich verringert. Der Punkt des durchbruchkritischen elektrischen Feldes der Vorrichtung liegt in vielen Fällen nahe dem dritten Halbleiterbereich, und da die elektrische Feldkonzentration in der Nähe des Bereichs verringert wird, können Probleme der Vorrichtung wie eine Verringerung der Spannungsfestigkeit und eine Instabilität der Spannungsfestigkeitseigenschaft unterdrückt werden. Demzufolge kann die Vorrichtung eine hohe Spannungsfestigkeit stabil halten.
  • Bei der Halbleitervorrichtung gemäß Anspruch 8 wird die elektrische Feldkonzentration in der oberen Oberfläche des ersten Halbleiterbereichs nahe dem dritten Halbleiterbereich verringert. Der Punkt des durchbruchkritischen elektrischen Feldes der Vorrichtung liegt in vielen Fällen nahe dem dritten Halbleiterbereich, und da die elektrische Feldkonzentration in der Nähe des Bereichs verringert wird, können Probleme der Vorrichtung wie eine Verringerung der Spannungsfestigkeit und eine Instabilität der Spannungsfestigkeitseigenschaft unterdrückt werden. Demzufolge kann die Vorrichtung eine hohe Spannungsfestigkeit stabil halten.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • 1 ist eine Darstellung einer Leistungsvorrichtung und einer Leistungsvorrichtungstreibereinrichtung.
  • 2 ist ein Schaltbild eines Hauptabschnitts einer hochseitigen Treibereinheit in der Leistungsvorrichtungstreibereinrichtung.
  • 3 ist eine schematische Draufsicht auf ein Layout der hochseitigen Treibereinheit in der Leistungsvorrichtungstreibereinrichtung.
  • 4 und 5 sind schematische Querschnitte, die jeweils einen Hauptabschnitt der hochseitigen Treibereinheit in der Leistungsvorrichtungstreibereinrichtung zeigen.
  • 6 ist eine Ansicht eines Aufbaus eines HV-MOS nach einer ersten Ausführungsform.
  • 7 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source des HV-MOS nach der ersten Ausführungsform in einem AUS-Zustand zeigt.
  • 8 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source eines bekannten HV-MOS in einem AUS-Zustand zeigt.
  • 9 ist ein Diagramm zum Erläutern einer Wirkung der ersten Ausführungsform.
  • 10 ist ein Diagramm, das eine Potentialverteilung und eine Stromverteilung zwischen dem Drain und der Source des HV-MOS nach der ersten Ausführungsform in einem AUS-Zustand zeigt.
  • 11 ist ein Diagramm, das eine Potentialverteilung und eine Stromverteilung zwischen dem Drain und der Source des bekannten HV-MOS in einem AUS-Zustand zeigt.
  • 12 ist ein Diagramm zum Erläutern einer Wirkung der ersten Ausführungsform.
  • 13 ist eine Ansicht eines Falles, bei dem die erste Ausführungsform auf eine Diode hoher Durchbruchspannung (HV-Diode) angewendet ist.
  • 14 ist eine Ansicht eines Aufbaus eines HV-MOS nach einer zweiten Ausführungsform.
  • 15 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source des HV-MOS nach der zweiten Ausführungsform in einem AUS-Zustand zeigt.
  • 16 ist ein Diagramm zum Erläutern einer Wirkung der zweiten Ausführungsform.
  • 17 ist eine Ansicht eines Aufbaus eines HV-MOS nach einer dritten Ausführungsform.
  • 18 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source des HV-MOS nach der dritten Ausführungsform in einem AUS-Zustand zeigt.
  • 19 ist ein Diagramm, das eine Potentialverteilung und eine Stromverteilung zwischen dem Drain und der Source des HV-MOS nach der dritten Ausführungsform in einem AUS-Zustand zeigt.
  • 20 ist eine Ansicht eines Aufbaus eines HV-MOS nach einer zur Erfindung gehörenden vierten Ausführungsform.
  • 21 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source des HV-MOS nach der zur Erfindung gehörenden vierten Ausführungsform in einem AUS-Zustand zeigt.
  • 22 ist ein Diagramm, das eine Potentialverteilung und eine Stromverteilung zwischen dem Drain und der Source des HV-MOS nach der zur Erfindung gehörenden vierten Ausführungsform in einem AUS-Zustand zeigt.
  • 23 ist eine Ansicht einer Abwandlung der zur Erfindung gehörenden vierten Ausführungsform.
  • 24 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source des HV-MOS nach der Abwandlung der zur Erfindung gehörenden vierten Ausführungsform in einem AUS-Zustand zeigt.
  • 25 ist ein Diagramm, das eine Potentialverteilung und eine Stromverteilung zwischen dem Drain und der Source des HV-MOS nach der Abwandlung der zur Erfindung gehörenden vierten Ausführungsform in einem AUS-Zustand zeigt.
  • 26 ist eine Ansicht eines Aufbaus eines HV-MOS nach einer fünften Ausführungsform.
  • 27 ist eine Ansicht eines Aufbaus eines HV-MOS nach einer sechsten Ausführungsform.
  • 28 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source des HV-MOS nach der sechsten Ausführungsform in einem AUS-Zustand zeigt.
  • 29 ist eine Ansicht einer Abwandlung der sechsten Ausführungsform.
  • 30 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source des HV-MOS nach der Abwandlung der sechsten Ausführungsform in einem AUS-Zustand zeigt.
  • 31 ist eine Ansicht eines Aufbaus eines HV-MOS nach einer siebten Ausführungsform.
  • 32 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source des HV-MOS nach der siebten Ausführungsform in einem AUS-Zustand zeigt.
  • 33 ist eine Ansicht einer Abwandlung der siebten Ausführungsform.
  • 34 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source des HV-MOS nach der Abwandlung der siebten Ausführungsform in einem AUS-Zustand zeigt.
  • 35 ist eine Ansicht eines Falles, bei dem die siebte Ausführungsform auf eine HV-Diode angewendet ist.
  • 36 und 37 sind Diagramme, die jeweils eine elektrische Feldverteilung zwischen einem Drain und einer Source der HV-Diode nach der siebten Ausführungsform in einem AUS-Zustand zeigt.
  • 38 ist eine Ansicht eines Aufbaus eines HV-MOS nach einer achten Ausführungsform.
  • 39 ist ein Diagramm, das eine elektrische Feldverteilung zwischen einem Drain und einer Source des HV-MOS nach der achten Ausführungsform in einem AUS-Zustand zeigt.
  • 40 ist eine Ansicht einer Abwandlung der ersten Ausführungsform
  • 41 zeigt einen Querschnitt durch die Abwandlung der ersten Ausführungsform
  • 1 ist eine Ansicht zum Erläutern eines Beispiels einer Halbleitervorrichtung, auf die die vorliegende Erfindung angewendet werden kann, und sie zeigt eine allgemeine Leistungsvorrichtung und eine Leistungsvorrichtungstreibereinrichtung. In 1 führen die n-Kanal-IGBT 51 und 52 (Insulated Gate Bipolar Transistors = Bipolartransistoren mit isoliertem Gate), die Leistungsschaltvorrichtungen sind, das Schalten einer hohen Spannung HV durch, die eine Hauptleistungsversorgung ist. Eine Last ist mit einem Knoten N30 verbunden, und Freilaufdioden D1 und D2 sind jeweils mit den IGBT 51 und 52 verbunden, um die IGBT 51 und 52 vor einer elektromotorischen Rückspannung aufgrund der Last zu schützen.
  • Die Leistungsvorrichtungstreibereinrichtung 100 zum Treiben der IGBT 51 und 52 arbeitet entsprechend einem hochseitigen Steuereingang HIN zum Steuern des hochseitigen IGBT 51 und einem niedrigseitigen Steuereingang LIN zum Steuern des niedrigseitigen IGBT 52. Die Leistungsvorrichtungstreibereinrichtung 100 enthält weiter eine hochseitige Treibereinheit 101 zum Treiben des hochseitigen IGBT 51 und eine niedrigseitige Treibereinheit 102 zum Treiben des niedrigseitigen IGBT 52 sowie eine Steuereingabenverarbeitungseinheit 103.
  • Die Steuereingabenverarbeitungseinheit 103 führt eine Signalverarbeitung durch, um unerwünschte Bedingungen zu vermeiden wie z. B. einen Fall, in dem die IGBT 51 und 52 gleichzeitig eingeschaltet sind und kein Strom in die Last fließt, da ein Durchgangsstrom durch die IGBT 51 und 52 fließt, oder ähnliches. Ein hochseitiger Treibersignalausgang HO der hochseitigen Treibereinheit 101 ist mit einem Steueranschluss des IGBT 51 verbunden. Ein niedrigseitiger Treibersignalausgang LO der niedrigseitigen Treibereinheit 102 ist mit einem Steueranschluss des IGBT 52 verbunden.
  • Eine niedrigseitige feste Versorgungsspannung VCC, die als Leistungsversorgung für die niedrigseitige Treibereinheit 102 dient, wird von einer (nicht dargestellten) niedrigseitigen Festleistungsversorgung zugeführt. Eine hochseitige schwebende Offsetspannung VS dient als Referenzpotential der hochseitigen Treibereinheit 101. Eine hochseitige schwebende Versorgungsabsolutspannung VB, die als Leistungsversorgung für die hochseitige Treibereinheit 101 dient, wird von einer (nicht dargestellten) hochseitigen schwebenden Leistungsversorgung geliefert. Eine gemeinsame Masse COM und die hochseitige schwebende Offsetspannung VS sind jeweils mit dem Emitteranschluss des IGBT 51 bzw. 52 verbunden.
  • Kondensatoren C1 und C2 sind jeweils zwischen die hochseitige schwebende Versorgungsabsolutspannung VB und die hochseitige schwebende Offsetspannung VS sowie zwischen die gemeinsame Masse COM und die niedrigseitige feste Versorgungsspannung VCC geschaltet, um eine der hochseitigen Treibereinheit 101 und der niedrigseitigen Treibereinheit 102 zugeführte Leistungsversorgungsspannung jeweils dem Betrieb der IGBT 51 und 52 entsprechenden Potentialschwankungen folgen zu lassen.
  • Somit hat die Leistungsvorrichtung den obigen Aufbau, um das Schalten der Hauptleistungsversorgung HV durch die IGBT 51 und 52 auf der Grundlage der Steuereingänge HIN und LIN durchzuführen.
  • Da die hochseitige Treibereinheit 101 so betrieben wird, dass ihr Potential im Hinblick auf das Massepotential der Schaltung in einem schwebenden Zustand ist, weist die hochseitige Treibereinheit 101 eine Pegelschiebeschaltung auf zum Übertragen eines Treibersignals zu einer hochseitigen Schaltung.
  • 2 ist ein Schaltbild eines Hauptabschnitts der hochseitigen Treibereinheit 101. In dieser Figur sind Bestandteile, die mit denen in 1 identisch sind, durch dieselben Bezugszeichen bezeichnet.
  • Ein MOSFET 11 mit hoher Durchbruchspannung (im folgenden als ”HV-MOS” bezeichnet) ist ein Schaltelement mit einer hohen Durchbruchspannung. Ein hochseitiger Treibersignalausgabe-CMOS 12 besteht aus einem p-MOS-Transistor und einem n-MOS-Transistor und gibt ein hochseitiges Treibersignal aus. Ein Pegelschiebewiderstand 13 spielt eine Rolle, die einem Pull-Up-Widerstand entspricht zum Einstellen eines Gatepotentials des hochseitigen Treibersignalausgabe-CMOS 12.
  • Der HV-MOS 11 führt das Schalten entsprechend dem hochseitigen Steuereingang HIN durch und ändert das Gatepotential des hochseitigen Treibersignalausgabe-CMOS 12. Das lässt den hochseitigen Treibersignalausgabe-CMOS 12 das Schalten einer Spannung zwischen der hochseitigen schwebenden Versorgungsabsolutspannung VB und der hochseitigen schwebenden Offsetspannung VS durchführen und ein Treibersignal zum Steuern des IGBT 51 an den hochseitigen Treibersignalausgang HO ausgeben.
  • 3 ist eine schematische Draufsicht auf ein Layout einer Hochpotentialinsel in der Leistungsvorrichtungstreibereinrichtung 100. Eine hochseitige Treiberschaltung bestehend aus dem hochseitigen Treibersignalausgabe-CMOS 12 und dem Pegelschiebewiderstand 13 ist in einem Bereich gebildet, der Hochpotentialinsel genannt wird. Diese Figur ist eine schematische Draufsicht auf ein Layout der hochseitigen Treibereinheit 101. Die Aluminiumverdrahtung in dieser Figur wird in Kontakt mit einem Massepotential GND gebracht. 4 ist ein schematischer Querschnitt, der einen Hauptabschnitt der hochseitigen Treibereinheit 101 von 2 zeigt entsprechend dem Schnitt B-B in 3. In 4 sind Bestandteile, die mit denen in 1 und 2 identisch sind, durch dieselben Bezugszeichen bezeichnet.
  • Ein Grundabschnitt einer p+-Trennung 201 erreicht einen p–-Bereich 200 eines Siliziumsubstrats (p–-Substrat), und die Potentiale der p+-Trennung 201 und des p–-Bereichs 200 sind die niedrigsten in der Schaltung (das Massepotential GND bzw. das Potential der gemeinsamen Masse CCM). In einem Bereich, in dem der HV-MOS 11 gebildet ist, sind eine als erster Halbleiterbereich dienende n–-Schicht 110, eine als zweiter Halbleiterbereich dienende p-Wanne 111 und ein n-Bereich 117 und ein n+-Drainbereich 118, die als dritter Halbleiterbereich dienen und deren Dotierungskonzentration größer ist als die der n–-Schicht 110, so ausgebildet, dass sie eine obere Oberfläche des Substrats erreichen. Die p-Wanne 111 ist in der n–-Schicht 110 so ausgebildet, dass sie in Kontakt mit der n–-Schicht 110 ist. Der n-Bereich 117 ist an so einer Stelle ausgebildet, dass die n–-Schicht 110 zwischen ihr und der p-Wanne 111 liegt. Anders ausgedrückt ist die p-Wanne 111 auf der einen Seite der n–-Schicht 110 ausgebildet, und der n-Bereich 117 ist an ihrer anderen Seite ausgebildet, so dass die n–-Schicht 110 zwischen ihnen liegt.
  • In der p-Wanne 111 sind weiter ein n+-Sourcebereich 112 und ein p+-Bereich 113 ausgebildet, und eine Sourceelektrode 114 ist darauf so ausgebildet, dass sie damit in Kontakt kommt. In der p-Wanne 111 zwischen dem n+-Sourcebereich 112 und der n–-Schicht 110 ist eine Gateelektrode 116 ausgebildet, wobei eine Gateisolierschicht 115 dazwischen liegt. Anders ausgedrückt dient die p-Wanne 111 als Kanalbereich des HV-MOS 11. Eine Drainelektrode 119 des HV-MOS 11 ist so auf dem n+-Drainbereich 118 ausgebildet, dass sie damit verbunden ist.
  • In einer n-Schicht 121, in der der p-MOS-Transistor des hochseitigen Treibersignalausgabe-CMOS 12 ausgebildet ist, sind ein p+-Drainbereich 122, ein n+-Bereich 127 und ein p+-Sourcebereich 126 ausgebildet. Eine Drainelektrode 123 ist auf dem p+-Drainbereich 122 ausgebildet, eine Sourceelektrode 128 ist auf dem p+-Sourcebereich 126 und dem n+-Bereich 127 ausgebildet, und eine Gateelektrode 125 ist auf der n-Schicht 121 zwischen dem p+-Drainbereich 122 und dem p+-Sourcebereich 126 ausgebildet, wobei eine Gateisolierschicht 124 dazwischen liegt. In einer p-Wanne 131, in der der n-MOS-Transistor des hochseitigen Treibersignalausgabe-CMOS 12 ausgebildet ist, sind ein p+-Bereich 132, ein n+-Sourcebereich 133 und ein n+-Drainbereich 137 ausgebildet. Eine Sourceelektrode 134 ist auf dem p+-Bereich 132 und dem n+-Sourcebereich 133 ausgebildet, eine Drainelektrode 138 ist auf dem n+-Drainbereich 137 ausgebildet, und eine Gateelektrode 136 ist auf der p-Wanne 131 zwischen dem n+-Sourcebereich 133 und dem n+-Drainbereich 137 ausgebildet, wobei eine Gateisolierschicht 135 dazwischen liegt.
  • Die Drainelektrode 119 des HV-MOS 11 ist jeweils mit den Gateelektroden 125 und 136 des p-MOS-Transistors und des n-MOS-Transistors des hochseitigen Treibersignalausgabe CMOS 12 verbunden, und sie ist auch mit der Sourceelektrode 128 des p-MOS-Transistors und der hochseitigen schwebenden Versorgungsabsolutspannung VB so verbunden, dass der Pegelschiebewiderstand 113 dazwischen liegt.
  • 5 ist ein weiterer (von 4 verschiedener) schematischer Querschnitt, der die hochseitige Treibereinheit 101 in der Leistungsvorrichtungstreibereinrichtung 100 zeigt, entsprechend den Schnitten A-A und C-C von 3. In 5 sind Bestandteile, die mit denen in 4 identisch sind, durch dieselben Bezugszeichen bezeichnet. Ein Bereich 14 in 5 bezeichnet eine (in 1 oder 2 nicht dargestellte) Diode hoher Durchbruchsspannung, die mit der hochseitigen Treibereinheit 101 verbunden ist.
  • Die Diode hoher Durchbruchspannung 14 (im folgenden als ”HV-Diode” bezeichnet hat einen Aufbau wie der oben beschriebene HV-MOS 11 und eine als erste Halbleiterbereich dienende n–-Schicht 143, eine als zweiter Halbleiterbereich dienende p+-Trennung 144 sowie die n-Schicht 121 und ein n+-Kathodenbereich 141, die als dritter Halbleiterbereich dienen und deren Dotierungskonzentration größer ist als die der n–-Schicht 143, sind so ausgebildet, dass sie eine obere Oberfläche des Substrats erreichen. Die p+-Trennung 144 ist in Kontakt mit einer Seite der n–-Schicht 143, die n-Schicht 121 ist in Kontakt mit der anderen Seite der n–-Schicht 143. Anders ausgedrückt sind die p+-Trennung 144 und die n-Schicht 121 so ausgebildet, dass die n–-Schicht 143 dazwischen liegt. Die p+-Trennung 144, die als Anode der HV-Diode 14 wirkt, wird im folgenden als ”p+-Anodenbereich 144” bezeichnet. Eine Kathodenelektrode 142 der HV-Diode 14 ist auf dem Kathodenbereich 141 so ausgebildet, dass sie mit ihm in Kontakt kommt. Eine Anodenelektrode 145 ist auf dem p+-Anodenbereich 144 so ausgebildet, dass sie mit ihm in Kontakt kommt. Der p+-Anodenbereich 144 erreicht den p–-Bereich 200. Da die Anodenelektrode 145 auf dem p+-Anodenbereich 144 ausgebildet ist, ist das Potential des p–-Bereichs 200 das niedrigste in der Schaltung (Massepotential GND oder Potential der gemeinsamen Masse COM). Die HV-Diode 14 hält eine Spannung zwischen der hochseitigen schwebenden Versorgungsabsolutspannung VB und dem Massepotential GND oder dem Potential der gemeinsamen Masse COM.
  • Im Folgenden werden anhand der Figuren verschiedene Ausführungsformen beschrieben. Von diesen gehört die vierte Ausführungsform zur vorliegenden Erfindung;
  • 6 ist eine Ansicht eines Aufbaus eines HV-MOS nach einer ersten Ausführungsform, und sie ist eine vergrößerte Ansicht des HV-MOS 11 aus 4. In 6 sind Bestandteile, die mit denen in 4 identisch sind, durch dieselben Bezugszeichen bezeichnet. In dieser Figur sind jedoch zur Erleichterung der nachfolgenden Erläuterung die lateralen Seiten umgekehrt wie in 4 dargestellt.
  • Auf der n–-Schicht 110 ist eine erste Isolierschicht LA ausgebildet. Auf einer oberen Oberfläche der ersten Isolierschicht LA sind eine Mehrzahl erster schwebender Feldplatten FA (FA1 bis FA8) oberhalb der n–-Schicht 110 ausgebildet. Auf den ersten schwebenden Feldplatten FA ist weiter eine zweite Isolierschicht LB ausgebildet. Auf einer oberen Oberfläche der zweiten Isolierschicht LB sind eine Mehrzahl von zweiten schwebenden Feldplatten FB (FB1 bis FB8) oberhalb der n–-Schicht 110 ausgebildet.
  • In dieser Beschreibung wird eine Richtung von dem dritten Halbleiterbereich (hier dem n-Bereich 117) aus zu dem zweiten Halbleiterbereich (hier der p-Wanne 111) hin als ”erste Richtung” bezeichnet, und eine Dickerichtung der ersten Isolierschicht LA und der zweiten Isolierschicht LB als eine ”zweite Richtung” (in 6 durch Pfeile angegeben). Die ersten schwebenden Feldplatten FA1 bis FA8 sind in der ersten Richtung angeordnet, und die zweiten schwebenden Feldplatten FB1 bis FB8 sind ebenfalls in der ersten Richtung angeordnet.
  • Die Drainelektrode 119 weist einen sich auf der ersten Isolierschicht LA erstreckenden Abschnitt DA auf, der als normale Feldplatte (nicht in dem schwebenden Zustand) dient und im folgenden als ”erster Drainelektrodenabschnitt DA” bezeichnet wird. Weiter weist die Gateelektrode 116 einen sich auf der ersten Isolierschicht LA erstreckenden Abschnitt GA und einen sich auf der zweiten Isolierschicht LB erstreckenden Abschnitt GB auf, die beide als normale Feldplatten dienen. Im folgenden wird der Erstere als ”erster Gateelektrodenabschnitt GA” und der Letztere als ”zweiter Gateelektrodenabschnitt GB” bezeichnet.
  • Die ersten schwebenden Feldplatten FA und die zweiten Feldplatten FB beschleunigen die Ausdehnung einer Verarmungsschicht in der n–-Schicht 110 durch einen Feldplatteneffekt. Die jeweiligen ersten schwebenden Feldplatten FA und die jeweiligen zweiten schwebenden Feldplatten FB sind über die dazwischen liegende zweite Isolierschicht LB kapazitiv miteinander gekoppelt und bilden dadurch eine Mehrzahl von Kondensatoren. Die zweite schwebende Feldplatten FB1, die dem Drain am nächsten liegt, ist über die dazwischen liegende zweite Isolierschicht LB kapazitiv mit dem ersten Drainelektrodenabschnitt DA gekoppelt und bildet somit einen Kondensator. Die erste schwebende Feldplatte FA8, die dem Gate am nächsten liegt, ist über die dazwischen liegende zweite Isolierschicht LB kapazitiv mit dem zweiten Gateelektrodenabschnitt GB gekoppelt und bildet somit einen Kondensator. Diese Kondensatoren in großer Anzahl teilen sich und halten die zwischen der Drainelektrode 119 und der Sourceelektrode 114 angelegte hohe Spannung, wenn der HV-MOS ausgeschaltet ist, um somit die Potentiale der jeweiligen ersten schwebenden Feldplatten FA und die der jeweiligen zweiten schwebenden Feldplatten FB festzulegen. Das verhindert eine übermäßige Beschleunigung der Ausdehnung der Verarmungsschicht durch den Feldplatteneffekt.
  • Unter der Annahme, dass die ersten schwebenden Feldplatten FA eine fortlaufende Platte seien, würde die Ausdehnung der Verarmungsschicht übermäßig beschleunigt und eine elektrische Feldkonzentration in einer Oberfläche des Siliziumsubstrats nahe beim Drain auftreten, wodurch eine Erhöhung der Spannungsfestigkeit des HV-MOS verhindert würde. In der ersten bevorzugten Ausführungsform sind eine Mehrzahl von ersten schwebenden Feldplatten FA und eine Mehrzahl von zweiten schwebenden Feldplatten FB in der ersten Richtung angeordnet, um dadurch eine übermäßige Ausdehnung der Verarmungsschicht zu unterdrücken und ein Erhöhen der Spannungsfestigkeit des HV-MOS sicherzustellen.
  • Der HV-MOS in 6, der eine RESURF-Struktur aufweist, stellt das Erhöhen der Spannungsfestigkeit weiter sicher. Insbesondere durch Anlegen einer Rückwärtsspannung, die kleiner als die Durchbruchspannung eines pn-Übergangs zwischen der n–-Schicht 110 und der p-Wanne 111 ist (im folgenden als ”zweiter pn-Übergang” bezeichnet), an einen pn-Übergang (im folgenden als ”erster pn-Übergang” bezeichnet) zwischen der n–-Schicht 110 und dem p–-Bereich 200 (den vierten Halbleiterbereich) wird die Dotierungskonzentration der n–-Schicht 110 verringert und ihre Dicke verkleinert, sodass die Verarmungsschicht sich in der n–-Schicht 110 zwischen dem n-Bereich 117 und der p-Wanne 111 von dem ersten pn-Übergang aus bis zu der oberen Oberfläche des Substrats hin erstrecken sollte.
  • In der ersten Ausführungsform ist die erste Isolierschicht LA dicker und die zweite Isolierschicht LB dünner ausgebildet als bei einem bekannten Aufbau, so dass unter der Annahme, dass a die Dicke der ersten Isolierschicht LA ist und b der Abstand zwischen den ersten schwebenden Feldplatten FA und den zweiten schwebenden Feldplatten FB in der zweiten Richtung (einer Dickerichtung der zweiten Isolierschicht LB) ist, eine Beziehung a > b eingehalten werden kann.
  • 7 ist ein Diagramm, das eine elektrische Feldverteilung in dem HV-MOS von 6 zu einem Zeitpunkt zeigt, zu dem eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand angelegt ist, der durch Erzeugen eines Kurzschlusses zwischen der Gateelektrode 116 und der Sourceelektrode 114 in dem HV-MOS bewirkt wird. Diese Figur zeigt die elektrische Feldverteilung in einem Bereich von der Siliziumsubstratoberfläche (Si-Oberfläche) bis zu der Tiefe des pn-Übergangs zwischen dem n-Bereich 117 und dem p–-Bereich 200. Insbesondere zeigen die durchgezogenen Linien die elektrische Feldverteilung an der Siliziumsubstratoberfläche und die elektrische Feldverteilung in der Tiefe eines ersten pn-Übergangs zwischen der n–-Schicht 110 und dem p–-Bereich 200. 8 dagegen ist ein Diagramm, das eine elektrische Feldverteilung wie die in 7 bei einem bekannten HV-MOS zeigt (bei dem eine Beziehung a < b in 6 eingehalten wird und die Drainelektrode 119 und die zweite schwebende Feldplatte FB1 miteinander verbunden sind).
  • Wie aus 7 und 8 ersichtlich ist ein Abschnitt mit der höchsten elektrischen Feldstärke ein Abschnitt nahe dem Drain in der Tiefe des ersten pn-Übergangs. Daher ist der Abschnitt ein Punkt eines durchbruchkritischen Feldes, der einen Wert der Spannungsfestigkeit des HV-MOS bestimmt. In der Siliziumsubstratoberfläche dagegen können elektrische Feldspitzen (elektrische Feldkonzentrationen) beobachtet werden in einem Abschnitt unter einer Kante des ersten Gateelektrodenabschnitts GA und in Abschnitten unter jeweiligen Kanten der ersten schwebenden Feldplatten FA1 bis FA8 auf ihrer Drainseite oder in Abschnitten unter ihren jeweiligen Kanten auf ihrer Sourceseite.
  • Wie in 8 gezeigt sind die elektrischen Feldspitzen bei dem bekannten HV-MOS in der Siliziumsubstratoberfläche relativ groß, und der Unterschied (Spielraum) zu der elektrischen Feldstärke an dem Punkt des durchbruchkritischen elektrischen Felds ist sehr klein. Daher übersteigt die elektrische Feldspitze an der Siliziumsubstratoberfläche leicht die elektrische Feldstärke an dem Punkt des durchbruchkritischen elektrischen Felds aufgrund einer Wirkung der Polarisierung der Überzugisolierschicht oder der Epoxidschicht, die auf dem HV-MOS ausgebildet sind, während der tatsächlichen Verwendung, und das kann Probleme bewirken wie z. B. eine Verringerung der Spannungsfestigkeit und eine Instabilität der Spannungsfestigkeitseigenschaft.
  • In der ersten Ausführungsform dagegen sind nach 7 die elektrischen Feldspitzen in der Substratoberfläche relativ klein. Anders ausgedrückt wird die elektrische Feldkonzentratian verringert. Da der Spielraum im Hinblick auf die elektrische Feldstärke an dem Punkt des durchbruchkritischen elektrischen Felds steigt und es unwahrscheinlich ist, dass die elektrischen Feldspitzen in der Siliziumsubstratoberfläche die elektrische Feldstärke an dem Punkt des durchbruchkritischen elektrischen Feldes überschreiten, können Probleme wie z. B. eine Verringerung der Spannungsfestigkeit und eine Instabilität der Spannungsfestigkeitseigenschaft unterdrückt werden. Demzufolge kann der HV-MOS eine hohe Spannungsfestigkeit stabil halten.
  • 9 ist ein Diagramm, das eine Beziehung zwischen einem Wert a–b und einem Wert der elektrischen Feldspitze in der Siliziumsubstratoberfläche zeigt. Aus dieser Figur ist zu entnehmen, dass ein Wert der elektrischen Feldspitze kleiner wird, wenn ein Wert von a–b größer wird. Anders ausgedrückt steigt der Spielraum im Hinblick auf die elektrische Feldstärke an dem Punkt des durchbruchkritischen elektrischen Felds, und die obige Wirkung kann erhöht werden, indem der Wert von a–b erhöht wird, in dem die Dicke a erhöht und der Abstand b verringert wird.
  • 10 ist ein Diagramm, das eine Potentialverteilung und eine Stromverteilung in dem HV-MOS von 6 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand des HV-MOS angelegt ist. Die Potentialverteilung wird durch Äquipotentiallinien angezeigt, und ihre Form entspricht der Ausdehnung der Verarmungsschicht von der Sourceseite aus zu der Drainseite hin. 11 dagegen ist ein Diagramm, das eine Potentialverteilung und eine Stromverteilung wie die in 10 dargestellte für den bekannten HV-MOS zeigt (bei dem in 6 eine Beziehung a < b eingehalten ist.
  • Die Bezugszeichen 0 bis 6 in 10 und 11 stellen Intervalle der Äquipotentiallinien in der Siliziumsubstratoberfläche dar (in der Grenzfläche zwischen der n–-Schicht 110 und der ersten Isolierschicht LA). In dem HV-MOS der ersten Ausführungsform ist die Verzerrung der Äquipotentiallinien in der ersten Isolierschicht LA wie in 10 dargestellt verringert, da die Dicke a der ersten Isolierschicht LA groß ist, und die Größen der Intervalle 0 bis 6 werden dadurch gleichförmiger als in dem Fall der bekannten Technik in 11. Das bedeutet, dass die Ausdehnung der Verarmungsschicht nahe der Siliziumsubstratoberfläche in dem HV-MOS der ersten bevorzugten Ausführungsform gleichförmiger ist als in dem bekannten Aufbau. Da die elektrische Feldkonzentration weniger wahrscheinlich auftritt, wenn die Ausdehnung der Verarmungsschicht gleichförmig wird, ist die Größe der elektrischen Feldspitze in der Siliziumoberfläche bei dem HV-MOS der ersten Ausführungsform zu einem niedrigeren Wert hin verringert. Somit kann auch aus der Potentialverteilung in 10 die mit Bezug auf 7 erörterte Wirkung beobachtet werden.
  • 12 ist ein Diagramm, das eine Verteilung von Potentialunterschieden zeigt, die in den Kondensatoren, die zwischen den ersten schwebenden Feldplatten FA, den zweiten schwebenden Feldplatten FB, dem ersten Drainelektrodenabschnitt DA, dem ersten Gateelektrodenabschnitt GA und dem zweiten Gateelektrodenabschnitt GB ausgebildet sind, zwischen dem Drain und der Source zu einer Zeit gehalten werden, zu der eine hohe Spannung zwischen der Source und dem Drain des HV-MOS in einem AUS-Zustand angelegt ist. In 12 zeigt die durchgezogene Linie eine Verteilung in dem HV-MOS der in 6 gezeigten ersten Ausführungsform, und die gestrichelte Linie zeigt eine Verteilung bei dem bekannten HV-MOS (bei dem eine Beziehung a < b eingehalten ist und die Drainelektrode 119 und die zweite schwebende Feldplatte FB1 in 6 miteinander verbunden sind). Bei dem bekannten HV-MOS neigt eine hohe Spannung dazu, besonders in den Kondensatoren nahe der Sourceseite und der Drainseite gehalten zu werden, und es besteht die Möglichkeit, dass an diesen Abschnitten ein dielektrischer Durchbruch der zweiten Isolierschicht LB bewirkt wird. Wie in 12 dargestellt sinkt die Tendenz bei dem HV-MOS der ersten Ausführungsform, und eine Schwankung der in den Kondensatoren gehaltenen Potentialunterschiede wird kleiner. Kurz gesagt erzielt die erste Ausführungsform eine Wirkung des Verhinderns des dielektrischen Durchbruchs der zweiten Isolierschicht LB, was zu einem Ansteigen der Spannungsfestigkeit des HV-MOS führt.
  • Da bei dem HV-MOS der ersten Ausführungsform der Abstand b zwischen den ersten schwebenden Feldplatten FA und den zweiten schwebenden Feldplatten FB in der Dickerichtung (der zweiten Richtung) kleiner ist, steigen die Kapazitätswerte der Kondensatoren. Da der Effekt der kapazitiven Kopplung in den Kondensatoren steigt, wird daher die Polarisierung der zweiten Isolierschicht LB beschleunigt. Bei dem bekannten Aufbau erstreckt sich die Verarmungsschicht in einem oberen Abschnitt der n–-Schicht 110 leicht unter den jeweiligen ersten schwebenden Feldplatten FA, aber sie erstreckt sich schwer unter Lücken zwischen den ersten schwebenden Feldplatten FA. Bei der ersten Ausführungsform dagegen beschleunigt der Effekt der hohen kapazitiven Kopplung in den Kondensatoren die Polarisierung der zweiten Isolierschicht LB, und dies erzielt eine Wirkung, dass die Ausdehnung der Verarmungsschicht auch unter den Lücken zwischen den ersten schwebenden Feldplatten FA erleichtert wird, was zu einem Ansteigen der Spannungsfestigkeit des HV-MOS führt.
  • Wie oben erörtert kann die vorliegende Ausführungsform auf eine Halbleitervorrichtung mit einer RESURF-Struktur angewendet werden. Das erlaubt eine weitere Erhöhung der Spannungsfestigkeit verglichen mit der bekannten RESURF-Struktur. Weiterhin kann die vorliegende Ausführungsform auf eine Mehrfach-RESURF-Struktur angewendet werden, bei der die n–-Schicht 110 einen mehrlagigen Aufbau hat, bei der die jeweiligen Schichten verschiedene Dotierungskonzentration aufweisen (z. B. in dem Patent US 4,422,089 A gezeigt).
  • Auch wenn oben der Fall erläutert wurde, bei dem die vorliegende Ausführungsform auf einen MOSFET angewendet ist, ist die Anwendung der vorliegenden Ausführungsform nicht darauf beschränkt, sondern die vorliegende Ausführungsform kann weit angewendet werden, z. B. auf eine Diode, einen IGBT oder dergleichen.
  • 13 ist eine Ansicht eines Falles, bei dem die erste Ausführungsform auf eine Diode hoher Durchbruchspannung (HV-Diode) angewendet ist, und sie zeigt eine vergrößerte Ansicht der HV-Diode von 5. Da Bestandteile, die mit denen in 5 und 6 identisch sind, durch dieselben Bezugszeichen bezeichnet sind, unterbleibt ihre detaillierte Beschreibung. Auch in dieser Figur sind die lateralen Seiten zur Erleichterung der folgenden Erläuterung umgekehrt wie in 5 dargestellt.
  • Die Kathodenelektrode 142 weist einen sich auf der ersten Isolierschicht LA erstreckenden Abschnitt CA auf, der als normale Feldplatte wirkt. Dieser Abschnitt wird im folgenden als ”erster Kathodenelektrodenabschnitt CA” bezeichnet. Die Anodenelektrode 145 weist einen sich auf der ersten Isolierschicht LA erstreckenden Abschnitt AA und einen sich auf der zweiten Isolierschicht LB erstreckenden Abschnitt AB auf, die beide als normale Feldplatten wirken. Im folgenden wird der Abschnitt AA als ”erster Anodenelektrodenabschnitt AA” und der Abschnitt AB als ”zweiter Anodenelektrodenabschnitt AB” bezeichnet.
  • Da in der HV-Diode 14 wie oben erläutert die n–-Schicht 143 als erster Halbleiterbereich, der p+-Anodenbereich 144 als zweiter Halbleiterbereich und die n-Schicht 121 als dritter Halbleiterbereich dient, ist die ”erste Richtung” in diesem Fall eine Richtung von der n-Schicht 121 zu dem p+-Anodenbereich 144 (siehe Pfeile in 13).
  • Auch die HV-Diode 14 hat den RESURF-Aufbau. Insbesondere durch Anlegen einer Rückwärtsspannung, die kleiner als die Durchbruchspannung eines pn-Übergangs zwischen der n–-Schicht 143 und dem p+-Anodenbereich 144 ist, an einen pn-Übergang zwischen der n–-Schicht 143 und dem p–-Bereich 200 (den vierten Halbleiterbereich) wird die Dotierungskonzentration der n–-Schicht 143 verringert und ihre Dicke verkleinert, sodass die Verarmungsschicht sich in der n–-Schicht 143 zwischen dem n-Bereich 121 und dem p+-Anodenbereich 144 von dem ersten pn-Übergang aus bis zu der oberen Oberfläche des Substrats hin erstrecken sollte.
  • Auch bei der HV-Diode von 13 ist im Vergleich zu dem bekannten Aufbau die erste Isolierschicht LA dicker und die zweite Isolierschicht LB dünner ausgebildet, so dass so dass unter der Annahme, dass a die Dicke der ersten Isolierschicht LA ist und b der Abstand zwischen den ersten schwebenden Feldplatten FA und den zweiten schwebenden Feldplatten FB in der zweiten Richtung (einer Dickerichtung der zweiten Isolierschicht LB) ist, eine Beziehung a > b eingehalten werden kann. Auch in der HV-Diode, die die Beziehung a > b erfüllt, wird die elektrische Feldspitze in der Siliziumsubstratoberfläche kleiner und die elektrische Feldkonzentration wird verringert, und daher kann dieselbe Wirkung wie oben erläutert erzielt werden, z. B. das Unterdrücken der Probleme wie ein Abnehmen der Spannungsfestigkeit und eine Instabilität der Spannungsfestigkeitseigenschaft, wie sie oben diskutiert wurden.
  • 14 zeigt einen Aufbau eines HV-MOS entsprechend einer zweiten Ausführungsform. Der HV-MOS der zweiten Ausführungsform unterscheidet sich von dem in 6 gezeigten HV-MOS der ersten Ausführungsform darin, dass die Drainelektrode 119 einen Abschnitt DB aufweist, der sich auf der zweiten Isolierschicht LB erstreckt. Dieser Abschnitt DB wirkt als normale Feldplatte (nicht in schwebendem Zustand) und wird im folgenden als ”zweiter Drainelektrodenabschnitt DB” bezeichnet.
  • Wie in 14 dargestellt ist die Länge eines Abschnitts des zweiten Drainelektrodenabschnitts DB, der sich oberhalb der ersten Isolierschicht LA in der ersten Richtung (der Richtung von dem n-Bereich 117 zu dem n+-Sourcebereich 112) erstreckt, länger als die Länge eines Abschnitts in dem ersten Drainelektrodenabschnitt DA, der sich auf der ersten Isolierschicht LA in der ersten Richtung erstreckt. Anders ausgedrückt bedeckt der zweite Drainelektrodenabschnitt DB den ersten Drainelektrodenabschnitt DA, wobei die zweite Isolierschicht LB dazwischen liegt. Der zweite Drainelektrodenabschnitt DB überlappt teilweise einen Abschnitt der ersten schwebenden Feldplatte FA1, wobei die zweite Isolierschicht LB dazwischen liegt. Anders ausgedrückt ist der zweite Drainelektrodenabschnitt DB wie in 14 dargestellt ein Abschnitt, in dem die erste schwebende Feldplatte FB1 mit der Drainelektrode 119 von 6 verbunden ist.
  • 15 ist ein Diagramm, das eine elektrische Feldverteilung in dem HV-MOS von 14 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand angelegt ist, der durch Erzeugen eines Kurzschlusses zwischen der Gateelektrode 116 und der Sourceelektrode 114 in dem HV-MOS bewirkt wird. Diese Figur zeigt die elektrische Feldverteilung in einem Bereich von der Siliziumsubstratoberfläche (Si-Oberfläche) bis zu der Tiefe des pn-Übergangs zwischen dem n-Bereich 117 und dem p–-Bereich 200. Insbesondere bezeichnen die durchgezogenen Linien die elektrische Feldverteilung in der Siliziumsubstratoberfläche und die elektrische Feldverteilung in der Tiefe des ersten pn-Übergangs zwischen der n–-Schicht 110 und dem p-Bereich 200.
  • Wie aus einem Vergleich zwischen 15 und 7 der ersten Ausführungsform ersichtlich kann bei der zweiten Ausführungsform die elektrische Feldspitze unter einem Kantenabschnitt der ersten schwebenden Feldplatte FA1 auf der Drainseite in dem Siliziumsubstrat verringert werden. Da somit die elektrische Feldstärke nahe dem Punkt des durchbruchkritischen Feldes (einem Abschnitt in der Tiefe des ersten pn-Übergangs des n-Bereichs 117 auf der Drainseite) kleiner wird, steigt die Spannungsfestigkeit in dem HV-MOS. Kurz gesagt kann die zweite Ausführungsform im Vergleich zu der ersten Ausführungsform eine weitere Erhöhung der Spannungsfestigkeit bewirken.
  • 16 ist ein Diagramm, das eine Verteilung der Potentialdifferenzen zeigt, die in den Kondensatoren, die zwischen den ersten schwebenden Feldplatten FA, den zweiten schwebenden Feldplatten FB, dem ersten Drainelektrodenabschnitt DA, dem ersten Gateelektrodenabschnitt GA und dem zweiten Gateelektrodenabschnitt GB gebildet werden, zwischen dem Drain und der Source zu einer Zeit gehalten werden, zu der zwischen Source und Drain des HV-MOS in einem AUS-Zustand eine hohe Spannung angelegt ist. In 16 zeigt die durchgezogene Linie eine Verteilung in dem in 14 gezeigten HV-MOS der zweiten Ausführungsform, und die gestrichelte Linie zeigt eine Verteilung in dem bekannten HV-MOS (bei dem in 14 eine Beziehung a < b eingehalten ist). Es ist festzustellen, dass die Schwankung der in den Kondensatoren gehaltenen Potentialdifferenzen in der zweiten Ausführungsform wie in der ersten Ausführungsform kleiner wird. Kurz gesagt, erzielt auch die zweite Ausführungsform eine Wirkung des Verhinderns des dielektrischen Durchbruchs der zweiten Isolierschicht LB, was zu einem Erhöhen der Spannungsfestigkeit des HV-MOS führt.
  • 17 ist eine Ansicht eines Aufbaus eines HV-MOS entsprechend einer dritten Ausführungsform. Da in 17 Bestandteile, die mit denen in 6 und 14 identisch sind, durch dieselben Bezugszeichen bezeichnet sind, unterbleibt ihre detaillierte Beschreibung.
  • In der dritten Ausführungsform ist die Breite jeder der ersten schwebenden Feldplatten FA gleich groß wie der Zwischenraum zwischen den ersten schwebenden Feldplatten FA. Anders ausgedrückt wird unter der Annahme, dass die i Breite jeder der ersten schwebenden Feldplatten FA in der ersten Richtung (von dem n-Bereich 117 zu dem n+-Sourcebereich 112) ist und dass j der Abstand zwischen einer der ersten schwebenden Feldplatten FA und ihrer benachbarten in der ersten Richtung ist, wird eine Beziehung i = j eingehalten. Weiter ist im Fall von 17 die Beziehung zwischen der Dicke a (der Dicke der ersten Isolierschicht LA) und dem Abstand b (dem Abstand zwischen den ersten schwebenden Feldplatten FA und den zweiten schwebenden Feldplatten FB in der zweiten Richtung) wie bei dem bekannten Aufbau a < b. Ansonsten unterscheidet sich 17 der dritten Ausführungsform nicht von 14 der zweiten Ausführungsform.
  • 18 ist ein Diagramm, das eine elektrische Feldverteilung in dem HV-MOS von 17 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand angelegt ist, der durch Erzeugen eines Kurzschlusses zwischen der Gateelektrode 116 und der Sourceelektrode 114 in dem HV-MOS bewirkt wird. Diese Figur zeigt die elektrische Feldverteilung in einem Bereich von der Siliziumsubstratoberfläche (Si-Oberfläche) bis zu der Tiefe des pn-Übergangs zwischen dem n-Bereich 117 und dem p–-Bereich 200. Insbesondere zeigen die durchgezogenen Linien die elektrische Feldverteilung in der Siliziumsubstratoberfläche und die elektrische Feldverteilung in der Tiefe des ersten pn-Übergangs zwischen der n–-Schicht 110 und dem p–-Bereich 200. Wie aus dem Bereich zwischen 18 und 8 ersichtlich, die die elektrische Feldverteilung in dem bekannten HV-MOS zeigt, wird in 18 der dritten Ausführungsform die elektrische Feldspitze in der Siliziumsubstratoberfläche kleiner, und die elektrische Feldkonzentration wird verringert. Da somit der Spielraum im Hinblick auf die elektrische Feldstärke an dem Punkt des durchbruchkritischen elektrischen Feldes ansteigt und es unwahrscheinlich ist, dass die elektrische Feldspitze in der Siliziumsubstratoberfläche die elektrische Feldstärke an dem Punkt des durchbruchkritischen elektrischen Feldes übersteigt, können Probleme wie ein Verringern der Spannungsfestigkeit und eine Instabilität der Spannungsfestigkeitseigenschaft unterdrückt werden. Demzufolge kann der HV-MOS eine hohe Spannungsfestigkeit mit hoher Stabilität halten.
  • 19 ist ein Diagramm, das eine Potentialverteilung und eine Stromverteilung in dem HV-MOS von 17 zu einer Zeit zeigt, in der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand des HV-MOS angelegt ist. Auch in 19 ist die Potentialverteilung durch Äquipotentiallinien angezeigt, und die Bezugszeichen 0 bis 6 stellen Intervalle der Äquipotentiallinien in der Siliziumsubstratoberfläche (in der Grenzfläche zwischen der n–-Schicht 110 und der ersten Isolierschicht LA) dar. Da in der dritten Ausführungsform die Breite jeder der ersten schwebenden Feldplatten FA gleich dem Abstand zwischen einer der ersten schwebenden Feldplatten FA und ihrer benachbarten ist, werden die Größen der Intervalle 0 bis 6 gleichförmiger als die in dem Fall der bekannten Technik von 11. Kurz gesagt ist in dem HV-MOS der dritten Ausführungsform die Ausdehnung der Verarmungsschicht nahe der Siliziumsubstratoberfläche gleichförmiger als die in dem Aufbau der bekannten Technik, und daher ist die Größe der elektrischen Feldspitze in diesem Abschnitt zu einem kleineren Wert hin verringert. Somit kann die obige Wirkung aus der Potentialverteilung in 19 beobachtet werden.
  • Auch wenn in 17 die Beziehung zwischen der Dicke a und dem Abstand b durch a < b gegeben ist, kann die Beziehung zwischen a und b auch a > b sein, wobei die erste Ausführungsform auf die dritte Ausführungsform angewendet wird. In diesem Fall kann die dritte Ausführungsform auch die Wirkung der ersten Ausführungsform hervorbringen und eine weitere Erhöhung der Spannungsfestigkeit erzielen.
  • Auch wenn der Fall erörtert wurde, bei dem die vorliegende Ausführungsform auf einen MOSFET angewendet wird, ist auch in der dritten Ausführungsform die Anwendung nicht darauf beschränkt, sondern die vorliegende Ausführungsform kann weit angewendet werden, z. B. auf eine Diode, einen IGBT oder dergleichen.
  • 20 ist eine Ansicht eines Aufbaus eines HV-MOS entsprechend einer vierten Ausführungsform. Da in 20 Bestandteile, die mit denen in 6 und 14 identisch sind, durch dieselben Bezugszeichen bezeichnet sind, unterbleibt ihre detaillierte Beschreibung.
  • Der HV-MOS der vierten Ausführungsform weist zusätzlich zu dem Aufbau des HV-MOS von 6 eine auf den zweiten schwebenden Feldplatten FB ausgebildete dritte Isolierschicht LC sowie eine Mehrzahl von dritten schwebenden Feldplatten FC (FC1 bis FC6) auf, die auf dieser ausgebildet sind. Die dritten schwebenden Feldplatten FC sind oberhalb der n–-Schicht 110 in der ersten Richtung angeordnet (der Richtung von dem n-Bereich 117 zu dem n+-Sourcebereich 112). Unter der Annahme, dass a die Dicke der ersten Isolierschicht LA ist, dass b der Abstand zwischen den ersten schwebenden Feldplatten FA und den zweiten schwebenden Feldplatten FB in der zweiten Richtung (der Dickerichtung der ersten Isolierschicht LA, der zweiten Isolierschicht LB und der dritten Isolierschicht LC) ist und dass c der Abstand zwischen den zweiten schwebenden Feldplatten FB und den dritten schwebenden Feldplatten FC in der zweiten Richtung ist, ist der Abstand c kleiner (die dritte Isolierschicht LC ist dünner), so dass die Beziehungen c < a und c < b eingehalten werden können. In dem Fall von 20 ist die Beziehung zwischen der Dicke a und dem Abstand b wie bei dem Aufbau der bekannten Technik a < b.
  • Weiter weist die Drainelektrode 119 einen Abschnitt DC auf, der sich auf der dritten Isolierschicht LC erstreckt, und dieser Abschnitt DC wirkt als normale Feldplatte (nicht im schwebenden Zustand). Im folgenden wird dieser Abschnitt als ”dritter Drainelektrodenabschnitt DC” beendet. Weiter weist die Sourceelektrode 114 einen Abschnitt SC auf, der sich auf der dritten Isolierschicht LC erstreckt, und dieser Abschnitt SC wirkt als normale Feldplatte. Im folgenden wird dieser Abschnitt als ”dritter Sourceelektrodenabschnitt SC” bezeichnet.
  • 21 ist ein Diagramm, das eine elektrische Feldverteilung in dem HV-MOS von 20 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand angelegt ist, der durch Erzeugen eines Kurzschlusses zwischen der Gateelektrode 116 und der Sourceelektrode 114 in dem HV-MOS bewirkt wird. Diese Figur zeigt die elektrische Feldverteilung in einem Bereich von der Siliziumsubstratoberfläche (Si-Oberfläche) bis zu der Tiefe des pn-Übergangs zwischen dem n-Bereich 117 und dem p–-Bereich 200. Insbesondere zeigen die durchgezogenen Linien die elektrische Feldverteilung in der Siliziumsubstratoberfläche und die elektrische Feldverteilung in der Tiefe des ersten pn-Übergangs zwischen der n–-Schicht 110 und dem p–-Bereich 200. Wie aus einem Vergleich zwischen 21 und 8, die die elektrische Feldverteilung in dem bekannten HV-MOS zeigt, ersichtlich wird in 21 bei der vierten Ausführungsform die elektrische Feldspitze in der Siliziumsubstratoberfläche kleiner, und die elektrische Feldkonzentration wird verringert. Da daher der Spielraum im Hinblick auf die elektrische Feldstärke an dem Punkt des durchbruchkritischen elektrischen Feldes ansteigt und es unwahrscheinlich ist, dass die elektrische Feldspitze in der Siliziumsubstratoberfläche die elektrische Feldstärke des Punktes des durchbruchkritischen elektrischen Feldes überschreitet, können Probleme wie eine Verringerung der Spannungsfestigkeit und eine Instabilität der Spannungsfestigkeitseigenschaft unterdrückt werden. Demzufolge kann der HV-MOS eine hohe Spannungsfestigkeit stabil halten.
  • 22 ist ein Diagramm, das eine Potentialverteilung und eine Stromverteilung in dem HV-MOS von 20 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand des HV-MOS angelegt ist. Auch in 22 ist die Potentialverteilung durch Äquipotentiallinien gezeigt, und die Bezugszeichen 0 bis 6 stellen Intervalle der Äquipotentiallinien in der Siliziumsubstratoberfläche dar (in der Grenzfläche zwischen der n–-Schicht 110 und der ersten Isolierschicht LA). Verglichen mit 11, die den Fall der bekannten Technik zeigt, ist festzustellen, dass die Äquipotentiallinien der Siliziumsubstratoberfläche zu der Drainseite hin verschoben sind und die Verarmungsschicht in der Siliziumsubstratoberfläche leichter auszudehnen ist. Das bedeutet, dass die elektrische Feldspitze in der Siliziumsubstratoberfläche kleiner wird. Somit kann auch aus der Potentialverteilung von 22 die obige Wirkung beobachtet werden.
  • Da bei dem HV-MOS der vierten Ausführungsform der Abstand c kleiner gemacht ist, steigen die Kapazitätswerte der Kondensatoren, die zwischen den zweiten schwebenden Feldplatten FB, den dritten schwebenden Feldplatten FC, dem dritten Drainelektrodenabschnitt DC und dem dritten Sourceelektrodenabschnitt SC gebildet sind. Da daher die Wirkung der kapazitiven Kopplung in den Kondensatoren ansteigt, wird die Polarisierung der dritten Isolierschicht LC beschleunigt. Das bewirkt einen Effekt, dass die Ausdehnung der Verarmungsschicht auch unter den Lücken zwischen den ersten schwebenden Feldplatten FA erleichtert wird, wo sich die Verarmungsschicht herkömmlicherweise schwer ausdehnt, was zu einem Ansteigen der Spannungsfestigkeit des HV-MOS führt.
  • Auch wenn die Beziehung zwischen der Dicke a und dem Abstand b in 20 durch a < b gegeben ist, kann die Beziehung zwischen a und b auch a > b sein wie in 23, bei der die erste Ausführungsform auf die vierte Ausführungsform angewendet ist. In diesem Fall kann die vierte Ausführungsform auch die Wirkung der ersten Ausführungsform hervorbringen und ein weiteres Ansteigen der Spannungsfestigkeit erzielen.
  • 24 ist ein Diagramm, das eine elektrische Feldverteilung in dem HV-MOS von 23 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand angelegt ist, der durch Erzeugen eines Kurzschlusses zwischen der Gateelektrode 116 und der Sourceelektrode 114 in dem HV-MOS bewirkt wird. Diese Figur zeigt die elektrische Feldverteilung in einem Bereich von der Siliziumsubstratoberfläche (Si-Oberfläche) bis zu der Tiefe des pn-Übergangs zwischen dem n-Bereich 117 und dem p–-Bereich 200. Insbesondere zeigen die durchgezogenen Linien die elektrische Feldverteilung in der Siliziumsubstratoberfläche und die elektrische Feldverteilung in der Tiefe des ersten pn-Übergangs zwischen der n–-Schicht 110 und dem p–-Bereich 200. Es ist festzustellen, dass verglichen mit 21 die elektrische Feldspitze in der Siliziumsubstratoberfläche noch kleiner wird und die elektrische Feldkonzentration weiter verringert wird.
  • 25 ist ein Diagramm, das eine Potentialverteilung und eine Stromverteilung in dem HV-MOS von 23 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand des HV-MOS angelegt ist. Auch in 25 ist die Potentialverteilung durch Äquipotentiallinien gezeigt, und die Bezugszeichen 0 bis 6 stellen Intervalle der Äquipotentiallinien in der Siliziumsubstratoberfläche dar. Da bei dem HV-MOS von 23 die Dicke a der ersten Isolierschicht LA groß ist und die Verzerrung der Äquipotentiallinien in der ersten Isolierschicht LA unterdrückt ist, werden die Größen der Intervalle 0 bis 6 gleichförmiger als die in 22. Daher ist festzustellen, dass die Größe der elektrischen Feldspitze in der Siliziumsubstratoberfläche zu einem geringeren Wert hin verringert wird.
  • Somit kann durch Anwenden der ersten Ausführungsform auf die vierte Ausführungsform eine weitere Erhöhung der Spannungsfestigkeit erzielt werden.
  • Auch wenn oben der Fall erörtert wurde, bei dem die vorliegende Erfindung auf einen MOSFET angewendet wird, ist die Anwendung der vorliegenden Erfindung nicht darauf beschränkt, sondern die vorliegende Erfindung kann weit angewendet werden, z. B. auf eine Diode, einen IGBT oder dergleichen.
  • 26 ist eine Ansicht eines Aufbaus eines HV-MOS entsprechend einer fünften Ausführungsform. Da in 26 Bestandteile, die mit denen in 6 und 14 identisch sind, durch dieselben Bezugszeichen dargestellt sind, unterbleibt ihre detaillierte Beschreibung.
  • In der fünften Ausführungsform ist die Breite jeder der ersten schwebenden Feldplatten FA und der zweiten schwebenden Feldplatten FB größer als bei dem Aufbau der bekannten Technik. Insbesondere sind die Breiten so festgelegt, dass unter der Annahme, dass g die Breite eines Abschnittes jeder der ersten schwebenden Feldplatten FA ist, der eine der zweiten schwebenden Feldplatten FB in der ersten Richtung überlappt, wobei die zweite Isolierschicht LB dazwischen ist, und dass h der Abstand zwischen einer der zweiten schwebenden Feldplatten FB und der benachbarten in der ersten Richtung ist, kann eine Beziehung g > h eingehalten werden (s. 26).
  • Weiter ist in dem Fall von 26 die Beziehung zwischen der Dicke a (der Dicke der ersten Isolierschicht LA) und dem Abstand b (dem Abstand zwischen den ersten schwebenden Feldplatten FA und den zweiten schwebenden Feldplatten FE in der zweiten Richtung) wie bei dem Aufbau der bekannten Technik a < b.
  • Ansonsten unterscheidet sich 26 der fünften Ausführungsform nicht von 14 der zweiten Ausführungsform.
  • Da in der fünften Ausführungsform die Breite eines Abschnitts, in dem eine der ersten schwebenden Feldplatten FA die entsprechende der zweiten schwebenden Feldplatten FE überlappt, groß ist, werden die Kapazitätswerte der zwischen den ersten schwebenden Feldplatten FA und den zweiten schwebenden Feldplatten FB gebildeten Kondensatoren größer als in dem Aufbau der bekannten Technik. Da daher der hohe kapazitive Koppeleffekt in den Kondensatoren größer wird, wird die Polarisierung der zweiten Isolierschicht LB beschleunigt. Das bringt eine Wirkung hervor, die Ausdehnung der Verarmungsschicht auch unter den Lücken zwischen den ersten schwebenden Feldplatten FA zu erleichtern, was zu einem Ansteigen der Spannungsfestigkeit des HV-MOS führt.
  • Da der kapazitive Koppeleffekt in den Kondensatoren ansteigt, wird eine Schwankung von Potentialdifferenzen, die in den Kondensatoren zwischen der Source und dem Drain gehalten werden, kleiner, und die fünfte Ausführungsform kann auch eine Wirkung hervorbringen des Verhinderns des dielektrischen Durchbruchs der zweiten Isolierschicht LB.
  • Auch wenn die fünfte Ausführungsform ebenfalls den Fall darstellt, bei dem die vorliegende Erfindung auf einen MOSFET angewendet wird, ist die Anwendung der vorliegenden Erfindung nicht darauf beschränkt, sondern die vorliegende Erfindung kann weit angewendet werden, z. B. auf eine Diode, einen IGBT oder dergleichen.
  • 27 ist eine Ansicht eines Aufbaus eines HV-MOS entsprechend einer sechsten Ausführungsform. Da in 27 Bestandteile, die mit denen in 20 identisch sind, durch dieselben Bezugszeichen bezeichnet sind, unterbleibt ihr detaillierte Beschreibung.
  • Der HV-MOS von 27 hat einen Aufbau, bei dem die ersten schwebenden Feldplatten FR aus dem Aufbau von 20 entfernt sind. Angenommen, dass jeweils a und b jeweils die Dicke der ersten Isolierschicht LA bzw. die der zweiten Isolierschicht LB sind und dass c der Abstand zwischen der zweiten schwebenden Feldplatten FB und den dritten schwebenden Feldplatten FC in der zweiten Richtung ist, wird eine Beziehung a + b > c eingehalten. Anders ausgedrückt haben die zweiten schwebenden Feldplatten FB und die dritten schwebenden Feldplatten FC von 27 dieselbe Funktion wie die ersten schwebenden Feldplatten FR und die zweiten schwebenden Feldplatten FB der ersten Ausführungsform (6). Daher kann der HV-MOS von 27 wie der HV-MOS der ersten Ausführungsform eine hohe Spannungsfestigkeit stabil halten.
  • Der erste Drainelektrodenabschnitt DA der Drainelektrode 119 erstreckt sich auf der ersten Isolierschicht LA. Der erste Drainelektrodenabschnitt DA erstreckt auf der ersten Isolierschicht LA so in die erste Richtung, dass er einen Abschnitt der zweiten schwebenden Feldplatte FB1 teilweise überlappt, wobei die zweite Isolierschicht LB dazwischen liegt. Die Länge eines Abschnitts in dem dritten Drainelektrodenabschnitt DC, der sich oberhalb der ersten Isolierschicht LA in der ersten Richtung erstreckt, ist größer als die Länge eines Abschnittes des ersten Drainelektrodenabschnitts DA, der sich auf der ersten Isolierschicht LA in der ersten Richtung erstreckt, und länger als die Länge eines Abschnittes in dem zweiten Drainelektrodenabschnitt DB, der sich oberhalb der ersten Isolierschicht LA in der ersten Richtung erstreckt. Anders ausgedrückt bedeckt der dritte Drainelektrodenabschnitt DC den ersten Drainelektrodenabschnitt DA und den zweiten Drainelektrodenabschnitt DB.
  • 28 ist ein Diagramm, das eine elektrische Feldverteilung in dem HV-MOS von 27 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand angelegt ist, der durch Erzeugen eines Kurzschlusses zwischen der Gateelektrode 116 und der Sourceelektrode 114 in dem HV-MOS bewirkt wird. Diese Figur zeigt die elektrische Feldverteilung in einem Bereich von der Siliziumsubstratoberfläche (Si-Oberfläche) bis zu der Tiefe des pn-Übergangs zwischen dem n-Bereich 117 und dem p–-Bereich 200. Insbesondere zeigen die durchgezogenen Linien die elektrische Feldverteilung in der Siliziumsubstratoberfläche und die elektrische Feldverteilung in der Tiefe des ersten pn-Übergangs zwischen der n–-Schicht 110 und dem p–-Bereich 200. Es ist festzustellen, dass wie in der ersten Ausführungsform die elektrische Feldspitze in der Siliziumsubstratoberfläche niedriger wird und die elektrische Feldkonzentration verringert wird.
  • Die elektrische Feldspitze in der Siliziumsubstratoberfläche auf der Drainseite liegt unterhalb einer Kante der zweiten schwebenden Feldplatte FB2 auf der Drainseite, und keine Spitze liegt unter einer Kante der zweiten schwebenden Feldplatte FB1. Das liegt daran, dass der erste Drainelektrodenabschnitt DA, der als normale Feldplatte wirkt, sich bis zu so einer Stelle erstreckt, bei der der erste Drainelektrodenabschnitt DA die zweite schwebende Feldplatte FB1 teilweise überlappt. Da sich der dritte Drainelektrodenabschnitt DC weiter so oberhalb der ersten Isolierschicht LA erstreckt, dass er den ersten Drainelektrodenabschnitt DA und den zweiten Drainelektrodenabschnitt DB überdeckt, wird die elektrische Feldkonzentration nah der Drainelektrode in der Siliziumsubstratoberfläche weiter verringert. Da daher die elektrische Feldstärke nahe dem Punkt des durchbruchkritischen elektrischen Feldes (einem Abschnitt in der Tiefe des ersten pn-Übergangs in dem n-Bereich 117 auf der Drainseite) kleiner wird, wird ein Wert der Spannungsfestigkeit in dem HV-MOS höher. Kurz gesagt kann in der sechsten Ausführungsform verglichen mit der ersten Ausführungsform eine weitere Erhöhung der Spannungsfestigkeit erzielt werden.
  • 29 ist eine Ansicht einer Abwandlung, bei der die zweite Ausführungsform auf die sechste Ausführungsform angewendet ist. Insbesondere unterscheidet sich der Aufbau von 29 von dem nach 27 darin, dass der zweite Drainelektrodenabschnitt DB der Drainelektrode 119 sich auf der zweiten Isolierschicht LB erstreckt. Wie in 29 dargestellt ist die Länge eines Abschnitts des zweiten Drainelektrodenabschnitts DB, der sich oberhalb der ersten Isolierschicht LA in der ersten Richtung erstreckt, größer als die Länge eines Abschnitts in dem ersten Drainelektrodenabschnitt DA, der sich auf der ersten Isolierschicht LA in der ersten Richtung erstreckt. Anders ausgedrückt überdeckt der zweite Drainelektrodenabschnitt DB den ersten Drainelektrodenabschnitt DA, wobei die zweite Isolierschicht LB dazwischen liegt. Wie in 29 dargestellt ist der zweite Drainelektrodenabschnitt DB ein Abschnitt, bei dem die Drainelektrode 119 und die zweite schwebende Feldplatte FB1 von 27 miteinander verbunden sind.
  • 30 ist ein Diagramm, das eine elektrische Feldverteilung in dem HV-MOS von 29 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand angelegt ist, der durch Erzeugen eines Kurzschlusses zwischen der Gateelektrode 116 und der Sourceelektrode 114 in dem HV-MOS bewirkt wird. Auch in 30 liegt wie in 28 die elektrische Feldspitze in der Siliziumsubstratoberfläche auf der Drainseite unter einer Kante der zweiten schwebenden Feldplatte FB2 auf der Drainseite, und keine Spitze liegt unter einer Kante der zweiten schwebenden Feldplatte FB1. Da daher die elektrische Feldstärke nahe dem Punkt des durchbruchkritischen elektrischen Feldes kleiner wird, wird ein Wert der Spannungsfestigkeit in dem HV-MOS größer. Kurz gesagt, kann in dieser Abwandlung verglichen mit der zweiten Ausführungsform eine weitere Erhöhung der Spannungsfestigkeit erzielt werden.
  • Auch wenn die sechste Ausführungsform ebenfalls den Fall darstellt, bei dem die vorliegende Erfindung auf einen MOSFET angewendet wird, ist die Anwendung der vorliegenden Erfindung nicht darauf beschränkt, sondern die vorliegende Erfindung kann weit angewendet werden, z. B. auf eine Diode, einen IGBT oder dergleichen.
  • 31 ist eine Ansicht eines Aufbaus eines HV-MOS entsprechend einer siebten Ausführungsform. Da in 27 Bestandteile, die mit denen in 6 und 14 identisch sind, durch dieselben Bezugszeichen bezeichnet sind, unterbleibt ihre detaillierte Beschreibung.
  • In dem HV-MOS der siebten Ausführungsform erstreckt sich der erste Drainelektrodenabschnitt DA der Drainelektrode 119 auf der ersten Isolierschicht LA und der zweite Drainelektrodenabschnitt DB erstreckt sich auf der zweiten Isolierschicht LB. Weiter sind der erste Drainelektrodenabschnitt DA und der zweite Drainelektrodenabschnitt DB länger ausgebildet als in dem Aufbau der bekannten Technik. Wie in 31 dargestellt ist unter der Annahme, dass d die Länge eines Abschnitts des ersten Drainelektrodenabschnitts DA ist, der sich auf der ersten Isolierschicht LA in der ersten Richtung erstreckt, ist die Länge eines Abschnitts in dem zweiten Drainelektrodenabschnitt DB, der sich oberhalb der ersten Isolierschicht LA in der ersten Richtung erstreckt, um eine Länge e größer als die Länge d. Dabei ist die Länge d hinreichend groß ausgeführt, so dass die Beziehung d > e eingehalten werden kann. Weiter ist in dem Fall von 31 die Beziehung zwischen der Dicke a der ersten Isolierschicht LA und dem Abstand b zwischen den ersten schwebenden Feldplatten FA und den zweiten schwebenden Feldplatten FB in der zweiten Richtung wie bei dem Aufbau der bekannten Technik a < b. Wie in 31 dargestellt ist der erste Drainelektrodenabschnitt DA ein Abschnitt, bei dem die Drainelektrode 119 mit der ersten schwebenden Feldplatte FA1 von 6 verbunden ist, und der zweite Drainelektrodenabschnitt DB ist ein Abschnitt, bei dem die zweiten schwebenden Feldplatten FB1 und FB2 mit der Drainelektrode 119 von 6 verbunden sind.
  • 32 ist ein Diagramm, das eine elektrische Feldverteilung in dem HV-MOS von 31 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand angelegt ist, der durch Erzeugen eines Kurzschlusses zwischen der Gateelektrode 116 und der Sourceelektrode 114 in dem HV-MOS bewirkt wird. Diese Figur zeigt die elektrische Feldverteilung in einem Bereich von der Siliziumsubstratoberfläche (Si-Oberfläche) bis zu der Tiefe des pn-Übergangs zwischen dem n-Bereich 117 und dem p–-Bereich 200. Insbesondere zeigen die durchgezogenen Linien die elektrische Feldverteilung in der Siliziumsubstratoberfläche und die elektrische Feldverteilung in der Tiefe des ersten pn-Übergangs zwischen der n–-Schicht 110 und dem p–-Bereich 200. Die elektrische Feldspitze in der Siliziumsubstratoberfläche auf der Drainseite liegt unterhalb einer Kante der ersten schwebenden Feldplatte FA2 auf der Drainseite.
  • Wie beispielsweise aus einem Vergleich zwischen 32 und 7 oder dergleichen ersichtlich liegt in der siebten Ausführungsform die elektrische Feldspitze auf der Drainseite weiter weg von dem Punkt des durchbruchkritischen elektrischen Feldes (einem Abschnitt in der Tiefe des ersten pn-Übergangs des n-Bereichs 117 auf der Drainseite). Da die elektrische Feldstärke nahe dem Punkt des durchbruchkritischen elektrischen Feldes kleiner wird, steigt daher die Spannungsfestigkeit in dem HV-MOS an.
  • Auch wenn die Beziehung zwischen der Dicke a und dem Abstand b in 31 durch a < b gegeben ist, kann die Beziehung zwischen a und b wie in 33 dargestellt auch a > b sein, wobei die erste Ausführungsform auf die siebte Ausführungsform angewendet wird. 34 ist ein Diagramm, das eine elektrische Feldverteilung in dem HV-MOS von 33 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand angelegt ist, der durch Erzeugen eines Kurzschlusses zwischen der Gateelektrode 116 und der Sourceelektrode 114 in dem HV-MOS bewirkt wird. Diese Figur zeigt die elektrische Feldverteilung in einem Bereich von der Siliziumsubstratoberfläche (Si-Oberfläche) bis zu der Tiefe des pn-Übergangs zwischen dem n-Bereich 117 und dem p–-Bereich 200. Insbesondere zeigen die durchgezogenen Linien die elektrische Feldverteilung in der Siliziumsubstratoberfläche und die elektrische Feldverteilung in der Tiefe des ersten pn-Übergangs zwischen der n–-Schicht 110 und dem p–-Bereich 200. Es ist ersichtlich, dass im Vergleich zu dem Fall von 32 die elektrische Feldspitze in der Siliziumsubstratoberfläche kleiner wird und die elektrische Feldkonzentration insgesamt verringert wird. Durch Anwenden der ersten Ausführungsform auf die siebte Ausführungsform ist es daher möglich, die Spannungsfestigkeit weiter zu erhöhen.
  • Die Anwendung der vorliegenden Erfindung ist nicht auf einen MOSFET beschränkt, sondern die vorliegenden Erfindung kann weit angewendet werden, z. B. auf eine Diode, einen IGBT oder dergleichen.
  • 35 ist eine Ansicht eines Falls, bei dem die Erfindung nach der siebten Ausführungsform auf eine Diode hoher Durchbruchspannung (HV-Diode) angewendet wird, und sie ist eine vergrößere Ansicht der HV-Diode 14 von 5. Da in 35 Bestandteile, die mit denen in 5 und 13 identisch sind, durch dieselben Bezugszeichen bezeichnet sind, unterbleibt ihre detaillierte Beschreibung. Auch in dieser Figur sind die lateralen Seiten zur Erleichterung der folgenden Erläuterung umgekehrt wie in 5 dargestellt. Die HV-Diode von 35 hat einen Aufbau, bei der in dem Aufbau der bekannten Technik der HV-Diode (bei dem in 13 der ersten Ausführungsform die Beziehung a < b eingehalten ist) der erste Kathodenelektrodenabschnitt CA und der zweite Kathodenelektrodenabschnitt CB verlängert sind wie der erste Drainelektrodenabschnitt DA und der zweite Drainelektrodenabschnitt DB in 31.
  • 36 ist ein Diagramm, das eine elektrische Feldverteilung in der HV-Diode von 35 zu einer Zeit zeigt, zu der eine Rückwärtsspannung zwischen der Kathodenelektrode 142 und der Anodenelektrode 145 angelegt ist. Diese Figur zeigt die elektrische Feldverteilung in einem Bereich von der Siliziumsubstratoberfläche (Si-Oberfläche) bis zu der Tiefe des pn-Übergangs zwischen der n-Schicht 121 und dem p–-Bereich 200. Insbesondere zeigen die durchgezogenen Linien die elektrische Feldverteilung in der Siliziumsubstratoberfläche und die elektrische Feldverteilung in der Tiefe des ersten pn-Übergangs zwischen der n–-Schicht 143 und dem p–-Bereich 200. Diese Figur zeigt die elektrische Feldverteilung in dem Schnitt C-C von 3 (d. h. einem Eckabschnitt in der Hochpotentialinsel). Die elektrische Feldspitze in der Siliziumsubstratoberfläche auf der Kathodenseite liegt unter einer Kante der ersten schwebenden Feldplatte FA2 auf der Kathodenseite, und die elektrische Feldstärke nahe dem Punkt des durchbruchkritischen Feldes (ein Abschnitt in der Tiefe des ersten pn-Übergangs der n-Schicht 121 auf der Kathodenseite) wird kleiner.
  • 37 ist ein Diagramm, das wie 36 eine elektrische Feldverteilung in der HV-Diode der bekannten Technik zeigt (wobei die Beziehung a < b in 13 der ersten Ausführungsform eingehalten ist). Auf diese Figur zeigt die elektrische Feldverteilung in dem Schnitt C-C von 3 (d. h. in dem Eckabschnitt der Hochpotentialinsel). Die elektrische Feldspitze in der Siliziumsubstratoberfläche auf der Kathodenseite liegt unter einer Kante der in 35 nicht vorhandenen zweiten schwebenden Feldplatte FB1 auf der Drainseite.
  • Wie aus einem Vergleich zwischen 36 und 37 ersichtlich, liegt bei der siebten Ausführungsform die elektrische Feldspitze auf der Kathodenseite weiter weg von dem Punkt des durchbruchkritischen elektrischen Feldes. Dementsprechend wird die elektrische Feldstärke nahe dem Punkt des durchbruchkritischen Feldes größer als bei der HV-Diode von 35. Daher kann die HV-Diode von 35, auf die die siebte Ausführungsform angewendet ist, eine hohe Spannungsfestigkeit erzielen.
  • Im allgemeinen neigt die elektrische Feldspitze in dem Eckenabschnitt der Hochpotentialinsel aufgrund seiner Form dazu, besonders in der Siliziumsubstratoberfläche auf der Kathodenseite der HV-Diode (der Drainseite in dem HV-MOS) größer zu werden. In 37 kann beispielsweise beobachtet werden, dass die elektrische Feldspitze in der Siliziumsubstratoberfläche auf der Kathodenseite höher ist als auf der Anodenseite. Daher besteht bei der bekannten Technik die Möglichkeit, dass die Spannungsfestigkeit aufgrund eines Ansteigens der elektrischen Feldstärke nahe dem Punkt des durchbruchkritischen elektrischen Feldes in der HV-Diode oder dem HV-MOS, die in dem Eckabschnitt gebildet sind, sinkt. Da die siebte Ausführungsform es ermöglicht, die elektrische Feldstärke nahe dem Punkt des durchbruchkritischen elektrischen Feldes in der HV-Diode oder dem HV-MOS zu einem geringeren Wert hin zu senken, ist die Anwendung der siebten Ausführungsform auf die HV-Diode oder den HV-MOS in dem Eckabschnitt besonders wirkungsvoll.
  • Eine achte Ausführungsform ist ein Fall, bei dem die siebte Ausführungsform auf die sechste Ausführungsform angewendet ist. 38 ist eine Ansicht eines Aufbaus eines HV-MOS entsprechend einer achten Ausführungsform. Da in 38 Bestandteile, die mit denen in 6 und 29 identisch sind, durch dieselben Bezugszeichen bezeichnet sind, unterbleibt ihre detaillierte Beschreibung.
  • Der HV-MOS der achten Ausführungsform hat einen Aufbau, bei dem in dem Aufbau von 29 der erste Drainelektrodenabschnitt DA, der zweite Drainelektrodenabschnitt DB und der dritte Drainelektrodenabschnitt DC verlängert sind. Unter der Annahme, dass wie in 38 dargestellt d die Länge eines Abschnitts des ersten Drainelektrodenabschnitts DA ist, der sich auf der ersten Isolierschicht LA in der ersten Richtung erstreckt, ist die Länge eines Abschnitts in dem zweiten Drainelektrodenabschnitt DB, der sich oberhalb der ersten Isolierschicht LA in die erste Richtung erstreckt, um eine Länge e größer als die Länge d. Weiter ist eine Länge eines Abschnitts in dem dritten Drainelektrodenabschnitt DC, der sich oberhalb der ersten Isolierschicht LA in der ersten Richtung erstreckt, um eine Länge f größer als die Länge d + e. Dabei ist die Länge d hinreichend groß, so dass die Beziehungen d > e und d > f eingehalten werden können.
  • Wie in 38 dargestellt ist der zweite Drainelektrodenabschnitt DB ein Abschnitt, in dem die Drainelektrode 119 von 29 mit den zweiten schwebenden Feldplatten FB1 und FB2 verbunden ist, und der dritte Drainelektrodenabschnitt DC ist ein Abschnitt, in dem die dritte schwebende Feldplatte FC1 mit der Drainelektrode 119 von 29 verbunden ist.
  • 39 ist ein Diagramm, dass eine elektrische Feldverteilung in dem HV-MOS von 38 zu einer Zeit zeigt, zu der eine hohe Spannung zwischen der Drainelektrode 119 und der Sourceelektrode 114 in einem AUS-Zustand angelegt ist, der durch Erzeugen eines Kurzschlusses zwischen der Gateelektrode 116 und der Sourceelektrode 114 in dem HV-MOS bewirkt wird. Diese Figur zeigt die elektrische Feldverteilung in einem Bereich von der Siliziumsubstratoberfläche (Si-Oberfläche) bis zu der Tiefe des pn-Übergangs zwischen dem n-Bereich 117 und dem p–-Bereich 200. Insbesondere zeigen die durchgezogenen Linien die elektrische Feldverteilung in der Siliziumsubstratoberfläche und die elektrische Feldverteilung in der Tiefe des ersten pn-Übergangs zwischen der n–-Schicht 110 und dem p–-Bereich 200. Die elektrische Feldspitze in der Siliziumsubstratoberfläche auf der Drainseite liegt unterhalb einer Kante der zweiten schwebenden Feldplatte FB3 auf der Drainseite. Wie aus dem Vergleich zwischen 39 und 30 ersichtlich liegt auch in der achten Ausführungsform wie in der siebten Ausführungsform die elektrische Feldspitze auf der Drainseite weiter weg von dem Punkt des durchbruchkritischen elektrischen Feldes (einem Abschnitt in der Tiefe des ersten pn-Übergangs des n-Bereichs 117 auf der Drainseite). Da die elektrische Feldstärke nahe dem Punkt des durchbruchkritischen elektrischen Feldes kleiner wird, steigt daher die Spannungsfestigkeit in dem HV-MOS.
  • Wie oben erläutert neigt die elektrische Feldspitze in dem Eckabschnitt der Hochpotentialinsel dazu, besonders in der Siliziumsubstratoberfläche auf der Kathodenseite der HV-Diode (der Drainseite in dem HV-MOS) größer zu werden, und es besteht die Möglichkeit der Verringerung der Spannungsfestigkeit. Da es die achte Ausführungsform ermöglicht, die elektrische Feldstärke nahe dem Punkt des durchbruchkritischen elektrischen Feldes in der HV-Diode oder dem HV-MOS zu einem niedrigeren Wert hin zu verringern, ist die Anwendung der achten Ausführungsform auf die HV-Diode in dem Eckabschnitt der Hochpotentialinsel besonders wirkungsvoll.
  • Auch wenn die vorliegende Erfindung in den obigen Ausführungsformen auf eine laterale Vorrichtung mit einer RESURF-Struktur angewendet wurde, kann die vorliegende Erfindung auch auf eine vertikale Vorrichtung angewendet werden. Es wird nun eine Abwandlung erörtert, bei der die erste Ausführungsform auf eine vertikale Vorrichtung angewendet ist.
  • 40 ist eine Draufsicht auf einen Chip eines vertikalen HV-MOS. 41 ist ein vergrößerter Querschnitt eines Randabschnitts (Kantenabschlussabschnitts) des Chips entlang der Linie D-D. In 40 und 41 sind identische Bestandteile durch dieselben Bezugszeichen bezeichnet. Weiterhin sind in diesen Figuren Bestandteile, die dieselbe Funktion haben wie diejenigen in 6, durch dieselben Bezugszeichen bezeichnet.
  • Wie in 40 dargestellt, sind die Sourceelektrode 114 und die Gateelektrode 116 an einer oberen Oberfläche des Chips bereitgestellt, und eine (in 41 gezeigte) Drainelektrode 221 ist an dessen rückseitiger Oberfläche bereitgestellt. In dem Kantenabschlussabschnitt der oberen Oberfläche des Chips ist eine Kanalstopperschicht 211 ausgebildet (s. 41), und eine als Kanalstopperelektrode bezeichnete Elektrode 212 ist darauf ausgebildet.
  • Anders als bei dem in der ersten bis achten Ausführungsform gezeigten lateralen HV-MOS ist in dem vertikalen HV-MOS eine n–-Schicht 210, die als erster Halbleiterbereich dient, auf einem n+-Substrat 220 ausgebildet. Insbesondere ist unter der n–-Schicht 210 kein p–-Bereich (vierter Halbleiterbereich) ausgebildet. Das n+-Substrat 220 wirkt als Drain in dem HV-MOS, und eine Drainelektrode 221 ist auf einer rückseitigen Oberfläche des n+-Substrats 220 ausgebildet. In der n–-Schicht 210 ist die als zweiter Halbleiterbereich dienende p-Wanne 111 ausgebildet, und der p+-Bereich 113 ist in der p-Wanne 111 ausgebildet. Oberhalb der p-Wanne 111 ist die Gateelektrode 116 ausgebildet, wobei die erste Isolierschicht LA dazwischen liegt, und oberhalb der p-Wanne 111 und dem p+-Bereich 113 ist die Sourceelektrode 114 ausgebildet. Die als dritter Halbleiterbereich dienende Kanalstopperschicht 211 ist in dem Kantenabschlussabschnitt des Chips in der n–-Schicht 210 ausgebildet, und die Kanalstopperelektrode 212 ist darauf ausgebildet. Die p-Wanne 111 und die Kanalstopperschicht 211 sind so ausgebildet, dass die n–-Schicht 210 dazwischen liegt.
  • Oberhalb der n–-Schicht 210 sind zwischen einem Verdrahtungsabschnitt der Gateelektrode 116 und der Kanalstopperelektrode 212 eine Mehrzahl von ersten schwebenden Feldplatten FA ausgebildet, wobei die erste Isolierschicht LA dazwischen liegt. Weiterhin ist die zweite Isolierschicht LB auf den ersten schwebenden Feldplatten FA ausgebildet, und eine Mehrzahl von zweiten schwebenden Feldplatten FB sind auf der zweiten Isolierschicht LB ausgebildet. Wie in 41 dargestellt, sind die ersten schwebenden Feldplatten FA und die zweiten schwebenden Feldplatten FB in der ersten Richtung von dem dritten Halbleiterbereich (der Kanalstopperschicht 211) aus zu dem zweiten Halbleiterbereich (der p-Wanne 111) hin angeordnet (in 40 sind die ersten schwebenden Feldplatten FA und die schwebenden Feldplatten FB vereinfacht dargestellt).
  • Unter der Annahme, dass a die Dicke der ersten Isolierschicht LA a ist und dass b der Abstand zwischen den ersten schwebenden Feldplatten FA und den zweiten schwebenden Feldplatten FB in der zweiten Richtung ist (einer Dickerichtung der ersten Isolierschicht LA und der zweiten Isolierschicht LB), ist in dieser Abwandlung wie bei der ersten Ausführungsform die erste Isolierschicht LA dicker und die zweite Isolierschicht LB dünner ausgebildet als in dem Aufbau der bekannten Technik, so dass eine Beziehung a > b eingehalten werden kann.
  • Wenn die erste Ausführungsform auf den vertikal HV-MOS angewendet wird, wird somit in einem AUS-Zustand des HV-MOS die elektrische Feldkonzentration in einer Grenzfläche zwischen der ersten Isolierschicht LA und der n–-Schicht 210 verringert. Daher kann der HV-MOS in dem Kantenabschlussabschnitt des Chips eine hohe Spannungsfestigkeit stabil bewahren, und es möglich, ein Erhöhen der Spannungsfestigkeit des vertikalen HV-MOS sicherzustellen.
  • Auch wenn der Fall erläutert wurde, bei dem die vorliegende Erfindung auf den vertikalen HV-MOS angewendet wurde, kann die vorliegende Erfindung allgemein auf vertikale Leistungsvorrichtungen wie z. B. einen IGBT und eine Diode angewendet werden und dieselbe Wirkung erzielen. Auch wenn in dieser Abwandlung nur die Anwendung der ersten Ausführungsform auf die vertikale Vorrichtungen gezeigt wurde, ist es selbstverständlich, dass auch andere Ausführungsformen auf die Vertikalvorrichtung angewendet werden können.

Claims (16)

  1. Halbleitervorrichtung mit einem ersten Halbleiterbereich (110) eines ersten Leitungstyps, einem zweiten Halbleiterbereich (111) eines zweiten Leitungstyps und einem dritten Halbleiterbereich (117) des ersten Leitungstyps, die eine höhere Dotierungskonzentration aufweisen als der erste Halbleiterbereich (110) und so ausgebildet sind, dass der erste Halbleiterbereich (110) zwischen ihnen liegt, einer ersten Isolierschicht (LA), die auf dem ersten Halbleiterbereich (110) ausgebildet ist, einer Mehrzahl von ersten schwebenden Feldplatten (FA), die auf der ersten Isolierschicht (LA) ausgebildet sind und oberhalb des ersten Halbleiterbereichs (110) in einer ersten Richtung angeordnet sind, die eine Richtung von dem dritten Halbleiterbereich (117) aus zu dem zweiten Halbleiterbereich (111) hin ist, einer zweiten Isolierschicht (LB), die auf den ersten schwebenden Feldplatten (FA) ausgebildet ist, einer Mehrzahl von zweiten schwebenden Feldplatten (FB), die auf der zweiten Isolierschicht (LB) ausgebildet sind und oberhalb des ersten Halbleiterbereichs (110) in der ersten Richtung angeordnet sind, einer dritten Isolierschicht (LC), die auf den zweiten schwebenden Feldplatten (FB) ausgebildet ist, und einer Mehrzahl von dritten schwebenden Feldplatten (FC), die auf der dritten Isolierschicht (LC) ausgebildet sind und oberhalb des ersten Halbleiterbereichs (110) in der ersten Richtung angeordnet sind.
  2. Halbleitervorrichtung nach Anspruch 1 wobei unter der Annahme, dass a die Dicke der ersten Isolierschicht (LA) sei und dass b der Abstand zwischen den ersten schwebenden Feldplatten (FA) und den zweiten schwebenden Feldplatten (FB) in einer zweiten Richtung sei, die eine Dickerichtung ist, eine Beziehung a > b eingehalten wird.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2 mit einer Elektrode (119), die auf dem dritten Halbleiterbereich (117) ausgebildet ist, wobei die Elektrode (119) einen ersten Elektrodenabschnitt (DA, CA) aufweist, der sich auf der ersten Isolierschicht (LA) erstreckt, und einen zweiten Elektrodenabschnitt (DB, CB), der sich auf der zweiten Isolierschicht (LB) erstreckt, und eine Länge eines Abschnitts in dem zweiten Elektrodenabschnitt (DB, CB), der sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckt, größer ist als eine Länge eines Abschnitts in dem ersten Elektrodenabschnitt (DA, CA), der sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckt.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei unter der Annahme, dass a die Dicke der ersten Isolierschicht (LA) sei und dass c der Abstand zwischen den zweiten schwebenden Feldplatten (FB) und den dritten schwebenden Feldplatten (FC) sei, eine Beziehung a > c eingehalten wird.
  5. Halbleitervorrichtung mit einem ersten Halbleiterbereich (110) eines ersten Leitungstyps, einem zweiten Halbleiterbereich (111) eines zweiten Leitungstyps und einem dritten Halbleiterbereich (117) des ersten Leitungstyps, die eine höhere Dotierungskonzentration aufweisen als der erste Halbleiterbereich (110) und so ausgebildet sind, dass der erste Halbleiterbereich (110) zwischen ihnen liegt, einer Elektrode (119), die auf dem dritten Halbleiterbereich (117) ausgebildet ist, einer ersten Isolierschicht (LA), die auf dem ersten Halbleiterbereich (110) ausgebildet ist, einer zweiten Isolierschicht (LB), die auf der ersten Isolierschicht (LA) ausgebildet ist, einer Mehrzahl von zweiten schwebenden Feldplatten (FB), die auf der zweiten Isolierschicht (LB) ausgebildet sind und oberhalb des ersten Halbleiterbereichs (110) in einer ersten Richtung angeordnet sind, die eine Richtung von dem dritten Halbleiterbereich (117) aus zu dem zweiten Halbleiterbereich (111) hin ist, einer dritten Isolierschicht (LC), die auf den zweiten schwebenden Feldplatten (FB) ausgebildet ist, und einer Mehrzahl von dritten schwebenden Feldplatten (FC), die auf der dritten Isolierschicht (LC) ausgebildet sind und oberhalb des ersten Halbleiterbereichs (110) in der ersten Richtung angeordnet sind, wobei die Elektrode (119) einen ersten Elektrodenabschnitt (DA, CA) aufweist, der sich auf der ersten Isolierschicht (LA) in der ersten Richtung erstreckt.
  6. Halbleitervorrichtung nach Anspruch 5, bei der wobei die Elektrode (119) einen zweiten Elektrodenabschnitt (DB, CB) aufweist, der sich auf der zweiten Isolierschicht (LB) erstreckt, und einen dritten Elektrodenabschnitt (DC), der sich auf der dritten Isolierschicht (LC) erstreckt, und eine Länge eines Abschnitts in dem dritten Elektrodenabschnitt (DC), der sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckt, größer ist als eine Länge eines Abschnitts in dem ersten Elektrodenabschnitt (DA, CA), der sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckt, und größer ist als eine Länge eines Abschnitts in dem zweiten Elektrodenabschnitt (DB, CB), der sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckt.
  7. Halbleitervorrichtung nach Anspruch 5 oder 6, bei der unter der Annahme, dass a die Dicke der ersten Isolierschicht (LA) sei, dass b die Dicke der zweiten Isolierschicht (LB) sei und dass c der Abstand zwischen den zweiten schwebenden Feldplatten (FB) und den dritten schwebenden Feldplatten (FC) in einer zweiten Richtung sei, die eine Dicke richtung ist, eine Beziehung a + b > c eingehalten wird.
  8. Halbleitervorrichtung mit einem ersten Halbleiterbereich (110) eines ersten Leitungstyps, einem zweiten Halbleiterbereich (111) eines zweiten Leitungstyps und einem dritten Halbleiterbereich (117) des ersten Leitungstyps, die eine höhere Dotierungskonzentration aufweisen als der erste Halbleiterbereich (110) und so ausgebildet sind, dass der erste Halbleiterbereich (110) zwischen ihnen liegt, einer Elektrode (119), die auf dem dritten Halbleiterbereich (117) ausgebildet ist, einer ersten Isolierschicht (LA), die auf dem ersten Halbleiterbereich (110) ausgebildet ist, einer zweiten Isolierschicht (LB), die auf der ersten Isolierschicht (LA) ausgebildet ist, einer Mehrzahl von zweiten schwebenden Feldplatten (FB), die auf der zweiten Isolierschicht (LB) ausgebildet sind und oberhalb des ersten Halbleiterbereichs (110) in einer ersten Richtung angeordnet sind, die eine Richtung von dem dritten Halbleiterbereich (117) aus zu dem zweiten Halbleiterbereich (111) hin ist, einer dritten Isolierschicht (LC), die auf den zweiten schwebenden Feldplatten (FB) ausgebildet ist, und einer Mehrzahl von dritten schwebenden Feldplatten (FC), die auf der dritten Isolierschicht (LC) ausgebildet sind und oberhalb des ersten Halbleiterbereichs (110) in der ersten Richtung angeordnet sind, wobei die Elektrode (119) einen ersten Elektrodenabschnitt (DA, CA) aufweist, der sich auf der ersten Isolierschicht (LA) erstreckt, und einen zweiten Elektrodenabschnitt (DB, CB), der sich auf der zweiten Isolierschicht (LB) erstreckt, und eine Länge eines Abschnitts in dem zweiten Elektrodenabschnitt (DB, CB), der sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckt, größer ist als eine Länge eines Abschnitts in dem ersten Elektrodenabschnitt (DA, CA), der sich auf der ersten Isolierschicht (LA) in der ersten Richtung erstreckt.
  9. Halbleitervorrichtung nach Anspruch 8, bei der die Elektrode (119) weiter einen dritten Elektrodenabschnitt (DC) aufweist, der sich auf der dritten Isolierschicht (LC) erstreckt, und eine Länge eines Abschnitts in dem dritten Elektrodenabschnitt (DC), der sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckt, größer ist als eine Länge eines Abschnitts in dem zweiten Elektrodenabschnitt (DB, CB), der sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckt.
  10. Halbleitervorrichtung nach Anspruch 9, bei der unter der Annahme, dass d eine Länge eine sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckenden Abschnitts in dem ersten Elektrodenabschnitt (DA, CA) sei, dass die Länge eines sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckenden Abschnitts in dem zweiten Elektrodenabschnitt (DB, CB) um eine Länge e größer als die Länge d sei und dass die Länge eines sich oberhalb der ersten Isolierschicht (LA) in der ersten Richtung erstreckenden Abschnitts in dem dritten Elektrodenabschnitt (DC) um eine Länge f größer als die Länge d + e sei, die Beziehungen d > e und d > f eingehalten werden.
  11. Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, bei der unter der Annahme, dass a die Dicke der ersten Isolierschicht (LA) sei, dass b die Dicke der zweiten Isolierschicht (LB) sei und dass c der Abstand zwischen den zweiten schwebenden Feldplatten (FB) und den dritten schwebenden Feldplatten (FC) in einer zweiten Richtung sei, die eine Dickerichtung ist, eine Beziehung a + b > c eingehalten wird.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, bei der der zweite Halbleiterbereich (111) als Kanalbereich eines Transistors wirkt und der dritte Halbleiterbereich (117) als Drain des Transistors wirkt.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, bei der der zweite Halbleiterbereich (111) als Anode einer Diode wirkt und der dritte Halbleiterbereich (117) als Kathode der Diode wirkt.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, bei der der dritte Halbleiterbereich als Kanalstopperbereich eines Randabschnitts eines Chips wirkt.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14 mit einem vierten Halbleiterbereich (200) des zweiten Leitungstyps, der in Kontakt mit einer Unterseite des ersten Halbleiterbereichs steht.
  16. Halbleitervorrichtung nach Anspruch 15, bei der die Dotierungskonzentration des ersten Halbleiterbereichs (110) so niedrig und seine Dicke so gering ist, dass sich eine Verarmungsschicht zwischen dem zweiten Halbleiterbereich (111) und dem dritten Halbleiterbereich (1 17) von einem ersten pn-Übergang zwischen dem ersten Halbleiterbereich (110) und dem vierten Halbleiterbereich (200) aus bis zu einer oberen Oberfläche des Halbleitersubstrats erstreckt, wenn eine Rückwärtsspannung an den ersten pn-Übergang angelegt ist, wobei die Rückwärtsspannung kleiner ist als eine Durchbruchspannung eines zweiten pn-Übergangs zwischen dem ersten Halbleiterbereich (110) und dem zweiten Halbleiterbereich (111).
DE102004059620A 2004-01-26 2004-12-10 Halbleitervorrichtung Active DE102004059620B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004-016663 2004-01-26
JP2004016663A JP4731816B2 (ja) 2004-01-26 2004-01-26 半導体装置

Publications (2)

Publication Number Publication Date
DE102004059620A1 DE102004059620A1 (de) 2005-08-18
DE102004059620B4 true DE102004059620B4 (de) 2011-07-28

Family

ID=34792485

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004059620A Active DE102004059620B4 (de) 2004-01-26 2004-12-10 Halbleitervorrichtung

Country Status (6)

Country Link
US (1) US7122875B2 (de)
JP (1) JP4731816B2 (de)
KR (1) KR100639692B1 (de)
CN (1) CN100472803C (de)
DE (1) DE102004059620B4 (de)
TW (1) TWI253177B (de)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679111B2 (en) * 2005-09-16 2010-03-16 International Rectifier Corporation Termination structure for a power semiconductor device
JP2007318062A (ja) * 2006-04-27 2007-12-06 Matsushita Electric Ind Co Ltd 高耐圧半導体スイッチング素子
JP4935192B2 (ja) * 2006-05-31 2012-05-23 三菱電機株式会社 半導体装置
US8866191B2 (en) * 2007-02-22 2014-10-21 Forschungsverbund Berlin E.V. HEMT semiconductor component with field plates
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US20090096039A1 (en) * 2007-10-10 2009-04-16 United Microelectronics Corp. High-voltage device and manufacturing method of top layer in high-voltage device
JP5371358B2 (ja) * 2008-09-29 2013-12-18 ローム株式会社 半導体装置および半導体装置の製造方法
JP5312889B2 (ja) * 2008-09-29 2013-10-09 ローム株式会社 半導体装置
JP5487851B2 (ja) * 2008-09-30 2014-05-14 サンケン電気株式会社 半導体装置
CN101414637B (zh) * 2008-12-01 2010-08-25 西安电子科技大学 凹槽绝缘交叠栅异质结场效应晶体管
CN102177587B (zh) 2008-12-10 2013-08-14 丰田自动车株式会社 半导体装置
JP5391447B2 (ja) * 2009-04-06 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法
JP5376365B2 (ja) 2009-04-16 2013-12-25 三菱電機株式会社 半導体装置
JP5460279B2 (ja) * 2009-12-11 2014-04-02 株式会社日立製作所 半導体装置およびその製造方法
JP5517688B2 (ja) * 2010-03-24 2014-06-11 三菱電機株式会社 半導体装置
JP5594515B2 (ja) * 2010-03-26 2014-09-24 日本電気株式会社 半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法
US8546889B2 (en) 2010-06-04 2013-10-01 Fuji Electric Co., Ltd. Semiconductor device and driving circuit
JP5601072B2 (ja) * 2010-08-03 2014-10-08 サンケン電気株式会社 半導体装置
JP2012134198A (ja) * 2010-12-20 2012-07-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5703829B2 (ja) * 2011-02-24 2015-04-22 サンケン電気株式会社 半導体装置
JP5716591B2 (ja) * 2011-07-26 2015-05-13 三菱電機株式会社 半導体装置
JP5979836B2 (ja) * 2011-09-09 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9093432B2 (en) 2011-09-23 2015-07-28 Sanken Electric Co., Ltd. Semiconductor device
CN103189984A (zh) 2011-10-26 2013-07-03 丰田自动车株式会社 半导体装置
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
JP5772987B2 (ja) * 2012-01-12 2015-09-02 トヨタ自動車株式会社 半導体装置とその製造方法
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US20130334648A1 (en) * 2012-06-15 2013-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for High Voltage Diodes
US20140001479A1 (en) * 2012-06-29 2014-01-02 Power Integrations, Inc. Switching device with charge distribution structure
US10192981B2 (en) 2012-06-29 2019-01-29 Power Integrations, Inc. Switching device with charge distribution structure
US9245879B2 (en) 2012-06-29 2016-01-26 Power Integrations, Inc. Static discharge system
WO2014068352A2 (en) * 2012-10-31 2014-05-08 Freescale Semiconductor, Inc. Method and apparatus for driving a power transistor gate
JP6030923B2 (ja) * 2012-11-09 2016-11-24 シャープ株式会社 半導体装置、及びその製造方法
CN102945839B (zh) * 2012-12-06 2015-09-16 电子科技大学 一种部分场板屏蔽的高压互连结构
JP6009341B2 (ja) * 2012-12-13 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6101183B2 (ja) 2013-06-20 2017-03-22 株式会社東芝 半導体装置
JP6168961B2 (ja) * 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
CN103779407B (zh) * 2014-01-20 2016-05-18 西安电子科技大学 加源场板耗尽型AlGaN/GaN HEMT器件结构及其制作方法
CN103779408B (zh) * 2014-01-20 2016-08-17 西安电子科技大学 基于耗尽型槽栅AlGaN/GaN HEMT器件结构及其制作方法
JP2015177041A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
JP6210913B2 (ja) * 2014-03-20 2017-10-11 ルネサスエレクトロニクス株式会社 半導体装置
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN106575666B (zh) 2014-08-19 2021-08-06 维西埃-硅化物公司 超结金属氧化物半导体场效应晶体管
JP6052481B2 (ja) * 2014-12-25 2016-12-27 富士電機株式会社 半導体装置
CN106653830B (zh) * 2015-10-28 2019-09-17 无锡华润上华科技有限公司 半导体器件耐压结构
JP6690336B2 (ja) * 2016-03-18 2020-04-28 富士電機株式会社 半導体装置
CN107710408B (zh) * 2016-05-26 2021-06-18 新电元工业株式会社 半导体装置
JP2018157008A (ja) * 2017-03-16 2018-10-04 サンケン電気株式会社 半導体装置
US10262938B2 (en) * 2017-08-31 2019-04-16 Vanguard International Semiconductor Corporation Semiconductor structure having conductive layer overlapping field oxide
CN107887432B (zh) * 2017-10-30 2020-02-14 济南大学 一种带有电荷可调型场板的横向绝缘栅双极型晶体管
CN107680997B (zh) * 2017-10-30 2020-04-14 济南大学 带有可调型场板的横向双扩散金属氧化物半导体场效应管
JP7160167B2 (ja) * 2018-12-28 2022-10-25 三菱電機株式会社 半導体装置
CN109713032B (zh) * 2018-12-28 2020-12-18 电子科技大学 一种抗辐射半导体器件终端结构
JP7459703B2 (ja) * 2020-07-15 2024-04-02 富士電機株式会社 半導体装置
JP2022144785A (ja) * 2021-03-19 2022-10-03 株式会社東芝 半導体装置
CN113707717B (zh) * 2021-08-31 2023-09-15 电子科技大学 一种具有多浮空场板和集电极pmos结构的功率器件
CN115224113B (zh) * 2022-09-15 2023-01-20 北京芯可鉴科技有限公司 横向超结器件、横向绝缘栅双极晶体管及制造方法
CN118248739B (zh) * 2024-05-28 2024-10-18 北京智芯微电子科技有限公司 横向半导体器件及制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4766474A (en) * 1980-05-30 1988-08-23 Sharp Kabushiki Kiasha High voltage MOS transistor
JPH10341018A (ja) * 1997-06-06 1998-12-22 Mitsubishi Electric Corp 横型高耐圧素子を有する半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1131801A (en) 1978-01-18 1982-09-14 Johannes A. Appels Semiconductor device
JPS56169369A (en) * 1980-05-30 1981-12-26 Sharp Corp High withstand voltage mos field effect semiconductor device
JP3906504B2 (ja) * 1996-11-27 2007-04-18 株式会社デンソー 絶縁分離型半導体装置
JP3905981B2 (ja) * 1998-06-30 2007-04-18 株式会社東芝 高耐圧半導体装置
JP3850146B2 (ja) 1998-07-07 2006-11-29 三菱電機株式会社 分離構造とその分離構造を備える半導体装置
JP2001196578A (ja) * 1999-10-29 2001-07-19 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2002353444A (ja) * 2001-05-28 2002-12-06 Fuji Electric Co Ltd 半導体装置
JP3654872B2 (ja) 2001-06-04 2005-06-02 松下電器産業株式会社 高耐圧半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4766474A (en) * 1980-05-30 1988-08-23 Sharp Kabushiki Kiasha High voltage MOS transistor
JPH10341018A (ja) * 1997-06-06 1998-12-22 Mitsubishi Electric Corp 横型高耐圧素子を有する半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP4731816B2 (ja) 2011-07-27
CN1649168A (zh) 2005-08-03
US7122875B2 (en) 2006-10-17
TW200525761A (en) 2005-08-01
US20050161761A1 (en) 2005-07-28
JP2005209983A (ja) 2005-08-04
KR100639692B1 (ko) 2006-10-31
CN100472803C (zh) 2009-03-25
TWI253177B (en) 2006-04-11
DE102004059620A1 (de) 2005-08-18
KR20050077015A (ko) 2005-07-29

Similar Documents

Publication Publication Date Title
DE102004059620B4 (de) Halbleitervorrichtung
DE102004014744B4 (de) Halbleiterbaugruppe mit einem Graben zum Treiben eines Schaltselement und Vermeiden eines Latch-up Durchbruchs
DE3816002C2 (de)
DE102005063427B4 (de) Halbleitervorrichtung
DE102006029499B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102005023026B4 (de) Leistungshalbleiterbauelement mit Plattenkondensator-Struktur
DE102008056574B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102006038860B4 (de) Halbleitervorrichtung
DE3537004A1 (de) Vdmos-baustein
DE10322742A1 (de) Halbleitervorrichtung
DE102007012469A1 (de) Halbleitervorrichtung mit veränderlicher Betriebsinformation
DE102010051478A1 (de) CMOS-kompatibler lateraler MOSFET mit niedriger Gate-Charge
DE19811604A1 (de) Halbleitereinrichtung mit hoher Durchbruchspannung
DE2939193A1 (de) Statischer induktionstransistor und eine diesen transistor verwendende schaltung
DE102004059627B4 (de) Halbleitervorrichtung mit einem Hochpotentialinselbereich
DE102006013203B3 (de) Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung
DE102007055290B4 (de) Halbleitervorrichtung
DE102004024885B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10256575B4 (de) Lateraler MOSFET mit hoher Durchbruchspannung und damit ausgestattete Vorrichtung
DE69825095T2 (de) Elektronische Temperaturmessvorrichtung und elektronisches Schaltungsgerät dieselbe enthaltend
EP0052860A2 (de) Monolithisch integrierte Gleichrichter-Brückenschaltung
DE112014001094B4 (de) Halbleitervorrichtung
DE2531249A1 (de) Vielschicht-thyristor
DE10301693B4 (de) MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang
DE102011079307B4 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20111029

R084 Declaration of willingness to licence