DE102007012469A1 - Halbleitervorrichtung mit veränderlicher Betriebsinformation - Google Patents

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Abstract

Eine Halbleitervorrichtung beinhaltet: ein Halbleitersubstrat; mehrere erste Transistoren eines MOS-Typs, die parallel zu einem Strompfad gekoppelt sind; und einen nicht flüchtigen Speicher zum Speichern einer Betriebsinformation. Jeder Transistor beinhaltet erste und zweite Elektroden und eine Gateelektrode zum Steuern eines dadurch fließenden Stroms. Auf der Grundlage der Betriebsinformation wird jeder erste Transistor selektiv auf einen aktiven Zustand festgelegt. Wenn die Transistoren einen einzelnen Transistor vorsehen, ist eine effektive Kanalbreite des einzelnen Transistors in Übereinstimmung mit der Anzahl der ersten Transistoren unter dem aktiven Zustand veränderlich festgelegt.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit veränderlicher Betriebsinformation.
  • Bisher ist als eine Halbleitervorrichtung dieses Typs eine Halbleitervorrichtung bekannt gewesen, bei der, wie es in einer seitlichen Teilschnittstruktur von dieser in 26 dargelegt ist, ein lateraler MOS (LDMOS: lateral diffundierter Metall-Oxid-Halbleiter) auf einem Halbleitersubstrat verkapselt ist. Die Halbleitervorrichtung wird unter Bezugnahme auf 26 erläutert.
  • Wie es in 26 gezeigt ist, ist die Halbleitervorrichtung derart aufgebaut, dass sie eine Mehrzahl von Störstellenbereichen aufweist, welche auf eine derartige Weise ausgebildet sind, dass das Halbleitersubstrat 100 mit Störstellen von geeigneten Leitfähigkeitstypen dotiert ist. Das heisst, die Halbleitervorrichtung ist grundlegend derart aufgebaut, dass sie einen Drainbereich 101, welcher aus einer Diffusionsschicht eines N-Typs besteht, der das Hauptteil des Halbleitersubstrats 100 bildet, und einen Kanalbereich 102 aufweist, welcher aus einer Diffusionsschicht eines P-Typs (P-Wanne) besteht, die in der Nähe der oberen Oberfläche des Halbleitersubstrats 100 ausgebildet ist.
  • Hierbei ist der Kanalbereich 102 auf eine derartige Weise ausgebildet, dass er einen Substratkontaktabschnitt 103, welcher aus einer Diffusionsschicht eines P-Typs (P+) besteht, die mit einer höheren Konzentration als der des Kanalbereichs 102 ausgebildet ist, und einen Sourcebereich 104 umgibt, welcher aus einer Diffusionsschicht eines N-Typs (N+) besteht, die mit einer höheren Konzentration als der des Drainbereichs 101 ausgebildet ist. Ansonsten ist der Drainbereich 101 mit einem Drainkontaktabschnitt 105 ausgebildet, welcher aus einer Diffusionsschicht (N+) mit einer höheren Konzentration als der dieses Drainbereichs 101 besteht.
  • Andererseits ist ein Feldoxidfilm (LOCOS-Oxidfilm) 106, welcher eine LOCOS-Struktur aufweist, in der Nähe des Kanalbereichs 102 des Substrats 100 ausgebildet, um den Kanalbereich 102 und den Drainkontaktabschnitt 105 voneinander zu isolieren. Weiterhin ist eine Gateelektrode 107, die zum Beispiel aus polykristallinem Silizium besteht, über einen Gateisolationsfilm GI, der zum Beispiel aus Siliziumoxid besteht, auf dem Kanalbereich 102 ausgebildet und überlappt teilweise den LOCOS-Oxidfilm 106.
  • Im Übrigen ist die Gateelektrode 107, wie es in 26 gezeigt ist, im Allgemeinen mit einem Isolationsfilm ILD bedeckt, der zum Beispiel aus BPSG (Borphosphorsilikatglas) besteht, um dadurch von den Umgebungen isoliert zu sein, und ist elektrisch mit einem Betriebsspannungs-Eingangsanschluss Vin über ein Kontaktloch (nicht gezeigt) verbunden, das in dem Isolationsfilm ILD ausgebildet ist. Ähnlich ist ein Isolationsfilm ILD ebenso auf dem Substratkontaktabschnitt 103 und dem Sourcebereich 104 ausgebildet, und werden der Substratkontaktabschnitt 103 und der Sourcebereich 104 über Kontaktlöcher (nicht gezeigt), die in dem Isolationsfilm ILD ausgebildet sind, an zum Beispiel einem Massepotential (GND) gehalten. Weiterhin ist ein Isolationsfilm ILD ebenso auf dem Drainkontaktabschnitt 105 ausgebildet und ist der Drainkontaktabschnitt 105 über ein Kontaktloch (nicht gezeigt), das in dem Isolationsfilm ILD ausgebildet ist, zum Beispiel elektrisch mit einer Schaltungs-Energieversorgungsquelle Vc verbunden. Im Übrigen ist in diesem Fall eine Last, welche von der Halbleitervorrichtung (dem Transistor) zu betreiben ist, im Allgemeinen zwischen dem Drainkontaktabschnitt 105 und der Schaltungs-Energieversorgungsquelle Vc angeschlossen.
  • In der derart konfigurierten Halbleitervorrichtung wird eine Betriebsspannung von dem Betriebsspannungs-Eingangsanschluss Vin an die Gateelektrode 107 angelegt, wodurch eine Sperrschicht zwischen dem Drainbereich 101 und dem Sourcebereich 104, genauer gesagt an dem Teil des Kanalbereichs 102 direkt unter der Gateelektrode 107, ausgebildet wird, und fließt ein Strom innerhalb der Sperrschicht. Weiterhin wird die Betriebsspannung geregelt, welche von dem Betriebsspannungs-Eingangsanschluss Vin an die Gateelektrode 107 angelegt wird, wodurch die Menge des Stroms, welcher zwischen dem Drainbereich 101 und dem Sourcebereich 104 fließt, veränderbar gemacht werden kann.
  • Unterdessen werden erforderliche Werte für einen Durchlasswiderstand, eine Einschaltzeit, usw., welche der Menge des Stroms entsprechen, der durch den Kanal 102 fließt, im Allgemeinen unter Berücksichtigung zum Beispiel der angenommenen Amplitude der zu betreibenden Last festgestellt, welche mit dem Drainbereich 101 (genauer gesagt dem Drainkontaktabschnitt 105) verbunden ist. Weiterhin wird das Gesamtlayout, das die Abmessungen und Störstellenkonzentrationen der einzelnen Störstellenbereiche usw. beinhaltet, als die Halbleitervorrichtung bestimmt, um die erforderlichen Werte zu erfüllen. Jedoch werden auch dann, wenn die Halbleitervorrichtung unter dem derart bestimmten Layout erfolgreich hergestellt worden ist, die Neueinstellungen des Durchlasswiderstands, der Einschaltzeit usw. manchmal aus einem derartigen Grund, wie der Änderung der zu betreibenden Last, welche verbunden ist, oder das Problem einer Wärmeerzeugung oder dergleichen, benötigt. Da jedoch ein Freiheitsgrad für die Änderungen von derartigen erforderlichen Werten in der Halbleitervorrichtung im Stand der Technik, die als der laterale MOS aufgebaut ist, sehr niedrig ist, sind Entwurfsänderungen, wie zum Beispiel ein Ändern einer Layoutabmessung, um für die erforderlichen Werte geeignet zu sein, schließlich unvermeidlich gewesen. Das heisst, die Halbleitervorrichtung selbst wird von Beginn an entsprechend der Änderung der zu betreibenden Last, welche verbunden ist, oder dergleichen umgearbeitet.
  • Im Übrigen sind derartige Umstände nicht auf die Halbleitervorrichtung beschränkt, die die laterale MOS-Struktur aufweist, sondern sie sind im Wesentlichen einer Halbleitervorrichtung gemein, welche als ein Transistor aufgebaut ist, der eine allgemeine MOS-Struktur aufweist.
  • Das heisst, in den Halbleitervorrichtungen wird es gefordert, mit den Einstellungen und Änderungen der verschiedenen erforderlichen Werte mit einem hohen Freiheitsgrad auch in einem Fall fertig zu werden, in dem die Neueinstellungen die erforderlichen Werte aufgrund von zum Beispiel der Änderung der Last erforderlich sind.
  • Im Hinblick auf das zuvor beschriebene Problem ist es eine Aufgabe der vorliegenden Offenbarung, eine Halbleitervorrichtung zu schaffen, die eine veränderliche Betriebsinformation aufweist.
  • Gemäß einem ersten Aspekt der vorliegenden Offenbarung beinhaltet eine Halbleitervorrichtung: ein Halbleitersubstrat; eine Mehrzahl von ersten Transistoren eines MOS-Typs, die auf dem Halbleitersubstrat angeordnet sind; und einen nicht flüchtigen Speicher zum Speichern einer Betriebsinformation von jedem ersten Transistor. Die Mehrzahl von ersten Transistoren ist elektrisch parallel zu einem Strompfad gekoppelt. Jeder erste Transistor beinhbaltet eine erste Elektrode und eine zweite Elektrode, die auf dem Strompfad angeordnet sind, und beinhaltet weiterhin eine Gateelektrode zum Steuern eines Stroms, der auf der Grundlage einer anliegenden Spannung zwischen den ersten und zweiten Elektroden fließt. Die Betriebsinformation jedes ersten Transistors wird veränderlich eingestellt. Jeder erste Transistor wird auf der Grundlage der Betriebsinformation selektiv auf einen aktiven Zustand eingestellt. Wenn die Mehrzahl von ersten Transistoren einen einzelnen Transistor vorsieht, ist eine effektive Kanalbreite des einzelnen Transistors in Übereinstimmung mit der Anzahl der ersten Transistoren unter dem aktiven Zustand veränderlich.
  • In der Halbleitervorrichtung, die die zuvor beschriebene Struktur aufweist, werden unter der Annahme, dass getrennte mehrere Transistoren einen einzelnen Transistor vorsehen, ein Durchlasswiderstand und/oder eine Schaltzeit durch Steuern der Betriebsinformation einstellbar, die veränderlich in dem nicht flüchtigen Speicher eingestellt ist, auch nachdem die Halbleitervorrichtung hergestellt worden ist. Demgemäß ist es auch dann, wenn verschiedene Erfordernisse in Übereinstimmung mit einer Laständerung als neu einzustellend erforderlich sind, möglich, mit der Änderung und der Einstellung von Erfordernissen mit einem hohen Freiheitsgrad fertig zu werden.
  • Gemäß einem zweiten Aspekt der vorliegenden Offenbarung beinhaltet eine Halbleitervorrichtung: eine Mehrzahl von ersten Transistoren eines MOS-Typs. Die Mehrzahl der ersten Transistoren ist elektrisch parallel zu einem Strompfad gekoppelt. Jeder erste Transistor beinhaltet eine erste Elektrode und eine zweite Elektrode, die auf dem Strompfad angeordnet sind, und beinhaltet weiterhin eine Gateelektrode zum Steuern eines Stroms, der zwischen den ersten und zweiten Elektroden fließt, auf der Grundlage einer anliegenden Spannung. Die Gateelektrode von mindestens einem von ersten Transistoren weist eine erste Gateelektrode und zweite Gateelektrode auf. Die erste Gateelektrode ist auf der ersten Elektrode angeordnet und bedeckt einen Kanalbereich. Die zweite Gateelektrode ist auf dem Kanalbereich angeordnet und bedeckt die zweite Elektrode.
  • In der zuvor beschriebenen Halbleitervorrichtung weisen die erste Gateelektrode und die zweite Gateelektrode jeweils Kanalschichten auf. Demgemäß wird eine Spannung, die an der ersten Gateelektrode anliegt, unabhängig von einer Spannung gesteuert, die an der zweiten Gateelektrode anliegt, so dass ein viel komplizierteres Steuern durchgeführt werden kann.
  • Gemäß einem dritten Aspekt der vorliegenden Offenbarung beinhaltet eine Halbleitervorrichtung: eine Mehrzahl von ersten Transistoren eines MOS-Typs. Die Mehrzahl von ersten Transistoren ist parallel zu einem Strompfad elektrisch gekoppelt. Jeder erste Transistor weist eine erste Elektrode und zweite Elektrode auf, die auf dem Strompfad angeordnet sind, und weist weiterhin eine Gateelektrode zum Steuern eines Stroms, der zwischen den ersten und zweiten Elektroden fließt, auf der Grundlage einer anliegenden Spannung auf. Die Gateelektrode von mindestens einem von ersten Transistoren weist eine erste Steuerelektrode und eine zweite Steuerelektrode auf. Die erste Steuerelektrode bedeckt einen Kanalbereich, der von der ersten Elektrode zu der zweiten Elektrode angeordnet ist. Die erste Steuerelektrode öffnet und schließt zwischen der ersten Elektrode und der zweite Elektrode. Die zweite Steuerelektrode bedeckt die zweite Elektrode.
  • In der zuvor beschriebenen Vorrichtung schaltet sich die erste Steuerelektrode, die als eine Gateelektrode wirkt, ein und aus (das heisst öffnet und schließt). Die Ladungsanreicherungsschicht, die durch die zweite Steuerelektrode vorgesehen wird, steuert eine Stromflussmenge, das heisst einen Widerstandswert. Demgemäß wird ein Durchlasswiderstandswert verglichen mit einem Fall, in dem ein Transistor einfach gesteuert wird, um ein- und auszuschalten, viel genauer gesteuert. Weiterhin wirkt lediglich die erste Steuerelektrode im Wesentlichen als die Gateelektrode. Daher wird eine Deckfläche zwischen der ersten Steuerelektrode und der zweiten Elektrode klein, so dass eine parasitäre Kapazität verringert wird.
  • Die vorhergehenden und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung von dieser deutlicher ersichtlich, die in Verbindung mit der beiliegenden Zeichnung durchgeführt wird. In der Zeichnung zeigt:
  • 1 einen Stromlaufplan eines Beispiels eines Ersatzschaltbilds, welches um ein Halbleitersubstrat zentriert ist und welches eine zu betreibende Last beinhaltet, gemäß einem ersten Ausführungsbeispiel einer Halbleitervorrichtung;
  • 2 eine Draufsicht, die schematisch eine planare Struktur gemäß einem LDMOS-Bereich zeigt, welcher in dem Halbleitersubstrat des ersten Ausführungsbeispiels ausgebildet ist;
  • 3 einen Stromlaufplan eines Beispiels eines Ersatzschaltbilds, welches um ein Halbleitersubstrat zentriert ist und welches eine zu betreibende Last beinhaltet, gemäß einem zweiten Ausführungsbeispiel einer Halbleitervorrichtung;
  • 4 eine Draufsicht, die schematisch eine planare Struktur gemäß einem LDMOS-Bereich zeigt, welcher in dem Halbleitersubstrat des Ausführungsbeispiels ausgebildet ist;
  • 5 einen Stromlaufplan eines Beispiels eines Ersatzschaltbilds, welches um ein Halbleitersubstrat zentriert ist und welches eine zu betreibende Last beinhaltet, gemäß einem dritten Ausführungsbeispiel einer Halbleitervorrichtung;
  • 6 eine Draufsicht, die schematisch eine planare Struktur gemäß einem LDMOS-Bereich zeigt, welcher in dem Halbleitersubstrat des dritten Ausführungsbeispiel ausgebildet ist;
  • 7 einen Stromlaufplan eines Beispiels eines Ersatzschaltbilds, welches um ein Halbleitersubstrat zentriert ist und welches eine zu betreibende Last beinhaltet, gemäß einem vierten Ausführungsbeispiel einer Halbleitervorrichtung;
  • 8 eine Draufsicht, die schematisch eine planare Struktur gemäß einem LDMOS-Bereich zeigt, welcher in dem Halbleitersubstrat des vierten Ausführungsbeispiel ausgebildet ist;
  • 9 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einem fünften Ausführungsbeispiel einer Halbleitervorrichtung;
  • 10 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einer Ausgestaltung der Halbleitervorrichtung des fünften Ausführungsbeispiels;
  • 11 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einem sechsten Ausführungsbeispiel einer Halbleitervorrichtung;
  • 12 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einer Ausgestaltung der Halbleitervorrichtung des sechsten Ausführungsbeispiels;
  • 13 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einer Ausgestaltung der Halbleitervorrichtung des sechsten Ausführungsbeispiels;
  • 14 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einer Ausgestaltung der Halbleitervorrichtung des sechsten Ausführungsbeispiels;
  • 15A eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einem siebten Ausführungsbeispiel einer Halbleitervorrichtung;
  • 15B ein Ersatzschaltbild;
  • 16 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einer Ausgestaltung der Halbleitervorrichtung des siebten Ausführungsbeispiels;
  • 17 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einer Ausgestaltung der Halbleitervorrichtung des siebten Ausführungsbeispiels;
  • 18 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einer Ausgestaltung der Halbleitervorrichtung des siebten Ausführungsbeispiels;
  • 19 eine Draufsicht, die schematisch ein Beispiel einer planaren Struktur gemäß einer Ausgestaltung von jedem der dritten bis sechsten Ausführungsbeispiele der Halbleitervorrichtungen zeigt;
  • 20 eine Draufsicht, die schematisch ein Beispiel einer planaren Struktur gemäß weiteren einer Ausgestaltung von jedem der dritten bis sechsten Ausführungsbeispiele der Halbleitervorrichtungen zeigt;
  • 21 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einem Fall, in dem jedes der ersten bis sechsten Ausführungsbeispiele der Halbleitervorrichtungen an einem Transistor angewendet wird, der eine VDMOS-Struktur aufweist;
  • 22 eine seitliche Schnittansicht eines weiteren Beispiels einer Schnittstruktur gemäß einem Fall, in dem jedes der ersten bis sechsten Ausführungsbeispiele der Halbleitervorrichtungen an einem Transistor angewendet wird, der eine VDMOS-Struktur aufweist;
  • 23 eine seitliche Schnittansicht eines Beispiels einer Schnittstruktur gemäß einem Fall, in dem jedes der ersten bis sechsten Ausführungsbeispiele der Halbleitervorrichtungen an einem Transistor angewendet wird, der eine IGBT-Struktur aufweist;
  • 24 eine seitliche Schnittansicht eines weiteren Beispiels einer Schnittstruktur gemäß einem Fall, in dem jedes der ersten bis sechsten Ausführungsbeispiele der Halbleitervorrichtungen an einem Transistor angewendet wird, der eine IGBT-Struktur aufweist;
  • 25A bis 25C seitliche Schnittansichten, von denen jede ein Beispiel eines anderen Elements zeigt, welches in einer Halbleitervorrichtung ausgebildet ist; und
  • 26 eine seitliche Schnittansicht der Schnittstruktur einer Halbleitervorrichtung im Stand der Technik.
  • (Erstes Ausführungsbeispiel)
  • Nun wird das erste Ausführungsbeispiel einer Halbleitervorrichtung gemäß dieser Erfindung unter Bezugnahme auf die 1 und 2 beschrieben.
  • In diesem Ausführungsbeispiel wird ein nachstehend erläuterter Aufbau grundsätzlich angepasst, wie es später im Detail dargelegt wird. Ein Transistor, der eine LDMOS-Struktur aufweist, welcher Drain- und Sourceelektroden, die verbunden sind, um sich in dem Strompfad zu befinden, und eine Gateelektrode beinhaltet, die den Strom steuert, um in Übereinstimmung mit einer anliegenden Spannung zwischen den Drain- und Sourceelektroden zu fließen, ist gruppiert und in einem Halbleitersubstrat auf eine derartige Weise ausgebildet, dass er in eine Mehrzahl von Transistoren geteilt ist, welche elektrisch parallel zu dem Strompfad geschaltet sind. Weiterhin kann eine Betriebsinformation, welche anzeigt, ob Betriebsspannung an die jeweiligen Gateelektroden der Mehrzahl von Transistoren, die den LDMOS-Bereich bilden, anzulegen sind, in einer Mehrzahl von Speicherzellen veränderlich eingestellt werden, welche einen nicht flüchtigen Speicherbereich in dem identischen Halbleitersubstrat bilden, und die Mehrzahl der Transistoren werden auf der Grundlage der eingestellten Betriebsinformationen selektiv aktiviert. Daher werden die erforderlichen Werte eines Durchlasswiderstands, einer Schaltzeit usw. zu der Zeit, zu der die Mehrzahl von Transistoren als ein einzelner Transistor erachtet werden, veränderlich gemacht und auch in einem Fall, in dem zum Beispiel die Neueinstellungen der erforderlichen Werte aufgrund der Änderung einer Last erforderlich sind, können die Einstellungen und Änderungen der erforderlichen Werte mit einem hohen Freiheitsgrad bewältigt werden.
  • 1 zeigt ein Ersatzschaltbild, das um das Halbleitersubstrat zentriert ist, auf welchem eine Halbleitervorrichtung verkapselt ist, und das die zu betreibende Last beinhaltet, während 2 schematisch eine planare Struktur gemäß dem LDMOS-Bereich zeigt, welcher in dem Halbleitersubstrat ausgebildet ist.
  • Zuerst ist, wie es in 1 gezeigt ist, ein Halbleitersubstrat C1, auf welchem die Halbleitervorrichtung dieses Ausführungsbeispiels verkapselt ist, auf eine derartige Weise angeordnet, dass sie sich in dem Strompfad befindet, welcher sich von einer Schaltungsenergieversorgungsquelle Vc über die zu betreibende Last Ld zu Masse (GND) ausdehnt. Hierbei ist die zu betreibende Last Ld eine Last, welche aus zum Beispiel dem Widerstand einer Erwärmungsvorrichtung oder dergleichen oder der Spule (Induktanz) eines Motors oder dergleichen aufgebaut ist. Weiterhin ist das Halbleitersubstrat C1 grundlegend den LDMOS-Bereich 10, welcher ein Transistorbereich ist, der eine LDMOS-Struktur aufweist, und einen nicht flüchtigen Speicherbereich 11 beinhaltend aufgebaut, welcher ein Bereich ist, in dem die Betriebsinformation veränderlich festgelegt ist.
  • In dem LDMOS-Bereich 10 von diesem ist, wie es zuvor dargelegt worden ist, der Transistor, der die LDMOS-Struktur aufweist, gruppiert und in dem Halbleitersubstrat C1 auf eine derartige Weise ausgebildet, dass er in zum Beispiel fünf Transistoren L11 bis L15 geteilt ist, welche elektrisch parallel zu dem Strompfad geschaltet sind. Jeder der Transistoren L11 bis L15 weist eine zu der LDMOS-Struktur, die vorhergehend in 26 beispielhaft dargestellt ist, ähnliche Struktur auf, wobei die Drainelektroden (ersten Elektroden) D und die Sourceelektroden (zweiten Elektroden) S jeweils mit dem Strompfad verbunden sind und die Gateelektroden G, von denen jede einen Strom steuert, um zwischen der entsprechenden Drainelektrode D und Sourceelektrode S zu fließen, mit jeweiligen Speicherzellen verbunden sind, welche den nicht flüchtigen Speicherbereich 11 bilden.
  • Daneben sind die fünf Speicherzellen M11 bis M15, die die gleiche Anzahl wie die der Transistoren L11 bis L15 aufweisen, in dem nicht flüchtigen Speicherbereich 11 ausgebildet, welcher aus einem elektrisch umschreibbaren nicht flüchtigen Speicher (zum Beispiel einem EPROM) ausgebildet ist. Ebenso weist jede der Speicherzellen M11 bis M15 grundlegend eine MOS-Struktur auf und beinhaltet, wie es in 1 gezeigt ist, eine Drainelektrode D und eine Sourceelektrode S und eine Steuergateelektrode CG, welche auf der Grundlage der Spannung, die in Übereinstimmung mit der Betriebsinformation anliegt, steuert, ob der Strom zwischen der Drainelektrode D und der Sourceelektrode S fließt oder nicht. Weiterhin sind die jeweiligen Drainelektroden D der Speicherzellen M11 bis M15 elektrisch parallel zu einem Betriebsspannungs-Eingangsanschluss Vin geschaltet, in welchen eine Betriebsspannung, die aus einer Konstantspannung oder einer Rechteckwellenspannung ausgebildet wird, eingegeben wird, und die jeweiligen Sourceelektroden S der Speicherzellen M11 bis M15 sind mit den entsprechenden Gateelektroden G der Transistoren L11 bis L15 verbunden. Das heisst, die Speicherzellen M11 bis M15, die den nicht flüchtigen Speicherbereich 11 bilden, wirken als Schaltelemente zum Durchführen einer Schaltens (Ein/Aus) auf eine Weise, um sich in den Anlegeleitungen der Betriebsspannungen zu den jeweiligen Gateelektroden G der Transistoren L11 bis L15 zu befinden, die den LDMOS-Bereich 10 bilden.
  • Im Übrigen sind die Steuergateelektroden CG der Speicherzellen M11 bis M15 mit einer Spannungssteuerschaltung (nicht gezeigt) verbunden und werden vorbestimmte Spannungen, welche den logischen Pegeln von umschreibbaren Informationselementen von 5 Bits entsprechen, die die Betriebsinformation der Transistoren L11 bis L15 bilden, über die Spannungssteuerschaltung an die jeweiligen Steuergateelektroden CG angelegt. Genauer gesagt wird eine Spannung an einer Amplitude, welche die entsprechende Speicherzelle zu einem eingeschalteten Zustand bringt, an die Steuergateelektrode CG der Speicherzelle angelegt, welche dem Bit, das an zum Beispiel einem logischen H-(hohen)-Pegel liegt, aus den Bits entspricht, die die Betriebsinformation bilden. Andererseits liegt eine Spannung mit einer Amplitude, welche die entsprechende Speicherzelle zu einem ausgeschalteten Zustand bringt, an der Steuergateelektrode CG der Speicherzelle an, welche dem Bit, das an zum Beispiel einem logischen L-(niedrigen)-Pegel liegt, aus den Bits entspricht, die die Betriebsinformation bilden. Daher werden die Ein/Aus-Zustände der Leitungen, welche die Sourceelektroden S der Speicherzellen M11 bis M15 und die Gateelektrode G der Transistoren L11 bis L15 koppeln, das heisst die Anlegeleitungen der Betriebsspannungen, jeweils umgeschaltet.
  • Unterdessen werden, wie es in 1 gezeigt ist, Pulldown-Widerstände R11 bis R15 jeweils mit den Anlegeleitungen der Betriebsspannungen verbunden und sie werden an ihren Enden, die von den Anlegeleitungen entfernt sind, an Masse (GND) gelegt. In diesen Leitungen werden deshalb Spannungsteilungswerte (geteilte Spannungen) der Betriebsspannungen auf der Grundlage der Durchlasswiderstände der Speicherzellen M11 bis M15 und der entsprechenden Pulldown-Widerstände R11 bis R15 an die entsprechenden Gateelektroden G aus den Transistoren L11 bis L15 angelegt und werden die Transistoren, an welchen die geteilten Spannungen angelegt werden, selektiv aktiviert. Im Gegensatz dazu sind die Leitungen, welche den Zellen unter den Aus-Zuständen entsprechen, aus den Speicherzellen M11 bis M15 durch die entsprechenden Pulldown-Widerstände R11 bis R15 auf das Massepotential (GND) festgelegt. Das heisst, aus den Transistoren L11 bis L15 sind die Gatepotentiale der Transistoren L11 bis L15, deren Gateelektroden G mit den Leitungen verbunden sind, auf das Massepotential (GND) festgelegt und sind keine Kanäle darin ausgebildet.
  • Hierbei sind in diesem Ausführungsbeispiel der vorliegenden Erfindung, wie die planare Struktur der Transistoren L11 bis L15, die den LDMOS-Bereich 10 bilden, in 2 zeigt, die einzelnen Drainelektroden (Bereiche) D tatsächlich elektrisch über einen Drainkontaktabschnitt Dc, welcher aus einer Diffusionsschicht eines N-Typs und einer Diffusionsschicht einer hohen Konzentration (N+) besteht, die innerhalb des Halbleitersubstrats C1 ausgebildet sind, miteinander verbunden. Weiterhin ist das Ende der zu betreibenden Last Ld, das mit der Schaltungsenergieversorgungsquelle Vc verbunden ist, wenn es entfernt von dieser Schaltungsenergieversorgungsquelle ist, über eine geeignete Verdrahtung mit dem Drainkontaktabschnitt Dc verbunden. Auf eine ähnliche Weise sind die einzelnen Sourceelektroden (Bereiche) S der Transistoren L11 bis L15 tatsächlich über eine Diffusionsschicht einer hohen Konzentration (N+), welche in einer P-Wanne angeordnet ist, elektrisch miteinander verbunden. Im Übrigen werden die Sourceelektroden (Bereiche) S zusammen mit einem Substratkontaktabschnitt Bc, welcher ähnlich als eine Diffusionsschicht einer hohen Konzentration (P+) in der P-Wanne ausgebildet ist, über eine geeignete Verdrahtung an dem Massepotential (GND) gehalten. Auf diese Weise sind die Transistoren L11 bis L15, die den LDMOS-Bereich 10 bilden, jeweils verbunden, um sich in dem Strompfad der zu betreibenden Last Ld zu befinden.
  • Andererseits sind, wie es in 2 gezeigt ist, lediglich die Gateelektroden G der Transistoren L11 bis L15 auf eine derartige Weise ausgebildet, da sie in dem LDMOS-Bereich 10 elektrisch voneinander getrennt sind, und sind die jeweiligen Gateelektroden über geeignete Verdrahtungen elektrisch mit den Sourceelektroden S (1) der Speicherzellen M11 bis M15 verbunden, die den vorhergehenden nicht flüchtigen Speicherbereich 11 bilden. Weiterhin sind die Betriebsspannungen selektiv an die Gateelektroden G angelegt, wie es zuvor erläutert worden ist, wodurch Kanalschichten (Sperrschichten) einer Kanallänge ChL an Teilen direkt unter denjenigen Gateelektroden der Gateelektroden G11 bis G15 ausgebildet sind, an welchen die Betriebsspannungen anliegen, und diejenigen Transistoren L11 bis L15, welche mit den Kanalschichten ausgebildet sind, werden selektiv aktiviert. Das heisst, Ströme fließen über die ausgebildeten Kanalschichten. Anders ausgedrückt wird eine effektive Kanalbreite ChW zu der Zeit, zu der die Transistoren L11 bis L15 als der einzelne Transistor erachtet werden, innerhalb des LDMOS-Bereichs 10 in Übereinstimmung mit der Anzahl der aktivierten Transistoren veränderlich.
  • Als Nächstes wird ein Verfahren zum Festlegen der effektiven Kanalbreite ChW zu der Zeit, zu der der LDMOS-Bereich 10 als der einzelne Transistor erachtet wird, in der Halbleitervorrichtung beschrieben, die aufgebaut ist, wie es zuvor dargelegt worden ist. Im Übrigen kann das Festlegen auch nach dem Herstellen der Halbleitervorrichtung nach Belieben ausgeführt werden.
  • Beim Durchführen des Festlegens wird zuerst die Betriebsinformation, welche anzeigt, ob die Betriebsspannungen an die Gateelektroden G (G11 bis G15) der Transistoren L11 bis L15 (1) anzulegen sind, in dem nicht flüchtigen Speicherbereich gesetzt. Der Setzaspekt der Betriebsinformation kann über eine bekannte Speichermanipulation frei geändert werden. Auf diese Weise werden die vorbestimmten Spannungen, welche den logischen Pegeln der jeweiligen Bits entsprechen, die die Betriebsinformation bilden, an die Steuergateelektroden CG der Speicherzellen M11 bis M15 angelegt, um dadurch selektiv diese Speicherzellen in die Ein-Zustände zu bringen. Daher fließen Ströme von dem in 1 gezeigten Betriebsspannungs-Eingangsanschluss Vin zwischen den Drainelektroden D und den Sourceelektroden S der Speicherzellen (Schaltelemente), die zu den Ein-Zuständen gebracht worden sind, auf der Grundlage der Betriebsspannungen, die an den Drainelektroden D der Speicherzellen M11 bis M15 anliegen, und über die Pulldown-Widerstände, die mit den Leitungen verbunden sind, die diesen Speicherzellen nachfolgen, und diese werden jeweils zu Masse (GND) geführt. In den Leitungen, durch welche die Ströme auf diese Weise geflossen sind, werden die geteilten Spannungen der Betriebsspannungen auf der Grundlage der Durchlasswiderstände der Speicherzellen unter den Ein-Zuständen und den Pulldown-Widerständen, die diesen entsprechen, an die Gateelektroden G der entsprechenden Transistoren aus den Transistoren L11 bis L15 angelegt und werden die Transistoren, an welche die geteilten Spannungen angelegt worden sind, aktiviert. Das heisst, ein Strom, der von der Schaltungsenergieversorgungsquelle Vc der zu betreibenden Last Ld zugeführt wird, fließt durch lediglich die aktivierten Transistoren und die effektive Kanalbreite ChW zu der Zeit, zu der die Transistoren L11 bis L15 als der einzelne Transistor erachtet werden, wird in Übereinstimmung mit der Anzahl der aktivierten Transistoren innerhalb des Halbleitersubstrats C1 veränderlich gemacht.
  • Wie es zuvor beschrieben worden ist, werden gemäß der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel die nachstehend aufgelisteten Vorteile erzielt.
    • (1) Die Betriebsinformation, welche anzeigt, ob die Betriebsspannungen an die Gateelektroden G (G11 bis G15) der Transistoren L11 bis L15 anzulegen sind, die den LDMOS-Bereich 10 bilden, wird in dem nicht flüchtigen Speicherbereich 11 veränderlich festgelegt und die Transistoren L11 bis L15 werden auf der Grundlage der Betriebsinformation selektiv aktiviert. Daher können auch nach dem Herstellen der Halbleitervorrichtung die erforderlichen Werte des Durchlasswiderstands, der Schaltzeit usw. zu der Zeit, zu der die Transistoren L11 bis L15 als der einzelne Transistor erachtet werden, über den Anlegeaspekt der Betriebsspannungen an die Gateelektroden G (G11 bis G15) festgelegt werden. Demgemäß können auch in dem Fall, in dem zum Beispiel die Neueinstellungen der erforderlichen Werte aufgrund der Änderungen der Last oder dergleichen erforderlich sind, die Einstellungen und Änderungen der erforderlichen Werte mit einem hohen Freiheitsgrad bewältigt werden.
    • (2) Der LDMOS-Bereich 10 und der nicht flüchtige Speicherbereich 11 werden auf dem identischen Halbleitersubstrat C1 ausgebildet. Daher kann eine Abmessungsverringerung der Halbleitervorrichtung erzielt werden. Daneben sind bezüglich den Transistoren L11 bis L15, die den LDMOS-Bereich 10 bilden, und den Speicherzellen M11 bis M15, die den nicht flüchtigen Speicherbereich 11 bilden, viele von Halbleiterherstellungsverfahren gemeinsam und kann daher eine Verringerung der Herstellungsmannstunden der Halbleitervorrichtung erzielt werden.
    • (3) Die Drainelektroden (Bereiche) D und Sourceelektroden (Bereiche) S der Transistoren L11 bis L15 sind über die Diffusionsschichten jeweils elektrisch verbunden. Daher kann es weggelassen werden, metallische Verdrahtungen oder dergleichen zu legen, welche dazu dienen, die Transistoren L11 bis L15 parallel zu dem Strompfad zu schalten, der sich von der Schaltungsenergieversorgungsquelle Vc zu Masse (GND) ausdehnt, so dass sowohl die Vereinfachung der Struktur als auch die Vereinfachung des Herstellungsverfahrens erzielt werden kann. Weiterhin beseitigt das Ausführungsbeispiel verglichen mit dem Fall eines Legens der metallischen Verdrahtungen oder dergleichen das Besorgnis einer Trennung usw., so dass die Halbleitervorrichtung einer höheren Zuverlässigkeit erzielt werden kann.
  • (Zweites Ausführungsbeispiel)
  • Als Nächstes wird ein zweites Ausführungsbeispiel einer Halbleitervorrichtung gemäß dieser Erfindung unter Bezugnahme auf die 3 und 4 beschrieben.
  • Die Halbleitervorrichtung dieses Ausführungsbeispiels weist ebenso einen Aufbau auf, welcher grundlegend mit dem ersten Ausführungsbeispiel übereinstimmt, das zuvor in den 1 und 2 gezeigt worden ist, das heisst einen Aufbau, in welchem eine Betriebsinformation, die anzeigt, ob die Betriebsspannungen an die Gateelektroden einer Mehrzahl von Transistoren anzulegen sind, die einen LDMOS-Bereich bilden, in einer Mehrzahl von Speicherzellen veränderlich festgelegt werden können, die einen nicht flüchtigen Speicherbereich innerhalb eines identischen Halbleitersubstrats bilden. In diesem Ausführungsbeispiel wird jedoch eine Mehrzahl von LDMOS-Transistoren jeweils auf eine Weise verbunden, dass sie sich in den Anlegeleitungen der Betriebsspannungen zu den Gateelektroden der Mehrzahl von Transistoren, die zuvor erwähnt worden sind, befinden, und wird die Mehrzahl von Transistoren, die zuvor erwähnt worden ist, über die Betriebe der Mehrzahl von LDMOS-Transistoren auf der Grundlage der Betriebsinformation selektiv aktiviert.
  • 3 zeigt ein Ersatzschaltbild, das um das Halbleitersubstrat zentriert ist, auf welchem eine Halbleitervorrichtung verkapselt ist, und das eine zu betreibende Last beinhaltet, während 4 schematisch eine planare Struktur in Beziehung zu dem LDMOS-Bereich zeigt, welcher in dem Halbleitersubstrat ausgebildet ist.
  • Zuerst ist, wie es in 3 gezeigt ist, das Halbleitersubstrat C2, auf welchem die Halbleitervorrichtung dieses Ausführungsbeispiels verkapselt ist, auf eine derartige Weise angeordnet, dass sie sich auf die gleiche Weise wie in dem vorhergehenden ersten Ausführungsbeispiel in dem Strompfad befindet, welcher sich von einer Schaltungsenergieversorgungsquelle Vc über die zu betreibende Last Ld zu Masse (GND) ausdehnt. Das Halbleitersubstrat C2 ist grundlegend den LDMOS-Bereich 20, welcher ein Transistorbereich ist, der eine LDMOS-Struktur aufweist, den nicht flüchtigen Speicherbereich 11, welcher ein Bereich ist, in dem die Betriebsinformation veränderlich festgelegt ist, und einen N-Kanal-MOS-Bereich 22 beinhaltend aufgebaut, welcher auf die Weise verbunden ist, dass er sich in den Anlegeleitungen der Betriebsspannungen befindet.
  • In dem LDMOS-Bereich 20 davon ist auf die gleiche Weise wie in dem vorhergehenden ersten Ausführungsbeispiel der Transistor, der die LDMOS-Struktur aufweist, gruppiert und in dem Halbleitersubstrat C2 auf eine Weise ausgebildet, um in zum Beispiel fünf Transistoren L21 bis L25 geteilt zu sein, welche elektrisch parallel zu dem Strompfad geschaltet sind. Jeder der Transistoren L21 bis L25 weist eine Struktur auf, die der LDMOS-Struktur entspricht, die zuvor in 26 beispielhaft dargelegt worden ist. Hierbei sind jedoch die Drainelektroden D und die Sourceelektroden S dieser Transistoren jeweils mit dem Strompfad verbunden und sind die Gateelektroden G davon, von denen jede einen Strom steuert, um zwischen der entsprechenden Drainelektrode D und Sourceelektrode S zu fließen, mit den jeweiligen MOS-Transistoren verbunden, welche den N-Kanal-MOS-Bereich 22 bilden.
  • Daneben sind die fünf Speicherzellen M21 bis M25 in der gleichen Anzahl wie die der Transistoren L21 bis L25 in dem nicht flüchtigen Speicherbereich 21, welcher aus einem elektrisch umschreibbaren nicht flüchtigen Speicher (zum Beispiel einem EPROM) ausgebildet ist, auf die gleiche Weise wie in dem vorhergehenden ersten Ausführungsbeispiel ausgebildet. Ebenso weist jede der Speicherzellen M21 bis M25 grundlegend eine MOS-Struktur auf und sie beinhaltet, wie es in 3 gezeigt ist, eine Drainelektrode D und eine Sourceelektrode S und eine Steuergateelektrode CG, welche auf der Grundlage der Spannung, die in Übereinstimmung mit der Betriebsinformation angelegt wird, steuert, ob ein Strom zwischen der Drainelektrode D und der Sourceelektrode S fließt oder nicht. Weiterhin sind die jeweiligen Drainelektroden D der Speicherzellen M21 bis M25 elektrisch parallel zu einer Speicherenergieversorgungsquelle Vm geschaltet, an welcher eine Speicherspannung, die aus einer Konstantspannung ausgebildet wird, angelegt wird, und die jeweiligen Sourceelektroden S der Speicherzellen M21 bis M25 sind mit den entsprechenden MOS-Transistoren verbunden, welche den N-Kanal-MOS-Bereich 22 bilden.
  • Im Übrigen sind ebenso die Steuergateelektroden CG der Speicherzellen M21 bis M25 mit einer Spannungssteuerschaltung (nicht gezeigt) auf die gleiche Weise wie in dem vorhergehenden ersten Ausführungsbeispiel verbunden. Weiterhin werden vorbestimmte Spannungen, welche den logischen Pegeln der umschreibbaren Informationselemente von 5 Bits entsprechen, die die Betriebsinformation der Transistoren L21 bis L25 bilden, über die Spannungssteuerschaltung an die jeweiligen Steuergateelektroden CG angelegt. Genauer gesagt wird eine Spannung mit einer Amplitude, welche die entsprechende Speicherzelle zu einem Ein-Zustand bringt, an die Steuergateelektrode CG der Speicherzelle angelegt, welche dem Bit, das an zum Beispiel einem logischen H-(hohen)-Pegel liegt, aus den Bits entspricht, die die Betriebsinformation bilden. Andererseits wird eine Spannung mit einer Amplitude, welche die entsprechende Speicherzelle zu einem Aus-Zustand bringt, an die Steuergateelektrode CG der Speicherzelle angelegt, welche dem Bit, das an zum Beispiel einem logischen L-(niedrigen)-Pegel liegt, aus den Bits entspricht, die die Betriebsinformation bilden.
  • Daneben sind die fünf MOS-Transistoren N21 bis N25, die ebenso die gleiche Anzahl wie die der Transistoren L21 bis L25 aufweisen, in dem N-Kanal-MOS-Bereich 22 ausgebildet. Wie es in 3 gezeigt ist, sind die Drainelektroden D der MOS-Transistoren N21 bis N25 elektrisch zu einem Betriebsspannungs-Eingangsanschluss Vin parallel geschaltet, der ein Anschluss ist, in welchem die Betriebsspannungen eingegeben werden, während die Sourceelektroden S der MOS-Transistoren N21 bis N25 jeweils mit den Transistoren L21 bis L25 verbunden sind, die den LDMOS-Bereich 20 bilden.
  • Im Übrigen sind, wie es in 3 gezeigt ist, Pulldown-Widerstände R211 bis R215 jeweils mit den Anlegeleitungen der Betriebsspannungen an den Gateelektroden G der Transistoren L21 bis L25 verbunden, die LDMOS-Bereich 20 bilden, und sie sind an ihren Enden, die von den Anlegeleitungen entfernt sind, an Masse (GND) gelegt. In diesen Leitungen werden deshalb Spannungsteilungswerte (geteilte Spannungen) der Betriebsspannungen auf der Grundlage der Durchlasswiderstände der MOS-Transistoren N21 bis N25 und der entsprechenden Pulldown-Widerstände R211 bis R215 an die entsprechenden Gateelektroden G aus den Transistoren L21 bis L25 angelegt, und die Transistoren, an welchen die geteilten Spannungen angelegt sind, werden selektiv aktiviert. Im Gegensatz dazu sind die Leitungen, welche den Zellen unter den Aus-Zuständen aus den MOS-Transistoren N21 bis N25 entsprechen, durch die entsprechenden Pulldown-Widerstände auf das Massepotential (GND) festgelegt. Das heisst, aus den Transistoren L21 bis L25 sind die Gatepotentiale der Transistoren, deren Gateelektroden G mit den Leitungen verbunden sind, auf das Massepotential (GND) festgelegt und sind Kanäle nicht darin ausgebildet.
  • Weiterhin sind, wie es in 3 gezeigt ist, Pulldown-Widerstände R221 bis R225 jeweils mit den Anlegeleitungen der Speicherspannungen an den Gateelektroden G der MOS-Transistoren N21 bis N25 verbunden, die den N-Kanal-MOS-Bereich 22 bilden, und sie sind an ihren Enden, die von den Anlegeleitungen entfernt sind, an Masse (GND) gelegt. In diesen Leitungen werden deshalb die Spannungsteilungswerte (geteilten Spannungen) der Speicherspannungen auf der Grundlage der Durchlasswiderstände der Speicherzellen M21 bis M25 und der entsprechenden Pulldown-Widerstände R221 bis R225 an die entsprechenden Gateelektroden G aus den MOS-Transistoren N21 bis N25 angelegt und die MOS-Transistoren, an welche die geteilten Spannungen angelegt sind, werden selektiv aktiviert. Im Gegensatz dazu sind die Leitungen, welche den Zellen unter den Aus-Zuständen, aus den Speicherzellen M21 bis M25 entspreche, durch die entsprechenden Pulldown-Widerstände auf das Massepotential (GND) festgelegt.
  • In diesem Ausführungsbeispiel wirken auf diese Weise die Speicherzellen M21 bis M25, die den nicht flüchtigen Speicherbereich 21 bilden, als Schaltelemente zum Durchführen eines Schaltens auf eine derartige Weise, dass sie sich in den Anlegeleitungen der Speicherspannungen befinden. Das Ein/Aus-Umschalten der Anlegeleitungen der Betriebsspannungen (Transistoren L21 bis L25) wird über die Manipulationen des Aktivierens/Inaktivierens von derartigen Anlegeleitungen der Speicherspannungen (MOS-Transistoren N21 bis N25) ausgeführt.
  • Hierbei sind in diesem Ausführungsbeispiel ebenso, wie die planare Struktur der Transistoren L21 bis L25, die den LDMOS-Bereich 20 bildet, in 4 zeigt, die einzelnen Drainelektroden (Bereiche) D tatsächlich über einen Drainkontaktabschnitt Dc, welcher aus einer Diffusionsschicht eines N-Typs und einer Diffusionsschicht einer hohen Konzentration (N+) besteht, die innerhalb des Halbleitersubstrats C2 ausgebildet sind, elektrisch miteinander verbunden. Weiterhin ist das Ende der zu betreibenden Last Ld, das mit der Schaltungsenergieversorgungsquelle Vc verbunden ist, da es entfernt von dieser Schaltungsenergieversorgungsquelle ist, über eine geeignete Verdrahtung mit dem Drainkontaktabschnitt Dc verbunden. Auf eine ähnliche Weise sind die einzelnen Sourceelektroden (Bereiche) S der Transistoren L21 bis L25 tatsächlich über eine Diffusionsschicht einer hohen Konzentration (N+), welche in einer P-Wanne angeordnet ist, miteinander verbunden. Weiterhin werden die Sourceelektroden (Bereiche) S zusammen mit einem Substratkontaktabschnitt Bc, welcher ähnlich wie eine Diffusionsschicht einer hohen Konzentration (P+) in der P-Wanne ausgebildet ist, über eine geeignete Verdrahtung an dem Massepotential (GND) gehalten. Auf diese Weise sind die Transistoren L21 bis L25, die den LDMOS-Bereich 20 ausbilden, jeweils verbunden, um sich in dem Strompfad der zu betreibenden Last Ld zu befinden.
  • Andererseits sind ebenso hier, wie es in 4 gezeigt ist, lediglich die Gateelektroden G der Transistoren L21 bis L25 auf eine Weise ausgebildet, um in dem LDMOS-Bereich 20 elektrisch voneinander getrennt zu sein, und sind die jeweiligen Gateelektroden G über geeignete Verdrahtungen mit den Sourceelektroden S (3) der MOS-Transistoren N21 bis N25 verbunden, die den zuvor erwähnten N-Kanal-MOS-Bereich 22 bilden. Weiterhin sind die Betriebsspannungen selektiv an die Gateelektroden G angelegt, wie es zuvor dargelegt worden ist, wodurch Kanalschichten (Sperrschichten) einer Kanallänge ChL an Teilen direkt unter denjenigen Gateelektroden der Gateelektroden G21 bis G25 ausgebildet sind, an welchen die Betriebsspannungen angelegt sind, und sind diejenigen Transistoren der Transistoren L21 bis L25, welche mit den Kanalschichten ausgebildet sind, selektiv aktiviert. Das heisst, Ströme fließen durch die ausgebildeten Kanalschichten. Anders ausgedrückt wird eine effektive Kanalbreite ChW zu der Zeit, zu der die Transistoren L21 bis L25 als der einzelne Transistor erachtet werden, innerhalb des LDMOS-Bereichs 20 in Übereinstimmung mit der Anzahl der aktivierten Transistoren veränderlich.
  • Als Nächstes wird ein Verfahren zum Festlegen der effektiven Kanalbreite ChW zu der Zeit, zu der der LDMOS-Bereich 20 als der einzelne Transistor erachtet wird, in der Halbleitervorrichtung beschrieben, die wie zuvor erläutert aufgebaut ist. Im Übrigen kann ebenso das Festlegen auch nach dem Herstellen der Halbleitervorrichtung auf die gleiche Weise wie in dem vorhergehenden Ausführungsbeispiel nach Belieben ausgeführt werden.
  • Beim Durchführen des Festlegens wird zuerst die Betriebsinformation, welche anzeigt, ob die Betriebsspannungen an die Gateelektroden G (G21 bis G25) der Transistoren L21 bis L25 (3) anzulegen sind, in dem nicht flüchtigen Speicherbereich 21 festgelegt. Ebenso kann das Festlegen der Betriebsinformation über eine bekannte Speichermanipulation frei geändert werden. Auf diese Weise werden die vorbestimmten Spannungen, welche den logischen Pegeln der jeweiligen Bits entsprechen, die die Betriebsinformation bilden, an die Steuergateelektroden CG der Speicherzellen M21 bis M25 angelegt, um dadurch diese Speicherzellen selektiv zu den Ein-Zuständen zu bringen. Daher fließen Strömen von der Speicherenergieversorgungsquelle Vm, die in 3 gezeigt ist, zwischen den Drainelektroden D und den Sourceelektroden S der Speicherzellen (Schaltelemente) auf der Grundlage der Speicherspannungen, die an die Drainelektroden D der Speicherzellen M21 bis M25 angelegt sind, und über die Pulldown-Widerstände, die mit den Leitungen verbunden sind, die diesen Speicherzellen nachfolgen, und sie werden jeweils zu Masse (GND) geleitet. In den Leitungen, durch welche die Ströme auf diese Weise geflossen sind, werden die geteilten Spannungen der Speicherspannungen auf der Grundlage der Durchlasswiderstände der Speicherzellen in den Ein-Zuständen und der Pulldown-Widerstände, die diesen entsprechen, an die Gateelektroden G der entsprechenden MOS-Transistoren aus den MOS-Transistoren N21 bis N25 angelegt und werden die MOS-Transistoren, an welche die geteilten Spannungen angelegt worden sind, aktiviert.
  • Wenn die MOS-Transistoren N21 bis N25 auf der Grundlage der Betriebsinformation auf diese Weise selektiv aktiviert werden, fließen Ströme von dem Betriebsspannungs-Eingangsanschluss Vin zwischen den Drainelektroden D und Sourceelektroden S der aktivierten MOS-Transistoren auf der Grundlage der Betriebsspannungen, die an die Drainelektroden D der MOS-Transistoren N21 bis N25 angelegt worden sind. Weiterhin fließen Ströme über die Pulldown-Widerstände, die mit den Leitungen verbunden sind, welche den MOS-Transistoren nachfolgen, und sie werden zu Masse (GND) geleitet. In den Leitungen, über welche die Ströme auf diese Weise geflossen sind, werden die geteilten Spannungen der Betriebsspannungen auf der Grundlage der Durchlasswiderstände der aktivierten MOS-Transistoren und der Pulldown-Widerstände, die diesen entsprechen, an die Gateelektroden G der entsprechenden Transistoren aus den Transistoren L21 bis L25 angelegt, und werden die Transistoren, an welchen die geteilten Spannungen angelegt worden sind, aktiviert. Das heisst, ein Strom, der von der Schaltungsenergieversorgungsquelle Vc der zu betreibenden Last Ld zugeführt wird, fließt lediglich über die aktivierten Transistoren und die effektive Kanalbreite ChW zu der Zeit, zu der die aktivierten Transistoren L21 bis L25 als der einzelne Transistor erachtet werden, wird innerhalb des Halbleitersubstrats C2 veränderlich gemacht.
  • Wie es zuvor beschrieben worden ist, werden gemäß der Halbleitervorrichtung des zweiten Ausführungsbeispiels die nachstehend aufgelisteten Vorteile erzielt.
    • (1) Die Betriebsinformation, welche anzeigt, ob die Betriebsspannungen an die Gateelektroden G (G21 bis G25) der Transistoren L21 bis L25 anzulegen sind, die den LDMOS-Bereich 20 bilden, wird in den Speicherzellen M21 bis M25 veränderlich festgelegt. Weiterhin werden die Transistoren L21 bis L25 auf der Grundlage der Betriebsinformation über die Betriebe der MOS-Transistoren N21 bis N25, welche auf eine Weise verbunden sind, um sich jeweils in den Anlegeleitungen der Betriebsspannungen zu den Gateelektroden G der Transistoren L21 bis L25 zu befinden, selektiv aktiviert. Daher können auch nach dem Herstellen der Halbleitervorrichtung die erforderlichen Werte des Durchlasswiderstands, der Schaltzeit usw. zu der Zeit, zu der die Transistoren L21 bis L25 als der einzelne Transistor erachtet werden, über den Anlegeaspekt der Betriebsspannungen an die Gateelektroden G (G21 bis G25) festgelegt werden. Demgemäß können auch in dem Fall, in dem zum Beispiel die Neueinstellungen der erforderlichen Werte aufgrund der Änderungen der Last oder dergleichen erforderlich sind, die Einstellungen und Änderungen der erforderlichen Werte mit einem hohen Freiheitsgrad bewältigt werden. Weiterhin können in diesem Fall aufgrund des Eingriffs der MOS-Transistoren N21 bis N25 die Gatewiderstände der Transistoren L21 bis L25 und die Durchlasswiderstände der Speicherzellen M21 bis M25, die die Schaltelemente aufbauen, anders als in dem ersten Ausführungsbeispiel unabhängig festgelegt werden.
    • (2) Der LDMOS-Bereich 20 und der nicht flüchtige Speicherbereich 21 sind auf dem identischen Halbleitersubstrat C2 ausgebildet. Daher kann eine Abmessungsverringerung der Halbleitervorrichtung erzielt werden. Daneben sind bezüglich den Transistoren L21 bis L25, die den LDMOS-Bereich 20 bilden, den Speicherzellen M21 bis M25, die den nicht flüchtigen Speicherbereich 21 bilden, und den MOS-Transistoren N21 bis N25, die den N-Kanal-MOS-Bereich 22 bilden, viele von Halbleiterherstellungsverfahren gemeinsam und kann daher die Verringerung der Herstellungsmannstunden der Halbleitervorrichtung ebenso erzielt werden.
    • (3) Die Drainelektroden (Bereiche) D und Sourceelektroden (Bereiche) S der Transistoren L21 bis L25 sind über die jeweiligen Diffusionsschichten elektrisch verbunden. Daher kann es weggelassen werden, Metallverdrahtungen oder dergleichen auszulegen, welche dazu dienen, die Transistoren L21 bis L25 zu dem Strompfad elektrisch parallel zu schalten, der sich von der Schaltungsenergieversorgungsquelle Vc zu Masse (GND) ausdehnt, so dass die Vereinfachung der Struktur sowie die Vereinfachung des Herstellungsverfahrens erzielt werden kann. Weiterhin beseitigt das Ausführungsbeispiel verglichen mit dem Fall eines Auslegens der Metallverdrahtungen oder dergleichen das Besorgnis eines Trennens usw., so dass die Halbleitervorrichtung einer höheren Zuverlässigkeit realisiert werden kann.
  • Im Übrigen können die zuvor beschriebenen ersten und zweiten Ausführungsbeispiele ebenso durch zweckmäßiges Ändern von ihnen in zum Beispiel nachstehend dargelegten Aspekten durchgeführt werden.
  • Die ersten und zweiten Ausführungsbeispiele haben die Struktur angewendet, in welcher die Drainelektroden D und die Sourceelektroden S der Transistoren L11 bis L15 oder die Transistoren L21 bis 25 über die Diffusionsschichten elektrisch miteinander verbunden sind, die in dem Halbleitersubstrat C1 bzw. C2 ausgebildet sind. Jedoch ist diese Struktur nicht beschränkend, sondern es ist ebenso zulässig, eine Struktur anzuwenden, in welcher nicht nur die Gateelektroden G, sondern ebenso die Drainelektroden D und die Sourceelektroden S jeweils auf dem Halbleitersubstrat isoliert sind, woraufhin sie über geeignete Verdrahtungen elektrisch verbunden sind.
  • In den ersten und zweiten Ausführungsbeispielen sind der nicht flüchtige Speicherbereich 11 oder 21 oder der N-Kanal-MOS-Bereich 22 zusammen in dem einzelnen Halbleitersubstrat C1 oder C2 ausgebildet, das mit dem LDMOS-Bereich 10 oder 20 ausgebildet ist, aber dieser Aufbau ist nicht beschränkend. Alternativ ist es ebenso zulässig, dass zum Beispiel die Speicherzellen M11 bis M15 oder M21 bis M25, die den nicht flüchtigen Speicherbereich 11 oder 21 bilden, und die MOS-Transistoren N21 bis N25, die den N-Kanal-MOS-Bereich 22 bilden, in einem anderen Halbleitersubstrat ausgebildet sind, das jeweils mit den Transistoren L11 bis L15 oder L21 bis L25, die den LDMOS-Bereich 10 oder 20 bilden, die in dem Halbleitersubstrat C1 oder C2 ausgebildet sind, über geeignete Verdrahtungen verbunden sind. Kurz gesagt, ist ein Aspekt zum Realisieren wie erwünscht mit irgendeiner Struktur, in welcher das Ersatzschaltbild, das in 1 oder 3 zuvor gezeigt ist, realisiert ist, das heisst mit irgendeinem Aufbau, in welchem die Betriebsinformation, die anzeigt, ob die Betriebsspannungen an die Gateelektroden der Transistoren anzulegen sind oder nicht, veränderlich in dem nicht flüchtigen Speicherbereich festgelegt, und in welchem die Transistoren, die die Betriebsspannungen aufweisen, die an ihre Gateelektroden angelegt sind, auf der Grundlage der Betriebsinformation selektiv aktiviert werden.
  • (Drittes Ausführungsbeispiel)
  • Als Nächstes wird ein drittes Ausführungsbeispiel einer Halbleitervorrichtung gemäß dieser Erfindung unter Bezugnahme auf die 5 und 6 beschrieben.
  • Ebenso weist die Halbleitervorrichtung dieses Ausführungsbeispiels einen Aufbau auf, welcher grundlegend mit dem ersten Ausführungsbeispiel übereinstimmt, das zuvor in den 1 und 2 gezeigt worden ist, das heisst einen Aufbau, in welchem ein Transistor, der eine LDMOS-Struktur aufweist, gruppiert und in einem Halbleitersubstrat auf eine Weise ausgebildet ist, um in eine Mehrzahl von Transistoren geteilt zu sein, die parallel zu dem Strompfad elektrisch geschaltet sind. In diesem Ausführungsbeispiel kann jedoch eine Betriebsinformation, welche anzeigt, ob Ströme der Mehrzahl von Transistoren zuzuführen sind oder nicht, die den LDMOS-Bereich bilden, veränderlich in einer Mehrzahl von Speicherzellen festgelegt werden, die einen nicht flüchtigen Speicherbereich innerhalb eines identischen Halbleitersubstrats bilden. Weiterhin fließen die Ströme selektiv durch diejenigen Transistoren der Mehrzahl von Transistoren, welchen die Ströme zugeführt werden, auf der Grundlage der festgelegten Betriebsinformation.
  • 5 zeigt ein Ersatzschaltbild, das um das Halbleitersubstrat zentriert ist, auf welchem eine Halbleitervorrichtung verkapselt ist, und das eine zu betreibende Last beinhaltet, während 6 schematisch eine planare Struktur bezüglich des LDMOS-Bereichs zeigt, welcher in dem Halbleitersubstrat ausgebildet ist.
  • Zuerst ist, wie es in 5 gezeigt ist, das Halbleitersubstrat C3, auf welchem die Halbleitervorrichtung dieses Ausführungsbeispiels verkapselt ist, auf eine Weise angeordnet, um sich in dem Strompfad zu befinden, welcher sich von einer Schaltungsenergieversorgungsquelle Vc über die zu betreibende Last Ld zu Masse (GND) in der gleichen Weise wie das vorhergehende Ausführungsbeispiel ausdehnt. Das Halbleitersubstrat C3 ist grundlegend den LDMOS-Bereich 30, welcher ein Transistorbereich ist, der die LDMOS-Struktur aufweist, und den nicht flüchtigen Speicherbereich 31 beinhaltend aufgebaut, welcher ein Bereich ist, in dem die Betriebsinformation veränderlich festgelegt wird.
  • In dem LDMOS-Bereich 30 von diesem ist der Transistor, der die LDMOS-Struktur aufweist, auf die gleiche Weise wie in dem vorhergehenden ersten Ausführungsbeispiel gruppiert und in dem Halbleitersubstrat C3 auf eine Weise ausgebildet, um in zum Beispiel fünf Transistoren L31 bis L35 geteilt zu sein, welche elektrisch parallel zu dem Strompfad geschaltet sind. Jeder der Transistoren L31 bis L35 weist eine Struktur auf, welche mit der LDMOS-Struktur übereinstimmt, die zuvor in 26 beispielhaft dargelegt worden ist, und ist eine Drainelektrode D und eine Sourceelektrode S und eine Gateelektrode G beinhaltend aufgebaut, welche einen Strom steuert, der zwischen der Drainelektrode D und Sourceelektrode S fließt. In den Transistoren L31 bis L35 sind jedoch die jeweiligen Gateelektroden G mit entsprechenden Speicherzellen M31 bis M3 verbunden, welche den nicht flüchtigen Speicherbereich 31 bilden, und sind die Gateelektroden G direkt und elektrisch parallel zu einem Betriebsspannungs-Eingabeanschluss Vin geschaltet, in welchen Betriebsspannungen eingegeben werden.
  • Daneben sind die fünf Speicherzellen M31 bis M35, die die gleiche Anzahl wie die der Transistoren L31 bis L35 aufweisen, in dem nicht flüchtigen Speicherbereich 31 ausgebildet, welcher aus einem elektrisch umschreibbaren nicht flüchtigen Speicher (zum Beispiel einem EPROM) ebenso auf die gleiche Weise wie in dem vorhergehenden ersten Ausführungsbeispiel ausgebildet ist. Ebenso weist jede der Speicherzellen M31 bis M35 grundlegend eine MOS-Struktur auf und sie beinhaltet, wie es in 5 gezeigt ist, eine Drainelektrode D und eine Sourceelektrode S, welche mit dem Strompfad verbunden sind, und eine Steuergateelektrode CG, welche auf der Grundlage der Spannung, die in Übereinstimmung mit der Betriebsinformation angelegt ist, steuert, ob der Strom zwischen der Drainelektrode D und der Sourceelektrode S fließt oder nicht. Weiterhin sind die jeweiligen Drainelektroden D der Speicherzellen M31 bis M35 über eine geeignete Verdrahtung elektrisch parallel zu dem Ende der zu betreibenden Last Ld geschaltet, das mit der Schaltungsenergieversorgungsquelle Vc verbunden ist, welches von dieser Schaltungsenergieversorgungsquelle entfernt ist, und die jeweiligen Sourceelektroden S der Speicherzellen M31 bis M35 sind mit den Drainelektroden D der entsprechenden Transistoren L31 bis L35 verbunden.
  • Im Übrigen sind ebenso die Steuergateelektroden CG der Speicherzellen M31 bis M35 mit einer Spannungssteuerschaltung (nicht gezeigt) auf die gleiche Weise wie in dem vorhergehenden ersten Ausführungsbeispiel verbunden. Weiterhin werden vorbestimmte Spannungen, welche den logischen Pegeln von umschreibbaren Informationselementen von 5 Bits entsprechen, die die Betriebsinformation der Transistoren L31 bis L35 bilden, über die Spannungssteuerschaltung an die jeweiligen Steuergateelektroden CG angelegt. Genauer gesagt wird eine Spannung mit einer Amplitude, welche die entsprechende Speicherzelle zu einem Ein-Zustand bringt, an die Steuergateelektrode CG der Speicherzelle angelegt, welche dem Bit, das an zum Beispiel einem logischen H-(hohen)-Pegel liegt, aus den Bits entspricht, die die Betriebsinformation bilden. Daher wird die Stromzufuhr zu dem Transistor, der mit einer Stufe verbunden ist, die der entsprechenden Speicherzelle nachfolgt, zugelassen. Andererseits wird eine Spannung mit einer Amplitude, welche die entsprechende Speicherzelle zu einem Aus-Zustand bringt, an die Steuergateelektrode CG der Speicherzelle angelegt, die dem Bit, das an zum Beispiel einem logischen L-(niedrigen)-Pegel liegt, aus den Bits entspricht, die die Betriebsinformation bilden. Daher wird die Stromzufuhr zu dem Transistor, der mit einer Stufe verbunden ist, die der entsprechenden Speicherzelle nachfolgt, unterdrückt. Auf diese Weise arbeiten die Speicherzellen M31 bis M35, die den nicht flüchtigen Speicherbereich 31 bilden, als Schaltelemente zum Durchführen des Schaltens (Ein/Aus) der Transistoren L31 bis L35 auf eine Weise, um sich zwischen Leitungen zu befinden, welche die Sourceelektroden S der Speicherzellen M31 bis M35 und die Drainelektroden D der Transistoren L31 bis L35, die den LDMOS-Bereich 30 bilden, koppeln, das heisst Stromzufuhrpfade.
  • Hierbei sind in diesem Ausführungsbeispiel, wie die planare Struktur der Transistoren L31 bis L35 in 6 zeigt, die einzelnen Gateelektroden G davon tatsächlich als eine einzelne Gateelektrode G3 ausgebildet, welche allen der Kanalbereiche der Transistoren L31 bis L35 in dem LDMOS-Bereich 30 entspricht. Andererseits sind die einzelnen Drainelektroden (Bereiche) D der Transistoren L31 bis L35 tatsächlich auf eine derartige Weise ausgebildet, dass Drainkontaktabschnitte Dc, welche aus einer Diffusionsschicht eines N-Typs und einer Diffusionsschicht einer hohen Konzentration (N+) bestehen, die innerhalb des Halbleitersubstrats C3 ausgebildet sind, jeweils durch die Isolationsschicht Is getrennt. Weiterhin sind die Sourceelektroden S der Speicherzellen M31 bis M35 elektrisch mit den jeweiligen Drainkontaktabschnitten Dc, die derart getrennt sind, über geeignete Verdrahtungen elektrisch verbunden. Andererseits sind die einzelnen Sourceelektroden (Bereiche) S der Transistoren L31 bis L35 tatsächlich über eine Diffusionsschicht einer hohen Konzentration (N+), welche in einer P-Wanne angeordnet ist, elektrisch miteinander verbunden. Im Übrigen werden die Sourceelektroden (Bereiche) S über eine geeignete Verdrahtung zusammen mit einem Substratkontaktabschnitt Pc, welcher ähnlich als eine Diffusionsschicht einer hohen Konzentration (P+) in der P-Wanne ausgebildet ist, an Massepotential (GND) gehalten. Auf diese Weise sind die Transistoren L31 bis L35, die den LDMOS-Bereich 30 bilden, jeweils verbunden, um sich in dem Strompfad der zu betreibenden Last Ld zu befinden.
  • Weiterhin werden die Betriebsspannungen gemeinsam von dem Betriebsspannungs-Eingangsanschluss Vin an die einzelnen Gateelektroden G der Transistoren L31 bis L35, das heisst die einzelne Gateelektrode G3 angelegt, wodurch ein Kanalbereich (eine Sperrschicht) eine Kanallänge ChL an einem Teil direkt unter der Gateelektrode G3 ausgebildet wird. Jedoch fließen ungeachtet eines derartigen Ausbildens der Kanalschicht für alle Transistoren L31 bis L35 in dem Fall, in dem die Speicherzellen M31 bis M35 selektiv zu den Ein-Zuständen gebracht werden, tatsächlich Ströme von der Schaltungsenergieversorgungsquelle Vc über lediglich die Transistoren, welche den ausgewählten Speicherzellen entsprechen. Auf diese Weise werden aus den Transistoren L31 bis L35 lediglich die Transistoren, in welchen die Ströme tatsächlich durch ihre Kanalschichten geflossen sind, selektiv aktiviert. Das heisst, in diesem Fall wird ebenso eine effektive Kanalbreite ChW zu der Zeit, zu der die Transistoren L31 bis L35 als ein einzelner Transistor erachtet werden, innerhalb des LDMOS-Bereichs 30 in Übereinstimmung mit der Anzahl der aktivierten Transistoren veränderlich.
  • Als Nächstes wird ein Verfahren zum Festlegen der effektiven Kanalbreite ChW zu der Zeit, zu der der LDMOS-Bereich 30 als der einzelne Transistor erachtet wird, in der Halbleitervorrichtung beschrieben, die aufgebaut ist, wie es zuvor erwähnt worden ist. Im Übrigen kann ebenso das Einstellen auch nach dem Herstellen der Halbleitervorrichtung auf die gleiche Weise wie in dem vorhergehenden ersten und anderen Ausführungsbeispielen nach Belieben ausgeführt werden.
  • Beim Durchführen des Festlegens werden die Betriebsspannungen zuerst gemeinsam von dem Betriebsspannungs-Eingangsanschluss Vin an die Gateelektroden G (einzelne Gateelektrode G3) der Transistoren L31 bis L35 angelegt (5), um dadurch die Kanalschicht (Sperrschicht) an dem Teil direkt unter der Gateelektrode G3 auszubilden. Andererseits wird die Betriebsinformation, welche anzeigt, ob die Ströme den Transistoren L31 bis L35 zuzuführen sind oder nicht (5), in dem nicht flüchtigen Speicherbereich 31 festgelegt. Es ist, wie es zuvor erwähnt worden ist, dass das Festlegen der Betriebsinformation über eine bekannte Speichermanipulation frei geändert werden kann. Auf diese Weise werden die vorbestimmten Spannungen, welche den logischen Pegeln der jeweiligen Bits entsprechen, die die Betriebsinformation bilden, an die Steuergateelektroden CG der Speicherzellen M31 bis M35 angelegt, um dadurch diese Speicherzellen selektiv zu den Ein-Zuständen zu bringen. Daher fließt der Strom, der von der Speicherenergieversorgungsquelle Vc der zu betreibenden Last Ld zuzuführen ist, wie es in 5 gezeigt ist, zwischen den Drainelektroden D und den Sourceelektroden S von lediglich den Speicherzellen (Schaltelementen), die zu den Ein-Zuständen gebracht sind, und über die Transistoren, die mit den Leitungen verbunden sind, die diesen Speicherzellen nachfolgen, und sie führen zu Masse (GND), während diese jeweiligen Transistoren aktiviert werden. Weiterhin wird die effektive Kanalbreite ChW zu der Zeit, zu der die Transistoren L31 bis L35 als der einzelne Transistor erachtet werden, innerhalb des Halbleitersubstrats C3 in Übereinstimmung mit der Anzahl der aktivierten Transistoren veränderlich.
  • Wie es zuvor beschrieben worden ist, werden gemäß der Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel die nachstehend aufgelisteten Vorteile erzielt.
    • (1) Die Betriebsinformation, welche anzeigt, ob die Ströme den Transistoren L31 bis L35 zuzuführen sind, die den LDMOS-Bereich 30 bilden, wird veränderlich in den Speicherzellen M31 bis M35 festgelegt, die den nicht flüchtigen Speicherbereich 31 bilden, und denjenigen Transistoren der Transistoren L31 bis L35, welchen die Ströme zuzuführen sind, werden selektiv Ströme auf der Grundlage der Betriebsinformation zugeführt. Daher können auch nach dem Herstellen der Halbleitervorrichtung die erforderlichen Werte des Durchlasswiderstands, der Schaltzeit usw. zu der Zeit, zu der die Transistoren L31 bis L35 als der einzelne Transistor erachtet werden, über den Aspekt des Stroms, der den Transistoren L31 bis L35 zugeführt wird, festgelegt werden. Demgemäß können auch in dem Fall, in dem zum Beispiel die Neueinstellungen der erforderlichen Werte aufgrund der Änderungen der Last oder dergleichen erforderlich sind, die Einstellungen und Änderungen der erforderlichen Werte mit einem hohen Freiheitsgrad bewältigt werden.
    • (2) Der LDMOS-Bereich 30 und der nicht flüchtige Speicherbereich 31 sind auf dem identischen Halbleitersubstrat C3 ausgebildet. Daneben sind bezüglich den Transistoren L31 bis L35, die den LDMOS-Bereich 30 bilden, und den Speicherzellen M31 bis M35, die den nicht flüchtigen Speicherbereich 31 bilden, viele von Halbleiterherstellungsverfahren gemeinsam und kann ein Verringern der Herstellungsmannstunden der Halbleitervorrichtung erzielt werden.
    • (3) Die Gateelektroden G der Transistoren L31 bis L35 sind als die einzelne Gateelektrode G3 ausgebildet, welchen einer der Kanalbereiche der Transistoren L31 bis L35 entspricht. Daher kann es weggelassen werden, Metallverdrahtungen oder dergleichen zu legen, welche dazu dienen, die Betriebsspannungen gemeinsam an die Gateelektroden G der Transistoren L31 bis L35 anzulegen, so dass sowohl die Vereinfachung der Struktur als auch die Vereinfachung des Herstellens erzielt werden kann. Weiterhin beseitigt das Ausführungsbeispiel verglichen mit dem Fall eines Legens der Metallverdrahtungen oder dergleichen das Besorgnis eines Trennens usw., so dass die Halbleitervorrichtung einer höheren Zuverlässigkeit realisiert werden kann. Im Übrigen gilt dies ebenso für die Sourceelektroden S, welche über die Diffusionsschicht in den Transistoren L31 bis L35 elektrisch verbunden sind.
  • (Viertes Ausführungsbeispiel)
  • Als Nächstes wird ein viertes Ausführungsbeispiel einer Halbleitervorrichtung gemäß dieser Erfindung unter Bezugnahme auf die 7 und 8 beschrieben.
  • Ebenso weist die Halbleitervorrichtung dieses Ausführungsbeispiels einen Aufbau auf, welcher grundlegend mit dem ersten Ausführungsbeispiel, das zuvor in den 1 und 2 gezeigt ist, das heisst mit einem Aufbau übereinstimmt, in welchem ein Transistor, der eine LDMOS-Struktur aufweist, in einer Halbleitervorrichtung auf eine derartige Weise gruppiert und ausgebildet ist, dass er in eine Mehrzahl von Transistoren geteilt ist, die zu dem Strompfad elektrisch parallel geschaltet sind. Weiterhin kann in diesem Ausführungsbeispiel ebenso grundlegend auf die gleiche Weise wie in dem dritten Ausführungsbeispiel eine Betriebsinformation, welche anzeigt, ob Ströme der Mehrzahl von Transistoren zuzuführen sind oder nicht, die den LDMOS-Bereich bilden, in einer Mehrzahl von Speicherzellen veränderlich festgelegt werden, die einen nicht flüchtigen Speicherbereich innerhalb des identischen Halbleitersubstrats bilden. Hierbei werden jedoch die Ströme selektiv denjenigen Transistoren der Mehrzahl von Transistoren, welchen die Ströme zuzuführen sind, auf der Grundlage der festgelegten Betriebsinformation über die Betriebe einer Mehrzahl von MOS-Transistoren zugeführt, welche auf eine Weise, um sich in den Stromzufuhrpfaden zu befinden, mit der Mehrzahl von Transistoren verbunden sind.
  • 7 zeigt ein Ersatzschaltbild, das um das Halbleitersubstrat zentriert ist, auf welchem eine derartige Halbleitervorrichtung verkapselt ist, und eine zu betreibende Last beinhaltet, während 8 schematisch eine planare Struktur bezüglich des LDMOS-Bereichs zeigt, welcher in dem Halbleitersubstrat ausgebildet ist.
  • Zuerst ist, wie es in 7 gezeigt ist, das Halbleitersubstrat C4, auf welchem die Halbleitervorrichtung dieses Ausführungsbeispiels verkapselt ist, um sich auf die gleiche Weise wie in dem vorhergehenden ersten Ausführungsbeispiel in dem Strompfad zu befinden, welcher sich von einer Schaltungsenergieversorgungsquelle Vc über die zu betreibende Last Ld zu Masse (GND) auf die gleichen Weise wie das vorhergehende Ausführungsbeispiel ausgebildet. Das Halbleitersubstrat C4 ist grundlegend den LDMOS-Bereich 40, welcher ein Transistorbereich 40 ist, der die LDMOS-Struktur aufweist, den nicht flüchtigen Speicherbereich 41, welcher ein Bereich ist, in dem die Betriebsinformation veränderlich festgelegt wird, und einen N-Kanal-MOS-Bereich 42 beinhaltend ausgebildet, welcher auf eine Weise, um sich in den Stromzufuhrpfaden zu befinden, mit dem LDMOS-Bereich 40 verbunden ist.
  • In dem LDMOS-Bereich 40 von diesem ist auf die gleiche Weise wie in dem vorhergehenden ersten Ausführungsbeispiel der Transistor, der die LDMOS-Struktur aufweist, auf eine Weise in dem Halbleitersubstrat C4 gruppiert und ausgebildet, um in zum Beispiel fünf Transistoren L41 bis L45 geteilt zu sein, welche elektrisch parallel zu dem Strompfad geschaltet sind. Jeder der Transistoren L41 bis L45 weist eine Struktur auf, die mit der LDMOS-Struktur übereinstimmt, die zuvor in 26 beispielhaft dargelegt worden ist, und ist aufgebaut, um eine Drainelektrode D und eine Sourceelektrode S und eine Gateelektrode G zu beinhalten, welche einen Strom steuert, der zwischen der Drainelektrode D und Sourceelektrode S fließt. Weiterhin sind in den Transistoren L41 bis L45 die jeweiligen Gateelektroden G mit den entsprechenden MOS-Transistoren verbunden, welche den N-Kanal-MOS-Bereich 42 bilden, und sind die Gateelektroden G direkt und elektrisch parallel zu einem Betriebsspannungs-Eingangsanschluss Vin geschaltet, in welchen Betriebsspannungen eingegeben werden.
  • Daneben sind die fünf Speicherzellen M41 bis M45 in der gleichen Anzahl wie die der Transistoren L41 bis L45 in dem nicht flüchtigen Speicherbereich 41 ausgebildet. Ebenso weist jede der Speicherzellen M41 bis M45 grundlegend eine MOS-Struktur auf und beinhaltet, wie es in 7 gezeigt ist, eine Drainelektrode D und eine Sourceelektrode S und eine Steuergateelektrode CG, welche auf der Grundlage einer Spannung, die in Übereinstimmung mit der Betriebsinformation anliegt, steuert, ob ein Strom zwischen der Drainelektrode D und der Sourceelektrode S fließen soll oder nicht. Weiterhin sind die jeweiligen Drainelektroden D der Speicherzellen M41 bis M45 elektrisch parallel zu einer Speicherenergieversorgungsquelle Vm geschaltet und sind die jeweiligen Sourceelektroden S der Speicherzellen M41 bis M45 mit den Gateelektroden G der entsprechenden MOS-Transistoren M41 bis M45 verbunden, die den N-Kanal-MOS-Bereich bilden.
  • Im Übrigen sind die Steuergateelektroden CG der Speicherzellen M41 bis M45 auf die gleiche Weise wie in dem vorhergehenden ersten Ausführungsbeispiel mit einer Spannungssteuerschaltung (nicht gezeigt) verbunden. Weiterhin werden vorbestimmte Spannungen, welche den logischen Pegeln von umschreibbaren Informationselementen von 5 Bits entsprechen, die die Betriebsinformation der Transistoren L41 bis L45 bilden, über die Spannungssteuerschaltung an die jeweiligen Steuergateelektroden CG angelegt. Genauer gesagt wird eine Spannung mit einer Amplitude, welche die entsprechende Speicherzelle zu einem Ein-Zustand bringt, an die Steuergateelektrode CG der Speicherzelle angelegt, welche dem Bit, das an zum Beispiel einem logischen H-(hohen)-Pegel liegt, aus den Bits entspricht die die Betriebsinformation bilden. Andererseits wird eine Spannung mit einer Amplitude, welche die entsprechende Speicherzelle zu einem Aus-Zustand bringt, an die Steuergateelektrode CG der Speicherzelle angelegt, die dem Bit, das an zum Beispiel einem logischen L-(niedrigen)-Pegel liegt, aus den Bits entspricht, die die Betriebsinformation bilden.
  • Daneben sind die fünf MOS-Transistoren N41 bis N45 in der gleichen Anzahl wie die der Transistoren L41 bis L45 in dem N-Kanal-MOS-Bereich 42 ausgebildet. Die jeweiligen Drainelektroden D der MOS-Transistoren N41 bis N45 sind über eine geeignete Verdrahtung elektrisch zu dem Ende der zu betreibenden Last Ld parallel geschaltet, das mit der Schaltungsenergieversorgungsquelle Vc verbunden ist, welche entfernt von dieser Schaltungsenergieversorgungsquelle ist, und die jeweiligen Sourceelektroden S der MOS-Transistoren N41 bis N45 sind mit den Drainelektroden D der entsprechenden Transistoren L41 bis L45 verbunden.
  • Unterdessen sind, wie es in 7 gezeigt ist, Pulldown-Widerstände R41 bis R45 mit den Anlegeleitungen der Speicherspannungen an die jeweiligen Gateelektroden G der MOS-Transistoren N41 bis N45, die den N-Kanal-MOS-Bereich 42 bilden, das heisst einen gemeinsamen Knoten mit den jeweiligen Sourceelektroden S der Speicherzellen M41 bis M45 verbunden, die den nicht flüchtigen Speicherbereich 41 ausbilden, und diese Pulldown-Widerstände sind an ihren Enden, die von dem gemeinsamen Knoten entfernt sind, an Masse gelegt. In diesen Leitungen werden deshalb die Spannungsteilungswerte (geteilten Spannungen) der Speicherspannungen auf der Grundlage der Durchlasswiderstände der Speicherzellen M41 bis M45 unter den entsprechenden Pulldown-Widerständen R41 bis R45 an die entsprechenden Gateelektroden G aus den MOS-Transistoren N41 bis N45 angelegt, und die MOS-Transistoren, an welche die geteilten Spannungen angelegt werden, werden selektiv aktiviert. Im Gegensatz dazu werden die Leitungen, welchen den Zellen unter den Aus-Zuständen aus den Speicherzellen M41 bis M45 entsprechen, durch die entsprechenden Pulldown-Widerstände auf das Massepotential (GND) festgelegt.
  • Auf diese Weise arbeiten die Speicherzellen M41 bis M45, die den nicht flüchtigen Speicherbereich 21 bilden, als Schaltelemente zum Durchführen eines Schaltens auf eine Weise, um sich in den Anlegeleitungen der Speicherspannungen zu befinden. Das heisst, die Schaltelemente führen das Einschalten/Ausschalten der Anlegeleitungen der Speicherspannungen, das heisst weiterhin das Umschalten des Aktivierens/Inaktivierens der MOS-Transistoren N41 bis N45, aus. Weiterhin wird das Ein/Aus-Umschalten der Stromzufuhrpfade zu den Transistoren L41 bis L45, die an den nachfolgenden Stufen verbunden sind, über die Aktivierungs/Inaktivierungs-Manipulationen der MOS-Transistoren N41 bis N45 ausgeführt.
  • Hierbei sind in diesem Ausführungsbeispiel, wie die planare Struktur der Transistoren L41 bis L45 in 8 zeigt, die einzelnen Gateelektroden G davon tatsächlich als eine einzelne Gateelektrode G4 ausgebildet, welche allen der Kanalbereiche der Transistoren L41 bis L45 in dem LDMOS-Bereich 40 entspricht. Andererseits sind die einzelnen Drainelektroden (Bereiche) D der Transistoren L41 bis L45 tatsächlich auf eine derartige Weise ausgebildet, dass Drainkontaktabschnitte Dc, welche aus einer Diffusionsschicht eines N-Typs und einer Diffusionsschicht einer hohen Konzentration (N+) bestehen, die innerhalb des Halbleitersubstrats C4 ausgebildet sind, jeweils durch Isolationsschichten Is getrennt sind. Weiterhin sind die Sourceelektroden S der MOS-Transistoren N41 bis N45 über geeignete Verdrahtungen zu dem derart isolierten jeweiligen Drainkontaktabschnitt Dc elektrisch in Reihe geschaltet. Andererseits sind die einzelnen Sourceelektroden (Bereiche) S der Transistoren L41 bis L45 tatsächlich über eine Diffusionsschicht einer hohen Konzentration (N+), welche in einer P-Wanne angeordnet ist, elektrisch miteinander verbunden. Im Übrigen werden die Sourceelektroden (Bereiche) S über eine geeignete Verdrahtung zusammen mit einem Substratkontaktabschnitt Bc, welcher ähnlich wie eine Diffusionsschicht einer hohen Konzentration (P+) in der P-Wanne ausgebildet ist, an dem Massepotential (GND) gehalten. Auf diese Weise sind die Transistoren L41 bis L45, die den LDMOS-Bereich 40 ausbilden, jeweils verbunden, um sich in dem Strompfad der zu betreibenden Last Ld zu befinden.
  • Weiterhin werden die Betriebsspannungen gemeinsam von dem Betriebsspannungs-Eingangsanschluss Vin an die einzelnen Gateelektroden G der Transistoren L41 bis L45, das heisst die einzelne Gateelektrode G4, angelegt, wodurch eine Kanalschicht (Sperrschicht) der Kanallänge ChL an einem Teil direkt unter der Gateelektrode G4 ausgebildet wird. Jedoch fließen ungeachtet eines derartigen Ausbildens der Kanalschicht für alle der Transistoren L41 bis L45 in dem Fall, in dem die MOS-Transistoren N41 bis N45 selektiv zu den Ein-Zuständen gebracht werden, tatsächliche Ströme, die von der Schaltungsenergieversorgungsquelle Vc zugeführt werden, durch lediglich die Transistoren L41 bis L45, welche den ausgewählten MOS-Transistoren entsprechen. Auf diese Weise werden aus den Transistoren L41 bis L45 lediglich die Transistoren, in welchen die Ströme durch ihre Kanalschichten tatsächlich geflossen sind, selektiv aktiviert. Das heisst, in diesem Fall wird ebenso eine effektive Kanalbreite ChW zu der Zeit, zu der die Transistoren L41 bis L45 als ein einzelner Transistor erachtet werden, innerhalb des MOS-Bereichs 40 in Übereinstimmung mit der Anzahl der aktivierten Transistoren veränderlich.
  • Als Nächstes wird ein Verfahren zum Festlegen der effektiven Kanalbreite ChW zu der Zeit, zu der der LDMOS-Bereich 40 als der einzelne Transistor erachtet wird, in der Halbleitervorrichtung beschrieben, die aufgebaut ist, wie es zuvor dargelegt worden ist. Im Übrigen kann ebenso das Festlegen auch nach dem Herstellen der Halbleitervorrichtung auf die gleiche Weise wie in den vorhergehenden ersten und anderen Ausführungsbeispielen nach Belieben ausgeführt werden.
  • Beim Durchführen des Festlegens werden die Betriebsspannungen zuerst gemeinsam von dem Betriebsspannungs-Eingangsanschluss Vin an die Gateelektroden G (einzelne Gateelektrode G4) der Transistoren L41 bis L45 angelegt (7), um dadurch die Kanalschicht (Sperrschicht) an dem Teil direkt unter der Gateelektrode G4 auszubilden. Andererseits wird die Betriebsinformation, welche anzeigt, ob die Ströme den Transistoren L41 bis L45 zuzuführen sind oder nicht (7), in dem nicht flüchtigen Speicherbereich 41 festgelegt. Ebenso kann das Festlegen der Betriebsinformation über eine bekannte Speichermanipulation frei geändert werden. Auf diese Weise werden die vorbestimmten Spannungen, welche den logischen Pegeln der jeweiligen Bits, die die Betriebsinformation bilden, entsprechen, an die Steuergateelektroden CG der Speicherzellen M41 bis M45 angelegt, um dadurch diese Speicherzellen selektiv zu den Ein-Zuständen zu bringen. Daher fließen die Ströme von der Speicherenergieversorgungsquelle Vm, die in 7 gezeigt ist, zwischen den Drainelektroden D und den Sourceelektroden S der Speicherzellen (Schaltelemente), die zu den Ein-Zuständen gebracht sind, auf der Grundlage der Speicherspannungen, die an die Drainelektroden D der Speicherzellen M41 bis M45 angelegt werden, und über die Pulldown-Widerstände, die mit den Leitungen verbunden sind, die diesen Speicherzellen nachfolgen, und sie werden jeweils zu Masse (GND) geführt. In den Leitungen, durch welche die Ströme auf diese Weise geflossen sind, werden die geteilten Spannungen der Speicherspannungen auf der Grundlage der Durchlasswiderstände der Speicherzellen unter den Ein-Zuständen und der Pulldown-Widerstände, die diesen entsprechen, an die Gateelektrode G der entsprechenden MOS-Transistoren aus den MOS-Transistoren N41 bis N45 angelegt und die MOS-Transistoren, an welche die geteilten Spannungen angelegt worden sind, werden aktiviert. Weiterhin fließt der Strom, der von der Schaltungsenergieversorgungsquelle Vc der zu betreibenden Last Ld zugeführt wird, wie es in 7 gezeigt ist, zwischen den Drainelektroden D und den Sourceelektroden S von lediglich den MOS-Transistoren, die zu den Ein-Zuständen gebracht worden sind, und über die Transistoren, die mit den Leitungen verbunden sind, die diesen MOS-Transistoren nachfolgen, und diese werden zu Masse (GND) geführt, während diese jeweiligen Transistoren aktiviert werden. Weiterhin wird die effektive Kanalbreite ChW zu der Zeit, zu der die Transistoren L41 bis L45 als der einzelne Transistor erachtet werden, innerhalb des Halbleitersubstrats C4 in Übereinstimmung mit der Anzahl der aktivierten Transistoren veränderlich.
  • Wie es zuvor beschrieben worden ist, werden gemäß der Halbleitervorrichtung gemäß dem vierten Ausführungsbeispiel die nachstehend aufgelisteten Vorteile erzielt.
    • (1) Die Betriebsinformation, welche anzeigt, ob die Ströme den Transistoren L41 bis L45 zuzuführen sind, die den LDMOS-Bereich 40 bilden, wird in den Speicherzellen M41 bis M45 veränderlich festgelegt, die den nicht flüchtigen Speicherbereich 41 bilden. Weiterhin werden diejenigen der Transistoren L41 bis L45, welchen die Ströme zuzuführen sind, auf der Grundlage der Betriebsinformation über die Betriebe der MOS-Transistoren N41 bis N45, welche auf eine Weise verbunden sind, um sich in den Strompfaden zu befinden, diesen Transistoren L41 bis L45 selektiv zugeführt. Daher können auch nach dem Herstellen der Halbleitervorrichtung die erforderlichen Werte des Durchlasswiderstands, der Schaltzeit usw. zu der Zeit, zu der die Transistoren L41 bis L45 als der einzelne Transistor erachtet werden, über den Aspekt der Stromzufuhr zu den Transistoren L41 bis L45 festgelegt werden. Demgemäß können auch in dem Fall, in dem zum Beispiel die Neueinstellungen der erforderlichen Werte aufgrund der Änderungen der Last oder dergleichen erforderlich sind, die Einstellungen und Änderungen der erforderlichen Werte mit einem hohen Freiheitsgrad bewältigt werden. Weiterhin können in diesem Fall aufgrund des Eingreifens der MOS-Transistoren N41 bis N45 die Gatewiderstände der Transistoren L41 bis L45 und die Durchlasswiderstände der Speicherzellen M41 bis M45, die die Schaltelemente bilden, anders als in dem vorhergehenden dritten Ausführungsbeispiel unabhängig festgelegt werden.
    • (2) Der LDMOS-Bereich 40 und der nicht flüchtige Speicherbereich 41 sind auf dem identischen Halbleitersubstrat C4 ausgebildet. Daher kann eine Abmessungsverringerung als die Halbleitervorrichtung erzielt werden. Daneben sind bezüglich den Transistoren L41 bis L45, die den LDMOS-Bereich 40 bilden, den Speicherzellen M41 bis M45, die den nicht flüchtigen Speicherbereich 41 bilden, und den MOS-Transistoren N41 bis N45, die den N-Kanal-MOS-Bereich 42 bilden, viele der Halbleiterherstellungsverfahren gemeinsam und kann daher die Verringerung der Herstellungsmannstunden der Halbleitervorrichtung erzielt werden.
  • (Fünftes Ausführungsbeispiel)
  • Als Nächstes wird ein fünftes Ausführungsbeispiel einer Halbleitervorrichtung gemäß dieser Erfindung unter Bezugnahme auf 9 beschrieben.
  • Die Halbleitervorrichtung dieses Ausführungsbeispiels weist einen Aufbau auf, welcher grundlegend mit dem dritten Ausführungsbeispiel übereinstimmt, das zuvor in den 5 und 6 gezeigt worden ist. In diesem Ausführungsbeispiel sind jedoch Speicherzellen M31 bis M35, die einen nicht flüchtigen Speicherbereich 31 bilden, jeweils in Transistoren L31 bis L35 eingebaut, die einen LDMOS-Bereich 30 bilden.
  • 9 zeigt schematisch ein Beispiel der seitlichen Schnittstruktur eines derartigen LDMOS-Transistors, in welchen ein nicht flüchtiger Speicher eingebaut ist.
  • In diesem Ausführungsbeispiel wird ein elektrisch umschreibbarer EPROM als der nicht flüchtige Speicher angewendet und ist der Transistor 32, wie es in 9 gezeigt ist, der den eingebauten Speicher aufweist, grundlegend das Halbleitersubstrat 100, eine Gateelektrode 321, welche über eine geeignete Verdrahtung mit einem Betriebsspannungs-Eingangsanschluss Vin verbunden ist, eine Schwebegateelektrode 322, welche angrenzend an die Gateelektrode 321 ausgebildet ist, einen Tunnelfilm 324, welcher auf der Schwebegateelektrode 322 ausgebildet ist, und eine Steuergateelektrode 323 beinhaltend aufgebaut ist, welche auf den Tunnelfilm 324 gestapelt und ausgebildet ist und welche über eine geeignete Verdrahtung mit einer Spannungssteuerschaltung (nicht gezeigt) verbunden ist, usw.
  • Hierbei entspricht der Transistor 32, der den eingebauten Speicher aufweist, der Speicherzelle und dem Transistor in einem Satz, wie sie zuvor über eine geeignete Verdrahtung miteinander verbunden sind, aus den Speicherzellen M31 bis M35 und den Transistoren L31 bis L35, wie sie zuvor in 5 gezeigt sind. Daneben entspricht die Gateelektrode 321 den Gateelektroden G der Transistoren L31 bis L35, und die Steuergateelektrode 323 den Gateelektroden G der Speicherzellen M31 bis M35.
  • Eine Betriebsinformation, welche anzeigt, ob dem Transistor ein Strom zuzuführen ist oder nicht, wird für einen derartigen Transistor 32, der einen eingebauten Speicher aufweist, über den Betrieb der Spannungssteuerschaltung festgelegt. Genauer gesagt wird eine Spannung an einer vorbestimmten Amplitude, die höher als Masse (GND) ist, wie es einem Bit, welches an einem logischen H-(hohen)-Pegel (an welchem der Strom zuzuführen ist) leigt, aus den einzelnen Bits entspricht, die die Betriebsinformation bilden, von der Spannungssteuerschaltung der Steuergateelektrode 323 des Transistors 32 zugeführt, der den eingebauten Speicher aufweist. Daher werden Elektronen, die in der Schwebegateelektrode 322 vorhanden sind, über den Tunnelfilm 324 auf die Seite der Steuergateelektrode 323 gezogen und wird der Transistor 32, der den eingebauten Speicher aufweist, zu einem Ein-Zustand gebracht. Andererseits wird eine Spannung an einer vorbestimmten Amplitude, die niedriger als Masse (GND) ist, wie es einem Bit, welches an einem logischen (L) niedrigen Pegel (an welchem der Strom nicht zuzuführen ist) liegt, aus den Bits entspricht, die die Betriebsinformation bilden, durch die Spannungssteuerschaltung an die Steuergateelektrode 323 des Transistors 32 angelegt, der den eingebauten Speicher aufweist. Daher werden Elektronen über den Tunnelfilm 324 von der Steuergateelektrode 323 auf die Seite der Schwebegateelektrode 322 injiziert und wird der Transistor 32, der den eingebauten Speicher aufweist, zu einem Aus-Zustand gebracht. Auf diese Weise arbeitet der Transistor 32, der die Funktionen eines eingebauten Speichers aufweist, als ein Schaltelement, dessen Ein/Aus-Zustände jeweils in Übereinstimmung mit den logischen Pegeln der Bits, die die Betriebsinformation bilden, umgeschaltet werden.
  • Als Nächstes wird ein Verfahren zum Einstellen einer effektiven Kanalbreite zu der Zeit, zu der der LDMOS-Bereich als ein einzelner Transistor erachtet wird, in der Halbleitervorrichtung beschrieben, die wie zuvor dargelegt aufgebaut ist. Im Übrigen ist es, wie es zuvor dargelegt worden ist, dass das Festlegen auch nach dem Herstellen der Halbleitervorrichtung nach Belieben ausgeführt werden kann.
  • Beim Durchführen des Festlegens werden zuerst vorbestimmte Betriebsspannungen von dem Betriebsspannungs-Eingangsanschluss Vin an die Gateelektroden 321 der Transistoren angelegt, wodurch Kanalschichten (Sperrschichten) an den Teilen von Kanalbereichen 102 direkt unter den Gateelektroden 321 ausgebildet werden. Die derart ausgebildeten Kanalschichten liegen in Berührung mit Sourcebereichen 104 und sind deshalb elektrisch verbunden, wohingegen sie nicht in Berührung mit einem Drainbereich 101 liegen und nicht elektrisch verbunden sind.
  • Unterdessen wird die Spannungssteuerschaltung betrieben, wodurch das Ein/Ausschalten der jeweiligen Bits der Betriebsinformation auf der Grundlage der Austauschvorgänge der Elektronen über die Tunnelfilme 324 zwischen den Steuergateelektroden 323 und den Schwebegateelektroden 322 wie sie Potentialen entsprechen, die an die Steuergateelektroden 323 angelegt werden, festgelegt werden. Unter diesem Zustand werden, wenn die Transistoren 32, die die eingebauten Speicher aufweisen, zu den Ein-Zuständen gebracht werden, Kanalschichten (Sperrschichten) an den Teilen der Kanalbereiche 102 direkt unter den Schwebegateelektroden 322 ausgebildet. Die derart ausgebildeten Kanalschichten liegen in Berührung mit dem Drainbereich 101 und den vorhergehenden Kanalschichten, die an den Teilen direkt unter den Gateelektroden 321 ausgebildet sind, und sie sind deshalb elektrisch verbunden.
  • Auf diese Weise fließt, wenn vorbestimmte Spannungen jeweils selektiv an die Steuergateelektroden 323 der Transistoren 32 angelegt werden, die die eingebauten Speicher aufweisen, und gemeinsam an die Gateelektroden 321 der Transistoren, ein Strom, der von einer Schaltungsenergieversorgungsquelle Vc zugeführt wird, lediglich zwischen dem Drainbereich 101 und Sourcebereichen 104 der Transistoren 32, die den eingebauten Speicher aufweisen, unter den Ein-Zuständen und er wird zu Masse (GND) geführt. Auf diese Weise wird die effektive Kanalbreite zu der Zeit, zu der die Transistoren als der einzelne Transistor erachtet werden, innerhalb des Halbleitersubstrats in Übereinstimmung mit der Anzahl der Transistoren, welche selektiv aktiviert werden, auf der Grundlage der Betriebsinformation der Transistoren veränderlich gemacht, die in dem nicht flüchtigen Speicherbereich festgelegt ist.
  • Vorteile, die äquivalent zu denjenigen des dritten Ausführungsbeispiels sind, werden ebenso durch die Halbleitervorrichtung gemäß dem fünften Ausführungsbeispiel erzielt, das zuvor beschrieben worden ist.
  • Im Übrigen kann das fünfte Ausführungsbeispiel ebenso durch eine zweckmäßige Änderung in zum Beispiel einem nachstehend dargelegten Aspekt durchgeführt werden.
  • In dem fünften Ausführungsbeispiel ist die Kanalschicht an dem Teil des Kanalbereichs 102 direkt unter der Schwebegateelektrode 322 auf der Grundlage der Austauschvorgänge der Elektronen über den Tunnelfilm 324 zwischen der Steuergateelektrode 323 und der Schwebegateelektrode 322 ausgebildet worden, aber ein Kanal zum Ausbilden der Kanalschicht ist nicht auf diesen Aspekt beschränkt. Wie es in 10 als eine Figur gezeigt ist, die 9 entspricht, ist die Steuergateelektrode 323a eines Transistors 32a, der einen eingebauten Speicher aufweist, auf eine Schwebegateelektrode 322a gestapelt und ausgebildet, um das Eckteil der Schwebegateelektrode 322a zu bedecken. Weiterhin wird das Einschalten/Ausschalten von jedem Bit einer Betriebsinformation unter Verwendung einer Konzentration eines elektrischen Felds an dem Eckteil der Schwebegateelektrode 322a einem Potential, das an die Steuergateelektrode 323a angelegt ist, entsprechend über den Betrieb einer Spannungssteuerschaltung festgelegt. Auf diese Weise werden ebenso Vorteile, die zu denjenigen des vorhergehenden fünften Ausführungsbeispiels, das heisst des dritten Ausführungsbeispiels, äquivalent sind, erzielt.
  • (Sechstes Ausführungsbeispiel)
  • Als Nächstes wird ein sechstes Ausführungsbeispiel einer Halbleitervorrichtung gemäß dieser Erfindung unter Bezugnahme auf 11 beschrieben.
  • Die Halbleitervorrichtung dieses Ausführungsbeispiels weist einen Aufbau auf, welcher grundlegend mit dem vierten Ausführungsbeispiel übereinstimmt, das zuvor in den 7 und 8 gezeigt worden ist. In diesem Ausführungsbeispiel sind jedoch MOS-Transistoren N41 bis N45, die einen N-Kanal-MOS 42 bilden, jeweils in Transistoren L41 bis L45 eingebaut, die einen LDMOS-Bereich 40 bilden.
  • 11 zeigt schematisch ein Beispiel der seitlichen Schnittstruktur eines derartigen Transistors.
  • Wie es in 11 gezeigt ist, ist der Transistor 43, der einen derartigen eingebauten MOS-Transistor aufweist, grundlegend auf dem Halbleitersubstrat 100 eine Gateelektrode 431, welche mit einem Betriebsspannungs-Eingangsanschluss Vin durch eine geeignete Verdrahtung verbunden ist, eine Gateelektrode 433, welche angrenzend an die Gateelektrode 431 ausgebildet ist und welche durch eine geeignete Verdrahtung mit einem Speicherbereich 41 (nicht gezeigt) verbunden ist, usw. beinhaltend aufgebaut.
  • Hierbei entspricht der Transistor 43 dem MOS-Transistor und dem Transistor in einem Satz, wie sie durch eine geeignete Verdrahtung miteinander verbunden sind, aus den MOS-Transistoren N41 bis N45 und den Transistoren L41 bis L45, die zuvor in 7 gezeigt worden sind. Daneben entspricht die Gateelektrode 431 den Gateelektroden G der Transistoren L41 bis L45 und die Gateelektrode 433 den Gateelektroden G der MOS-Transistoren N41 bis N45. Auf diese Weise ist der Transistor 43 als ein Transistor ausgebildet, welcher den Kanalbereich der Transistoren L41 bis L45 und den Kanalbereich der MOS-Transistoren N41 bis N45 gemeinsam verwendet.
  • Als Nächstes wird ein Verfahren zum Festlegen einer effektiven Kanalbreite zu der Zeit, zu der der LDMOS-Bereich als ein einzelner Transistor erachtet wird, in der auf diese Weise aufgebauten Halbleitervorrichtung beschrieben. Im Übrigen kann das Festlegen auch nach dem Herstellen der Halbleitervorrichtung nach Belieben ausgeführt werden.
  • Beim Durchführen des Festlegens werden zuerst vorbestimmte Betriebsspannungen von dem Betriebsspannungs-Eingangsanschluss Vin an die Gateelektroden 431 der Transistoren 43 angelegt, wodurch Kanalschichten (Sperrschichten) an den Teilen von Kanalbereichen 102 direkt unter den Gateelektroden 431 ausgebildet werden. Im Übrigen liegen die derart ausgebildeten Kanalschichten in Berührung zu Sourcebereichen 104 und sind elektrisch verbunden, wohingegen sie nicht in Berührung mit einem Drainbereich 101 liegen und nicht elektrisch verbunden sind. Jedoch werden in dem Fall, in dem die Speicherzellen M41 bis M45, die den nicht flüchtigen Speicherbereich 41 bilden (7), eingeschaltet werden, Kanalschichten (Sperrschichten) an den Teilen der Kanalbereiche 102 direkt unter den Gateelektroden 433 ausgebildet, und daher sind sie mit den vorhergehenden Kanalschichten verbunden, die direkt unter den Gateelektroden 431 ausgebildet sind. Das heisst, der Drainbereich 101 und die Sourcebereiche 104 sind über die ausgebildeten Kanalschichten elektrisch verbunden.
  • Auf diese Weise fließt, wenn vorbestimmte Spannungen jeweils selektiv an die Speicherzellen angelegt werden, die den nicht flüchtigen Speicherbereich 41 bilden, und den Gateelektroden 431 der Transistoren gemeinsam sind, ein Strom, der von einer Schaltungsenergieversorgungsquelle Vc zugeführt wird, lediglich zwischen dem Drainbereich 101 und Sourcebereichen 104 der Transistoren 43 unter den Ein- Zuständen und er wird zu Masse (GND) geführt. Auf diese Weise wird die effektive Kanalbreite zu der Zeit, zu der die Transistoren als der einzelne Transistor erachtet werden, in Übereinstimmung mit der Anzahl der Transistoren veränderlich gemacht, welche auf der Grundlage der Betriebsinformation der Transistoren selektiv aktiviert werden, die in dem nicht flüchtigen Speicherbereich veränderlich festgelegt ist.
  • Vorteile, die äquivalent zu denjenigen des vierten Ausführungsbeispiels sind, werden ebenso durch die Halbleitervorrichtung gemäß dem zuvor beschriebenen sechsten Ausführungsbeispiel erzielt.
  • Weiterhin sind in der Halbleitervorrichtung gemäß dem sechsten Ausführungsbeispiel nach dem Ausbilden von allen zweiten Gateelektroden 433 die entsprechenden ersten Gateelektroden 431 ausgebildet worden, um teilweise die zweiten Gateelektroden 433 zu überlappen, so dass Erhöhungen der Schwellwertspannung und des Durchlasswiderstands des Transistors 43 unterdrückt werden können.
  • Genauer gesagt müssen in diesem Ausführungsbeispiel Spannungen, die zueinander unterschiedlich sind, der ersten Gateelektrode 431 und der zweiten Gateelektrode 433 zugeführt werden, welche angrenzend ausgebildet sind. Deshalb müssen beide der Gateelektrode 431 und 433 in einem elektrisch dazwischen offenen Zustand gehalten werden. Als ein Verfahren zum Trennen der Gateelektroden 431 und 433 wird zum Beispiel ein Verfahren berücksichtigt, bei welchem die Gateelektrode 107, die in 26 geteilt ist, durch Ätzen oder dergleichen passend in die erste Gateelektrode und die zweite Gateelektrode geteilt wird. Bei diesem Verfahren sind jedoch, wenn die erste Gateelektrode und die zweite Gateelektrode übermäßig beabstandet sind, die durch die beiden Gateelektroden in der P-Wanne 102 ausgebildeten Kanalschichten nicht verbunden und wird der Transistor schwierig einzuschalten. Deshalb müssen in dem Fall, in dem die erste Gateelektrode und die zweite Gateelektrode durch ein derartiges Verfahren ausgebildet werden und in dem sie übermäßig beabstandet sind, hohe Spannungen in Übereinstimmung mit dem wesentlichen Abstand zwischen beiden der Gateelektroden angelegt werden. Dies ist äquivalent zu einem Betreiben eines Transistors, welcher mit dicken Gateisolationsfilmen ausgebildet ist, und die Erhöhungen der Schwellwertspannung und des Durchlasswiderstands des Transistors gehen damit einher.
  • In dieser Hinsicht ist gemäß diesem Ausführungsbeispiel die erste Gateelektrode 431 ausgebildet, um teilweise die zweite Gateelektrode 433 zu überlappen, so dass der Abstand zwischen der ersten Gateelektrode 431 und der zweiten Gateelektrode 433 die Dicke des Isolationsfilms ILD wird und schmaler als der Abstand der Gateelektroden wird, der durch das vorhergehende Verfahren ausgebildet wird. Deshalb sind auch dann, wenn die Spannungen, welche an die jeweiligen Gateelektroden 431 und 433 angelegt werden, niedrig sind, die Kanalschichten, welche durch beide der Gateelektroden 431 und 433 ausgebildet werden, verbunden und daher können die Erhöhungen der Schwellwertspannung und des Durchlasswiderstands unterdrückt werden.
  • Im Übrigen kann das sechste Ausführungsbeispiel ebenso durch eine zweckmäßige Änderung zum Beispiel eines nachstehend erläuterten Aspekts durchgeführt werden.
  • In dem sechsten Ausführungsbeispiel ist jede erste Gateelektrode 431 ausgebildet worden, um teilweise die entsprechende zweite Gateelektrode 433 zu überlappen. Wie es in 12 gezeigt ist, kann jedoch jede zweite Gateelektrode 433b ebenso ausgebildet werden, um teilweise eine entsprechende erste Gateelektrode 431a zu überlappen. Auf diese Weise werden ebenso Vorteile, die zu denjenigen des vorhergehenden sechsten Ausführungsbeispiels, das heisst, des vierten Ausführungsbeispiels, äquivalent sind, erzielt und können Erhöhungen der Schwellwertspannung und des Durchlasswiderstands von jedem Transistor 43a unterdrückt werden.
  • In dem sechsten Ausführungsbeispiel sind die erste Gateelektrode 431 und die zweite Gateelektrode 433 ausgebildet worden, um teilweise eine über die andere zu überlappen. Wie es in 13 gezeigt ist, können jedoch, wenn die erste Gateelektrode 431b und die zweite Gateelektrode 433b jedes Transistors 43b mit einem ausreichend kurzen Abstand ausgebildet werden können, beide der Gateelektroden 431b und 433b ebenso ausgebildet werden, um nicht zu überlappen. Gemäß diesem Aspekt können die Gateelektroden 431b und 433b in einer Schicht, anders ausgedrückt zu einer Zeit, ausgebildet werden, so dass die Anzahl von Verarbeitungsschritten verringert werden kann, um ein Verfahren zu vereinfachen.
  • Weiterhin kann zusätzlich zu dem Aufbau von 13 eine Diffusionsschicht 434 eines N-Typs ebenso in der P-Wanne 102 in Übereinstimmung mit dem Spalt zwischen der ersten Gateelektrode 431b und der zweiten Gateelektrode 433b ausgebildet werden, wie es in 14 gezeigt ist. Die Störstellenkonzentration der Diffusionsschicht 434 wird beispielhaft gleich der Konzentration (N+) des Sourcebereichs 104 gemacht. Bei einem derartigen Aufbau sind auch dann, wenn die erste Gateelektrode 431b und die zweite Gateelektrode 433b nicht mit einem ausreichend kleinen Abstand ausgebildet sind, Kanalbereiche, welche jeweils durch die ersten und zweiten Gateelektroden 431b und 433b ausgebildet sind, durch die Diffusionsschicht 434 verbunden, so dass jeder Transistor 43c durch niedrige Gatespannungen eingeschaltet werden kann, und Erhöhungen der Schwellwertspannung und des Durchlasswiderstands des Transistors können unterdrückt werden.
  • In jedem des sechsten Ausführungsbeispiels und der Ausgestaltungen sind die erste Gateelektrode 431 oder dergleichen mit dem Betriebsspannungs-Eingangsanschluss Vin verbunden gewesen und ist die zweite Gateelektrode 433 oder dergleichen mit dem Speicherbereich 41 verbunden gewesen. Es ist jedoch ebenso zulässig, dass die erste Gateelektrode 431 oder dergleichen mit dem Speicherbereich 41 verbunden ist und dass die zweite Gateelektrode 433 oder dergleichen mit dem Betriebsspannungs-Eingangsanschluss Vin verbunden ist. Daneben können sie ebenso mit der Energieversorgungsquellenschaltung (Spannungssteuerschaltung), welche mit diesen Transistoren auf dem Substrat ausgebildet ist, auf die gleiche Weise wie in dem fünften Ausführungsbeispiel verbunden sein. Es versteht sich, dass Vorteile, die zu denjenigen des sechsten Ausführungsbeispiels äquivalent sind, auch bei diesen Aufbauten erzielt werden.
  • (Siebtes Ausführungsbeispiel)
  • Als Nächstes wird ein siebtes Ausführungsbeispiel einer Halbleitervorrichtung gemäß dieser Erfindung unter Bezugnahme auf die 15A und 15B beschrieben.
  • 15A zeigt schematisch ein Beispiel der seitlichen Schnittstruktur eines Transistors 45, welcher in der Halbleitervorrichtung dieses Ausführungsbeispiels ausgebildet ist. Der Transistor 45 wird an den Transistoren L11 bis L15, L21 bis L25, L31 bis L35 und L41 bis L45 angewendet, welche in den ersten bis vierten Ausführungsbeispielen die LDMOS-Bereiche 10 bis 40 bilden.
  • Wie es in 15A gezeigt ist, beinhaltet der Transistor 45 grundlegend auf einem Halbleitersubstrat 100 eine Gateelektrode 451, die eine erste Steuerelektrode ist, welche durch eine geeignete Verdrahtung mit einem Betriebsspannungs-Eingangsanschluss Vin verbunden ist, und eine Steuerelektrode 452, die eine zweite Steuerelektrode ist, welche angrenzend an die Gateelektrode 451 ausgebildet ist und welche mit einer Spannungssteuerschaltung (nicht gezeigt) durch eine geeignete Drahtung verbunden ist. Das heisst, der Transistor 45 dieses Ausführungsbeispiels ist derart, dass eine Gateelektrode, welche sich von einem Sourcebereich 104 zu einem Feldoxidfilm 106 ausdehnend ausgebildet ist, in die Gateelektrode 451 und die Steuerelektrode 452 geteilt ist. Weiterhin ist die Gateelektrode 451 ausgebildet, um teilweise die Steuerelektrode 452 zu überlappen.
  • Weiterhin ist ein Kanalbereich 102a auf eine derartige Weise ausgebildet, dass die Länge von diesem in der Richtung des Strompfads zwischen dem Sourcebereich 104 und einem Drainbereich 101 (einem Drainkontaktabschnitt 105) kürzer als in dem sechsten Ausführungsbeispiel ist. Daneben ist die Gateelektrode 451 ausgebildet, um einen Bereich zu bedecken, welcher sich von dem Sourcebereich 104 zu dem Drainbereich 102 ausdehnt, und ist die Steuerelektrode 452 ausgebildet, um den oberen Teil des Drainbereichs 101 zu bedecken.
  • Als Nächstes wird die Funktionsweise des derart aufgebauten Transistors 45 beschrieben.
  • Die Gateelektrode 451, die den Kanalbereich 102a bedeckt, bildet eine Kanalschicht (Sperrschicht) in dem Kanalbereich 102a auf der Grundlage einer vorbestimmten Betriebsspannung aus, die an dem Betriebsspannungs-Eingangsanschluss Vin angelegt ist. Im Übrigen verbindet die derart ausgebildete Kanalschicht den Sourcebereich 104 und den Drainbereich 101 elektrisch. Demgemäß bildet die Gateelektrode 451, welche ausgebildet ist, um den Kanalbereich 102a zu bedecken, einen MOS-Transistor eines N-Typs zusammen mit dem Sourcebereich 104 und dem Drainbereich 102 aus. Der MOS-Transistor wird durch die vorbestimmte Betriebsspannung ein/ausgeschaltet, welche von dem Betriebsspannungs-Eingangsanschluss Vin an die Gateelektrode 451 angelegt wird.
  • Die Steuerelektrode 452, welche den oberen Teil des Drainbereichs 101 bedeckt, liegt diesem Drainbereich über einen Isolationsfilm ILD gegenüber und wirkt als ein Kondensator. Deshalb wird, wenn eine Plusspannung an die Steuerelektrode 452 angelegt wird, eine Ladungs-Akkumulationsschicht, in welcher Elektronen akkumuliert werden, in dem Drainbereich 101 der Steuerelektrode 452 gegenüberliegend ausgebildet.
  • Der Drainbereich 101 wird im Allgemeinen auf eine niedrige Störstellenkonzentration festgelegt, um eine Spannungsfestigkeit sicherzustellen, und er weist einen hohen Widerstand auf, so dass der Strom hauptsächlich über die Ladungs-Akkumulationsschicht fließt. Die Menge der Elektronen, welche in der Ladungs-Akkumulationsschicht akkumuliert werden, entspricht der Spannung, die an die Steuerelektrode 452 angelegt wird, und weiterhin fließt der Strom, welcher der Menge der akkumulierten Elektronen entspricht. Deshalb kann die Einfachheit des Stromflusses, das heisst ein Widerstandswert, durch die Spannung gesteuert werden, welche an die Steuerelektrode 452 angelegt wird. Weiterhin wirkt der Widerstandswert der Ladungs-Akkumulationsschicht zu der Zeit des Einschaltens des MOS-Transistors, welcher durch die Gateelektrode 451 gesteuert wird. Das heisst, der Transistor 45 wirkt als der MOS-Transistor und ein veränderlicher Widerstand ist in Reihe zu diesem Transistor geschaltet, wie es in 15B gezeigt ist. Daneben kann der Durchlasswiderstand des Transistors 45 durch die Spannung geändert werden, welche an die Steuerelektrode 452 angelegt wird. Deshalb kann der Durchlasswiderstandswert durch Anwenden des Transistors 45 in diesem Ausführungsbeispiel genauer als in einem Beispiel gesteuert werden, in welchem eine Mehrzahl von MOS-Transistoren parallel geschaltet sind und in welchem ein Durchlasswiderstandswert in Übereinstimmung mit der Anzahl der Transistoren und den Ein/Aus-Zuständen festgelegt wird.
  • Im Übrigen können ein Potential, das an den Sourcebereich 104 angelegt wird (das Massepotential (GND) in 15A), und ein konstantes Pluspotential als Potentiale angewendet werden, welche an die Steuerelektrode 452 angelegt werden. Mit dem Sourcepotential und dem Massepotential wird die Ladungs-Akkumulationsschicht nicht ausgebildet, so dass ein großer Widerstandswert (hoher Widerstand) hervorgebracht wird, und in dem Fall eines Anlegens der Plusspannung die Ladungs-Akkumulationsschicht ausgebildet wird, und ein kleiner Widerstandswert (niedriger Widerstand) hervorgebracht wird.
  • Wie es zuvor beschrieben worden ist, werden gemäß der Halbleitervorrichtung gemäß dem siebten Ausführungsbeispiel die nachstehend aufgelisteten Vorteile erzielt.
    • (1) In dem Transistor 45 ist die Gateelektrode, welche ausgebildet worden ist, um sich von dem Sourcebereich 104 zu dem Feldoxidfilm 106 auszudehnen, in die Gateelektrode 451, welche den Bereich bedeckt, welcher sich von dem Sourcebereich 104 zu dem Drainbereich 101 ausdehnt, und die Steuerelektrode 452 geteilt worden, welche den oberen Teil des Drainbereichs 101 bedeckt. Dieser Transistor wird äquivalent zu der Struktur, in welcher der MOS-Transistor und der veränderliche Widerstand in Reihe geschaltet sind. Demgemäß wird die vorbestimmte Betriebsspannung, die von dem Betriebsspannungs-Eingangsanschluss Vin angelegt wird, an die Gateelektrode 451 angelegt, und wird die vorbestimmte Spannung an die Steuerelektrode 452 angelegt, wodurch der Durchlasswiderstandswert zwischen dem Sourcebereich 104 und dem Drainkontaktabschnitt 105 genau gesteuert werden kann.
    • (2) Da die Steuerelektrode 452 nicht direkt sachdienlich bezüglich den Ein/Aus-Betrieben des Transistors 45 ist, wird dieser Transistor 45 im Wesentlichen durch die Spannung ein/ausgeschaltet, die an die Gateelektrode 451 angelegt wird. Weiterhin kann, da der gegenüberliegende Bereich zwischen der ersten Gateelektrode 451 und dem Drainbereich kleiner als in dem Transistor im Stand der Technik wird, daher eine parasitäre Kapazität verkleinert werden.
    • (3) Die Gateelektrode 451 ist ausgebildet worden, um teilweise die Steuerelektrode 452 zu bedecken. Auf die gleiche Weise wie in dem sechsten Ausführungsbeispiel kann daher eine Erhöhung des Durchlasswiderstands des Transistors 45 unterdrückt werden. Genauer gesagt müssen die Gateelektrode 451 und die Steuerelektrode 452 elektrisch getrennt sein (in einem offenen Zustand gebracht sein). Deshalb wird, wenn die Gateelektrode 451 und die Steuerelektrode 452 übermäßig beabstandet sind, ein Teil eines hohen Widerstands zwischen der Kanalschicht, die durch die Gateelektrode 451 ausgebildet ist, und der Ladungs-Akkumulationsschicht ausgebildet, die durch die Steuerelektrode 452 ausgebildet ist, und der Durchlasswiderstandswert, welcher von der Steuerelektrode 452 gesteuert wird, wird schwierig bezüglich eines Beitragens zu dem Betrieb des Transistors 45, so dass die Erhöhung des Durchlasswiderstands einhergeht.
  • In dieser Hinsicht wird gemäß diesem Ausführungsbeispiel die Gateelektrode 451 ausgebildet, um teilweise die Steuerelektrode 452 zu überlappen, so dass der Abstand zwischen der Gateelektrode 451 und der Steuerelektrode 452 die Dicke des Isolationsfilms LID wird und schmaler als der Abstand der Elektroden wird, die durch Ätzen oder dergleichen zweckdienlich ausgebildet werden. Deshalb wird der Teil des hohen Widerstands nicht ausgebildet oder wird klein, so dass die Erhöhung des Durchlasswiderstands unterdrückt werden kann.
  • Im Übrigen kann das siebte Ausführungsbeispiel ebenso durch eine zweckmäßige Änderung zum Beispiel eines nachstehend erläuterten Aspekts durchgeführt werden.
  • In dem siebten Ausführungsbeispiel ist die Gateelektrode 451 ausgebildet worden, um teilweise die Steuerelektrode 452 zu überlappen. Wie es in 16 gezeigt ist, kann jedoch eine Steuerelektrode 452a ebenso ausgebildet werden, um teilweise eine Gateelektrode 451a zu überlappen. Auf diese Weise werden ebenso Vorteile, die zu denjenigen des vorhergehenden siebten Ausführungsbeispiels äquivalent sind, erzielt und kann eine Erhöhung des Durchlasswiderstands eines Transistors 45a unterdrückt werden.
  • In dem siebten Ausführungsbeispiel sind die Gateelektrode 451 und die Steuerelektrode 452 ausgebildet worden, um teilweise eine über die andere zu überlappen. Wie es in 17 gezeigt ist, können jedoch, wenn die Gateelektrode 451b und die Steuerelektrode 452b eines Transistors 45b mit einem ausreichend kleinen Abstand ausgebildet werden können, diese ebenso ausgebildet werden, um nicht zu überlappen. Gemäß diesem Aspekt können die Gateelektrode 451b und die Steuerelektrode 452b in einer Schicht, anders ausgedrückt zu der gleichen Zeit, ausgebildet werden, so dass die Anzahl von Verarbeitungsschritten verringert werden kann, um ein Verfahren zu vereinfachen.
  • Weiterhin kann zusätzlich zu dem Aufbau von 17 eine Diffusionsschicht 434 eines N-Typs in der P-Wanne 102 in Übereinstimmung mit dem Spalt zwischen der Gateelektrode 451b und der Steuerelektrode 452b ausgebildet werden, wie es in 18 gezeigt ist. Die Störstellenkonzentration der Diffusionsschicht 434 wird beispielhaft gleich der Konzentration (N+) des Sourcebereichs 104 gemacht. Bei einem derartigen Aufbau werden auch dann, wenn die Gateelektrode 451b und die Steuerelektrode 452b mit einem ausreichend kleinen Abstand ausgebildet werden, eine Kanalschicht, welche durch die Gateelektroden 451 ausgebildet wird, und eine Ladungs-Akkumulationsschicht, welche durch die Steuerelektrode 452 ausgebildet wird, durch die Diffusionsschicht 434 verbunden, so dass eine Erhöhung des Durchlasswiderstands des Transistors unterdrückt werden kann.
  • Im Übrigen können die vorhergehenden Ausführungsbeispiele ebenso über geeignete Änderungen zum Beispiel von nachstehend erläuterten Aspekten durchgeführt werden.
  • In jedem der dritten bis siebten Ausführungsbeispiele sind die Drainelektroden der Transistoren L31 bis L35 oder L41 bis L45 auf eine Weise ausgebildet worden, um elektrisch getrennt zu sein, und sind die Sourceelektroden S der Transistoren L31 bis L35 oder L41 bis L45 auf eine Weise ausgebildet worden, um über die Diffusionsschicht S (N+), die innerhalb des Halbleitersubstrats C3 oder C4 ausgebildet ist, elektrisch verbunden zu sein. Im Gegensatz dazu ist es ebenso zulässig, dass die Sourceelektroden S der Transistoren L31 bis L35 oder L41 bis L45 auf eine Weise ausgebildet sind, um elektrisch getrennt zu sein, und dass die Drainelektroden D der Transistoren L31 bis L35 oder L41 bis L45 auf eine Weise ausgebildet sind, um über die Diffusionsschicht Dc (N+), die innerhalb des Halbleitersubstrats C3 oder C4 ausgebildet ist, elektrisch verbunden zu sein. Kurz gesagt kann der Vorteil (3) des vorhergehenden dritten Ausführungsbeispiels ebenso erzielt werden, wenn die einzelnen Gateelektroden G als die einzelne Gateelektrode ausgebildet sind, woraufhin entweder Elektroden der Drainelektroden D und der Sourceelektroden S auf eine Weise ausgebildet sind, um elektrisch getrennt zu sein, oder die anderen Elektroden auf eine Weise ausgebildet sind, um über die Diffusionsschicht, die innerhalb des Halbleitersubstrats ausgebildet ist, elektrisch verbunden zu sein.
  • Daneben ist es ebenso zulässig, dass derartige Transistoren Ln1 bis Ln5 auf eine gruppierte Weise jeweils isoliert sind, wie es beispielhaft in 19 gezeigt ist, woraufhin sie auf einem Halbleitersubstrat C5 gruppiert und ausgebildet sind, und dass Gateelektroden, die die Transistoren Ln1 bis Ln5 bilden und irgendwelche Elektroden von ähnlichen Drainelektroden und Sourceelektroden durch Verdrahtungen jeweils elektrisch verbunden sind. Alternativ ist es ebenso zulässig, dass Transistoren L1 bis L9 jeweils auf eine Matrixweise isoliert sind, wie es beispielhaft in 20 gezeigt ist, woraufhin sie auf einem Halbleitersubstrat C6 gruppiert und ausgebildet sind, und dass Gateelektroden, die die Transistoren L1 bis L9 bilden, und irgendwelche Elektroden von ähnlichen Drainelektroden und Sourceelektroden durch Verdrahtungen jeweils elektrisch verbunden sind. Eine derartige Struktur ist komplizierter und erhöht daher die Herstellungsmannstunden, aber es wird zum Zwecke eines Stabilisierens der jeweiligen Charakteristiken der Mehrzahl von geteilten Transistoren eine erwünschte Struktur. Weiterhin wird in diesem Fall der Freiheitsgrad betreffend der Gruppe der Mehrzahl von Transistoren erhöht.
  • In jedem der dritten bis siebten Ausführungsbeispiele ist der nicht flüchtige Speicherbereich 31 in dem Halbleitersubstrat C3 ausgebildet worden, das mit dem LDMOS-Bereich 30 ausgebildet ist, oder ist der nicht flüchtige Speicherbereich 41 in dem Halbleitersubstrat C4 ausgebildet worden, das mit dem LDMOS-Bereich 40 und dem N-Kanal-MOS-Bereich 42 ausgebildet ist, aber dieser Aufbau ist nicht beschränkend. Die Speicherzellen M31 bis M35, die den nicht flüchtigen Speicherbereich 31 bilden, können ebenso auf einem getrennten Halbleitersubstrat ausgebildet sein und mit den Transistoren L31 bis L35, die den LDMOS-Bereich 30 bilden durch zum Beispiel metallische Verdrahtungen mit den Transistoren L31 bis L35 verbunden sein. Alternativ können die Speicherzellen M41 bis M45, die den nicht flüchtigen Speicherbereich 41 bilden, und die MOS-Transistoren N41 bis N45, die den N-Kanal-MOS-Bereich 42 bilden, ebenso auf einem getrennten Halbleitersubstrat ausgebildet sein und mit den Transistoren L41 bis L45, die den LDMOS-Bereich 40 bilden, der in dem Halbleitersubstrat C4 ausgebildet ist, zum Beispiel durch metallische Verdrahtungen verbunden sein. Kurz gesagt ist ein konkreter Aspekt zum Realisieren mit irgendeiner Struktur erwünscht, in welcher das Ersatzschaltbild realisiert ist, das in 5 oder 7 gezeigt ist, das heisst mit irgendeiner Struktur, in welcher die Betriebsspannung gemeinsam an die Gateelektroden der Mehrzahl von Transistoren angelegt wird, die parallel zu dem Strompfad geschaltet sind, in welcher die Betriebsinformation, die anzeigt, ob der Strom der Mehrzahl von Transistoren zuzuführen ist oder nicht, veränderlich in dem nicht flüchtigen Speicher festgelegt ist, und in welcher die Transistoren, denen der Strom zugeführt wird, auf der Grundlage der Information selektiv aktiviert werden.
  • Daneben können die ersten bis siebten Ausführungsbeispiele ebenso durch zweckmäßige Änderungen von zum Beispiel nachstehend erläuterten Aspekten durchgeführt werden.
  • In jedem der Ausführungsbeispiele ist der Transistor, der die LDMOS-Struktur aufweist, deren Drainelektrode D und Sourceelektrode S verbunden sind, um sich in dem Strompfad der zu betreibenden Last Ld zu befinden, als die Transistoren angewendet worden, welche auf dem Halbleitersubstrat auf eine Weise gruppiert und ausgebildet sind, um in die Mehrzahl von Transistoren geteilt zu sein, die parallel geschaltet sind, aber dieser Aufbau ist nicht beschränkend. Andererseits ist es ebenso zulässig, wie es in 21 als eine Figur gezeigt ist, die der zuvor dargestellten 9 entspricht, jeden Transistor 52 anzuwenden, der einen eingebauten Speicher aufweist, welcher eine Schwebegateelektrode 522, die angrenzend an die entsprechende der Gateelektroden 521 der Mehrzahl von Transistoren ausgebildet ist, einen Tunnelfilm 524, der auf der Schwebegateelektrode 522 ausgebildet ist, und eine Steuergateelektrode 523 beinhaltet, die auf den Tunnelfilm 524 gestapelt und auf diesem ausgebildet ist. Weiterhin wird das Ein/Ausschalten von jedem Bit auf der Grundlage des Austauschs von Elektronen über den Tunnelfilm 524 zwischen der Steuergateelektrode 523 und der Schwebegateelektrode 522 veränderlich festgelegt, wobei der Austausch einem Potential entspricht, das an die Steuergateelektrode 523 angelegt ist. Alternativ ist es, wie es in 22 als eine Figur gezeigt ist, die der zuvor dargestellten 9 entspricht, ebenso zulässig, dass die Steuergateelektrode 523a von jedem Transistor 52a, der einen eingebauten Speicher aufweist, auf eine Schwebegateelektrode 522a gestapelt und auf dieser ausgebildet ist, um die Eckteile der Schwebegateelektrode 522a zu bedecken. Weiterhin wird das Ein/Ausschalten von jedem Bit der Betriebsinformation unter Verwendung einer Konzentration eines elektrischen Felds an dem Eckteil der Schwebegateelektrode 522a veränderlich festgelegt, wie sie einem Potential entspricht, das über den Betrieb einer Spannungssteuerschaltung an die Steuergateelektrode 523a angelegt wird. Kurz gesagt kann die vorliegende Erfindung ebenso an dem Transistor angewendet werden, welcher eine VDMOS-(vertikale diffundierte Metall-Oxid-Halbleiter)-Struktur aufweist.
  • Weiterhin ist der Anwendungsumfang der vorliegenden Erfindung nicht auf die Transistoren beschränkt, die die LDMOS-Struktur und die VDMOS-Struktur aufweisen. Ansonsten ist es zum Beispiel, wie es in 23 als eine Figur gezeigt ist, die den vorhergehend dargestellten 9 und 21 entspricht, ebenso zulässig, jeden Transistor 62, der einen eingebauten Speicher aufweist, welcher eine Struktur aufweist, die mit dem vorhergehenden Transistor 52 übereinstimmt, der den eingebauten Speicher aufweist, auf einem Halbleitersubstrat 600 auszubilden, in welchem ein Basisbereich 601, der aus einer Diffusionsschicht eines N-Typs besteht, den größeren Teil von diesem aufbaut. Im übrigen wird bei einer derartigen Struktur auf die gleiche Weise wie in dem vorhergehenden Transistor 52, der den eingebauten Speicher aufweist, das Ein/Ausschalten von jedem Bit auf der Grundlage des Austauschs von Elektronen über den Tunnelfilm 524 zwischen der Steuergateelektrode 523 und der Schwebegateelektrode 522 veränderlich festgelegt, wobei der Austausch einem Potential entspricht, das an die Steuergateelektrode 523 angelegt ist. Weiterhin fließt in dem Transistor 62, der einen eingebauten Speicher aufweist, wenn er in einen eingeschalteten Zustand gebracht worden ist, ein Strom von einer Schaltungsenergieversorgungsquelle Vc über einen Kollektor-Kontaktabschnitt 625, welcher aus einer Diffusionsschicht (P+) mit einer höheren Konzentration als der eines Kanalbereichs 102 besteht, den Basisbereich 601, den Kanalbereich 102 und einen Emitterbereich 604, welcher aus einer Diffusionsschicht (N+) mit einer höheren Konzentration als der des Basisbereichs 601 besteht, und wird er zu Masse (GND) geleitet. Ansonsten ist es, wie es in 24 als eine Figur dargestellt ist, die den vorhergehend dargestellten 10 und 22 entspricht, ebenso zulässig, jeden Transistor 62a, der einen eingebauten Speicher aufweist, welcher eine Struktur aufweist, die dem vorhergehenden Transistor 52 entspricht, der den eingebauten Speicher aufweist, auf einem Halbleitersubstrat 600 auszubilden, in welchem ein Basisbereich 601, der aus einer Diffusionsschicht eines N-Typs besteht, den größeren Teil davon aufbaut. In einer derartigen Struktur wird auf die gleiche Weise wie in dem vorhergehenden Transistor 52a, der den eingebauten Speicher aufweist, die Steuergateelektrode 523a des Transistors 62a, der den eingebauten Speicher aufweist, auf einer Schwebegateelektrode 522a gestapelt und auf dieser ausgebildet, um die Eckteile der Schwebegateelektrode 522a zu bedecken. Weiterhin wird das Ein/Ausschalten von dem Bit der Betriebsinformation unter Verwendung einer Konzentration eines elektrischen Felds an den Eckteilen der Schwebegateelektrode 522a veränderlich festgelegt, wie sie einem Potential entspricht, das über den Betrieb einer Spannungssteuerschaltung an die Steuergateelektrode 523a angelegt wird. Im Übrigen fließt in dem Transistor 62, der den eingebauten Speicher aufweist, wenn er in einen eingeschalteten Zustand gebracht worden ist, ein Strom von einer Schaltungsenergieversorgungsquelle Vc über einen Kollektor-Kontaktabschnitt 625, welcher aus einer Diffusionsschicht (P+) mit einer höheren Konzentration als der eines Kanalbereichs 102 besteht, den Basisbereich 601, den Kanalbereich 102 und einen Emitterbereich 604, welcher aus einer Diffusionsschicht (N+) mit einer höheren Konzentration als der des Basisbereichs 601 besteht, und wird er zu Masse (GND) geleitet. Das heisst, der Transistor, der eine IGBT-(Isolierschicht-Bipolartransistor)-Struktur aufweist, dessen Kollektorelektrode und Emitterelektrode verbunden sind, um sich in dem Strompfad einer zu betreibenden Last zu befinden, kann als die Transistoren angewendet werden, welche auf dem Halbleitersubstrat auf eine Weise gruppiert und ausgebildet sind, um in die Mehrzahl von Transistoren geteilt zu sein.
  • Obgleich die Transistoren in jedem der vorhergehenden Ausführungsbeispiele die MOS-Transistoren eines N-Typs gewesen sind, können sie ebenso aus MOS-Transistoren eines P-Typs aufgebaut sein. Es ist ebenso zuverlässig, eine Halbleitervorrichtung einer sogenannten "CMOS-Struktur" zu verwenden, in welcher Leitfähigkeitstypen zweckmäßig geändert sind, das heisst MOS-Transistoren eines N-Typs und MOS-Transistoren eines P-Typs auf einem identischen Halbleitersubstrat ausgebildet sind.
  • Die Transistoren in jedem der fünften bis siebten Ausführungsbeispiele und Ausgestaltungen sind auf einem identischen Halbleitersubstrat zusammen mit anderen Elementen ausgebildet. In einem Fall, in dem zum Beispiel der Transistor 45 in dem siebten Ausführungsbeispiel an den Transistoren 121 bis 125 (siehe 3) in dem zweiten Ausführungsbeispiel angewendet wird, sind die Speicherzellen M21 bis M25, die den nicht flüchtigen Speicherbereich 21 bilden, und die MOS-Transistoren N21 bis N25, die den N-Kanal-MOS-Bereich 22 bilden, zusammen mit diesem Transistor 45 auf dem identischen Halbleitersubstrat ausgebildet.
  • Wie es zum Beispiel in 25A gezeigt ist, ist der MOS-Transistor mit einem Sourcebereich 702 und einem Drainbereich 703 eines N-Typs in einer Wanne 701 eines P-Typs ausgebildet und ist mit einer Gateelektrode 704 ausgebildet, um ein Teilen der Wanne 701 zwischen dem Sourcebereich 702 und dem Drainbereich 703 zu bedecken. Weiterhin ist die Gateelektrode 704 von der Wanne 701 usw. durch einen Gateoxidfilm 705 isoliert. Dieser MOS-Transistor wird gleichzeitig mit den Gateelektroden, Isolationsfilmen, Sourcebereichen, usw. der Transistoren in jedem der vorhergehenden Ausführungsbeispiele ausgebildet.
  • Wie es zum Beispiel in 25B gezeigt ist, ist die Speicherzelle (nicht flüchtiger Speicher) mit einem Sourcebereich 712 und einem Drainbereich 713 eines N-Typs in einer Wanne 711 eines P-Typs ausgebildet und ist mit einer Schwebegateelektrode 714 und einer Steuergateelektrode 715 ausgebildet, um den Teil der Wanne 711 zwischen dem Sourcebereich 712 und dem Drainbereich 713 zu bedecken. Weiterhin ist die Schwebegateelektrode 714 von der Wanne 711 usw. durch einen Tunneloxidfilm 716 isoliert und befindet sich ein dielektrischer Film 717 zwischen der Schwebegateelektrode 714 und der Steuergateelektrode 715. Dieser nicht flüchtige Speicher wird gleichzeitig mit den ersten Gate elektroden, zweiten Gateelektroden (Steuerelektroden in dem siebten Ausführungsbeispiel), Isolationsfilmen, Sourcebereichen, usw. der Transistoren in jedem der fünften bis siebten Ausführungsbeispiele ausgebildet.
  • Daneben ist ein Kondensator auf dem identischen Halbleitersubstrat wie das andere Element ausgebildet. Der Kondensator ist in einer Spannungssteuerschaltung enthalten, welche vorbestimmte Spannungen an zum Beispiel eine zweite Gateelektrode anlegt. Wie es in 25C gezeigt ist, ist der Kondensator mit einem LOCOS-Oxidfilm 722 ausgebildet, der auf dem Substrat (oder einer Diffusionsschicht) 721 ausgebildet ist, und ist mit einer unteren Elektrode 723 und einer oberen Elektrode 724 auf dem LOCOS-Oxidfilm 722 ausgebildet. Ein dielektrischer Film 725 befindet sich zwischen der unteren Elektrode 723 und der oberen Elektrode 724. Dieser Kondensator wird gleichzeitig mit den ersten Gateelektroden, zweiten Gateelektroden (Steuerelektroden in dem siebten Ausführungsbeispiel), Isolationsfilmen, Sourcebereichen, usw. der Transistoren in jedem der fünften bis siebten Ausführungsbeispiele ausgebildet.
  • Auf diese Weise wird das andere Element, das auf dem gleichen Halbleitersubstrat wie dem der Transistoren in jedem der fünften bis siebten Ausführungsbeispiele ausgebildet wird, durch ein identisches Verfahren ausgebildet (zum Beispiel die zweite Gateelektrode 433, die in 11 gezeigt ist, und die Schwebegateelektrode 714, die in 25B gezeigt ist, oder die untere Elektrode 723, die in 25C gezeigt ist), wodurch die Halbleitervorrichtung in jedem der Ausführungsbeispiele erzielt werden kann, wobei die Erhöhung der Herstellungsschritte unterdrückt wird.
  • In jedem der vorhergehenden Ausführungsbeispiele kann mindestens einer der Mehrzahl von Transistoren, die irgendeinen der LDMOS-Bereiche 10 bis 40 bilden, durch den Transistor ersetzt werden, der in jedem der fünften bis siebten Ausführungsbeispiele oder Ausgestaltungen gezeigt ist. Aufgrund dieses Aufbaus wird die Mehrzahl von Transistoren, die jeden der LDMOS-Bereiche 10 bis 40 bilden, einem Steuern der Schwebegate- oder geteilten Gateelektroden oder der Steuerelektrode zusätzlich zu dem Steuern auf der Grundlage des Speicherbereichs und des N-Kanal-MOS-Bereichs unterzogen, wodurch die Transistoren genauer gesteuert werden können.
  • In jedem der fünften bis siebten Ausführungsbeispiele und Ausgestaltungen kann eine metallische Verdrahtung überlagert auf die Gateelektrode oder die Steuerelektrode angeordnet sein. Da die Gateelektrode aus zum Beispiel polykristallinem Silizium besteht, ist ihr Wert eines parasitären Widerstands größer als der der metallischen Verdrahtung (Aluminium, Kupfer oder dergleichen). Wie in dem dritten oder vierten Ausführungsbeispiel ist die Mehrzahl von Transistoren L31 bis L35 oder L41 bis L45, die den LDMOS-Bereich 30 oder 40 bilden, elektrisch parallel geschaltet worden und sind die Gates der einzelnen Transistoren L31 bis L35 oder L41 bis L45 gemeinsam mit dem Betriebsspannungs-Eingangsanschluss Vin verbunden worden. Da derartige Gateelektroden als die einzelne gemeinsame Gateelektrode G3 oder G4 ausgebildet sind, wie es in 6 oder 8 gezeigt ist, entsteht manchmal ein Spannungsabfall aufgrund des parasitären Widerstands. Deshalb ist die metallische Verdrahtung überlagert auf die Gateelektrode angeordnet und sind die metallische Verdrahtung und die Gateelektrode durch Kontaktlöcher verbunden, die an einer Mehrzahl von Teilen ausgebildet sind, wodurch eine wesentliche Verdrahtungslänge verkürzt wird, um den parasitären Widerstand zu verringern. Daher kann eine Spannung genau an die Gateelektrode angelegt werden und kann ein genaueres Steuern durchgeführt werden. Im Übrigen kann ebenso in dem Fall, in dem Gateelektroden der Transistoren einzeln in dem ersten oder zweiten Ausführungsbeispiel ausgebildet sind, der parasitäre Widerstand der Gateelektrode durch Anordnen der metallischen Verdrahtung verringert werden.
  • Noch weiterhin ist der Anwendungsumfang der vorliegenden Erfindung nicht auf Transistoren, von denen jeder einen eingebauten Speicher aufweist, oder Transistoren beschränkt, von denen jeder eine LDMOS-Struktur, eine VDMOS-Struktur oder eine IGBT-Struktur aufweist. Kurz gesagt ist es ebenso zulässig, irgendeine Struktur zu verwenden, in welcher Transistoren, von denen jeder eine MOS-Struktur aufweist, die erste und zweite Elektroden beinhaltet, um sich in dem Strompfad zu befinden, und Gateelektroden zum Steuern von Strömen, um zwischen den ersten und zweiten Elektroden zu fließen, in Übereinstimmung mit angelegten Spannungen auf einem Halbleitersubstrat auf eine Weise gruppiert sind, um in eine Mehrzahl von Transistoren geteilt zu sein, die elektrisch parallel zu dem Strompfad geschaltet sind. Bei einer derartigen Struktur kann eine effektive Kanalbreite zu der Zeit, zu der die Mehrzahl von geteilten Transistoren als ein einzelner Transistor erachtet werden, innerhalb des Halbleitersubstrats in Übereinstimmung mit der Anzahl der Transistoren auf der Grundlage der Betriebsinformation der Mehrzahl von Transistoren in einem nicht flüchtigen Speicher selektiv aktiviert werden und kann die beabsichtigte Aufgabe erzielt werden.
  • Obgleich die Erfindung unter Bezugnahme auf bevorzugte Ausführungsbeispiele von ihr beschrieben worden ist, versteht es sich, dass die Erfindung nicht auf die bevorzugten Ausführungsbeispiele und Aufbauten beschränkt ist. Die Erfindung ist dazu gedacht, verschiedene Ausgestaltungen und äquivalente Anordnungen zu bedecken. Weiterhin sind trotz der verschiedenen Kombinationen und Ausgestaltungen, welche bevorzugt sind, andere Kombinationen und Ausgestaltungen, die mehr, weniger oder lediglich ein Element beinhalten, ebenso innerhalb des Geists und Umfangs der Erfindung.

Claims (49)

  1. Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (C1 bis C6, 100, 600); eine Mehrzahl von ersten Transistoren (10, 20, 30, 32, 32a, 40, 43, 43a, 43b, 43c, 45, 45a, 45b, 45c, 52, 52a, 62, 62a, Ln1 bis Ln5, L1 bis L9) eines MOS-Typs, die auf dem Halbleitersubstrat angeordnet sind; und einen nicht flüchtigen Speicher (11, 21, 31, 32, 32a, 41, 52, 52a, 62, 62a) zum Speichern einer Betriebsinformation von jedem ersten Transistor, wobei die Mehrzahl von ersten Transistoren elektrisch parallel zu einem Strompfad gekoppelt ist, jeder erste Transistor eine erste Elektrode (D) und zweite Elektrode (S) beinhaltet, die auf dem Strompfad angeordnet sind, und weiterhin eine Gateelektrode (G) zum Steuern eines Stroms, der zwischen den ersten und zweiten Elektroden fließt, auf der Grundlage einer anliegenden Spannung beinhaltet, die Betriebsinformation jedes ersten Transistors veränderlich festgelegt ist, jeder erste Transistor auf der Grundlage der Betriebsinformation selektiv auf einen aktiven Zustand festgelegt wird, und wenn die Mehrzahl von ersten Transistoren einen einzelnen Transistor vorsieht, eine effektive Kanalbreite (ChW) des einzelnen Transistors in Übereinstimmung mit der Anzahl der ersten Transistoren unter dem aktiven Zustand veränderlich ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Betriebsinformation zeigt, ob eine Betriebsspannung an der Gateelektrode des ersten Transistors anliegt oder nicht, und jeder erste Transistor selektiv auf den aktiven Zustand festgelegt wird, wenn die Betriebsspannung auf der Grundlage der Betriebsinformation an die Gateelektrode angelegt ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die Betriebsinformation die Anzahl von Bits aufweist, die gleich zu der Anzahl der Mehrzahl von ersten Transistoren ist, der nicht flüchtige Speicher eine Mehrzahl von Schaltelementen (M11 bis M15, M21 bis M25) beinhaltet, die imstande sind, in Übereinstimmung mit einem logischen Pegel von jedem Bit, das die Betriebsinformation vorsieht, ein- und auszuschalten, die Mehrzahl von Schaltelementen auf eine derartige Weise elektrisch miteinander gekoppelt ist, dass jedes Schaltelement in einer Leitung zum Anlegen der Betriebsspannung an die Gateelektrode des ersten Transistors angeordnet ist, und eine Leitung, die zwischen jeder Gateelektrode und jedem Schaltelement angeschlossen ist, über einen jeweiligen Pulldown-Widerstand (R11 bis R15, R211 bis R215, R221 bis R225) an Masse gelegt ist, so dass der erste Transistor, der dem Schaltelement unter einem Ein-Zustand entspricht, selektiv auf den aktiven Zustand festgelegt wird.
  4. Halbleitervorrichtung nach Anspruch 3, wobei der nicht flüchtige Speicher und die Mehrzahl von Transistoren in dem gleichen Halbleitersubstrat angeordnet sind.
  5. Halbleitervorrichtung nach Anspruch 3, die weiterhin aufweist: eine Mehrzahl von zweiten Transistoren (22) eines MOS-Typs, wobei eine Sourceelektrode (S) und eine Drainelektrode (D) von jedem zweiten Transistor des MOS-Typs in einer Leitung zum Anlegen der Betriebsspannung an die Gateelektrode des ersten Transistors angeordnet ist, die Betriebsinformation die Anzahl von Bits aufweist, die gleich zu der Anzahl der Mehrzahl von ersten Transistoren ist, der nicht flüchtige Speicher eine Mehrzahl von Schaltelementen (M21 bis M25) beinhaltet, die imstande sind, in Übereinstimmung mit einem logischen Pegel von jedem Bit, das die Betriebsinformation vorsieht, ein- und auszuschalten, die Mehrzahl von Schaltelementen parallel zu einer Speicherenergieversorgungsquelle ekektrisch miteinander gekoppelt ist, eine Gateelektrode (G) von jedem zweiten Transistor des MOS-Typs über jedes Schaltelement mit der Speicherenergieversorgungsquelle (Vm) gekoppelt ist, eine Leitung, die zwischen der Gateelektrode von jedem ersten Transistor und jedem zweiten Transistor angeschlossen ist, über einen ersten Pulldown-Widerstand (R211 bis R215) an Masse gelegt ist, und die Gateelektrode von jedem zweiten Transistor über einen jeweiligen zweiten Pulldown-Widerstand (R221 bis R225) an Masse gelegt ist, so dass der erste Transistor, der dem Schaltelement unter einem Ein-Zustand entspricht, und der zweite Transistor unter einem Ein-Zustand selektiv auf den aktiven Zustand festgelegt werden.
  6. Halbleitervorrichtung nach Anspruch 5, wobei der nicht flüchtige Speicher, die Mehrzahl von zweiten Transistoren und die Mehrzahl von ersten Transistoren in dem gleichen Halbleitersubstrat angeordnet sind.
  7. Halbleitervorrichtung nach einem der Ansprüche 2 bis 6, wobei die ersten Elektroden der Mehrzahl von ersten Transistoren über eine Diffusionsschicht, die in dem Halbleitersubstrat angeordnet ist, elektrisch miteinander gekoppelt sind, die zweiten Elektroden der Mehrzahl von ersten Transistoren über eine andere Diffusionsschicht, die in dem Halbleitersubstrat angeordnet ist, elektrisch miteinander gekoppelt sind, und die Gateelektroden der Mehrzahl von ersten Transistoren elektrisch voneinander getrennt sind.
  8. Halbleitervorrichtung nach einem der Ansprüche 2 bis 6, wobei die Mehrzahl von ersten Transistoren in dem Halbleitersubstrat auf eine Gruppenweise oder auf eine Matrixweise angeordnet ist, um voneinander getrennt zu sein, die erste Elektrode von jedem ersten Transistor über eine Verdrahtung elektrisch miteinander gekoppelt ist, und die zweite Elektrode von jedem ersten Transistor über eine andere Verdrahtung elektrisch miteinander gekoppelt ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei die Betriebsspannung gemeinsam an die Gateelektrode von jedem ersten Transistor angelegt wird, die Betriebsinformation zeigt, ob ein Strom jedem ersten Transistor zuzuführen ist oder nicht, und der Strom jedem ersten Transistor auf der Grundlage der Betriebsinformation zugeführt wird, so dass der erste Transistor selektiv auf den aktiven Zustand festgelegt ist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die Betriebsinformation die Anzahl von Bits aufweist, welche gleich zu der Anzahl der Mehrzahl von ersten Transistoren ist, der nicht flüchtige Speicher eine Mehrzahl von Schaltelementen beinhaltet, die imstande sind, in Übereinstimmung mit einem logischen Pegel von jedem Bit ein- und auszuschalten, die die Betriebsinformation vorsehen, und die Mehrzahl von Schaltelementen auf eine derartige Weise elektrisch miteinander gekoppelt ist, dass jedes Schaltelement in einer Leitung zum Zuführen des Stroms zu jedem ersten Transistor angeordnet ist, so dass der erste Transistor, der dem Schaltelement unter einem Ein-Zustand entspricht, selektiv auf den aktiven Zustand festgelegt ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei der nicht flüchtige Speicher und die Mehrzahl von ersten Transistoren in dem gleichen Halbleitersubstrat angeordnet sind.
  12. Halbleitervorrichtung nach Anspruch 11, wobei der nicht flüchtige Speicher ein Schwebegate (322, 322a, 522, 552a), einen Tunnelfilm (324, 524) und ein Steuergate (323, 323a, 523, 523a) beinhaltet, das Schwebegate an die Gateelektrode von jedem ersten Transistor angrenzend angeordnet ist, der Tunnelfilm auf dem Schwebegate angeordnet ist, das Steuergate auf den Tunnelfilm gestapelt ist, und der Ein/Aus-Zustand in jedem Bit durch Geben und Empfangen eines Elektrons zwischen dem Schwebegate und dem Steuergate über den Tunnelfilm in Übereinstimmung mit einem elektrischen Potential, das an dem Steuergate anliegt, veränderlich festgelegt ist.
  13. Halbleitervorrichtung nach Anspruch 11, wobei der nicht flüchtige Speicher ein Schwebegate, einen Tunnelfilm und ein Steuergate beinhaltet, das Schwebegate an die Gateelektrode von jedem ersten Transistor angrenzend angeordnet ist, das Steuergate auf den Tunnelfilm gestapelt ist, um eine Ecke des Schwebegates zu bedecken, und ein Ein/Aus-Zustand in jedem Bit durch eine Konzentration eines elektrischen Felds an der Ecke des Schwebegates in Übereinstimmung mit einem elektrischen Potentials veränderlich festgelegt wird, das an dem Steuergate anliegt.
  14. Halbleitervorrichtung nach Anspruch 9, die weiterhin aufweist: eine Mehrzahl von zweiten Transistoren (42, 43, 43a, 43b, 43c, 45, 45a, 45b, 45c) eines MOS-Typs, wobei eine Sourceelektrode (S) und eine Drainelektrode (D) von jedem zweiten Transistor des MOS-Typs in einer Leitung zum Zuführen eines Stroms angeordnet sind, die Betriebsinformation die Anzahl von Bits aufweist, welche gleich zu der Anzahl der Mehrzahl von ersten Transistoren ist, der nicht flüchtige Speicher eine Mehrzahl von Schaltelementen beinhaltet, die imstande sind, in Übereinstimmung mit einem logischen Pegel von jedem Bit ein- und auszuschalten, das die Betriebsinformation vorsieht, die Mehrzahl von Schaltelementen parallel zu einer Speicherenergieversorgungsquelle miteinander gekoppelt ist, eine Gateelektrode (G) von jedem zweiten Transistor des MOS-Typs über jedes Schaltelement mit der Speicherenergieversorgungsquelle gekoppelt ist, die Gateelektrode von jedem zweiten Transistor über einen jeweiligen Pulldown-Widerstand an Masse gelegt ist, so dass der erste Transistor, der dem Schaltelement unter einem Ein-Zustand entspricht, und der zweite Transistor unter einem Ein-Zustand, selektiv auf den aktiven Zustand festgelegt sind.
  15. Halbleitervorrichtung nach Anspruch 14, wobei der nicht flüchtige Speicher, die Mehrzahl von ersten Transistoren und die Mehrzahl von zweiten Transistoren in dem gleichen Halbleitersubstrat angeordnet sind.
  16. Halbleitervorrichtung nach Anspruch 15, wobei jeder zweite Transistor eine Gateelektrode beinhaltet, die an die Gateelektrode des ersten Transistors angrenzend angeordnet ist, und der erste Transistor und der zweite Transistor gemeinsam einen Kanalbereich beinhalten.
  17. Halbleitervorrichtung nach einem der Ansprüche 9 bis 16, wobei die Gateelektrode von jedem ersten Transistor durch eine einzelne Elektrode vorgesehen ist, die allen Kanälen der Mehrzahl von ersten Transistoren entspricht, eine der ersten Elektroden und der zweiten Elektroden der Mehrzahl von ersten Transistoren über eine Diffusionsschicht, die in dem Halbleitersubstrat angeordnet ist, elektrisch miteinander gekoppelt ist, und die andere der ersten Elektroden und der zweiten Elektroden der Mehrzahl von ersten Transistoren elektrisch voneinander getrennt ist.
  18. Halbleitervorrichtung nach einem der Ansprüche 9 bis 16, wobei die Mehrzahl von ersten Transistoren in dem Halbleitersubstrat auf eine Gruppenweise oder Matrixweise angeordnet ist, um voneinander getrennt zu sein, eine der Gateelektroden, der ersten Elektroden und der zweiten Elektroden der Mehrzahl von ersten Transistoren über eine Verdrahtung elektrisch miteinander gekoppelt ist.
  19. Halbleitervorrichtung nach einem der Ansprüche 1 bis 18, wobei die erste Elektrode jedes ersten Transistors eine Drainelektrode vorsieht, die zweite Elektrode jedes ersten Transistors eine Sourceelektrode vorsieht, und die Drainelektrode und die Sourceelektrode jedes ersten Transistors in einer Stromleitung einer Antriebslast gekoppelt und angeordnet sind, um eine LDMOS-Struktur vorzusehen.
  20. Halbleitervorrichtung nach einem der Ansprüche 1 bis 18, wobei die erste Elektrode jedes ersten Transistors eine Drainelektrode vorsieht, die zweite Elektrode jedes ersten Transistors eine Sourceelektrode vorsieht, und die Drainelektrode und die Sourceelektrode jedes ersten Transistors in einer Stromleitung einer Antriebslast gekoppelt und angeordnet sind, um eine VDMOS-Struktur vorzusehen.
  21. Halbleitervorrichtung nach einem der Ansprüche 1 bis 18, wobei die erste Elektrode jedes ersten Transistors eine Kollektorelektrode vorsieht, die zweite Elektrode jedes ersten Transistors eine Emitterelektrode vorsieht, und die Kollektorelektrode und die Emitterelektrode jedes ersten Transistors in einer Stromleitung einer Antriebslast gekoppelt und angeordnet sind, um eine IGBT-Struktur vorzusehen.
  22. Halbleitervorrichtung, die aufweist: eine Mehrzahl von ersten Transistoren (43, 43a, 43b, 43c, 52, 52a, 62, 62a, Ln1 bis Ln5, L1 bis L9), wobei die Mehrzahl von ersten Transistoren parallel zu einem Strompfad elektrisch gekoppelt ist, jeder erste Transistor eine erste Elektrode (D) und eine zweite Elektrode (S) beinhaltet, die auf dem Strompfad angeordnet sind, und weiterhin eine Gateelektrode (G) zum Steuern eines Stroms, der zwischen den ersten und zweiten Elektroden fließt, auf der Grundlage einer anliegenden Spannung beinhaltet, die Gateelektrode von mindestens einem der ersten Transistoren eine erste Gateelektrode (431, 431a, 431b, 521, 521a) und eine zweite Gateelektrode (433, 433a, 433b, 523, 523a) beinhaltet, die erste Gateelektrode auf der ersten Elektrode angeordnet ist und einen Kanalbereich bedeckt, und die zweite Gateelektrode auf dem Kanalbereich angeordnet ist und eine zweite Elektrode bedeckt.
  23. Halbleitervorrichtung nach Anspruch 22, wobei die erste Gateelektrode mit mindestens einem Teil der zweiten Gateelektrode überlappt.
  24. Halbleitervorrichtung nach Anspruch 22, wobei die erste Gateelektrode und die zweite Gateelektrode einander nicht überlappen.
  25. Halbleitervorrichtung nach Anspruch 24, die weiterhin einen Bereich (434) aufweist, der einen Leitfähigkeitstyp aufweist, der zu dem des Kanalbereichs unterschiedlich ist, wobei der Bereich zwischen der ersten Gateelektrode und der zweiten Gateelektrode angeordnet ist.
  26. Halbleitervorrichtung nach einem der Ansprüche 22 bis 25, wobei ein elektrisches Potential der ersten Gateelektrode konstant und unterschiedlich zu einem elektrischen Potential der zweiten Gateelektrode ist.
  27. Halbleitervorrichtung nach Anspruch 26, die weiterhin aufweist: eine Spannungssteuerschaltung (VCC), die auf dem Halbleitersubstrat angeordnet ist, wobei das konstante elektrische Potential von der Spannungssteuerschaltung angelegt wird.
  28. Halbleitervorrichtung nach einem der Ansprüche 22 bis 27, die weiterhin eine metallische Verdrahtung aufweist, die mit der ersten Gateelektrode oder der zweiten Gateelektrode überlappt.
  29. Halbleitervorrichtung nach einem der Ansprüche 22 bis 28, wobei mindestens zwei der Mehrzahl von ersten Transistoren eine erste Gateelektrode bzw. eine zweite Gateelektrode beinhalten, eine der ersten Elektroden und der zweiten Elektroden der zwei der Mehrzahl von ersten Transistoren durch eine einzelne Elektrode vorgesehen ist, die allen Kanalbereichen in den zwei der Mehrzahl von ersten Transistoren entspricht, eine der ersten Elektroden und der zweiten Elektroden der zwei der Mehrzahl von ersten Transistoren über eine Diffusionsschicht, die in dem Halbleitersubstrat angeordnet ist, elektrisch miteinander gekoppelt ist, und die andere der ersten Elektroden und der zweiten Elektroden der zwei der Mehrzahl von ersten Transistoren elektrisch voneinander getrennt ist.
  30. Halbleitervorrichtung nach einem der Ansprüche 22 bis 28, wobei die Mehrzahl von ersten Transistoren in dem Halbleitersubstrat auf eine Gruppenweise oder auf eine Matrixweise angeordnet ist, um voneinander getrennt zu sein, eine der ersten Gateelektroden, der ersten Elektroden und der zweiten Elektroden der Mehrzahl von ersten Transistoren über eine Verdrahtung elektrisch miteinander gekoppelt ist.
  31. Halbleitervorrichtung nach einem der Ansprüche 22 bis 28, wobei die Mehrzahl von ersten Transistoren in dem Halbleitersubstrat auf eine Gruppenweise oder eine Matrixweise angeordnet ist, um voneinander getrennt zu sein, die erste Gateelektrode von jedem ersten Transistor über Verdrahtungen elektrisch mit der ersten Elektrode bzw. der zweiten Elektrode gekoppelt ist.
  32. Halbleitervorrichtung nach einem der Ansprüche 22 bis 31, wobei die erste Elektrode von jedem ersten Transistor eine Drainelektrode vorsieht, die zweite Elektrode von jedem ersten Transistor eine Sourceelektrode vorsieht, und die Drainelektrode und die Sourceelektrode von jedem ersten Transistor in einer Stromleitung einer Antriebslast gekoppelt und angeordnet sind, um eine LDMOS-Struktur vorzusehen.
  33. Halbleitervorrichtung nach einem der Ansprüche 22 bis 31, wobei die erste Elektrode von jedem ersten Transistor eine Drainelektrode vorsieht, die zweite Elektrode von jedem ersten Transistor eine Sourceelektrode vorsieht, und die Drainelektrode und die Sourceelektrode von jedem ersten Transistor in einer Stromleitung einer Antriebslast gekoppelt und angeordnet sind, um eine VDMOS-Struktur vorzusehen.
  34. Halbleitervorrichtung nach einem der Ansprüche 22 bis 31, wobei die erste Elektrode von jedem ersten Transistor eine Kollektorelektrode vorsieht, die zweite Elektrode von jedem ersten Transistor eine Emitterelektrode vorsieht, und die Kollektorelektrode und die Emitterelektrode von jedem ersten Transistor in einer Stromleitung einer Antriebslast gekoppelt und angeordnet sind, um eine IGBT-Struktur vorzusehen.
  35. Halbleitervorrichtung, die aufweist: eine Mehrzahl von ersten Transistoren (45, 45a, 45b, 45c, 52, 52a, 62, 62a, Ln1 bis Ln5, L1 bis L9) eines MOS-Typs, wobei die Mehrzahl von ersten Transistoren parallel zu einem Strompfad elektrisch gekoppelt ist, jeder erste Transistor eine erste Elektrode (D) und eine zweite Elektrode (S) beinhaltet, die auf dem Strompfad angeordnet sind, und weiterhin eine Gateelektrode (G) zum Steuern eines Stroms, der zwischen den ersten und zweiten Elektroden fließt, auf der Grundlage einer anliegenden Spannung beinhaltet, die Gateelektrode von mindestens einem der ersten Transistoren eine erste Steuerelektrode (451, 451a, 451b, 521, 521a) und eine zweite Steuerelektrode (452, 452a, 452b, 522, 522a) beinhaltet, die erste Steuerelektrode einen Kanalbereich bedeckt, der von der ersten Elektrode zu der zweiten Elektrode angeordnet ist, die erste Steuerelektrode zwischen der ersten Elektrode und der zweiten Elektrode öffnet und schließt, und die zweite Steuerelektrode die zweite Elektrode bedeckt.
  36. Halbleitervorrichtung nach Anspruch 35, wobei die erste Steuerelektrode mit mindestens einen Teil der zweiten Steuerelektrode überlappt.
  37. Halbleitervorrichtung nach Anspruch 35, wobei die zweite Steuerelektrode auf mindestens einen Teil der ersten Steuerelektrode überlappt ist.
  38. Halbleitervorrichtung nach Anspruch 35, wobei die erste Steuerelektrode und die zweite Steuerelektrode einander nicht überlappen.
  39. Halbleitervorrichtung nach Anspruch 38, die weiterhin einen Bereich (434) aufweist, der einen Leitfähigkeitstyp aufweist, der zu dem des Kanalbereichs unterschiedlich ist, wobei der Bereich zwischen der ersten Steuerelektrode und der zweiten Steuerelektrode angeordnet ist.
  40. Halbleitervorrichtung nach einem der Ansprüche 35 bis 39, wobei ein elektrisches Potential der zweiten Steuerelektrode konstant und unterschiedlich zu einem elektrischen Potential der ersten Steuerelektrode ist.
  41. Halbleitervorrichtung nach Anspruch 40, wobei die zweite Steuerelektrode ein elektrisches Potential aufweist, um eine elektrische Ladung auf einer Oberfläche der zweiten Elektrode zu akkumulieren.
  42. Halbleitervorrichtung nach Anspruch 40 oder 41, die weiterhin aufweist: eine Spannungssteuerschaltung, die auf dem Halbleitersubstrat angeordnet ist, wobei das konstante elektrische Potential von der Spannungssteuerschaltung angelegt wird.
  43. Halbleitervorrichtung nach Anspruch 40, wobei das elektrische Potential der zweiten Steuerelektrode gleich zu dem elektrischen Potential der ersten Elektrode ist.
  44. Halbleitervorrichtung nach einem der Ansprüche 35 bis 43, die weiterhin eine metallische Verdrahtung aufweist, die mit der ersten Gateelektrode oder der zweiten Gateelektrode überlappt ist.
  45. Halbleitervorrichtung nach einem der Ansprüche 35 bis 44, wobei mindestens zwei der Mehrzahl von ersten Transistoren eine erste Steuerelektrode und eine zweite Steuerelektrode beinhalten, die ersten Steuerelektroden der zwei der Mehrzahl von ersten Transistoren durch eine einzelne Elektrode vorgesehen sind, die allen Kanalbereichen in den zwei der Mehrzahl von ersten Transistoren entspricht, eine der ersten Elektroden und der zweiten Elektroden der zwei der Mehrzahl von ersten Transistoren über eine Diffusionsschicht, die in dem Halbleitersubstrat angeordnet ist, elektrisch miteinander gekoppelt ist, und die andere der ersten Elektroden und der zweiten Elektroden der zwei der Mehrzahl von ersten Transistoren elektrisch voneinander getrennt ist.
  46. Halbleitervorrichtung nach einem der Ansprüche 35 bis 44, wobei die Mehrzahl von ersten Transistoren in dem Halbleitersubstrat auf eine Gruppenweise oder auf eine Matrixweise angeordnet ist, um voneinander getrennt zu sein, die erste Steuerelektrode über eine Verdrahtung elektrisch mit einer der ersten Elektrode und der zweiten Elektrode gekoppelt ist.
  47. Halbleitervorrichtung nach einem der Ansprüche 35 bis 46, wobei die erste Elektrode von jedem ersten Transistor eine Drainelektrode vorsieht, die zweite Elektrode von jedem ersten Transistor eine Sourceelektrode vorsieht, und die Drainelektrode und die Sourceelektrode von jedem ersten Transistor in einer Stromleitung einer Antriebslast gekoppelt und angeordnet sind, um eine LDMOS-Struktur vorzusehen.
  48. Halbleitervorrichtung nach einem der Ansprüche 35 bis 46, wobei die erste Elektrode von jedem ersten Transistor eine Drainelektrode vorsieht, die zweite Elektrode von jedem ersten Transistor eine Sourceelektrode vorsieht, und die Drainelektrode und die Sourceelektrode von jedem ersten Transistor in einer Stromleitung einer Antriebslast gekoppelt und angeordnet sind, um eine VDMOS-Struktur vorzusehen.
  49. Halbleitervorrichtung nach einem der Ansprüche 35 bis 46, wobei die erste Elektrode von jedem ersten Transistor eine Kollektorelektrode vorsieht, die zweite Elektrode von jedem ersten Transistor eine Emitterelektrode vorsieht, und die Kollektorelektrode und die Emitterelektrode von jedem ersten Transistor in einer Stromleitung einer Antriebslast gekoppelt und angeordnet sind, um eine IGBT-Struktur vorzusehen.
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