DE102006038860B4 - Halbleitervorrichtung - Google Patents

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Abstract

Pegelschieberschaltung mit einer Halbleitervorrichtung, wobei die Halbleitervorrichtung aufweist:
eine N–-Region (2), die in einer Oberflächenregion eines P-Substrats (1) ausgebildet ist,
eine P-Region (4), die in der Oberflächenregion ausgebildet ist, wobei die P-Region in der N–-Region enthalten ist oder benachbart zu der N–-Region ist,
eines oder mehrere Halbleiterelemente, von denen jedes eine erste N-Region (5) und eine zweite N-Region (7a) aufweist, die in einem Abschnitt der P-Region ausgebildet sind, wobei die erste N-Region (5) und die zweite N-Region (7a) voneinander getrennt sind, eine auf der ersten N-Region (5) ausgebildete erste Elektrode (10), eine auf der zweiten N-Region (7a) ausgebildete zweite Elektrode (12) und eine Gateelektrode (11), die über einer Oberfläche der P-Region (4) zwischen der ersten N-Region (5) und der zweiten N-Region (7a) ausgebildet ist,
wobei die erste N-Region (5) und die zweite N-Region (7a) durch die P-Region (4) umgeben sind und von der N–-Region (2) getrennt...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung einschließlich eines NMOSFET, beispielsweise zur Verwendung in einer Pegelschieberschaltung.
  • US 2005/0145975 A1 beschreibt einen Leistungs-MOSFET mit einer Schottkydiode. Im Einzelnen werden ein N-MOSFET und eine Schottkydiode in einem n-Offsetbereich in einer p-Wanne offenbart. Die p-Wanne liegt ihrerseits in einer n-Wanne, die in einem p-Substrat angeordnet ist. Für die p-Wanne und die n-Wanne wird jeweils vorgeschlagen, dass die entsprechenden Dotierungsprofile so zu wählen sind, dass jeweils eine Zweifach-Resurf-Bedingung vorliegt. Zur Verhinderung von Durchgriffen sollen dabei die Drain und die n-Wanne auf das gleiche Potential gelegt werden und die p-Wanne und das p-Substrat auf das gleiche Potential gelegt werden.
  • US 2004/0071026 A1 beschreibt eine integrierte Halbleiterschaltung, welche MIS-Transistoren enthält, bei der die Leistungsaufnahme verringert ist. Insbesondere soll der Gate-Tunnelstrom eines miniaturisierten MIS-Transistors unterdrückt werden.
  • US 6809 393 B1 beschreibt einen Pegelschieber, welcher einen NMOSFET aufweist, der aus einer ersten isolierten Region in dem Oberflächenabschnitt eines P-Substrats ausgebildet ist.
  • US 2005/0045964 A1 beschreibt eine Transistorschaltung, welche einen NMOS- und einen PMOS-Transistor aufweist.
  • Eine Treiberschaltung für ein Gerät eines Bipolartransistors mit isoliertem Gate (IGBT) auf der Seite eines hohen Potentials ist beispielsweise unter Verwendung eines Halbleitersubstrates 1 gestaltet, wie beispielsweise in 16 und 18 gezeigt.
  • Diese Treiberschaltung beinhaltet, wie in 19 gezeigt, zwei Pegelschieberschaltungen, von denen jede aus einem NMOSFET 131 (oder 132) und einem Widerstand R aufgebaut ist, und eine hochpotentialseitige Steuerlogik 51 und eine niederpotentialseitige Steuerlogik 52, von denen jede aus einer CMOS-Logik aufgebaut ist. Dadurch wirkt sie als eine Schaltung zum Ansteuern der Gates der IGBTs 61 und 62. Eine integrierte Hochspannungsschaltung, die eine Pegelschieberschaltung zum Ausgeben eines Signals mit einem Pegel, der dadurch verschoben ist, beinhaltet, ist typischerweise in üblicher Weise (siehe beispielsweise das US-Patent Nr. 5 801 418 ) verfügbar zur Verwendung in einer CMOS-Logik einer Schaltung zum Treiben eines hochpotentialseitigen Gates eines IGBT in einer Halbbrückenverbindung unter Verwendung von IGBTs, wie in 19 gezeigt. Es ist zu beachten, daß ein in 16 gezeigter CMOS-Transistor und andere Zeichnungen einen beispielhaften Aufbau haben, der mit einer schwebenden Spannungsquelle arbeitet.
  • In 16 und 18 bezeichnet ein Bezugszeichen 1 ein P–-Substrat, ein Bezugszeichen 2 bezeichnet eine N–-Epitaxieschicht, ein Bezugszeichen 3 bezeichnet eine P-Region, die so ausgebildet ist, daß sie von einer Oberfläche der N–-Epitaxieschicht 2 das P–-Substrat 1 erreicht. Ein Bezugszeichen 104a bezeichnet eine P-Region, die in der Oberfläche der N–-Epitaxieschicht 2 ausgebildet ist, und ein Bezugszeichen 104b bezeichnet eine P–-Region, die getrennt von der P-Region 104a auf solch eine Weise ausgebildet ist, daß sie zu der P+-Region 3 führt (siehe 18).
  • Weiterhin bezeichnet ein Bezugszeichen 5 eine N+-Region, die in einer Oberfläche der P-Region 104a ausgebildet ist, ein Bezugszeichen 107a bezeichnet eine N+-Region, die in der Oberfläche der N–-Epitaxieschicht 2 so ausgebildet ist, daß sie durch die P–-Region 104b umgeben ist. Ein Bezugszeichen 107b bezeichnet eine N+-Region, die außerhalb der P–-Region 104b ausgebildet ist. Ein Bezugszeichen 8 bezeichnet eine P+-Region, die in der Oberfläche der P-Region 104a ausgebildet ist. Ein Bezugszeichen 9 bezeichnet eine Substratelektrode, die so ausgebildet ist, daß sie in Kontakt mit der P+-Region 3 ist. Ein Bezugszeichen 10 bezeichnet eine Sourceelektrode, die so ausgebildet ist, daß sie in Kontakt mit der N+-Region 5 und der P+-Region 8 ist. Ein Bezugszeichen 11 bezeichnet eine Gateelektrode, die auf einer Isolierschicht auf der Oberfläche der P-Region 104a, eingefügt zwischen die N+-Region 5 und die N–-Epitaxieschicht 2, ausgebildet ist. Ein Bezugszeichen 12 bezeichnet eine Drainelektrode, die so ausgebildet ist, daß sie in Kontakt zu der N+-Region 107a ist, und ein Bezugszeichen 13 bezeichnet eine schwebende Spannungsquellenelektrode, die auf der Oberfläche der N+-Region 107b ausgebildet ist.
  • 16 zeigt ein Beispiel der Anwendung einer doppelten Resurf-Technologie zum Ausgleichen eines elektrischen Oberflächenfeldes und veranschaulicht eine Ausdehnung (zwischen zwei gestrichelte Linien gefügter Abschnitt) einer Verarmungsschicht in einem Fall, in dem Vout ein maximal mögliches Potential (≈ Vh) erreicht hat zum Beleg, daß in diesem Fall die N–-Schicht 2 und die P–-Region 4b beim Anlegen der Spannung gleichzeitig verarmt werden, aber eine entsprechende Verarmungsschicht nicht die oben beschriebenen CMOS-Regionen erreicht, so daß die Vorrichtung in einem Zustand normal arbeiten kann, in dem ihr Potential bezüglich eines Substratpotentials hochgehalten wird.
  • In einem in 19 gezeigten Schaltungsaufbau ist der NMOS-Transistor 131 oder 132, der ein logisches Signal basierend auf einem normalen Referenz-Substratpotential zu einer Logikschaltung mit einem schwebenden Potential überträgt, unverzichtbar, so daß in einem vorgesehenen planaren Aufbau, der in 18 gezeigt ist, NMOS-Transistoren ausgebildet sind, welche entsprechend Querschnittsstrukturen aufweisen, die in 16 gezeigt sind. Wenn in der so aufgebauten Treiberschaltung der NMOS-Transistor 131 AN geschaltet wird, fließt ein Strom durch den Widerstand R, was einen Unterschied in dem Potential zwischen V1 und Vd verursacht.
  • Es soll bemerkt werden, daß, obwohl die N+-Regionen 107a und 107b durch die N–-Epitaxieschicht 2 miteinander verbunden sind, die N–-Epitaxieschicht 2 zum Hervorrufen einer Potentialbarriere einer Verarmungsschicht verarmt ist, was wiederum einen elektrischen Strom abschneidet.
  • Bei einem in 16 gezeigten herkömmlichen Aufbau tritt jedoch das Problem auf, daß, wenn eine Spannung, die an V1 angelegt ist, absinkt, in der N–-Epitaxieschicht 2 eine nichtverarmte Region auftritt und einen in ihr ausgebildeten Strompfad (Abschnitt, der in 17 als ein Widerstand Rp bezeichnet ist) aufweist.
  • Dieses Problem kann zu der Schwierigkeit führen, daß ein effektiver Wert eines Widerstandswertes des Widerstandes R verringert ist, so daß die normale Übertragung eines Signals unmöglich gemacht wird.
  • Dieses Problem ist schwerwiegender in einem Fall, in dem eine Mehrzahl von NMOS-Transistoren ausgebildet ist (deren Draufsicht in 18 gezeigt ist und deren Schaltung in 19 gezeigt ist), da dieser JFET zwischen diesen NMOS-Transistoren ausgebildet ist, womit überaus schwer umzugehen ist.
  • Angesichts des Obigen ist es eine Aufgabe der vorliegenden Erfindung, eine Pegelschieberschaltung mit einer Halbleitervorrichtung bereitzustellen, die die Ausbildung eines unnötigen Strompfades verhindern kann, so daß ein normales Signal übertragen werden kann.
  • Die Aufgabe wird gelöst durch eine Pegelschieberschaltung nach Anspruch 1.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
  • Gemäß der Halbleitervorrichtung nach Anspruch 1 sind die erste N-Region und die zweite N-Region durch die P-Region umgeben und von der N–-Region getrennt, so daß es möglich ist, eine Halbleitervorrichtung bereitzustellen, die die Ausbildung eines unnötigen Strompfades zwischen einem Halbleiterelement und irgendeinem weiteren Schaltungselement verhindern kann und dadurch ein normales Signal überträgt.
  • Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung werden deutlicher anhand der nachfolgenden Beschreibung unter Zuhilfenahme der beigefügten Zeichnungen. Von den Figuren zeigen:
  • 1 eine Querschnittsansicht einer Halbleitervorrichtung einer ersten Ausführungsform in Zusammenhang mit der vorliegenden Erfindung;
  • 2 eine Querschnittsansicht, die eine Verarmungsschicht zeigt, welche in einem Fall ausgebildet ist, in dem eine Hochspannung an eine schwebende Spannungsversorgungselektrode bei der Halbleitervorrichtung von 1 angelegt ist;
  • 3A eine Draufsicht auf die Halbleitervorrichtung der ersten Ausführungsform in einem Fall, in dem ein Sourcepotential gemeinsam zwei NMOSFETs zugeführt wird;
  • 3B eine Draufsicht der Halbleitervorrichtung der ersten Ausführungsform;
  • 4 einen Schaltplan der Halbleitervorrichtung der ersten Ausführungsform;
  • 5A eine Draufsicht einer Halbleitervorrichtung gemäß eines abgewandelten Beispiels 1 der ersten Ausführungsform in einem Fall, in dem ein Sourcepotential den beiden NMOSFETs gemeinsam zugeführt wird;
  • 5B eine Draufsicht der Halbleitervorrichtung des abgewandelten Beispiels 1 der ersten Ausführungsform;
  • 6A eine Draufsicht einer weiteren Halbleitevorrichtung gemäß dem abgewandelten Beispiel 1 der ersten Ausführungsform in einem Fall, in dem ein Sourcepotential gemeinsam den beiden NMOSFETs zugeführt wird;
  • 6B eine Draufsicht einer weiteren Halbleitervorrichtung des abgewandelten Beispiels 1 der ersten Ausführungsform;
  • 7 eine Draufsicht einer Halbleitervorrichtung einer zweiten Ausführungsform in Zusammenhang mit der vorliegenden Erfindung;
  • 8 eine Draufsicht einer Halbleitervorrichtung einer dritten Ausführungsform in Zusammenhang mit der vorliegenden Erfindung;
  • 9 eine Querschnittsansicht einer Halbleitervorrichtung einer vierten Ausführungsform in Zusammenhang mit der vorliegenden Erfindung;
  • 10A eine Querschnittsansicht einer Halbleitervorrichtung einer fünften Ausführungsform in Bezug auf die vorliegende Erfindung;
  • 10B eine Querschnittsansicht einer Halbleitervorrichtung in Bezug auf ein abgewandeltes Beispiel der fünften Ausführungsform;
  • 11 eine schematische Querschnittsansicht, die ein Beispiel des Ausbildens einer P-Schicht 4b der ersten Ausführungsform zeigt;
  • 12 eine Querschnittsansicht einer Halbleitervorrichtung einer sechsten Ausführungsform in Bezug auf die vorliegende Erfindung;
  • 13A eine Querschnittsansicht einer siebten Ausführungsform in Bezug auf die vorliegende Erfindung;
  • 13B eine Querschnittsansicht, die zeigt, wie eine Verarmungsschicht ausgebildet wird, wenn eine Vorspannung in Sperrichtung bei einer Halbleitervorrichtung der siebten Ausführungsform erhöht wird;
  • 14A eine Querschnittsansicht einer achten Ausführungsform in Bezug auf die vorliegende Erfindung;
  • 14B eine Querschnittsansicht, die zeigt, wie eine Verarmungsschicht ausgebildet wird, wenn eine Vorspannung in Sperrichtung bei einer Halbleitervorrichtung der achten Ausführungsform erhöht wird;
  • 15 eine Querschnittsansicht einer neunten Ausführungsform in Bezug auf die vorliegende Erfindung;
  • 16 eine Querschnittsansicht einer Halbleitervorrichtung eines bekannten Beispiels;
  • 17 eine Querschnittsansicht, die eine Verarmungsschicht zeigt, welche in einem Fall ausgebildet wird, in dem eine niedrige Spannung einer schwebenden Spannungsversorgungselektrode bei der Halbleitervorrichtung des bekannten Beispiels zugeführt wird;
  • 18 eine Draufsicht der Halbleitervorrichtung des bekannten Beispiels; und
  • 19 einen Schaltplan der Halbleitervorrichtung des bekannten Beispiels.
  • (Erste Ausführungsform)
  • Eine Halbleitervorrichtung der vorliegenden ersten Ausführungsform ist eine Treiberschaltung für Gates der Bipolartransistoren mit isoliertem Gate (IGBTs) 61 und 62, die auf einem P-Substrat 1 vorgesehen sind, bei dem in einer seiner Oberflächen eine N–-Epitaxieschicht 2 ausgebildet ist. Wie in 4 gezeigt, beinhaltet die Treiberschaltung eine hochpotentialseitige Steuerlogik 51 und eine niederpotentialseitige Steuerlogik 52, welche mit den entsprechenden Gates der IGBTs 61 und 62 verbunden sind, und zwei Pegelschieberschaltungen, von denen jede durch einen NMOSFET 31 und einen Widerstand Rausgebildet ist.
  • Wie in 3B gezeigt, sind speziell die hochpotentialseitige Steuerlogik 51 und die niederpotentialseitige Steuerlogik 52 in einer CMOS-Region des P-Substrats 1 ausgebildet und die beiden NMOSFETs 31 sind nebeneinander in einem Zustand angeordnet, in dem sie voneinander durch eine P-Region 4 getrennt sind. Der Aufbau ist dergestalt, daß der Widerstand R zwischen jedem der NMOSFETs 31 und der hochpotentialseitigen Steuerlogik 51 in der CMOS-Region angeordnet ist.
  • Ein CMOS-Transistor in dieser CMOS-Region arbeitet mit einer schwebenden Spannungsversorgung und wird typischerweise in einer CMOS-Logik verwendet, welche die Treiberschaltung für das Gate des hochpotentialseitigen IGBT in einer Halbbrückenverbindung durch Verwenden von IGBTs bildet, wie in 4 gezeigt.
  • Es soll bemerkt werden, daß die Halbleitervorrichtung der vorliegenden ersten Ausführungsform als Besonderheit aufweist, daß die NMOSFETs 31 der Pegelschieberschaltungen durch eine P-Region umgeben sind und von der N–-Epitaxieschicht 2 getrennt sind, so daß die Ausbildung einer unnötigen Verbindung zwischen den NMOSFETs 21 und 22 und irgendeinem anderen Schaltungselement verhindert wird.
  • Im folgenden wird die Halbleitervorrichtung der ersten Ausführungsform unter Bezugnahme auf 1, welche einen Querschnitt der NMOSFETs 31 und einen schematischen Querschnitt der CMOS-Region zeigt, spezieller beschrieben werden.
  • Die Halbleitervorrichtung der vorliegenden ersten Ausführungsform ist unter Verwendung des P-Substrats 1 aufgebaut, bei dem in einer seiner beiden Oberflächen die N–-Epitaxieschicht 2 wie oben beschrieben ausgebildet ist.
  • Speziell ist zunächst in einem Abschnitt der N–-Epitaxieschicht 2 die P-Region 4 vorgesehen, in der die NMOSFETs ausgebildet werden sollen. Diese P-Region 4 ist beispielsweise aus einer P-Region 4a und einer P–-Region 4b zusammengesetzt und in solch einer Tiefe ausgebildet, daß sie nicht von einer Oberfläche der N–-Epitaxieschicht 2 in solch einer Weise zu dem P-Substrat 1 reicht, daß die N–-Epitaxieschicht 2 zwischen sowohl die P-Region 4a als auch die P–-Region 4b und das P-Substrat 1 gefügt ist.
  • Obwohl bei der ersten Ausführungsform diese P-Region aus der P-Region 4a und der P–-Region 4b mit unterschiedlichen Ladungsträgerkonzentrationen als ein bevorzugter Aspekt ausgebildet ist, ist die vorliegende Erfindung nicht hierauf beschränkt und die P-Region 4 kann aus einer einzigen P-Schicht ausgebildet sein.
  • Als nächstes ist in der P-Region 4a eine N+-Region 5 vorgesehen, welche eine Source-Region des NMOSFET wird, und eine N–-Region 6 ist in der P–-Region 4b mit einem vorbestimmten Zwischenraum zu der N+-Region 5 vorgesehen. Weiterhin ist eine N+-Region 7a als Drain-Region auf der von der N+-Region 5 weit entfernten Seite in der N–-Region 6 vorgesehen. In der P-Region 4a ist eine P+-Region 8 so vorgesehen, daß sie benachbart zu der N+-Region 5 ist. Dadurch sind die Source-Region (N+-Region 5), die Drain-Region (N+-Region 7a) und eine Kanalregion zwischen der N+-Region 5 und der N–-Region 6 des NMOSFET ausgebildet. Eine Sourceelektrode ist über die Source-Region (N+-Region 5) und die P+-Region 8 hinweg vorgesehen, eine Drainelektrode 12 ist auf der Drain-Region (N+-Region 7a) vorgesehen und eine Gateelektrode 11 ist über einen Gateoxidfilm (nicht gezeigt) über der Kanalregion vorgesehen.
  • Es soll bemerkt werden, daß vorzugsweise eine Ladungsträgerkonzentration der N–-Region 6 zwischen der N+-Region 5 und der N+-Region 7a so gewählt ist, daß ein elektrisches Feld an der Oberfläche gleichförmig sein kann (d. h. Resurf (reduziertes Oberflächenfeld)-Bedingungen sind erfüllt).
  • In diesem Fall sind bei der vorliegenden ersten Ausführungsform in der P-Region 4 die N+-Region 5, die N–-Region 6 und die N+-Region 7a in solch einer Tiefe ausgebildet, daß sie nicht die N–--Epitaxieschicht 2 erreichen und die P-Region 4 ist immer zwischen der N–-Epitaxieschicht 2 und sowohl der N–-Region 6 als auch der N+-Region 7a vorhanden. Folglich sind aufgrund der P-Region 4 die N-Typ-Source und -Drain des NMOSFET durch eine Potentialbarriere umgeben und durch diese Potentialbarriere von einer schwebenden Spannungsversorgungselektrode 13, die außerhalb der P-Region 4 vorgesehen ist, und einem MOSFET in der CMOS-Region getrennt.
  • Bei der ersten Ausführungsform sind der Widerstand R und die mit dem oben beschriebenen MOSFET zu verbindende schwebende Spannungsversorgungselektrode wie im folgenden beschrieben zum Aufbau der Pegelschieberschaitung vorgesehen.
  • Speziell ist die schwebende Spannungsversorgungselektrode 13 außerhalb der P-Region 4 ausgebildet und mit der N–-Epitaxieschicht 2 verbunden. Wie in 1 gezeigt, ist beispielsweise diese schwebende Spannungsversorgungselektrode 13 zur Verbindung mit einer CMOS-Logikschaltung, die in der N–-Epitaxieschicht 2 außerhalb der P-Region 4 vorgesehen ist, über die P+-Region, welche die Source oder die Drain des PMOSFET ist, und die dazu benachbarte N+-Region 7b hinweg vorgesehen. Der Widerstand R ist dann zwischen die Drainelektrode 12 und die schwebende Spannungsversorgungselektrode 13 geschaltet.
  • Dadurch ist die Pegelschieberschaltung der ersten Ausführungsform ausgebildet, in der der MOSFET, der Widerstand R und die schwebende Spannungsversorgungselektrode 13 miteinander verbunden sind.
  • Es soll bemerkt werden, daß ein Bezugszeichen 3 eine P+-Region bezeichnet, die so ausgebildet ist, daß sie von der Oberfläche der N–-Epitaxieschicht 2 zu dem P–-Substrat 1 reicht. Ein Bezugszeichen 4c bezeichnet eine P–-Region, die so ausgebildet ist, daß sie in Kontakt zu der P+-Region 3 ist. Ein Bezugszeichen 9 bezeichnet eine Substratelektrode, die so ausgebildet ist, daß sie in Kontakt zu der P+-Region 3 ist. Die Substratelektrode 9 ist mit Masse verbunden.
  • Auf solch eine Weise sind in der Treiberschaltung der ersten Ausführungsform die beiden NMOSFETs 31 ausgebildet, die ein logisches Signal basierend auf einem herkömmlichen Substratpotential zu einer Logikschaltung mit einem schwebenden Potential übertragen. Mit anderen Worten, die Schaltung macht sich die Tatsache zunutze, daß, wenn der NMOSFET 31 AN geschaltet ist, ein Strom durch den Widerstand R fließt zum Hervorrufen eines Unterschiedes im Potential zwischen V1 und Vd1 (oder Vd2) (siehe die Schaltung von 4).
  • Im folgenden wird eine Verarmungsschicht beschrieben, die entsprechend der an der schwebenden Spannungsversorgungselektrode 13 anliegenden Spannung V1 ausgebildet ist.
  • Wenn die an die schwebende Spannungsversorgungselektrode 13 angelegte Spannung V1 hoch ist, verwendet die vorliegende erste Ausführungsform eine Dreifach-Resurf-Struktur (Dreifach-Oberflächenfeldreduzierungsstruktur), bei der, sobald die Spannung angelegt wird, die N–-Epitaxieschicht 2, die P–-Region 4bund die N–-Region 6 gleichzeitig verarmt werden, wodurch ein elektrisches Feld an der Oberfläche, wie in 2 gezeigt, gleichförmig gemacht wird.
  • Bei der Dreifach-Resurf-Struktur sind in der Vertikalrichtung abwechselnd eine N-Dotierungsschicht und eine P-Dotierungsschicht angeordnet (in diesem Fall sind das P-Substrat 1, die N–-Epitaxieschicht 2, die P–-Region 4b und die N–-Region 6 aufeinandergeschichtet), so daß sie gegenseitig verarmt werden, wenn eine Vorspannung in Sperrichtung angelegt wird, bis sie mit Ausnahme der untersten Schichtregion vollständig verarmt sind, wodurch das elektrische Oberflächenfeld gleichförmig gemacht wird und ein maximales elektrisches Feld begrenzt wird. Ein hauptsächlicher Betriebszustand für diese Verarmung ist der, daß der obige Vorgang abgeschlossen ist, bevor ein Avalanche (Lawinendurchbruch) auftritt.
  • Ein maximal zulässiger Betrag der angereicherten Ladung, der nicht einen Avalanche-Effekt in einer Silicium-Verarmungsschicht hervorruft, ist ungefähr 1 × 1012 Coulomb/cm2. Bei der Dreifach-Resurf-Struktur der ersten Ausführungsform sind die drei Schichten vertikal geschichtet, so daß dieser Wert verdreifacht ist zum Bereitstellen eines Gesamtbetrages der angereicherten Ladung von 3 × 1012 Coulomb/cm2.
  • Bei der vorliegenden ersten Ausführungsform ist der Gesamtbetrag der akkumulierten Ladung der N–-Epitaxieschicht 2 gleich 2 × 1012 Coulomb/cm2, da sie gleichzeitig von oben und unten verarmt wird, und der akkumulierte Ladungsbetrag der N–-Schicht 6 ist 1 × 1012 Coulomb/cm2, da sie lediglich von dem Boden aus verarmt wird, was in einem Gesamtbetrag der akkumulierten Ladung von 3 × 1012 Coulomb/cm2 resultiert.
  • Wie in dieser 2 gezeigt, erreicht bei der so aufgebauten ersten Ausführungsform die Verarmungsschicht nicht die oben beschriebene CMOS-Region, so daß die Vorrichtung in einem Zustand normal betrieben werden kann, in dem ihre Spannung bezüglich eines Substratpotentials hoch gehalten wird.
  • Wenn auf der anderen Seite die der schwebenden Spannungsversorgungselektrode 13 zugeführte Spannung abnimmt, ist die P–-Region 4b nicht verarmt (1). In solch einem Fall gelangt in einer herkömmlichen Treiberschaltung, wie sie in dem Abschnitt über den Stand der Technik beschrieben wurde, ein durch den NMOSFET fließender Strom in die N–-Epitaxieschicht 2.
  • In 1 und 2 ist die Verarmungsschicht eine Region zwischen gestrichelten Linien V1 und V2. Dies ist ebenso für die anderen Querschnittsansichten der Fall.
  • Im Gegensatz dazu verhindert bei der Treiberschaltung der vorliegenden Erfindung (die vorliegende erste Ausführungsform) eine Potentialbarriere aufgrund der P–-Region 4b, daß ein durch den NMOS fließender Strom die N–-Epitaxieschicht 2 erreicht, sogar wenn die an der schwebenden Spannungsversorgungselektrode 13 angelegte Spannung V1 abnimmt.
  • Deshalb kann bei der Treiberschaltung der vorliegenden ersten Ausführungsform eine stabile Ansteuerung verwirklicht werden ohne einen Effektivwert des Widerstands R zu verändern oder eine Wechselwirkung zwischen dem NMOS-Transistor zu verursachen, im Gegensatz zu dem bekannten Beispiel.
  • Bei der Treiberschaltung der vorliegenden ersten Ausführungsform, wie in 3B gezeigt, sind die beiden P-Regionen 4, von denen jede die P-Region 4a und die P–-Region 4b beinhaltet, voneinander getrennt und die P-Region 4 ist ebenfalls von der mit der P-Region 3 verbundenen P–-Region 4c getrennt. Dies bedeutet, durch Anordnen der N–-Epitaxieschicht 2 zwischen den beiden P-Regionen 4 und zwischen jeder P-Region 4 und der P-Region 3 macht es eine Potentialbarriere aufgrund der N–-Epitaxieschicht 2 möglich, die Sourcepotentiale der beiden NMOSFETs unabhängig voneinander aufrechtzuerhalten. Dadurch wird für jeden der NMOSFETs das Erfassen eines auf der Sourceseite durch die Vorrichtung fließenden Stromes ermöglicht.
  • Wie in 3A gezeigt, kann bei der vorliegenden Erfindung jedoch den NMOS-Transistoren gemeinsam ein Sourcepotential zugeführt werden und die P-Region 4a und die P-Region 3 können ebenfalls so ausgebildet werden, daß sie in Kontakt miteinander sind.
  • (Abgewandeltes Beispiel 1)
  • Obwohl bei der obigen Beschreibung der ersten Ausführungsform herausgestellt wurde, daß vorzugsweise für einen Abschnitt, in dem ein NMOSFET ausgebildet wird, eine Dreifach-Resurf-Struktur verwendet wird, kann beispielsweise eine Doppel-Resurf-Struktur für einen anderen Abschnitt als jene, in denen der NMOSFET ausgebildet wird, verwendet werden.
  • In einem Fall jedoch, in dem eine Dreifach-Resurf-Struktur für einen Abschnitt verwendet wird, in dem ein NMOSFET ausgebildet ist, wird vorzugsweise die Dreifach-Resurf-Struktur ebenfalls für einen anderen Abschnitt als jene, in denen der NMOSFET ausgebildet wird, verwendet.
  • Speziell ist eine geschichtete Struktur einschließlich einer N-Schicht, einer P-Schicht und einer N-Schicht, die in dieser Reihenfolge ausgehend von dem Substrat 1 geschichtet sind, benachbart zu einem anderen Abschnitt als jenen, in denen ein NMOSFET ausgebildet ist, ausgebildet und Verunreinigungskonzentrationen der N-Schicht, P-Schicht und N-Schicht dieser Schichtstruktur sind so gewählt, daß ein elektrisches Feld an der Oberfläche gleichförmig ist. Ein Beispiel, in dem eine Dreifach-Resurf-Struktur für einen anderen Abschnitt, als jene, bei denen ein NMOSFET vorhanden ist, verwendet wird, ist in einer Draufsicht von 5A oder 5B gezeigt. 5A zeigt ein Beispiel von 3A in einem Fall, in dem ein Dreifach-Resurf-Aufbau für einen anderen Abschnitt als jene, wo ein NMOSFET ist, verwendet wird. 5B zeigt ein Beispiel von 3B in einem Fall, in dem die Dreifach-Resurf-Struktur für einen anderen Abschnitt als jene, in denen der NMOSFET ist, verwendet wird.
  • Mit anderen Worten, wenn ein Doppel-Resurf-Aufbau für eine Region verwendet wird, in der kein NMOSFET ausgebildet ist, ist es unmöglich, die Verminderung der elektrischen Felder in der P–-Region 4b eines Dreifach-Resurf-Aufbaus und der P–-Region 4c des Doppel-Resurf-Aufbaus zu optimieren, wenn nicht die Akkumulationskonzentrationen dieser Regionen verändert werden. Wenn im Gegensatz dazu der Dreifach-Resurf-Aufbau ebenfalls für einen Außenbereich des NMOSFET verwendet wird, ist es nicht notwendig, die P–-Region 4c getrennt vorzusehen und es ist möglich, die Prozeßkosten zu verringern.
  • (Abgewandeltes Beispiel 2)
  • Bei der ersten Ausführungsform wurden die P–-Region 4b oder die P–-Region 4c auf beiden Seiten eines Abschnitts vorgesehen, in dem ein NMOSFET ausgebildet ist. Bei der vorliegenden Ausführungsform kann jedoch statt der 2-Region 4b oder der P–-Region 4c, die auf beiden Seiten eines Abschnittes vorgesehen sind, in dem ein NMOSFET ausgebildet ist, die N–-Epitaxieschicht 2 freigelegt sein.
  • In solch einem Fall hat eine Region, in der der NMOSFET ausgebildet ist, einen Dreifach-Resurf-Aufbau und andere Abschnitte als diese Region haben einen gewöhnlichen Resurf-Aufbau. Entsprechend ist es notwendig, die N–-Schicht 2 so auszubilden, daß sie die gewöhnlichen Resurf-Bedingungen erfüllt. Weiterhin ist es notwendig, die P–-Schicht 4b und die N–-Schicht 6 so flach wie möglich auszubilden, damit nicht stark von den Dreifach-Resurf-Bedingungen in der NMOSFET-Region abgewichen wird.
  • Ein schwerwiegendes Problem tritt jedoch nicht auf, da für eine Akkumulationskonzentration bei den Resurf-Bedingungen eine obere Grenze gesetzt ist, und der vorliegende Aufbau stößt auf eine Abweichung lediglich in einer Richtung des Abfalls der Akkumulationskonzentrationen. Weiterhin tritt ein größeres Problem nicht auf, da Gegenmaßnahmen zum Erhalt eines Durchbruchspannungs-Spielraums getroffen werden können durch Vergrößern einer Länge (Resurf-Länge) der N–-Region 6 lediglich in einem Abschnitt, in dem die Vorrichtung ausgebildet ist.
  • Im Gegensatz dazu schreiben die Dreifach-Resurf-Bedingungen einen engeren optimalen Bereich vor als die herkömmlichen Resurf-Bedingungen und eine genaue Prozeßsteuerung ist notwendig. Gemäß einem Aufbau nach 6A und dergleichen kann jedoch der Vorteil der einfachen Herstellbarkeit erzielt werden, da es möglich ist, soweit als möglich von der Herstellung des Dreifach-Resurf-Aufbaus abzusehen.
  • Man beachte, daß 6A 3A entspricht und 6B 3B entspricht.
  • Gemäß der oben beschriebenen ersten Ausführungsform kann die P–-Region 4b, welche die Region, in der ein NMOSFET ausgebildet ist, und die N–-Region 2 voneinander trennt, auf einfache Weise ausgebildet werden durch Verwenden einer SiO2-Maske M1 und eines Fotolackes S1, wie beispielsweise in 11 gezeigt. Dies bedeutet, wenn zum Ausbilden der unter der N–-Region 6 zu vergrabenden P–-Region 4b eine Hochenergieimplantation verwendet wird, kann eine Implantationstiefe in einer Region, in der die Maske M1 ausgebildet ist, zu einem Niveau einer Oberfläche des Si der N–-Epitaxieschicht 2 ausgerichtet werden, wodurch die P–-Region 4b in einer Schüsselgestalt ausgebildet wird. Durch lediglich einmaliges Durchführen eines Ionenimplantationsvorgangs kann auf diese Weise die P–-Region 4b, die die N–-Region 6 von der N–-Region 2 trennt, ausgebildet werden, wodurch die Prozeßkosten niedrig gehalten werden.
  • (Zweite Ausführungsform)
  • Eine Halbleitervorrichtung der zweiten Ausführungsform hat den gleichen Aufbau wie die Halbleitervorrichtung der ersten Ausführungsform, die in 3A gezeigt ist, mit der Ausnahme, daß, wie in 7 gezeigt, eine N-Trennschicht, die aus einer N–-Region 6a und einer N+-Region 7c ausgebildet ist, zwischen zwei NMOSFETs vorgesehen ist. Bei diesem Aufbau sind die N–-Region 6a und die N+-Region 7c getrennt von einer N–-Region 6 bzw. einer N+-Region 7a vorgesehen, so daß eine P–-Region 4bzwischen die N–-Region 6a und die N–-Region 6 und zwischen die N+-Region 7c und die N+-Region 7a gefügt ist.
  • Bei der so aufgebauten Halbleitervorrichtung der zweiten Ausführungsform beseitigt das Vorhandensein der unabhängigen N–-Region 6a und der N+-Region 7c zwischen den beiden NMOSFETs die kapazitive Kopplung aufgrund einer Übergangs(junction)-Kapazität zwischen ihnen und es ist möglich, eine gegenseitige Beeinflussung beim dynamischen Verhalten zu verhindern, wodurch ein genauerer Betrieb ermöglicht wird.
  • (Dritte Ausführungsform)
  • Eine Halbleitervorrichtung der dritten Ausführungsform hat den gleichen Aufbau wie die Halbleitervorrichtung der ersten Ausführungsform, die in 3B gezeigt ist, mit der Ausnahme, daß eine P-Trennschicht, die aus einer P–-Region 4d ausgebildet ist, zwischen zwei NMOSFETs vorgesehen ist, wie in 8 gezeigt. Bei diesem Aufbau ist die P–-Region 4d in einem Zustand vorgesehen, in dem sie von einer P-Region 4, in der jeder der NMOSFETs ausgebildet werden soll, getrennt ist, so daß eine N–-Epitaxieschicht 2 zwischen die P–-Region 4d und die P-Region 4 gefügt ist.
  • Bei der so aufgebauten Halbleitervorrichtung der dritten Ausführungsform beseitigt das Vorhandensein der unabhängigen P–-Region 4d zwischen den beiden NMOSFETs die kapazitive Kopplung aufgrund einer Übergangskapazität zwischen ihnen und es ist möglich, eine gegenseitige Beeinflussung beim Übergangsverhalten (dynamischen Verhalten) zu verhindern, wodurch eine genauere Funktion ermöglicht wird.
  • Bei einem in 6B gezeigten Aufbau ist es möglich, die kapazitive Kopplung aufgrund einer Übergangskapazität zwischen den NMOSFETs zu verringern durch Ausbilden der P-Region 4 für jeden NMOSFET und voneinander entfernte Anordnung derselben. Bei der vorliegenden dritten Ausführungsform ist es jedoch durch Vorsehen der P–-Region 4d zwischen den P-Regionen 4 möglich, die kapazitive Kopplung zu verringern ohne den Abstand zwischen den beiden P-Regionen 4 zu vergrößern.
  • (Vierte Ausführungsform)
  • Eine Halbleitervorrichtung der vierten Ausführungsform hat den gleichen Aufbau wie die Halbleitervorrichtung der ersten Ausführungsform (1) mit der Ausnahme, daß, wie in 9 gezeigt, eine P–-Region 4b als eine vergrabene Schicht in einer N–-Epitaxieschicht 2 ausgebildet ist und eine P-Region 29 zusätzlich zwischen N+-Region 7a und einer N+-Region 7b ausgebildet ist. Es soll bemerkt werden, daß die in der N–-Epitaxieschicht 2 vergrabene P–-Region 4b durch Implantieren von Ionen zum Ausbilden der P–-Region 4b und nachfolgendes epitaktisches Wiederaufwachsen der N–-Epitaxieschicht 2 ausgebildet werden kann oder die P–-Region 4b direkt durch eine Hochenergieimplantation ausgebildet werden kann.
  • Obwohl die P-Region 29 hinzugefügt ist, da es notwendig ist, die N+-Regionen 7a und 7b voneinander durch eine P-Region zu trennen, tritt kein Leckstrom zu der N–-Epitaxieschicht 2 auf, wenn die P–-Region 4b verarmt ist. Folglich kann die P-Region 29 in einen schwebenden Zustand versetzt werden, ohne daß sie verarmt ist, wie in 9 gezeigt, wenn eine Vorspannung in Sperrichtung angelegt ist.
  • Bei dem Beispiel der ersten Ausführungsform ist es notwendig, die Konzentrationen der N–-Epitaxieschicht 2, der P–-Region 4b und der N–-Region 6 abzustimmen. Gemäß dem Aufbau der vorliegenden vierten Ausführungsform kann jedoch der Prozeß auf einfachere Weise optimiert werden, da die Optimierung lediglich für eine Beziehung zwischen der N–-Epitaxieschicht 2 und der P–-Region 4b notwendig ist.
  • (Fünfte Ausführungsform)
  • Eine Halbleitervorrichtung der fünften Ausführungsform hat den gleichen Aufbau wie die Halbleitervorrichtung der vierten Ausführungsform, mit der Ausnahme, daß, wie in 10A gezeigt, die P-Region 29 wie die P-Region 3 durch Diffusion ausgebildet ist, so daß sie die P–-Schicht in dem P-Substrat 1 erreicht. Weiterhin ist eine vergrabene N+-Region 14 hinzugefügt zum Beibehalten einer Durchbruchsspannung gegenüber dem P–-Substrat 1.
  • Wenn bei dieser Halbleitervorrichtung der fünften Ausführungsform eine Sperrspannung angelegt ist, fällt das Potential der P-Region 29 bis die P–-Region 4b verarmt ist und in einen schwebenden Zustand gelangt, wie in 9 gezeigt. Gemäß dieser fünften Ausführungsform kann die P-Region 29 bei dem gleichen Vorgang wie beispielsweise die P-Region 3 ausgebildet werden und es ist möglich, die Prozeßkosten zu verringern.
  • Es soll bemerkt werden, daß der Aufbau der vorliegenden fünften Ausführungsform sogar in einem Fall anwendbar ist, in dem die P-Region 3 aus einer vergrabenen P-Region 3a und einer P-Region 3b ausgebildet ist.
  • (Sechste Ausführungsform)
  • Eine Halbleitervorrichtung der sechsten Ausführungsform hat solch einen Aufbau, daß, wie in 12 gezeigt, eine N–-Dotierungsschicht 20 anstelle der N–-Epitaxieschicht 2 der ersten Ausführungsform ausgebildet ist und bei dieser N–-Dotierungsschicht 20 ein NMOSFET und ein CMOS-Transistor wie in dem Fall der ersten Ausführungsform ausgebildet sind.
  • Eine so aufgebaute Treiberschaltung der sechsten Ausführungsform erfordert nicht das Ausbilden der P-Region 3 und verwendet eine Diffusion, welche kostengünstiger ist als ein epitaktisches Aufwachsen. Folglich ist es möglich, die Prozeßkosten zu verringern. Dieses Verfahren kann ebenfalls auf die vierte Ausführungsform und dergleichen angewendet werden, wobei es die gleichen Wirkungen liefert.
  • (Siebte Ausführungsform)
  • Bei einer Halbleitervorrichtung der siebten Ausführungsform, wie in 13A gezeigt, ist auf dem P-Substrat 1 eine vergrabene N–-Region 16 vorgesehen, deren Konzentration so eingestellt ist, daß die Resurf-Bedingungen erfüllt werden. Weiterhin sind auf der vergrabenen N–-Region 16 eine P–-Schicht 15, in der ein NMOSFET ausgebildet werden soll, und eine N-Schicht 17, in der ein CMOS-Transistor ausgebildet werden soll, ausgebildet. Der NMOSFET wird dann in der P–-Schicht 15 ausgebildet und die mit dem CMOS verbundene schwebende Spannungsversorgungselektrode ist in der N-Schicht 17 ausgebildet. Wie bei der ersten Ausführungsform ist auch bei einer Treiberschaltung dieser siebten Ausführungsform der in der P–-Schicht 15 ausgebildete NMOSFET durch die P–-Schicht 15 umgeben und vollständig von der schwebenden Spannungsversorgungselektrode 13 getrennt. Folglich ist es möglich, nahezu die gleichen Wirkungen wie die erste Ausführungsform bereitzustellen.
  • Die so aufgebaute Treiberschaltung der siebten Ausführungsform hat weiterhin den Vorteil, daß eine hohe Durchbruchsspannung erhalten werden kann durch die Verarmung, wie in 13B gezeigt, wenn die Vorspannung in Sperrichtung erhöht wird und die Einstellung der Konzentration zum Zwecke des Optimierens der Resurf-Bedingungen kann auf einfachere Weise durchgeführt werden als bei der ersten Ausführungsform, da bei dem vorliegenden Aufbau die N–-Region 6 direkt in der P–-Schicht 15 ausgebildet ist.
  • (Achte Ausführungsform)
  • Eine Halbleitervorrichtung der achten Ausführungsform hat den gleichen Aufbau wie die Halbleitervorrichtung gemäß der siebten Ausführungsform mit der Ausnahme, daß, wie in 14A gezeigt, eine N-Region 18, die eine vergrabene N–-Region 16 erreicht, hinzugefügt ist. Die vorliegende achte Ausführungsform verwendet solch einen Aufbau, daß, wenn eine Mehrzahl von NMOS-Transistoren eingebaut werden soll, wie in dem Falle eines in 3A gezeigten Aufbaus eine Sourceelektrode gemeinsam benutzt werden kann, die P-Region 4a und das P–-Substrat 1 jedoch voneinander durch die N-Region 18 getrennt werden können. Wenn jedoch bei einer Treiberschaltung der achten Ausführungsform die Vorspannung in Sperrichtung vergrößert wird, wie in 14B gezeigt, sind die N–-Region 6, die P–-Schicht 15 und die vergrabene N–-Region 16 alle verarmt und die N-Region 18 ist verarmt oder gelangt in einen schwebenden Zustand (14B zeigt den schwebenden Zustand). Es ist dadurch möglich, bei der Mehrzahl von NMOSFETs unabhängig auf die Source bezogene Potentiale aufrechtzuerhalten, was das Erfassen eines auf der Sourceseite durch die Vorrichtung fließenden Stromes für jeden der NMOS-Transistoren ermöglicht.
  • (Neunte Ausführungsform)
  • Eine Halbleitervorrichtung der neunten Ausführungsform hat den gleichen Aufbau wie die erste Ausführungsform mit der Ausnahme, daß, wie in 15 gezeigt, ein IGBT anstelle eines NMOSFET eingefügt ist durch Ausbilden einer P+-Region 19 in der N+-Region 7a.
  • Durch Ersetzen des NMOSFET mit dem IGBT ist es möglich, verglichen zu dem Falle der ersten Ausführungsform aufgrund des Einbringens von Löchern von der P+-Region 19 einen Strom im AN-Zustand stark zu vergrößern. Es soll bemerkt werden, daß die von der P+-Region 19 in einem AN-Zustand dieses IGBT eingebrachten Löcher aufgrund einer Potentialbarriere aufgrund der P–-Region 4b nicht aus der P–-Region 4b herausfließen.
  • Durch Ausbilden jeder P–-Region 4b unabhängig von den anderen, wie in 3B gezeigt, tritt weiterhin kein Leckstrom bei der Mehrzahl von IGBTs auf und die beiden NMOS-Transistoren 31 von 4 können entsprechend durch die IGBTs der vorliegenden Struktur ersetzt werden. Obwohl die obige Beschreibung auf der Grundlage der ersten Ausführungsform gegeben wurde, ist es möglich, einen NMOSFET durch einen IGBT in der vierten bis achten Ausführungsform zu ersetzen, was nahezu die gleichen Wirkungen wie in dem Falle der Ersetzung bei der ersten Ausführungsform liefert.

Claims (13)

  1. Pegelschieberschaltung mit einer Halbleitervorrichtung, wobei die Halbleitervorrichtung aufweist: eine N–-Region (2), die in einer Oberflächenregion eines P-Substrats (1) ausgebildet ist, eine P-Region (4), die in der Oberflächenregion ausgebildet ist, wobei die P-Region in der N–-Region enthalten ist oder benachbart zu der N–-Region ist, eines oder mehrere Halbleiterelemente, von denen jedes eine erste N-Region (5) und eine zweite N-Region (7a) aufweist, die in einem Abschnitt der P-Region ausgebildet sind, wobei die erste N-Region (5) und die zweite N-Region (7a) voneinander getrennt sind, eine auf der ersten N-Region (5) ausgebildete erste Elektrode (10), eine auf der zweiten N-Region (7a) ausgebildete zweite Elektrode (12) und eine Gateelektrode (11), die über einer Oberfläche der P-Region (4) zwischen der ersten N-Region (5) und der zweiten N-Region (7a) ausgebildet ist, wobei die erste N-Region (5) und die zweite N-Region (7a) durch die P-Region (4) umgeben sind und von der N–-Region (2) getrennt sind, wobei in der P-Region (4) in jedem der Halbleiterelemente eine zweite N–-Region (6) ausgebildet ist, wobei die zweite N–-Region (6) zwischen der ersten N-Region (5) und der zweiten N-Region (7a) und mit einem vorbestimmten Zwischenraum zu der ersten N-Region (5) vorgesehen ist, wobei die Pegelschieberschaltung weiterhin aufweist: eine schwebende Spannungsversorgungselektrode (13), welche entfernt von der P-Region (4) auf der N–-Region (2) ausgebildet ist, und einen Widerstand, der zwischen die zweite Elektrode (12) und die schwebende Spannungsversorgungselektrode (13) geschaltet ist.
  2. Pegelschieberschaltung nach Anspruch 1 mit: einer weiteren Pegelschieberschaltung mit einem weiteren Halbleiterelement, einer weiteren schwebenden Spannungsversorgungselektrode entfernt von der P-Region auf der N-Region und einem weiteren Widerstand, der zwischen die zweite Elektrode und die weitere schwebende Spannungsversorgungselektrode geschaltet ist.
  3. Pegelschieberschaltung nach Anspruch 2, bei der die P-Region in der N–-Region geteilt ist, um jedem der Halbleiterelemente zu entsprechen.
  4. Pegelschieberschaltung nach einem der Ansprüche 1 bis 3, bei der in der Halbleitervorrichtung die P-Region (4) eine erste P-Region (4a) für die erste N-Region (5) und eine zweite P-Region (4b) für die zweite N-Region (7a) aufweist.
  5. Pegelschieberschaltung nach Anspruch 4 mit einer dritten P-Region (29), die mit der zweiten P-Region (4b) verbunden ist, wobei die P-Region (29) zwischen der zweiten Elektrode (12) und der schwebenden Spannungsversorgungselektrode (13) angeordnet ist.
  6. Pegelschieberschaltung nach Anspruch 5 mit einer N+-Schicht (14) zwischen dem P-Substrat (1) und der N–-Region (2), wobei die N+-Schicht (14) die dritte P-Region (29) berührt.
  7. Pegelschieberschaltung nach einem der Ansprüche 1 bis 6 mit einer vergrabenen N–-Region (16) zwischen der P-Region und dem P-Substrat.
  8. Pegelschieberschaltung nach einem der Ansprüche 1 bis 7 mit einer P+-Region (19) in einem Teil der zweiten N-Region (7a) und einer dritten Elektrode anstelle der zweiten Elektrode, wobei die dritte Elektrode mit der P+-Region verbunden ist.
  9. Pegelschieberschaltung nach einem der Ansprüche 1 bis 8 mit einem Stapelaufbau benachbart dem Halbleiterelement, wobei der Stapelaufbau hergestellt wurde durch Stapeln einer ersten N-Schicht, einer P-Schicht und einer zweiten N-Schicht ausgehend von dem P-Substrat der Reihe nach und eine Verunreinigungskonzentration der ersten N-Schicht, eine Verunreinigungskonzentration der P-Schicht und eine Verunreinigungskonzentration der zweiten N-Schicht so gewählt sind, daß ein elektrisches Oberflächenfeld ausgeglichen wird.
  10. Pegelschieberschaltung nach einem der Ansprüche 1 bis 9, bei der eine Oberfläche der N-Region, die benachbart dem Halbleiterelement ist, freigelegt ist.
  11. Pegelschieberschaltung nach Anspruch 2 mit einer N-Trennschicht in der P-Schicht, die zwischen den Halbleiterelementen angeordnet ist.
  12. Pegelschieberschaltung nach Anspruch 3 mit einer P-Trennschicht (4d) in der N-Region, die zwischen den P-Regionen angeordnet ist.
  13. Pegelschieberschaltung nach Anspruch 7 mit einer N-Region (18), die die vergrabene N-Region berührt, wobei das P-Substrat (1) und die P-Region (4) durch die vergrabene N-Region (16) und die N-Region (18) getrennt sind.
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