DE3720156A1 - Integrierte schaltung mit einem vertikal-mos - Google Patents
Integrierte schaltung mit einem vertikal-mosInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung,
in der ein Leistungs-Vertikal-DMOS-
Transistor und zugehörige Komponenten in einem einzigen
Halbleitertyp ausgebildet sind und die für Anwendungen
bei relativ niedriger Spannung und hohem Strom geeignet
und einfach herzustellen sind.
Es sind kürzlich Halbleitervorrichtungen, und zwar sogenannte
Leistungs-ICs vorgeschlagen worden, in denen ein
Leistungs-VDMOS als ein Schalterelement für verschiedene
Verbraucher dient, die in einem Fahrzeug installiert
sind, und wobei andere Schaltkreiselemente, die die
Treiberschaltung für dieses Schalterelement bilden,
monolithisch mit diesem Schalterelement in einem einzigen
Chip ausgebildet sind.
Es wird zunächst auf ein bekanntes Beispiel einer VDMOS-
Vorrichtung Bezug genommen, die in Fig. 9 dargestellt
ist. Das VDMOS 41 nach Fig. 9 ist vom n-Kanaltyp. Ein
Si-Substrat 1 dieser Vorrichtung ist ein sogenanntes
Epitaxialsubstrat, bestehend aus einer n⁺-Unterlageschicht
2 und einer n-Epitaxial-Oberschicht 3. Die Vorrichtung
enthält weiterhin einen p-Kanalbereich 4, einen
n⁺-Sourcebereich 5, eine Gate-Isolieroxidschicht 6, eine
polykristalline Silizium-Gateelektrode 7, einen
p⁺-Kanalkontaktbereich 8, eine Sourceelektrode 9, eine
Isolierzwischenschicht 11 und eine Drainelektrode 12.
Ein Schutzfilm (nicht dargestellt) aus PSG od. dgl. ist
auf der Sourceelektrode 9 ausgebildet. Der p⁺-Kanalkontaktbereich
8 ist nicht immer unverzichtbar, aber er
ist nützlich, um das Potential des p-Kanalbereiches 4
zuverlässig gleich dem Potential des n⁺-Sourcebereiches
5 zu machen.
Bei diesem VDMOS ist ein Kanal in einem oberen Abschnitt
4 a des Kanalbereiches 4 unmittelbar unter der Gateelektrode
7 ausgebildet und die Epitaxialoberschicht 3 vom
n-Typ dient praktisch als ein Drainbereich für den VDMOS
41. Die Leitfähigkeit des im Abschnitt 4 a ausgebildeten
Kanals wird durch eine Spannung gesteuert, die zwischen
Gate und Source gelegt wird und dementsprechend wird der
zwischen Source und Drain fließende Strom gesteuert.
Der VDMOS hat zusätzlich zu den Vorteilen von üblichen
MOS-Transistoren die folgenden Vorteile. Der Einschaltwiderstand
des VDMOS ist niedrig, und es ist einfach,
die Durchbruchspannung und die Stromfestigkeit des VDMOS
zu steigern. Weiterhin ist der VDMOS billig, weil zu
seiner Herstellung keine Spezialverfahren benötigt werden.
Die VDMOS-Transistoren werden daher als
Leistungs-MOS-Transistoren vermehrt eingesetzt werden.
Es sind zwei unterschiedliche VDMOS-Kreise vorhanden,
eine offene Drainverbindung, die in Fig. 10A gezeigt ist
und eine Source-Folger-Verbindung, die in Fig. 10B
gezeigt ist.
In der offenen Drainverbindung nach Fig. 10A ist eine
Last 42 zwischen dem Drainanschluß D des VDMOS 41 und
eine Versorgungsspannung Vdd geschaltet, und de Sourceanschluß
S ist mit Mase verbunden. Der Gateanschluß G
des VDMOS 41 empfängt eine Ausgangsspannung eines
Steuerkreises 43. Bei diesem Aufbau ist die Ausgangsspannung
des Steuerkreises 43, die dem Gateanschluß zugeführt
wird, stets gleich einer Spannung zwischen Gate
und Source des VDMOS 41. Es ist daher möglich, den durch
die Last 42 fließenden Strom durch Verändern der Ausgangsspannung
des Steuerkreises 43 von Massepotential
bis zur Versorgungsspannung Vdd zu steuern. Man benötigt
infolgedessen keine komplizierte Schaltung.
In der Source-Folger-Verbindung nach Fig. 10B ist die
Last 42 zwischen dem Sourceanschluß S des VDMOS 41 und
Masse (GND) geschaltet, und der Drainanschluß D ist mit
der Versorgungsspannung Vdd verbunden. Bei dieser Gestaltung
erreicht während der Einschaltzeit des VDMOS 41
das Potential des Sourceanschlusses S nahezu die Versorgungsspannung
Vdd. Es ist daher notwendig, die Spannung
am Gateanschluß G höher als die Versorgungsspannung Vdd
zu machen, um eine ausreichende Gate/Source-Spannung
sicherzustellen. Aus diesem Grunde erfordert die
Source-Folger-Schaltung eine
Gatespannungsverstärkerschaltung 44 zwischen dem Steuerkreis
43 und dem Gateanschluß G, die den Steuerkreis 43
unterstützt, die grundsätzlich aber die Ausgangsspannung
über die Versorgungsspannung Vdd nicht steigern kann.
Die Gatespannungsverstärkerschaltung 44 kann beispielsweise
die Form einer Ladungspumpenschaltung haben, bestehend
in Kombination aus einem Oszillator, einem
Kondensator und einer Diode.
Die Source-Folger-Schaltung ist, wie ersichtlich, nachteilig,
weil sie eine komplizierte periphere Schaltung
benötigt. Sie ist jedoch insofern vorteilhaft, als sie
bei Verwendung zur Steuerung einer in einem Fahrzeug angeordneten
Last eine einfache Verdrahtung erlaubt, indem
der Fahrzeugkörper als Masse verwendet wird.
Es ist möglich, den VDMOS 41 und seine periphere Schaltung,
wie beispielsweise den Steuerkreis 43 und die Verstärkerschaltung
44 in einem monolithischen Leistungs-IC
zu integrieren. Eine solche Integration macht es möglich,
die Größe der Vorrichtung und die Verpackungskosten
zu vermindern und eine Verbesserung im Betriebsverhalten
und eine weitere Kostenverminderung durch Beseitigung
von Leitungen zwischen Bauelementen zu erzielen
und neue Funktionen zu entwickeln.
In einem Leistungs-IC ist jedoch die elektrische Isolation
problematisch. Obgleich bei einer Source-Folger-
Schaltung, bei der das Potential des Substrates auf die
Versorgungsspannung festgelegt ist, eine Isolation nicht
immer erforderlich ist, ist doch eine Isolation zwischen
dem VDMOS 41 und anderen integrierten Komponenten wichtig,
wenn der VDMOS 41 in der Schaltung mit offenem
Drain verwendet wird. Bei der Schaltung mit offenem
Drain schwankt das Potential des Substrates, das als
Drainbereich des VDMOS 41 verwendet wird zwischen
Massepotential und Versorgungsspannung Vdd in großem
Umfang.
Die am meisten gebräuchliche Isolationstechnik ist die
Verbindungsisolation, die in Sperrichtung vorgespannte
pn-Verbindungen verwendet. Es ist beispielsweise möglich,
Komponenten von einem VDMOS zu trennen, indem man
sie in einem Wellbereich vom p-Typ ausbildet, der in der
n-Oberschicht 3 von Fig. 9 ausgebildet ist und über eine
in Sperrichtung vorgespannte pn-Verbindung zwischen dem
p-Wellbereich und der n-Oberschicht mit Masse verbunden
ist. Ein solcher einfacher Aufbau ist jedoch hinsichtlich
der Anwendbarkeit beschränkt, weil es nicht möglich
ist, einen komplizierten CMOS- oder einen bipolaren Transistor
in dem p-Wellbereich auszubilden.
Eine bekannte integrierte Schaltung, die in Fig. 11 dargestellt
und von R.S. Wrathall in "The Design of a High
Power Solid State Automotive Switch in CMOS-VDMOS
Technology", IEEE, Power Electronic Specialists
Converence Record ′85, Seite 229-233 beschrieben ist,
erzielt eine Isolation durch Verwendung eines Dreischichtensubstrats
45, einer Isolations-Diffusionswand
51 und einer vergrabenen n-Schicht 52. Das Dreischichtensubstrat
45 vom npn-Typ wird durch Ausbilden einer
Zwischenschicht 47 vom p-Typ und einer Deckschicht vom
n-Typ auf einem Originalsubstrat vom n-Typ durch zwei
unterschiedliche epitaxiale Aufwachsverfahren hergestellt.
Die p-Isolationsdiffusionswand 51, die die
p-Zwischenschicht 47 erreicht, ist um einen VDMOS 49
ausgebildet.
Die vergrabene n-Schicht 52 ist unter dem Drainbereich
vom n-Typ des VDMOS 49 ausgebildet, so daß der Drainbereich
mit der n-Unterschicht 46 verbunden ist. Auf diese
Weise sind ein n-MOS 53, ein p-MOS 54, ein bipolarer
Transistor 55 und andere Schaltkreiselemente von dem
VDMOS 49 und der n-Unterschicht 46 durch die p-Schicht
47 die p-Wand 51 getrennt, so daß elektrische Isolation
durch Verbinden der p-Schicht 47 und der p-Wand 51 mit
Masse erzielt werden kann. Diese bekannte Aufbau ist sowohl
für die Schaltung mit offenem Drain als für die
Source-Folger-Schaltung verwendbar. Dieser bekannte
Aufbau kann die Flexibilität beim Entwurf verschiedener
Transistoren 53-55 steigern, die in der n-Deckschicht 48
ausgebildet sind, weil die Verunreinigungskonzentration
der n-Epitaxial-Deckschicht 48 unabhängig von der Konzentration
der n-Unterschicht 46 gesteuert werden kann.
Bei der bekannten Vorrichtung nach Fig. 11 wird jedoch
das kostenaufwendige Epitaxial-Aufwachsverfahren zweimal
erforderlich, und darüberhinaus muß die vergrabene
n-Schicht 52 zwischen den beiden epitaxialen Aufwachsschritten
ausgebildet werden. Außerdem ist eine lange
Wärmebehandlung erforderlich, um die Isolations-Diffusionswand
51 in die Schicht 47 einzudiffundieren. Die
bekannte Vorrichtung nach Fig. 11 ist wegen dieses komplizierten,
zeitaufwendigen und teuren Herstellungsverfahrens
nachteilig.
Ein weiteres bekanntes Beispiel ist in Fig. 12 gezeigt.
Eine integrierte Schaltung nach Fig. 12 verwendet einen
Lateral-DMOS-Transistor L (LDMOS) 56, bei welchem ein
n⁺-Drainkontaktbereich in der Oberfläche eines
n-Drainbereiches ausgebildet ist und eine Drainelektrode
auf der Oberseite anstelle auf der Unterseite ausgebildet
ist. Es ist einfach, die Durchbruchspannung eines
LDMOS wie bei einem VDMOS zu steigern, jedoch ist der
Einschaltwiderstand des LDMOS das zwei- oder mehrfache
jenes des VDMOS.
Bei der Vorrichtung nach Fig. 12 ist die Isolation relativ
einfach, weil das Substrat nicht als Drain verwendet
wird. Diese Vorrichtung trennt den LDMOS 56 von nMOS 53,
pMOS 54, bipolartransistoren 55 und 59 und dem
Verbindungs-FET 60 durch Verwendung eines p-Substrats 57
und Ausbildung von p-Isolations-Diffusionswänden 51 in
einer n-Oberflächenschicht 58.
Der Aufbau nach Fig. 12 ist im wesentlichen ähnlich
jenem eines Bipolar-IC, so daß die Integration des
LDMOS 56 und anderer Schaltkreiskomponenten relativ
einfach ist, und die Flexibilität des IC-Designs ist
hoch. Die Vorrichtung nach Fig. 12 ist jedoch für
Hochstromanwendungen nicht brauchbar, weil der hohe
Einschaltwiderstand des LDMOS 56 eine Vergrößerung der
Fläche der Vorrichtung und somit eine Vergrößerung der
Herstellungskosten nach sich zieht.
Bei den ersten und zweiten bekannten Beispielen nach den
Fig. 11 und 12 ist eine Isolation erforderlich, weil sie
dazu bestimmt sind, die Schaltung mit offenem Drain zu
verwenden. Im Gegensatz dazu benötigt das dritte Beispiel
nach Fig. 13 keine Isolation, weil sein Leistungs-
MOS-Transistor nur in der Source-Folger-Schaltung verwendet
wird. Die Source-Folger-Schaltung erfordert jedoch
die Gatespannungsverstärkerschaltung 44 nach Fig. 10B.
Dieses Erfordernis ist nicht so nachteilig, wenn es
möglich ist, die Verstärkerschaltung 44, den Steuerkreis
43 und den VDMOS in einem monolithischen Leistungs-IC zu
integrieren.
Bei dem dritten Beispiel nach Fig. 13 sind ein VDMOS 41
und ein cMOS 61 in einem einzigen Substrat ausgebildet.
Der cMOS 61 enthält einen n-MOS, der in einer p-Insel in
einer n-Oberflächenschicht 3 des Substrats ausgebildet
ist und einen pMOS, der direkt in der
n-Oberflächenschicht 3 ausgebildet ist. Der nMOS enthält
einen n⁺-Sourcebereich 28, einen n⁺-Drainbereich 29 und
eine Gateelektrode 32. Der pMOS enthält einen
p⁺-Sourcebereich 35, einen p⁺-Drainbereich 36 und eine
Gateelektrode 37. Das Potential des Substrats 1 ist auf
der Versorgungsspannung gehalten, weil der VDMOS 41 in
der Source-Folger-Schaltung verwendet wird. Der VDMOS
und der CMOS 61 können daher unabhängig voneinander betrieben
werden.
Ein solcher einfacher Aufbau des dritten bekannten Beispiels
kann jedoch eine gegenseitige Störung zwischen
dem VDMOS 41 und dem CMOS 61 in einem dynamischen und
einem Übergangszustand nicht sicher verhindern, so daß
diese Vorrichtung zur Erzeugung von Fehlfunktionen
neigt, wie in den Fig. 14-16 dargestellt.
In einem in Fig. 14 dargestellten Beispiel werden
Leistungs-ICs zur Ansteuerung eines Gleichstrommotors M
verwendet. Wenn ein Leistungs-IC 62 und ein
MOS-Transistor 65 eingeschaltet sind und ein
Leistungs-IC 63 und ein MOS-Transistor 64 ausgeschaltet
sind, dann fließt ein Strom in einer Richtung, der durch
die Pfeile I 1 und I 2 in Fig. 14 dargestellt ist, und der
Gleichstrommotor M wird angetrieben.
Wenn der MOS-Transistor 65 zu einem bestimmten Zeitpunkt
ausgeschaltet wird, dann fließt ein sogenannter Schwungradstrom
weiterhin in einer Richtung von I 3 für eine
kurze Zeit nach dem genannten Augenblick. Dieser Strom
I 3 fließt in die Sourceelektrode des VDMOS 41 des
Leistungs-IC 63. Wenn in diesem Falle die Vorrichtung
nach Fig. 13 als Leistungs-ICs verwendet wird, dann
werden Löcher 66 von der Sourceelektrode 9 in die
n-Oberflächenschicht 3 über den p⁺-Kanalkontaktbereich 8
und den p-Kanalbereich 4 injiziert, wie in Fig. 15
gezeigt, und die Löcher 66 neigen dazu, eine Verriegelung
des CMOS 61 auf folgender Weise hervorzurufen.
Ein Teil der indizierten Löcher 66 erreicht den
p-Wellbereich 27 durch Diffusion in die n-Oberflächenschicht
3, und fließt durch einen p⁺-Wellkontaktbereich
67 und einen geerdeten Anschluß ab. Wenn die Löcher 66
durch einen Basiswiderstand 69 eines parasitären
npn-Transistors 68 fließen, der in dem p-Wellenbereich 27
ausgebildet ist, dann wird das Basispotential des parasitären
npn-Transistors 68 über das Massepotential
hinaus gesteigert, während andererseits das Potential
des n⁺-Sourcebereiches 28 auf Massepotential gehalten
ist. Der parasitäre npn-Transistor 68 wird daher eingeschaltet,
wenn dieses Basispotential gleich oder größer
einem vorbestimmten Pegel (0,6 V) wird. Im Einschaltzustand
des Transistors 68 werden Elektronen vom Masseanschluß
GND in die n-Oberflächenschicht 3 über den
n⁺-Soucebereich 28 und den p-Wellbereich 27 injiziert.
Die injizierten Elektronen fließen durch die n-Oberflächenschicht
3 und einen n⁺-Substrat-Kontaktbereich 71
und fließen durch den mit der Versorgungsspannung Vdd
verbundenen Anschluß ab.
In diesem Falle fließen die Elektronen durch einen
Basiswiderstand 73 eines parasitären pnp-Transistors
72, der in der n-Oberflächenschicht 3 ausgebildet ist.
Hierbei vermindern die Elektronen das Basispotential des
parasitären pnp-Transistors, so daß der Transistor 72
ebenfalls eingeschaltet wird.
Der parasitäre Transistor 72 ermöglicht es im eingeschalteten
Zustand, daß Löcher vom Stromversorgungsanschluß
in den p-Wellbereich 27 über den p⁺-Sourcebereich
35 und die n-Oberflächenschicht 3 fließen. Auf diese Weise
fällt der CMOS 61 in einen Verriegelungszustand, in
welchem die zwei parasitären Transistoren 68 und 72 eine
positive Rückkopplung füreinander erzeugen, so daß der
Strom vergrößert und ein Kurzschlußkreis zwischen dem
Stromversorgungsanschluß und dem Masseanschluß erzeugt
wird. Dieser kVerriegelungszustand bleibt solange erhalten,
bis die Stromversorgung abgeschaltet wird.
Eine solche Verriegelung des CMOS ist speziell im Falle
ds Leistungs-IC nach Fig. 13 ein ernstes Problem. Zunächst
ermöglicht der VDMOS 41 des Leistungs-IC eine
Stromdichte, die einige Male höher ist als jene eines
Ausgangstransistors (Laterial-MOSFET) eines Standard
CMOS-IC. Die Stromdichte, die in den p⁺-Kanalkontaktbereich
8 fließt, kann hoch werden, und die Konzentration
der in die n-Oberflächenschicht 3 injizierten Löcher
kann leicht hoch werden. Aus diesem Grunde wird bei der
integrierten CMOS-Schaltung nach Fig. 13 sehr viel
leichter ein Verriegelungszustand erzeugt. Außerdem, obgleich
der Standard-CMOS-IC es ermöglicht, eine Stromwelle
durch Einschaltung eines Widerstandes in Serie mit
dem Ausgang und durch Steigerung der Ausgangsimpedanz zu
begrenzen, ist eine solche Maßnahme bei einem
Leistungs-IC nicht möglich, weil der Einschaltwiderstand
dadurch zu stark vergrößert wird.
Der Erfindung liegt daher die Aufgabe zugrunde, eine
integrierte Halbleitervorrichtung anzugeben, die in
einem einfachen und billigen Verfahren zur Isolierung
eines Vertikal-MOS-Transistors und anderer integrierter
Schaltungskomponenten hergestellt werden kann und die
die Herstellung eines komplizierten CMOS im selben
Substrat erleichtert und die eine Verriegelung eines
CMOS zuverlässig verhindern kann, selbst wenn der CMOS
mit einem Vertikal-DMOS eines starken Stromleitvermögens
in einem einzigen Substrat kombiniert ist und bei der
darüberhinaus der Einschaltwiderstand des Vertikal-MOS
vermindern kann.
Diese Aufgabe wird durch die im Anspruch 1 angegebene
Erfindung gelöst. Vorteilhafte Ausgestaltungen der
Erfindung sind Gegenstand der Unteransprüche.
Die Erfindung wird nachfolgend unter Bezugnahme auf die
Zeichnungen näher erläutert. Es zeigt:
Fig. 1 einen Vertikalschnitt durch eine Halbleitervorrichtung
nach einer ersten Ausführungsform der
Erfindung;
Fig. 2 eine Äquivalenzschaltung der Vorrichtung
nach der ersten Ausführungsform beim Betrieb einer
Last;
Fig. 3A-3C Schnittansichten von Teilen von
Halbleitervorrichtungen zur Erläuterung der Betriebsweise
der ersten Ausführungsform;
Fig. 4 einen Schnitt durch einen Teil der Halbleitervorrichtung
nach der ersten Ausführungsform zur
Erläuterung der Wirkung einer Zenerdiode;
Fig. 5 ein Äquivalenzschaltbild des Aufbaus nach
Fig. 4;
Fig. 6 einen Vertikalschnitt durch eine
Halbleitervorrichtung gemäß einer zweiten
Ausführungsform der Erfindung;
Fig. 7 einen Vertikalschnitt durch eine
Halbleitervorrichtung nach eine dritten Ausführungsform
der Erfindung;
Fig. 8A-8J Schnittdarstellungen eines Beispiels
für ein Herstellungsverfahren für die Vorrichtung nach
der dritten Ausführungsform;
Fig. 9 einen Vertikalschnitt durch einen
MOS-Transistor einer bekannten Halbleitervorrichtung;
Fig. 10A und 10B Schaltungen unterschiedlicher
Verbindungen zum Betreiben einer Last unter Verwendung
eines Vertikal-MOS-Transistors nach Fig. 9;
Fig. 11 einen Vertikalschnitt durch eine integrierte
Halbleiterschaltung bekannter Art;
Fig. 12 einen Vertikalschnitt durch eine
integrierte Schaltung einer anderen bekannten Art;
Fig. 13 einen Vertikalschnitt durch eine weitere
bekannte Halbleiterschaltung;
Fig. 14 eine Schaltung eines Motorantriebskreises
unter Verwendung des bekannten Leistungs-IC;
Fig. 15 einen Vertikalschnitt durch den bekannten
Leistungs-IC zur Erläuterung der Verriegelung eines
CMOS und
Fig. 16 ein Äquivalenz-Schaltbild des in Fig. 15
dargestellten Aufbaus.
Die erste Ausführungsform der Erfindung wird nachfolgend
unter Bezugnahme auf die Fig. 1 und 2 erläutert.
Eine integrierte Halbleiterschaltungsvorrichtung besteht
gemäß Fig. 1 aus einem epitaxialen Si-Substrat 1 mit
einer Halbleiterunterlageschicht (Originalsubstrat) 2
vom n⁺-Typ und eine Halbleiter-Deckschicht auf der Unterlageschicht
2 vom n-Typ, die epitaxial aufgewachsen
ist. Bei dieser Ausführungsform sind wenigstens eine
VDMOS-Vorrichtung 10 und wenigstens eine CMOS-Vorrichtung
30 (komplementärer Metalloxidhalbleiter) monolithisch
in dem Epitaxialsubstrat 1 ausgebildet.
Der VDMOS 10 besteht aus einem Halbleiterkanalbereich 4
vom p-Typ, der in der Epitaxial-Deckschicht 3 des
Substrats 1 ausgebildet ist und einem
Halbleiter-Source-Bereich 5 vom n⁺-Typ, der in dem
Kanalbereich 4 ausgebildet ist. Eine polykristalline
Silizium-Gateelektrode 7 ist über dem Kanalbereich 4
ausgebildet, und diese ist von dem Kanalbereich 4 durch
eine Gate-Isolieroxidschicht 6 isoliert. Der Kanalbereich
4 und der Sourcebereich 5 können durch Einleitung
von Verunreinigungen in die Epitaxial-Deckschicht 3 des
Substrats 1 unter Verwendung der polykristallinen
Silizium-Gateelektrode 7 als Maske, die zuvor auf der
Gateoxidschicht 6 ausgebildet worden ist, erzeugt
werden.
Weiterhin ist ein Halbleiterkanalkontaktbereich 8 vom
p⁺-Typ ausgebildet, der von dem Sourcebereich 5 umgeben
und mit einer Sourceelektrode 9 in Kontakt ist. Die
Sourceelektrode 9 ist von der Gateelektrode 6 durch eine
Isolierzwischenschicht 11 getrennt. Eine Drainelektrode
12 ist auf der Unterseite der Unterlageschicht 2 des
Substrats 1 ausgebildet.
Der CMOS 30 besteht aus einem pMOS, der direkt auf der
n-Deckschicht 3 des Substrats ausgebildet ist und einen
nMOS, der in einer p-Insel (oder Vertiefung) 27 in der
Deckschicht 3 ausgebildet ist. Der nMOS besteht aus
einem n⁺-Sourcebereich 28 und einem n⁺-Drainbereich 29,
die beide in der p-Insel 27 ausgebildet sind. Der nMOS
enthält ferner eine Gateelektrode 32, die von der Halbleiteroberfläche
von einer Gate-Isolieroxidschicht 31
isoliert ist, eine Sourceelektrode 33 und eine Drainelektrode
34. Der pMOS besteht aus einem
p⁺-Sourcebereich 35 und einem p⁺-Drainbereich 36, die
beide in der n-Deckschicht 3 ausgebildet sind. Der pMOS
enthält ferner eine Gateelektrode 37, die durch die
Gate-Isolierschicht 31 isoliert ist, eine Sourceelektrode
38 und eine Drainelektrode 39.
Die Epitaxial-Deckschicht 3 dieser Ausführungsform ist
leicht dünner als die bei der bekannten Vorrichtung nach
Fig. 9. Bei dem VDMOS 10 dieser Ausführungsform ist ein
Zenerbereich 13 vom p-Typ in dem p-Kanalbereich 4 ausgebildet.
Dieser p-Zenerbereich 13 ist tief und erreicht
die n⁺-Unterlageschicht 3 des Substrats 1. Ein pn-Übergang
zwischen dem p-Zehnerbereich 13 und der n⁺-Unterlageschicht
12 bildet eine Zenerdiode 14 für die
Regelung einer Durchbruchspannung zwischen Drain und
Source des VDMOS 10.
Bei diesem Ausführungsbeispiel ist der p-Zenerbereich 13
vom p-Kanalbereich 4 aus dem folgenden Grunde getrennt
ausgebildet. Eine Oberflächenverunreinigungs-Konzentration
des p-Kanalbereichs 4 ist ein bedeutsamer Faktor
bei der Bestimmung einer Schwellenspannung des VDMOS 10.
Es wäre daher schwierig, die Schwellenspannung eine
Zenerspannung unabhängig voneinander zu steuern, wenn
die Zenerdiode 14 direkt in dem p-Kanalbereich 4 ausgebildet
würde. Der getrennte Zenerbereich 13 macht es
möglich, die Schwellenspannung und die Zenerspannung
unabhängig voneinander zu bestimmen. Bei dieser Ausführungsform
muß die Zenerspannung niedriger sein als die
Source-Drain-Durchbruchspannung des VDMOS 10.
In der Deckschicht 3 des Substrats 1 ist bei dieser Ausführungsform
weiterhin ein Halbleiter-Schutzringbereich
15 vom p-Typ ausgebildet. Dieser Schutzringbereich 15
liegt zwischen dem VDMOS 10 und dem CMOS 30 und umgibt
den VDMOS 10. Der Schutzringbereich 15 erstreckt sich
tief und erreicht die n⁺-Unterlageschicht 2 des Substrats
1.
Der p-Schutzringbereich 15 wird gleichzeitig mit dem
Diffusionsschritt zur Ausbildung des p-Zenerbereichs 13
hergestellt. Ein flacherer Unterbereich 15 a des Schutzringbereichs
15 wird durch den Diffusionsschritt zur
Ausbildung des p-Kanalbereichs 4 hergestellt. Eine zweite
Zenerdiode 16 wird durch eine Verbindung zwischen dem
p-Schutzringbereich 15 und der n⁺-Unterlageschicht 2 des
Substrats 1 gebildet. Die Zenerspannung der zweiten Zenerdiode
16 ist gleich der der ersten Zenerdiode 14. Ein
p⁺-Halbleiterkontaktbereich 17 ist in dem Schutzringbereich
15 ausgebildet. Der Schutzring-Kontaktbereich 17
ist mit einer Schutzringelektrode 18 in Berührung, die
geerdet ist.
Fig. 2 zeigt eine Äquivalenzschaltung der integrierten
Vorrichtung nach Fig. 1 zusammen mit einer Last. In
Fig. 1 ist der VDMOS 10 mit der Last 42 in einer
Source-Folger-Schaltung nach Fig. 10B verbunden.
Die Fig. 3A, 3B und 3C zeigen den Betrieb der integrierten
Vorrichtung nach Fig. 1 im Vergleich mit der konventionellen
Vorrichtung.
Fig. 3A zeigt die konventionelle Vorrichtung nach
Fig. 13. Wenn ein Strom von der Last fließt, dann werden
Löcher 66 in die n-Epitaxial-Deckschicht 3 injiziert und
dann in die n⁺-Unterlageschicht 2, wie Fig. 3A zeigt.
Bei der konventionellen Vorrichtung nach Fig. 3A diffundieren
die injizierten Löcher 66 in die n-Deckschicht 3
und erreichen sehr einfach den CMOS 30, so daß das Risiko
einer Verriegelung des CMOS groß ist, wie unter Bezugnahme
auf Fig. 15 erläutert worden ist.
Bei dem Beispiel nach Fig. 3B, das den Zenerbereich 13
nach der vorliegenden Erfindung aufweist, werden die
meisten Löcher 66 in die n⁺-Unterlageschicht 2 anstelle
in die n-Deckschicht 3 aus den folgenden Gründen injiziert.
Zunächst hat die vorhandene Gestalt der p-Bereiche
4 und 13 einen breiten Boden, dessen Fläche sehr
viel größer ist als die Fläche der Seiten. Weiterhin
ist die Distanz vom p⁺-Kanalkontaktbereich 8 zur genannten
Seitenfläche des Kanalbereiches 4 groß, und der Widerstand
der dazwischen vorhanden ist, ist ebenfalls
groß.
Die n⁺-Unterlageschicht 2 hat eine Elektronenkonzentration,
die mit Abstand größer als jene der n-Deckschicht
3 ist. Die Löcher 66, die in die n⁺-Unterlageschicht
injiziert werden, rekombinieren daher sogleich mit
diesen vielen Elektronen und verschwinden. Auf diese
Weise kann der Zenerbereich 13 der vorliegenden Erfindung
die Anzahl der Löcher, die den CMOS 30 ereichen, im
Vergleich zu der bekannten Vorrichtung sehr stark
vermindern und daher das Risiko einer Verriegelung des
CMOS 30 herabsetzen.
Wie Fig. 3C zeigt, verhindert der Schutzbereich 15 fast
vollständig, daß die Löcher 66 den CMOS 30 erreichen.
Obgleich die Anzahl der Löcher, in die n-Deckschicht 3
injiziert werden, vom Zenerbereich 13 vermindert wird,
fließt doch ein Teil der Löcher 66 in die n-Deckschicht
3 und bewegt sich gegen den CMOS 30. Diese Löcher 66
werden jedoch von dem p-Schutzringbereich 15 aufgefangen,
der zwischen dem VDMOS 10 und dem CMOS 30 eingefügt
ist. Die Löcher 66 werden von dem Schutzringbereich 15
absorbiert und fließen durch die geerdete Schutzringelektrode
8 ab.
Um den genannten Effekt zu erzielen, ist es wichtig,
einen Kontakt zwischen dem Schutzringbereich 15 und der
n⁺-Unterlageschicht 2 herzustellen. Dieses Erfordernis
wird bei dieser Ausführungsform durch Ausbildung des
p-Schutzringbereiches 15 und des p-Zenerbereiches 13
gleichzeitig mittels desselben Diffusionsschrittes
erzielt, ohne daß die Anzahl der Schritte im Herstellungsprozeß
vergrößert wird.
Die erste Zenerdiode 14, die in dem VDMOS 10 ausgebildet
ist, hat weiterhin die Funktion, den VDMOS gegen Stoßwellen
zu schützen, wie nachfolgend unter Bezugnahme auf
die Fig. 4 und 5 erläutert wird.
Wie in der Ersatzschaltung nach Fig. 5 dargestellt, ist
die Diode 14 parallel an Source und Drain des VDMOS 10
angeschlossen. Wenn der VDMOS 10 zum Schalten einer
induktiven Last verwendet wird, dann fließt eine Stromspitze
zwischen Drain und Source des VDMOS zum Zeitpunkt
des Ausschaltens, wie dies bei Schaltvorgängen an induktiven
Lasten häufig auftritt.
Bei der bekannten Vorrichtung nach Fig. 9 hat eine
solche Stromspitze einen Durchbruch an oder nahe den
Abschnitten 75 in Fig. 9 zur Folge. Dementsprechend wird
der Strom an oder nahe den Abschnitten 75 konzentriert
und der VDMOS 41 konventioneller Art wird durch
Überhitzung in relativ kurzer Zeit sofort zerstört.
Bei dem VDMOS 10 nach der vorliegenden Erfindung fließt
diese Stromspitze nur durch die Zenerdiode 14, deren
Zenerspannung niedriger ist als die Source-Drain-Durchbruchspannung
des VDMOS 10. Die pn-Verbindung zwischen
dem p-Zenerbereich 14 und der n⁺-Unterlageschicht 2 ist
bereit und gleichförmig, so daß die Zenerdiode 14 ein
großes Stromaufnahmevermögen hat und gegen Beschädigung
widerstandsfähig ist. Die Grenzleistung ist daher hoch.
Der konventionelle VDMOS 41 kann leicht zerstört werden,
wenn die Vorrichtung durch Zuführung einer hohen Spitzenspannung
zu einem Durchbruch gebracht wird. Es ist
daher notwendig, die Source-Drain-Durchbruchspannung
des konventionellen VDMOS 41 größer als die Spitzenspannung
zu machen, die sehr viel höher ist als die Versorgungsspannung
Vdd. Die Durchbruchspannung eines
MOS-Transistors und sein Einschaltwiderstand verkörpern
jedoch gegensätzliche Forderungen, so daß die Durchbruchspannung
nicht beliebig vergrößert werden kann,
ohne den Einschaltwiderstand unzulässig groß zu machen.
Im Falle des VDMOS 10 nach der vorliegenden Erfindung
wird eine hohe Spannungsspitze von der Zenerdiode 14
absorbiert. Der VDMOS 10 braucht daher der hohen Spannungsspitze
selbst nicht zu widerstehen, er muß lediglich
in der Lage sein, der Versorgungsspannung zu widerstehen.
Die Zenerdiode 14 nach der vorliegenden Erfindung
macht es möglich, die Durchbruchspannung des VDMOS
beachtlich herabzusetzen. Der Einschaltwiderstand des
VDMOS 10 kann daher sehr viel niedriger sein, als bei
dem konventionellen VDMOS 41, und es wird daher möglich,
die Größe der Vorrichtung zu vermindern und den VDMOS
mit geringeren Kosten herzustellen.
Die Konstruktion der ersten Ausführungsform nach der
vorliegenden Erfindung bietet die folgenden Vorteile.
Zunächst beseitigt die Zenerdiode 14 großer Leistung
zwischen Source und Drain des VDMOS 10 die Notwendigkeit
der Steigerung der Durchbruchspannung des VDMOS 10, so
daß der Einschaltwiderstand, die Größe und die
Herstellungskosten des VDMOS verringert sind. Zweitens
kann der Zenerbereich 13 bei der ersten Ausführungsform
die Anzahl der Löcher, die in die n-Deckschicht 3
injiziert werden, beachtlich herabsetzen, so daß die
Konstruktion dieser Ausführungsform das Risiko einer
Verriegelung des CMOS 30, der im selben Substrat
ausgebildet ist, herabsetzen kann. Drittens vermeidet
der p-Schutzringbereich 15, daß Löcher durch ihn
hindurchwandern, so daß ein Verriegeln des CMOS 30 fast
vollständig verhindert werden kann. Auf diese Weise ist
s möglich, mit der ersten Ausführungsform der
vorliegenden Erfindung einen Leistungs-IC zu
realisieren, der einen CMOS 30 und einen VDMOS 10
niedrigen Einschaltwiderstandes im gleichen Substrat
enthält, ohne daß deren Eigenschaften im Vergleich zu
diskret ausgebildeten Bauelementen verschlechtert werden
und ohne daß ds Risiko einer Verriegelung besteht. Dabei
kann dieser Leistungs-IC mit geringeren Kosten
hergestellt werden.
Eine zweite Ausführungsform der vorliegenden Erfindung
ist in Fig. 6 dargestellt. Die zweite Ausführungsform
unterscheidet sich von der ersten nur dadurch, daß die
Unterlageschicht des Substrates 1 aus einer n⁺-Bodenschicht
2 und einer versenkten n⁺-Schicht 19 besteht.
Die versenkte n⁺-Schicht 19 ist zwischen der n⁺-Bodenschicht
2 und der n-Deckschicht 3 des Substrates 1 ausgebildet.
Die versenkte n⁺-Schicht 19 der zweiten Ausführungsform
ist nur in dem Bereich angeordnet, in welchem
dr VDMOS 10 und der Schutzring 15 ausgebildet sind. Die
versenkte Schicht 19 ist nicht in dem Bereich
ausgebildet, in welchem sich der CMOS 30 befindet. In
diesem Bereich ist die n-Deckschicht 3 direkt auf der
Bodenschicht 2 ausgebildet.
Während die n⁺-Bodenschicht 2 durch Dotieren einer
Antimon-Verunreinigung erzeugt wird, erfolgt die Ausbildung
der versenkten n⁺-Schicht 19 durch Dotierung mit
Phosphorverunreinigungen. Die n⁺-Schicht 19 wächst nach
außen durch Diffusion während einer Wärmebehandlung auf.
Die ersten und zweiten Zenerdioden 14 und 16 werden jeweils
durch eine Verbindung der n⁺-Schicht 19 und des
p-Zenerbereiches 13 bzw. des p-Schutzringbereiches 15
gebildet.
Umd die Zenerspannung der Zenerdioden 14 und 16 auf
einen für den praktischen Gebrauch ausreichend niedrigen
Wert zu vermindern, ist es notwendig, die
Verunreinigungskonzentrationen des p-Zenerbereiches und
des p-Schutzringbereiches 15 ausreichend hoch zu machen
und gleichzeitig die n-Deckschicht 3 dünn zu machen. Die
Verringerung der Dicke der n-Deckschicht 3 im Bereich
des CMOS 30 neigt jedoch dazu, die Durchschlagsfestigkeit
des CMOS 30 herabzusetzen, weil die p-Insel 27, die
in der n-Deckschicht 3 ausgebildet ist, flacher wird und
der NMOS, der in der p-Insel 27 ausgebildet ist, gegen
eine Sperrschicht-Durchbruchspannung weniger widerstandsfähig
wird. Andererseits ist der VDMOS 10 von dem
Problem eines Sperrschicht-Durchbruchs befreit, weil der
Umfang der Verunreinigung des Zenerbereichs 13 zusätzlich
zum Umfang der Verunreinigung des p-Kanalbereichs 4
die Verunreinigungskonzentration ausreichend hoch im
Vergleich zur p-Insel 27 macht.
Bei der zweiten Ausführungsform ist die n-Deckschicht 3
des Substrats nur im Bereich des VDMOS 10 und des
Schutzrings 15 dünn und ist im Bereich des CMOS 30 durch
selektive Ausbildung der versenkten n⁺-Schicht 19 ausreichend
dick gehalten.
Die zweite Ausführungsform der vorliegenden Erfindung
kann die Flexibilität beim Design von Leistungs-ICs vergrößern,
indem es möglich wird, die Eigenschaften des
VDMOS 10 unabhängig von den Eigenschaften des CMOS 30
festzulegen.
Eine dritte Ausführungsform der vorliegenden Erfindung
ist in den Fig. 7 und 8A-8J dargestellt. Die dritte Ausführungsform
ist der zweiten Ausführungsform insofern
ähnlich, als auch bei ihr die versenkte n⁺-Schicht 19
vorhanden ist. Die dritte Ausführungsform unterscheidet
sich von der zweiten jedoch dadurch, daß die
Verunreinigungskonzentration der n-Deckschicht 3 des
Substrats 1 im Bereich des VDMOS 10 gegenüber der im Bereich
des VDMOS 30 unterschiedlich ist.
Wie Fig. 7 zeigt, ist die Deckschicht des Substrats der
dritten Ausführungsform in einen n-Bereich 21 und einen
n--Bereich 22 unterteilt. Der n-Bereich 21 ist in demjenigen
Bereich ausgebildet, in welchem sich der VDMOS
10 und der Schutzringbereich 13 befinden. Der n--Bereich
22 ist dort ausgebildet, wo sich der CMOS 30 befindet.
Eine n-Insel 23 ist in dem n--Bereich 22 ausgebildet,
und der pMOS des CMOS 30 ist in der n-Insel 23 ausgebildet.
Die Konstruktion der dritten Ausführungsform kann Flexibilität
beim Design eines Leistungs-ICs weiter steigern.
Benötigte Charakteristika, wie beispielsweise Durchbruchspannungen
sind bei dem VDMOS 10 und dem CMOS 30
verschieden. Außerdem kann die Durchbruchspannung des
CMOS 30, der zum Planartyp eines MOS gehört, unterschiedlich
gegenüber der des VDMOS 10 bestimmt werden.
Bei der dritten Ausführungsform ist es möglich, die
Verunreinigungskonzentrationen des n-Bereiches 21 und
der n-Insel 23 unabhängig voneinander zu wählen, so daß
die besten Bedingungen sowohl für den VDMOS 10 und für
den CMOS 30 erhalten werden können.
Die Fig. 8A-8J zeigen ein Beispiel für ein Verfahren zur
Herstellung der Vorrichtung nach der dritten
Ausführungsform der Erfindung.
Fig. 8A zeigt einen Ionenimplantationsschritt zur Ausbildung
der versenkten n⁺-Schicht 19. Bei diesem Schritt
werden Phosphorverunreinigungen (Dosiermenge = 1 × 1016 cm-2)
durch Ionenimplantation in einen vorbestimmten
Abschnitt des n⁺-Originalsubstrats 2 (Antimonkonzentration
= 3 × 1018 cm-3) eingeführt.
Sodann wird, wie Fig. 8B zeigt, die n--Deckschicht 22
durch epitaxiales Aufwachsen (Phosphorkonzentration
1 × 1015 cm-3, Epitaxial-Schichtdicke 18 µm)
ausgebildet.
Beim nächsten Schritt, gemäß Fig. 8C, werden Borionen
(Dosismenge 1 × 1013 cm-2) in einer Fläche implantiert,
um die p-Insel 7 auszubilden, Phosphorionen (Dosismenge
2 × 1012 cm-2) werden in einer Fläche implantiert, um
die n-Insel 23 auszubilden und Phosphorionen
(Dosismenge 6 × 1012 cm-2) werden in einer Fläche zur
Ausbildung des n-Bereiches 23 implantiert.
Beim nächsten Schritt, der in Fig. 8D dargestellt ist,
wird eine erste Wärmebehandlung (1200°C, 12 Stunden)
ausgeführt, um die p-Insel 27, die n-Insel 23, den
n-Bereich 21 und den versenkten n⁺-Bereich 19 auszubilden.
Im Schritt nach Fig. 8E werden die Gateisolationsoxidschichten
6 und 31 hergestellt. Sodann werden die polykristallinen
Silikongateelektroden 7, 32 und 37
hergestellt.
Im Schritt gemäß Fig. 8F wird eine Photoresistschicht
24 selektiv ausgebildet, und anschließend werden Borionen
(Dosismenge 7 × 1013 cm-2) implantiert, um den
p-Kanalbereich 4 auszubilden, in dem als Maske die
Photoresistschicht 24 und ein Teil der polykristallinen
Siliziumelektroden 7, 32 und 37 verwendet werden.
Im Schritt gemäß Fig. 8G wird die Photoresistschicht 24
weiterhin in einem vorbestimmten Bereich ausgebildet,
und Borionen (Dosismenge 2 × 1014 cm-2) werden implantiert,
um den p-Zenerbereich 13 und den p-Schutzringbereich
15 unter Verwendung der Photoresistschicht 24 als
Maske auszubilden.
Im Schritt gemäß Fig. 8H werden der p-Kanalbereich 4,
der p-Zenerbereich 13 und der p-Schutzringbereich 15
durch eine zweite Wärmebehandlung (1120°C, 24 Stunden)
hergestellt. Gleichzeitig diffundiert die versenkte
n⁺-Schicht 19 nach oben, bis sie in Berührung mit dem
p-Zenerbereich 13 und dem p-Schutzringbereich 15 gelangt.
Der Bereich 21 und die Inseln 23 und 27 werden
ebenfalls aufgewachsen und durch Diffusion während der
zweiten Wärmebehandlung vervollständigt.
Im Schritt 8I werden die n⁺-Bereiche 5, 28 und 29 und
die p⁺-Bereoche 8, 17, 35 und 36 durch Ionenimplantation
von Phosphor (Dosismenge 5 × 1015 cm-2) bzw. Ionenimplantation
von Bor (Dosismenge 5 × 1015 cm-2) und eine
dritte Wärmebehandlung (1080°C, 40 min) ausgebildet.
Schließlich wird im Schritt gemäß Fig. 8J die Isolierzwischenschicht
11 erzeugt und dann werden Kontaktlöcher
gebohrt. Anschließend werden die Elektroden 9, 18, 33,
34, 38 und 39 und Metallverbindungswege durch Vakuumaufdampfung
von Aluminium und Musterausbildung erzeugt. Die
Aluminiumelektrode 12 wird auf der gesamten Uneerseite
des Plättchens aufgebracht. Der abschließende Schutzfilm
(nicht dargestellt) wird auf der gesamten Oberseite
des integrierten Schaltungschips aufgebracht und
sodann werden Löcher für Anschlußflecken gebohrt.
Die nachfolgende Liste zeigt als ein Beispiel die Eigenschaften
einer integrierten Vorrichtung nach der dritten
Ausführungsform, die mit dem obenbeschriebenen Verfahren
unter den genannten Bedingungen hergestellt worden ist.
Schwellenspannungetwa 2,0 V Einschaltwiderstand
(Vgs 0 8V)etwa 0,3 ohm · mm2 Zenerspannungetwa30 V (n-Kanal)etwa 1,2 V Schwellenspannung
(p-Kanal)etwa 1,2 V
Schwellenspannungetwa 2,0 V Einschaltwiderstand
(Vgs 0 8V)etwa 0,3 ohm · mm2 Zenerspannungetwa30 V (n-Kanal)etwa 1,2 V Schwellenspannung
(p-Kanal)etwa 1,2 V
Die vorliegende Erfindung bietet die folgenden Vorteile.
Bei der Erfindung wird der Vertikal-MOS-Transistor in
Source-Folger-Schaltung verwendet, so daß dieser
Transistor leicht von anderen Schaltkreiskomponenten
isoliert ist. Die vorliegende Erfindung beseitigt daher
die Notwendigkeit eines Isoliervorgangs, der mühsam und
teuer ist und macht es möglich, einen CMOS, der im Aufbau
kompliziert ist, mit einem Vertikal-MOS im selben
Substrat zu kombinieren.
Der Aufbau nach der vorliegenden Erfindung kann eine
Verriegelung des CMOS verhindern, auch wenn dieser auf
demselben Substrat ausgebildet ist, in dem unerwünschte
Träger unter der Wirkung des Kanalbereiches und des
Schutzringbereiches, die beide die hochdotierte Schicht
erreichen, vermindert bzw. absorbiert werden.
Die Zenerdiode nach der vorliegenden Erfindung dient zur
Beeinflussung der Drain-Durchbruchspannung, so daß die
Durchbruchspannung des vertikalen MOS selbst nicht zu
stark gesteigert werden braucht. Die vorliegende Erfindung
macht es daher möglich, den Einschaltwiderstand und
die Kosten der Vorrichtung zu vermindern.
Claims (16)
1. Halbleitervorrichtung, enthaltend:
ein Halbleitersubstrat (1) aus einer hochdotierten Unterlageschicht (2, 19) eines ersten Leitfähigkeitstyps und einer leichtdotierten Deckschicht (3) vom ersten Leitfähigkeitstyp, die auf der Unterlageschicht (2, 19) ausgebildet ist,
einen Halbleiterkanalbereich (4) vom zweiten zum ersten entgegengesetzten Leitfähigkeitstyp, der in der Deckschicht (3) des Substrats (1) tief ausgebildet ist und mit der hochdotierten Unterlageschicht (2, 19) verbunden ist, um eine erste Zenerdiode (14) auszubilden,
einen Halbleiter-Sourcebereich (5) vom ersten Leitfähigkeitstyp, der in dem Kanalbereich (4) ausgebildet ist, um einen Vertikal-MOS-Transistor mit dem Kanalbereich (4) und dem Substrat (1) zu bilden, das als Drainbereich dient,
eine getrennte Gruppe (30) aus Halbleiterbereichen (28, 29, 35, 36), die in dem Substrat (1) ausgebildet sind, um eine weitere Schaltkreiskomponente zu bilden, und
einen Halbleiter-Schutzringbereich (15) vom zweiten Leitfähigkeitstyp, der in der Deckschicht (3) des Substrats (1) zwischen dem Kanalbereich (4) des MOS- Transistors und der getrennten Gruppe (30) ausgebildet ist und der sich tief erstreckt und die hochdotierte Unterlagenschicht (2, 19) des Substrats (1) erreicht.
ein Halbleitersubstrat (1) aus einer hochdotierten Unterlageschicht (2, 19) eines ersten Leitfähigkeitstyps und einer leichtdotierten Deckschicht (3) vom ersten Leitfähigkeitstyp, die auf der Unterlageschicht (2, 19) ausgebildet ist,
einen Halbleiterkanalbereich (4) vom zweiten zum ersten entgegengesetzten Leitfähigkeitstyp, der in der Deckschicht (3) des Substrats (1) tief ausgebildet ist und mit der hochdotierten Unterlageschicht (2, 19) verbunden ist, um eine erste Zenerdiode (14) auszubilden,
einen Halbleiter-Sourcebereich (5) vom ersten Leitfähigkeitstyp, der in dem Kanalbereich (4) ausgebildet ist, um einen Vertikal-MOS-Transistor mit dem Kanalbereich (4) und dem Substrat (1) zu bilden, das als Drainbereich dient,
eine getrennte Gruppe (30) aus Halbleiterbereichen (28, 29, 35, 36), die in dem Substrat (1) ausgebildet sind, um eine weitere Schaltkreiskomponente zu bilden, und
einen Halbleiter-Schutzringbereich (15) vom zweiten Leitfähigkeitstyp, der in der Deckschicht (3) des Substrats (1) zwischen dem Kanalbereich (4) des MOS- Transistors und der getrennten Gruppe (30) ausgebildet ist und der sich tief erstreckt und die hochdotierte Unterlagenschicht (2, 19) des Substrats (1) erreicht.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß sie weiterhin eine erste Einrichtung
(12) zum Zuführen einer Versorgungsspannung zu dem
Drainbereich des Vertikal-MOS-Transistors, eine zweite
Einrichtung (9) zum Verbinden des Sourcebereiches mit
einer Last und eine dritte Einrichtung (18) zur Erdung
des Schutzringbereichs (15) aufweist.
3. Halbleitervorrichtung nach Anspruch 2, dadurch
gekennzeichnet, daß der Kanalbereich (4) einen tiefen
Zenerunterbereich (13) enthält, der die hochdotierte
Unterlagenschicht (2, 19) des Substrats (1) erreicht und
ein flacher Umfangsunterbereich den Zenerunterbereich
(13) umgibt.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet,
daß die erste Einrichtung eine Drainelektrode
(12) enthält, die an einer Bodenfläche des Substrats
(1) ausgebildet ist und daß die zweite Einrichtung
eine obere Sourceelektrode (9) aufweist und die
dritte Einrichtung eine geerdete Schutzringelektrode
(18) umfaßt.
5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet,
daß der Schutzringbereich (15) einen tiefen
mittleren Unterbereich enthält, der durch einen
Schritt zur Ausbildung des Zenerunterbereiches des Kanalbereiches
ausgebildet ist und daß ein flacher Umfangsunterbereich
(15 a) durch einen Schritt zur Ausbildung
des flachen Unterbereiches des Kanalbereiches ausgebildet
ist, wobei der tiefe mittlere Unterbereich des
Schutzringbereiches mit der hochdotierten Unterlageschicht
des Substrats verbunden ist, um eine zweite Zenerdiode
(16) zu bilden, die eine Zenerspannung hat, die
im wesentlichen gleich der Zenerspannung der ersten Zenerdiode
(14) ist.
6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet,
daß sie weiterhin einen hochdotierten
ersten Halbleiterkontaktbereich (8) vom zweiten Leitfähigkeitstyp
aufweist, der von dem Sourcebereich umgeben
ist und mit der Sourceelektrode in Kontakt gesetzt
ist, und daß ein hochdotierter zweiter Halbleiterkontaktbereich
(17) vom zweiten Leitfähigkeitstyp in
dem Schutzringbereich (15) ausgebildet und mit der
Schutzringelektrode in Kontakt gesetzt ist.
7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet,
daß sie weiterhin eine Gateelektrode (7)
aus polykristallinem Silizium enthält, die oberhalb des
Umfangsunterbereiches des Kanalbereiches ausgebildet ist
und von dem Kanalbereich durch eine Gate-Isolierschicht
(6) getrennt ist.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet,
daß die getrennte Gruppe einen CMOS (30)
bildet und aufweist: ein erstes Paar Source- und Drain-
Halbleiterbereiche (35, 36) vom zweiten Leitfähigkeitstyp,
die in der Deckschicht des Substrats ausgebildet
sind und ein zweites Paar Source- und Drain-Halbleiterbereiche
(28, 29) vom ersten Leitfähigkeitstyp, die in
einer Halbleiterinsel (27) vom zweiten Leitfähigkeitstyp
ausgebildet sind, die in der Deckschicht des Substrats
ausgebildet ist.
9. Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeichnet,
daß der erste Leitfähigkeitstyp der n-Typ
und der zweite Leitfähigkeitstyp der p-Typ ist.
10. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Unterlageschicht des Substrats
eine hochdotierte Bodenschicht (2) vom ersten Leitfähigkeitstyp
und eine hochdotierte vergrabene Schicht (19)
vom ersten Leitfähigkeitstyp aufweist, die zwischen der
Bodenschicht und der Deckschicht in einem ersten Bereich
ds Substrats, in welchem der Kanalbereich und der
Schutzringbereich ausgebildet sind, angerdnet ist, und
daß die getrennte Gruppe (30) in einem zweiten Bereich
des Substrats ausgebildet ist, in welchem die
Deckschicht direkt auf der Bodenschicht ausgebildet ist.
11. Halbleitervorrichtung nach Anspruch 10, dadurch
gekennzeichnet, daß die Dicke der Deckschicht (3) in dem
ersten Bereich kleiner als in dem zweiten Bereich ist.
12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet,
daß der Kanalbereich (4) mit der versenkten
Schicht (19) verbunden ist, um die erste Zenerdiode
(14) auszubilden, und daß der Schutzringbereich (15) mit
dem vergrabenen Bereich (19) verbunden ist, um eine
zweite Zenerdiode (16) auszubilden.
13. Halbleitervorrichtung nach Anspruch 12, dadurch
gekennzeichnet, daß die getrennte Gruppe in dem zweiten
Bereich einen CMOS bildet.
14. Halbleitervorrichtung nach Anspruch 11, dadurch
gekennzeichnet, daß die Deckschicht einen ersten Teil
(21) enthält, in welchem der Kanalbereich und der
Schutzringbereich ausgebildet sind, und einen zweiten
Teil (22) enthält, in welchem die getrennte Gruppe
ausgebildet ist, wobei die Verunreinigungskonzentrationen
im ersten Teil der Deckschicht unterschiedlich gegenüber
der Verunreinigungskonzentration im zweiten Abschnitt
ist.
15. Halbleitervorrichtung nach Anspruch 14, dadurch
gekennzeichnet, daß die Verunreinigungskonzentration des
ersten Teils (21) der Deckschicht höher ist als die
Verunreinigungskonzentration im zweiten Teil (22).
16. Halbleitervorrichtung nach Anspruch 15, dadurch
gekennzeichnet, daß die getrennte Gruppe einen CMOS
bildet und ein erstes Paar Source- und Drain-Halbleiterbereich
(28, 29) vom ersten Leitfähigkeitstyp
enthält, die in einer ersten Halbleiterinsel (27) vom
zweiten Leitfähigkeitstyp ausgebildet sind, die in dem
zweiten Teil (22) der Deckschicht ausgebildet ist, und
ein zweites Paar Source- und Drain-Halbleiterbereiche
(35, 36) vbom zweiten Leitfähigkeitstyp enthält, die in
einer zweiten Halbleiterinsel (23) vom ersten Leitfähigkeitstyp
ausgebildet sind, die in dem zweiten Teil (22)
der Deckschicht ausgebildet ist und eine Verunreinigungskonzentration
hat, die höher ist als die Verunreinigungskonzentration
des zweiten Teils der Deckschicht.
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