JP4872141B2 - パワーｍｏｓトランジスタ - Google Patents
パワーｍｏｓトランジスタ Download PDFInfo
- Publication number
- JP4872141B2 JP4872141B2 JP30765499A JP30765499A JP4872141B2 JP 4872141 B2 JP4872141 B2 JP 4872141B2 JP 30765499 A JP30765499 A JP 30765499A JP 30765499 A JP30765499 A JP 30765499A JP 4872141 B2 JP4872141 B2 JP 4872141B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- semiconductor layer
- drain
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010410 layer Substances 0.000 claims description 169
- 239000004065 semiconductor Substances 0.000 claims description 97
- 239000002344 surface layer Substances 0.000 claims description 54
- 230000015556 catabolic process Effects 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 58
- 229910052710 silicon Inorganic materials 0.000 description 58
- 239000010703 silicon Substances 0.000 description 58
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 229920005591 polysilicon Polymers 0.000 description 24
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 21
- 229910052782 aluminium Inorganic materials 0.000 description 21
- 230000003071 parasitic effect Effects 0.000 description 15
- 230000001681 protective effect Effects 0.000 description 14
- 239000002131 composite material Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000002040 relaxant effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、パワーＭＯＳトランジスタに係り、サージから保護するための技術に関するものである。
【０００２】
【従来の技術】
自動車用に使用されるパワーＭＯＳトランジスタ（パワーＭＯＳＦＥＴ等）は、一般に低オン抵抗、高耐量、低コストが要求される。
【０００３】
自動車用複合ＩＣに搭載されるパワーＭＯＳＦＥＴには、縦型パワーＭＯＳＦＥＴ（アップドレインＭＯＳ等）、あるいは横型のパワーＭＯＳＦＥＴ（ＬＤＭＯＳ等）がよく利用されている。
【０００４】
ランプ、リレー等の負荷駆動に使用される、こうしたパワーＭＯＳには、その出力端子から静電気、Ｌ負荷など各種のサージ、ノイズが印加される。そのため、耐圧、オン抵抗以外に一定のサージ耐量が要求される。
【０００５】
これまで、サージ耐量、特にＥＳＤ（静電気放電）サージからパワーＭＯＳを保護するために、（i)チャネルウェルの濃度を濃くして寄生トランジスタ動作を抑えるなどパワー素子自身を強化する方法、（ii）ドレイン・ゲート間にコンデンサなどトリガー回路を入れてＭＯＳ動作でサージを流す方法、（iii)コンデンサ、パワーツェナーダイオードなどをパワーＭＯＳＦＥＴと並列に入れるサージバイパス方法が使われてきた（図２０参照）。
【０００６】
しかし、（i)，（ii）の方法は、閾値電圧Ｖthが上がってオン抵抗が増加したり、パワーＭＯＳの電流容量からパワーＭＯＳ自身のサイズでＥＳＤサージ耐量が変わるといった不具合があった。また、（iii)のサージバイパス方式では、ＩＣ外付け部品が増える、配線の寄生インダクタンス（図２０参照）によりＥＳＤ耐量が低下するなど種々問題があった。
【０００７】
一方、特開平１０−４１８０号公報には、サージ耐量がパワー素子のサイズ、配線等に影響されない手法が開示されている。この技術を図２１を用いて説明する。
【０００８】
図２１において、Ｒｅｓｕｒｆ型のＬＤＭＯＳ構造におけるＥＳＤ対策として、ＬＤＭＯＳの外周部に内部セルより低い耐圧でブレークする保護ダイオードＤ１１を内蔵させている。そして、ドレイン側からのサージ電流は保護ダイオードＤ１１を通してソース側に抜ける。
【０００９】
ところが、この構造においても改良すべき点が見いだせる。つまり、この構造では、ＬＤＭＯＳセル部、保護ダイオード部とも同一のＬＤｐウェル領域１００上のｎ型拡散層１０１を利用する、いわゆるＲｅｓｕｒｆ構造（ＬＤｐウェル領域１００上のＬＤｎウェル領域１０１の濃度と拡散深さで耐圧を決める）を前提としている。そのため、ＬＤＭＯＳセル部の耐圧が約７０ボルト、保護ダイオードＤ１１はセル部のＬＤｎウェル領域１０１にさらにドレインｎ領域１０２を重ねているので、その耐圧は約６０ボルトとなり、その差は約１０ボルト程度と小さい。
【００１０】
また、図２１の構成では、保護ダイオードＤ１１のアノード領域であるｐ層１００がｎ型のＬＤｎウェル領域１０１（もしくはｎ型ドレイン領域１０２）とｎ層１０３，１０４の間に挟まれた、いわゆるピンチ抵抗の構造をしているため、そのシート抵抗は約１０ｋΩ／□と非常に高い。
【００１１】
さらに、図２１の構成では、保護ダイオードＤ１１の下にｎ型のエピ層１０４が存在するため、純粋なダイオード構造ではなく、寄生のｎｐｎトランジスタ（コレクタがＬＤｎウェル領域１０１とｎ型ドレイン領域１０２を重ねた表面のｎ領域、ベースはその下のＬＤｐウェル層１００、エミッタは基板のｎ- 層１０４）を内蔵したものとなっている。このため、サージ電流が多くなると、寄生トランジスタのｐ型ベース層の電位が上昇してバイポーラ動作が起きる。すなわち、保護ダイオードＤ１１がバイポーラ動作による電流集中作用で破壊されやすくなる。
【００１２】
【発明が解決しようとする課題】
そこで、この発明の目的は、新規な構成にて耐圧差が大きいとともにシート抵抗が小さい保護ダイオードを有するパワーＭＯＳトランジスタを提供することにある。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明は、アップドレイン型ＭＯＳＦＥＴにおいて、表面側半導体層の表層部において、チャネル領域よりも深くてかつ、埋め込み半導体層には達しない深さをもって、ディープドレイン領域と一部が重なるように第２導電型のベース領域を形成するとともに、当該ベース領域をソース側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオードを形成し、前記サージバイパス用ダイオードのアノード領域の表面における非絶縁面は、その全面が前記アップドレイン型ＭＯＳＦＥＴのソース電極とのコンタクト領域となるとともに、同サージバイパス用ダイオードのカソード領域の表面における非絶縁面は、その全面が前記アップドレイン型ＭＯＳＦＥＴのドレイン電極とのコンタクト領域となることを特徴としている。
【００１４】
請求項２に記載の発明は、アップドレイン型ＭＯＳＦＥＴにおいて、表面側半導体層の表層部の当該ＭＯＳＦＥＴ形成領域とは別の領域において、埋め込み半導体層に達するように第１導電型の半導体領域を形成するとともに、前記埋め込み半導体層には達しない深さをもって、当該半導体領域と一部が重なるように第２導電型のベース領域を形成し、当該ベース領域をソース側に、又、前記第１導電型の半導体領域をドレイン側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオードを形成し、前記サージバイパス用ダイオードのアノードである前記第２導電型のベース領域の表面における非絶縁面は、その全面が２層目の配線層であるアノード電極とのコンタクト領域となるとともに、同サージバイパス用ダイオードのカソードである前記第１導電型の半導体領域の表面における非絶縁面は、その全面が２層目の配線層であるカソード電極とのコンタクト領域となることを特徴としている。
【００１５】
請求項３に記載の発明は、ＬＤＭＯＳＦＥＴにおいて、埋め込み半導体層に達するように第１導電型の半導体領域を形成するとともに、表面側半導体層の表層部において、チャネル領域よりも深くてかつ、前記埋め込み半導体層には達しない深さをもって、前記第１導電型の半導体領域と一部が重なるように第２導電型のベース領域を形成し、当該ベース領域をソース側に、又、第１導電型の半導体領域をドレイン側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオードを形成し、前記サージバイパス用ダイオードのアノードである前記第２導電型のベース領域の表面における非絶縁面は、その全面が前記ＬＤＭＯＳＦＥＴのソース電極とのコンタクト領域となるとともに、同サージバイパス用ダイオードのカソードである前記第１導電型の半導体領域の表面における非絶縁面は、その全面が前記ＬＤＭＯＳＦＥＴのドレイン電極とのコンタクト領域となることを特徴としている。
【００１６】
請求項４に記載の発明は、ＶＤＭＯＳＦＥＴにおいて、表面側半導体層の表層部から半導体基板に達する第１導電型のディープ領域を形成するとともに、表面側半導体層の表層部において、チャネル領域よりも深くてかつ、前記半導体基板には達しない深さをもって、前記ディープ領域と一部が重なるように第２導電型のベース領域を形成し、当該ベース領域をソース側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオードを形成し、前記サージバイパス用ダイオードのアノードである第２導電型のベース領域の表面における非絶縁面は、その全面が前記ＶＤＭＯＳＦＥＴのソース電極とのコンタクト領域となることを特徴としている。
【００１７】
請求項５に記載の発明は、横型ＩＧＢＴにおいて、表面側半導体層の表層部において、エミッタセルからなる当該横型ＩＧＢＴの外周が第２導電型のベース領域によって囲繞されてなるとともに、該第２導電型のベース領域がさらに第１導電型の半導体領域によって囲繞されてなり、これら第１導電型の半導体領域および第２導電型のベース領域のうち、前記第１導電型の半導体領域は、前記埋め込み半導体層に達するように形成されるとともに、前記第２導電型のベース領域は、前記チャネル領域よりも深くてかつ、前記埋め込み半導体層には達しない深さをもって、前記第１導電型の半導体領域と一部が重なるように形成されたものであり、前記第２導電型のベース領域がアノードとして当該横型ＩＧＢＴのエミッタ電極と接続され、かつ、第１導電型の半導体領域がカソードとして当該横型ＩＧＢＴのコレクタ電極と接続されることにより、エミッタ・コレクタ間にサージバイパス用ダイオードが形成されてなることを特徴としている。
【００１８】
このような構造を採用することにより、Ｒｅｓｕｒｆ型のＭＯＳ構造と比較して、ソースセル部（またはエミッタセル部）の耐圧はセル集積による電界の曲率緩和効果で高い（例えば、約１２０ボルト）。一方、保護ダイオードであるサージバイパス用ダイオードの耐圧は２つの拡散領域の間隔で決まり低くできる（例えば、約７０ボルト）。つまり、保護ダイオードの耐圧はセル部の耐圧とはまったく独立に設計できるため、耐圧差を十分に確保できる。
【００１９】
また、２つの拡散領域でダイオードを形成するため、アノードのシート抵抗はベース領域で低くでき（例えば、約２００Ω／□）、図２１の装置よりも保護ダイオードの動作抵抗を下げることができる。さらに、保護ダイオードがバイポーラ動作による電流集中作用を受けにくく耐量の改善が図られる。
【００２０】
以上のようにして、耐圧差が大きいとともにシート抵抗が小さい保護ダイオードを有するパワーＭＯＳトランジスタとすることができる。
【００２１】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
図１に、本実施の形態における複合ＩＣの平面図を示す。また、図１のＡ−Ａ線での縦断面を図２に示す。この複合ＩＣは自動車用コントローラを構成する部材として使用されるものであって、ランプやリレー等の負荷を駆動するためのものである。さらに、複合ＩＣに搭載されるパワーＭＯＳトランジスタとしてアップドレイン型ＭＯＳＦＥＴを用いており、図３にはアップドレイン型ＭＯＳＦＥＴの要部の拡大図を示す。さらに、図４には配線図を示す。
【００２２】
図２において、ＳＯＩ基板１が使用されており、ＳＯＩ基板１はｐ+ 型シリコン基板２の上にシリコン酸化膜３を介して薄膜のシリコン層４を配置した構成となっている。シリコン層４においては、ｎウェル層６の下にｎ+ 型シリコン層（第１導電型の埋め込み半導体層）５が埋め込まれている。つまり、ｎウェル層（第１導電型の表面側半導体層）６は、ｎ+ 型シリコン層５上に形成され、同シリコン層５よりも低濃度である。
【００２３】
シリコン層４にはトレンチ（溝）７が形成され、その内壁面にはシリコン酸化膜が形成されるとともに同トレンチ７内にはポリシリコンが充填されている。このトレンチ７により図１に示すごとく、島が区画形成されている。そして、多数の島の内の１つの島にアップドレインＭＯＳＦＥＴが形成されている。
【００２４】
アップドレインＭＯＳ形成島において、図３に示すように、ｎウェル層６の表層部にはゲート酸化膜８を介してポリシリコンゲート電極９が配置されている。ポリシリコンゲート電極９の端部でのｎウェル層６の表層部にはチャネルｐウェル領域１０が形成されるとともに、チャネルｐウェル領域１０の内部においてその表層部にはｎ+ 型領域（第１導電型のソース領域）１１およびｐ+ 型領域１２が形成されている。このように、ｎウェル層６での少なくともチャネルｐウェル領域１０の一部領域に対しゲート酸化膜８を介してポリシリコンゲート電極９が配置されている。また、ポリシリコンゲート電極９の上はシリコン酸化膜１３にて覆われている。シリコン酸化膜１３の上にはソース電極（アルミ層）１４が配置されている。このソース電極（アルミ層）１４はｎ+ 型領域１１およびｐ+ 型領域１２と接触している。このようなソースセルが、図１に示すように多数形成されている。
【００２５】
さらに、図３のｎウェル層６の表層部にはディープｎ+ 領域（第１導電型のディープドレイン領域）１５が形成され、ディーブｎ+ 領域１５はｎ+ 型シリコン層５に達している。ディーブｎ+ 領域１５の内部においてその表層部にはｎ+ 型領域１６が形成されている。
【００２６】
一方、図３のｎ型シリコン層４上のＬＯＣＯＳ酸化膜１９の上にはドレイン電極（アルミ層）２０が配置され、このドレイン電極（アルミ層）２０はｎ+ 型領域１６と接触している。図２において、ドレイン電極（アルミ層）２０およびソース電極（アルミ層）１４の上にはシリコン酸化膜２１が形成されている。また、ソース電極（アルミ層）１４の上には２層目のアルミ層２２が形成されるとともに、ドレイン電極（アルミ層）２０の上には２層目のアルミ層２３が形成されている。アルミ層２２，２３の上はパッシベーション膜２４で覆われている。
【００２７】
このようなアップドレインＭＯＳＦＥＴにおいては、図４に示すように、ポリシリコンゲート電極９への電圧印加により、ドレイン電極（アルミ層）２０から電流が、ｎ+ 型領域１６→ディーブｎ+ 領域１５→ｎ+ 型シリコン層５→ｎウェル層６→チャネルｐウェル領域１０の表層部→ｎ+ 型領域１１およびｐ+ 型領域１２→ソース電極（アルミ層）１４へと流れる。
【００２８】
さらに本例では、図３のｎウェル層６の表層部においてディープｎ+ 領域１５と一部が重なるようにｐ型ベース領域１７が形成されている。また、ｐ型ベース領域１７の内部においてその表層部にはｐ+ 型領域１８が形成されている。ｐ+ 型領域１８（ｐ型ベース領域１７）がソース電極１４と接続されている。これにより、ソース・ドレイン間にサージバイパス用ダイオードＤ１が形成されることになる。
【００２９】
ディープｎ+ 領域１５及びｐ型ベース領域１７のレイアウトに関して説明する。図１に示すように、全ソースセルが４つに区画され、４つのソースセル群を構成しており、このブロック化されたソースセル群の周囲にディーブｎ+ 領域１５が形成されている。このディーブｎ+ 領域１５に隣接してｐ型ベース領域１７が延設されている。
【００３０】
回路構成としては、図５に示すように、ＩＣ内においてパワーＭＯＳＦＥＴ（アップドレインＭＯＳＦＥＴ）およびゲート駆動回路が形成され、パワーＭＯＳＦＥＴにはボディーダイオードＤ６が形成されるとともに、寄生のｎｐｎトランジスタＱ１が形成されている。つまり、図３において、チャネルｐウェル領域１０とｎウェル層６によりボディーダイオードＤ６が形成されるとともに、ソースｎ+ 領域１１、チャネルｐウェル領域１０、ｎウェル層（ドリフトｎ層）６により寄生のｎｐｎトランジスタＱ１が形成されている。さらに、ディーブｎ+ 領域１５とｐ型ベース領域１７にて図５のバイパスダイオード（サージバイパス用ダイオード）Ｄ１が形成されている。
【００３１】
そして、本例のサージバイパス用ダイオードＤ１が無い場合には、ＥＳＤサージがドレイン端子に印加されると、最初はボディーダイオードＤ６だけでサージ電流を流しているが電流量が時間とともに増大していくと、寄生トランジスタＱ１のベース抵抗Ｒｂによる電圧降下が大きくなり、ベースが十分にバイアスされると寄生トランジスタ動作を引き起こす。バイポーラトランジスタＱ１はその正帰還作用からますます電流を流し、ついには永久破壊に至る。
【００３２】
実際のＬＤＭＯＳやアップドレインＭＯＳといったパワーＭＯＳＦＥＴは、およそ１０μｍ前後の非常に微細なサイズのＭＯＳＦＥＴ（セル）を無数に並列配置したもので（１ｍｍ□なら約１００００個）、各トランジスタ（セル）の配線抵抗は同一ではなく、一般的にパッドに近いトランジスタ（セル）の配線抵抗は当然小さく、また、２層アルミ配線をベタで（太く）レイアウトする場合ではドレイン・ソースの２層目のアルミが接近する個所の配線抵抗が小さくなるなど、素子、アルミ配線レイアウトで大きく変わる（例えば１ｍｍ□にＬＤＭＯＳをレイアウトし、厚さ０．４５μｍの１層目のアルミにてストライプ状に斜め４５度にドレイン、ソースを交互につなぎ、０．９μｍ厚の２層目のアルミを三角形ベタでレイアウトすると、トランジスタ間の配線抵抗差は最大でおよそ１０Ωにもなる）。従って、最終的に破壊されるトランジスタ（セル）は配線抵抗が小さい極一部のトランジスタ（セル）に限定され、パワーＭＯＳ全体が破壊されるわけではない。
【００３３】
いずれにせよ、寄生バイポーラトランジスタＱ１の動作が引き金になることから、サージ耐量を確保するにはバイポーラトランジスタ動作させないことが第一であり、そのためには、まずパワーＭＯＳＦＥＴをブレーク動作させないのがベストである。
【００３４】
そこで本例では、図５において、ＩＣ内部に設けられたサージバイパス用ダイオード（バイパスダイオード）Ｄ１に全サージ電流Ｉesd を流したとき、その耐圧ＢＶｄと動作抵抗Ｒｄによる電圧降下分Ｒｄ・Ｉesd を足しあわせた電圧がパワーＭＯＳＦＥＴの耐圧ＢＶｍ以下となるようにしている。すなわち、
ＢＶｍ＞ＢＶｄ＋Ｒｄ・Ｉesd
∴Ｒｄ＜（ＢＶｍ−ＢＶｄ）／Ｉesd ・・・（１）
つまり、バイパスダイオードＤ１の動作抵抗（寄生抵抗）Ｒｄが（１）式を満足するように、そのサイズ、形状をレイアウトしている。サイズをなるだけ小さくレイアウトするには、高濃度のｐｎ接合（例えば、ディープｎ+ ／ベースなど）の長さ（総対向長）を長くするのがよい。
【００３５】
なお、図５の場合、サージ印加条件として、電圧Ｖesd ＝２５ｋＶ、抵抗Ｒesd ＝１５０Ωとしており、サージ電流Ｉesd は次のようになる。
Ｉesd ＝Ｖesd ／Ｒesd ＝２５ｋ／１５０≒１７０Ａ
このように、本実施形態は、ＥＳＤサージ電流にはその印加条件に応じた最大値があり、その最大電流をバイパスダイオードＤ１に流した際、バイパスダイオードＤ１のカソード電位がパワーＭＯＳのドレイン耐圧以下になるよう、バイパスダイオードＤ１の動作抵抗、耐圧を設計することで、サージ耐量がパワー素子のサイズ、配線等に影響されないサージ保護回路を構築している。
【００３６】
次に、図２１の装置と本実施形態の装置を比較しつつ説明を加える。
図２１の装置は、Ｒｅｓｕｒｆ型のＬＤＭＯＳ構造におけるＥＳＤ対策として、ＬＤＭＯＳの外周部に内部セルより低い耐圧でブレークする保護ダイオードＤ１１を内蔵させる構造となっている。この構造では、ＬＤＭＯＳセル部、保護ダイオード部とも同一のＬＤｐウェル領域１００上のｎ型拡散層１０１を利用する、いわゆるＲｅｓｕｒｆ構造（ＬＤｐウェル領域１００上のＬＤｎウェル領域１０１の濃度と拡散深さで耐圧を決める）を前提としている。そのため、ＬＤＭＯＳセル部の耐圧が約７０ボルト、保護ダイオードＤ１１はセル部のＬＤｎウェル領域１０１にさらにドレインｎ領域１０２を重ねているので、その耐圧は約６０ボルトとなり、その差は約１０ボルト程度と小さい。
【００３７】
これに対し、本実施形態のアップドレイン（Ｕｐｄｒａｉｎ）構造では、ソースセル部の耐圧はセル集積による電界の曲率緩和効果で約１２０ボルトと高い。一方、外周の保護ダイオードＤ１の耐圧は外周に設けられたディープｎ+ ／ベース領域の間隔で決まり約７０ボルトである。
【００３８】
つまり、本実施形態のアップドレイン構造では、ダイオードＤ１の耐圧はセル部の耐圧とはまったく独立に設計できるため、耐圧差を十分に確保できる。そのため、ＥＳＤ耐量をより一層向上させることができる。
【００３９】
さらに、図２１の装置では、保護ダイオードＤ１１のアノード領域であるｐ層１００がｎ型のＬＤｎウェル領域１０１（もしくはｎ型ドレイン領域１０２）とｎ層１０３，１０４の間に挟まれた、いわゆるピンチ抵抗の構造をしているため、そのシート抵抗は約１０ｋΩ／□と非常に高い。
【００４０】
これに対し、本実施形態では、ディープｎ+ ／ベース層でダイオードを形成するため、アノードのシート抵抗はベース領域１７の約２００Ω／□と低い。このため、図２１の装置よりも保護ダイオードの動作抵抗を下げることができ、ＥＳＤ耐量を図２１の装置よりも上げることができる。
【００４１】
また、図２１の装置では、保護ダイオードＤ１１の下にｎ型のエピ層１０４が存在するため純粋なダイオード構造ではなく、寄生のｎｐｎトランジスタ（コレクタがＬＤｎウェル領域１０１とｎ型ドレイン領域１０２を重ねた表面のｎ領域、ベースはその下のＬＤｐウェル層１００、エミッタは基板のｎ層１０４）を内蔵したものとなっている。このため、サージ電流が多くなると、寄生トランジスタのｐ型ベース層の電位が上昇してバイポーラ動作が起きる。すなわち、保護ダイオードＤ１１がバイポーラ動作による電流集中作用で破壊されやすくなるという欠点がある。実際、同一素子サイズでＥＳＤ耐量を比較実験すると、図２１の場合では約３ｋＶ、本実施形態では１８ｋＶと大幅に耐量が改善されており、本実施形態の優位性は明らかである。
【００４２】
次に、製造方法を図６〜図１１を用いて説明する。
まず、図６（ａ）に示すように、ＳＯＩウエハ１を形成する。詳しくは、ボロン（Ｂ）の濃度が約１×１０18ｃｍ-3のｐ+ 支持基板２上に、厚さ約１μｍの埋め込み酸化膜３を形成する。さらに、その上に、リン（Ｐ）の濃度１×１０15ｃｍ-3、厚さ１５μｍのｎ型デバイス形成層４を形成する。この際、埋め込みｎ+ 層５としてアンチモン（Ｓｂ）をウエハ全面に拡散（シート抵抗が約２０Ω／□、拡散深さが約３μｍ）する。
【００４３】
そして、図６（ｂ）に示すように、酸化膜をトレンチマスクとしてドライエッチにて素子分離領域となる溝（トレンチ）７を形成する。トレンチ形成後、ダメージ回復のためのＣＤＥ（ケミカルドライエッチ）、アニール等を行う。そして、トレンチの側壁酸化、ポリシリコンの埋め込みを行う。また、余分なポリシリコンをエッチバックもしくはＣＭＰ（ケミカルメカニカルポリッシュ）で除去してシリコン面（デバイス形成面）を露出させる。
【００４４】
さらに、図６（ｃ）に示すように、アップドレイン素子のドレイン、保護ダイオードのカソードとなるディープｎ+ 領域１５を形成する。詳しくは、約４０ｎｍの酸化膜をスルー酸化膜としてリン（Ｐ）を３×１０15ｃｍ-2インプラドーズし熱処理（約１０５０℃、１時間）でウエハ内部に拡散させる。さらに、素子のドリフト抵抗を下げるために、ｎウェル層６を形成する。詳しくは、リン（Ｐ）を約３×１０12ｃｍ-2インプラドーズし、熱処理（約１１７０℃、１０時間）でウエハ内部に拡散させる。その結果、図７（ａ）のようになる。
【００４５】
そして、図７（ｂ）に示すように、保護ダイオードのアノードとなるｐ型ベース領域１７を形成する。詳しくは、ボロン（Ｂ）を２×１０14ｃｍ-2インプラドーズし、熱処理（約１１５０℃、０．５時間）でウエハ内部に拡散させる。なお、ｐ型ベース領域１７は保護ダイオード部だけでなく、ソースセル部に入れてもよい。入れた方がセル部の寄生ｎｐｎトランジスタのベース濃度が下がり、寄生トランジスタ動作しにくいのでセル自身のサージ耐圧を上げることができる。
【００４６】
引き続き、図７（ｃ）に示すように、フィールド部にＳｉＮをマスクとして熱酸化膜（ＬＯＣＯＳ）１９を形成する（９５０℃、１１時間）。
そして、図８（ａ）に示すように、ゲート電極９となるゲートポリシリコンをデポし、リンデポ後にパターニングする（デポ厚さ約３７０ｎｍ、シート抵抗約２５Ω／□）。その後、ポリシリコン９の丸め酸化を行う（１０００℃、１時間）。
【００４７】
さらに、図８（ｂ）に示すように、チャネルｐウェル領域１０をポリシリコン９をマスクにして形成する。詳しくは、ボロン（Ｂ）のドーズ量が約３×１０13ｃｍ-2であり、約１０５０℃、７時間の熱処理を行う。
【００４８】
引き続き、図８（ｃ）に示すように、ｐ+ 型領域１２，１８を形成するとともに、図９（ａ）に示すように、ｎ+ 型領域１１，１６を形成する。ドーズ量はそれぞれ、ＢＦ2 で５×１０15ｃｍ-2、Ａｓで５×１０15ｃｍ-2である。
【００４９】
そして、図９（ｂ）に示すように、ＢＰＳＧ膜１３を約６７０ｎｍデポするとともにドライエッチにてコンタクトを形成する。その後、図１０（ａ）に示すように、１層目のアルミ１４，２０を約４５０ｎｍデポおよびパターニングする。
【００５０】
その後、図１０（ｂ）に示すように、ＴＥＯＳ層間膜２１をデポし、ビアホールをエッチングにより形成する。そして、図１１（ａ）に示すように、２層目のアルミ２２，２３を約９００ｎｍデポおよびパターニングする。さらに、図１１（ｂ）に示すように、ＳｉＮ２４をデポし、パッド部のＳｉＮ２４をエッチングにて除去する。これにより、素子工程は完了する。
【００５１】
このように、本実施形態は下記の特徴を有する。
（イ）図３に示すように、アップドレイン型ＭＯＳＦＥＴにおいて、ｎウェル層（表面側半導体層）６の表層部においてディーブｎ+ 領域（ディープドレイン領域）１５と一部が重なるようにｐ型ベース領域（第２導電型のベース領域）１７を形成し、ベース領域１７をソース側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオードＤ１を形成したので、Ｒｅｓｕｒｆ型のＭＯＳ構造と比較して、ソースセル部の耐圧はセル集積による電界の曲率緩和効果で約１２０ボルトと高い。また、保護ダイオードの耐圧はセル部の耐圧とはまったく独立に設計でき、外周の保護ダイオードＤ１の耐圧は外周に設けられたディープｎ+ ／ベース領域の間隔で決まり約７０ボルトであり、耐圧差を十分に確保できる。そのため、ＥＳＤ耐量をより一層向上させることができる。さらに、ｎ+ ／ベース層でダイオードを形成するため、アノードのシート抵抗はベース層の約２００Ω／□と低くでき、図２１の装置よりも保護ダイオードの動作抵抗を下げることができ、ＥＳＤ耐量を図２１の装置よりも上げることができる。また、保護ダイオードがバイポーラ動作による電流集中作用を受けにくく耐量の改善が図られる。以上のようにして、耐圧差が大きいとともにシート抵抗が小さい保護ダイオードＤ１を有するパワーＭＯＳトランジスタとなる。
（ロ）ＭＯＳでセル外周部にフィールドプレート構造を設けた素子（一般的な素子）では、セル外周部の耐圧が内部セル部の耐圧より高いのでサージが印加されるとセル内部が先にブレークしてしまい、保護ダイオードのようなサージバイパス効果は期待できない。これに対し、本実施形態では、サージ電流の印加条件に応じた最大電流をサージバイパス用ダイオードＤ１に流した際の同ダイオードＤ１のカソード電位がトランジスタのドレイン耐圧以下になるように設定したので、実用上好ましいものとなる。
【００５２】
なお、これまで説明したもの以外にも次のように実施してもよい。
図１に示す構成では、トランジスタ形成島の内部においてサージバイパス用ダイオードＤ１を形成したが、図１２，１３に示すように、サージバイパス用ダイオード（Ｄ２）を、トランジスタ形成島（トランジスタ形成領域）とは別の島（別の領域）に形成してもよい。つまり、図１３に示すように、トレンチ島においてｎウェル層（表面側半導体層）６の表層部にはディープｎ+ 領域（第１導電型の半導体領域）３０が形成され、このディープｎ+ 領域３０は、図１２に示すように、直線状に延び、かつ、複数並設されている。ディープｎ+ 領域３０は図２のディーブｎ+ 領域（ディープドレイン領域）１５を形成する際に同時に形成したものである。また、図１３のディープｎ+ 領域３０と一部が重なるようにｐ型ベース領域（第２導電型のベース領域）３１が形成され、このｐ型ベース領域３１は図１２に示すようにディープｎ+ 領域３０に隣接して直線的に延びている。さらに、図１２のカソード電極（２層目アルミ）３２およびアノード電極（２層目アルミ）３３を用いて、別の島に形成したトランジスタに対し、ｐ型ベース領域３１がソース側に、又、ディープｎ+ 領域３０がドレイン側に接続されている。このように、ソース・ドレイン間にサージバイパス用ダイオードＤ２が形成されている。
【００５３】
また、これまでの説明ではアップドレイン構造を例示したが、ＬＤＭＯＳ構造に適用してもよい。詳しくは、図１４に示す平面構造をなし、図１４のＣ−Ｃ断面を図１５に示す。
【００５４】
図１５において、ＳＯＩ基板４１が使用されており、ＳＯＩ基板４１はｐ+ 型シリコン基板４２の上にシリコン酸化膜４３を介して薄膜のシリコン層４４を配置した構成となっている。シリコン層４４においては、ｎ- 型シリコン層４６の下にｎ+ 型シリコン層（第１導電型の埋め込み半導体層）４５が埋め込まれている。つまり、ｎ- 型シリコン層（第１導電型の表面側半導体層）４６は、ｎ+ 型シリコン層４５上に形成され、同シリコン層４５よりも低濃度である。
【００５５】
シリコン層４４にはトレンチ４７が形成され、トレンチ７により図１４に示すごとく、島が区画形成されている。１つの島にＬＤＭＯＳＦＥＴが形成されている。
【００５６】
ＬＤＭＯＳＦＥＴ形成島において、図１５に示すように、ｎ- 型シリコン層４６の表層部にはゲート酸化膜４８を介してポリシリコンゲート電極４９が配置されている。ポリシリコンゲート電極４９の端部でのｎ- 型シリコン層４６の表層部にはチャネルｐウェル領域５０が形成されるとともに、チャネルｐウェル領域５０の内部においてその表層部にはｎ+ 型領域（第１導電型のソース領域）５１およびｐ+ 型領域５２が形成されている。このように、ｎ- 型シリコン層４６での少なくともチャネルｐウェル領域５０の一部領域に対しゲート酸化膜４８を介してポリシリコンゲート電極４９が配置されている。
【００５７】
また、ｎ- 型シリコン層４６の表層部にｎ型ドレイン領域５３が形成され、さらに、ドレイン領域５３の表層部にはｎ+ 型領域５４が形成されている。
さらに本例では、ｎ- 型シリコン層４６の表層部においてディープｎ+ 領域（第１導電型の半導体領域）５５が形成されるとともに、ディープｎ+ 領域５５と一部が重なるようにｐ型ベース領域５６が形成され、ベース領域５６がソース端子と、又、ディープｎ+ 領域５５がドレイン端子と接続されている。これにより、ソース・ドレイン間にサージバイパス用ダイオードＤ３が形成されている。
【００５８】
また、サージ電流の印加条件に応じた最大電流をサージバイパス用ダイオードＤ３に流した際のダイオードＤ３のカソード電位がトランジスタのドレイン耐圧以下になるように設定している。
【００５９】
このＬＤＭＯＳ構造においても、Ｒｅｓｕｒｆ構造ではないため、従来例のような寄生トランジスタは保護ダイオード部には存在しないので破壊されにくい。
配線方法としては、ドレインと保護ダイオードのカソード（ディープｎ+ 領域５５）とつなぎ、ソースとアノード（ベース領域５６）をつないでいるので、ゲートを駆動させる通常のＭＯＳ動作時には保護ダイオードＤ３には電流は流れない。オフ状態でドレインにＥＳＤのような過電圧が印加されると、耐圧の低い保護ダイオードＤ３がブレークしてサージ電流を流す。
【００６０】
また、図１６，１７に示すように、ＶＤＭＯＳＦＥＴに適用してもよい。図１７において、ドレイン領域となるｎ+ 型シリコン基板（第１導電型の半導体基板）６０上にはｎ- 型シリコン層（第１導電型の表面側半導体層）６１がエピタキシャル成長されている。つまり、ｎ- 型シリコン層６１はｎ+ 型シリコン基板６０上に形成され、同基板６０よりも低濃度である。ｎ- 型シリコン層６１の表層部にはゲート酸化膜６２を介してポリシリコンゲート電極６３が配置されている。ポリシリコンゲート電極６３の端部でのｎ- 型シリコン層６１の表層部にはチャネルｐウェル領域６４が形成されるとともに、チャネルｐウェル領域６４の内部においてその表層部にはｎ+ 型領域（第１導電型のソース領域）６５が形成されている。このように、ｎ- 型シリコン層６１での少なくともチャネルｐウェル領域６４の一部領域に対しゲート酸化膜６２を介してポリシリコンゲート電極６３が配置されている。
【００６１】
さらに本例では、ｎ- 型シリコン層６１の表層部からｎ+ 型シリコン基板６０に達するディープｎ+ 領域６６が形成されるとともに、ｎ- 型シリコン層６１の表層部にディープｎ+ 領域６６と一部が重なるようにｐ型ベース領域６７が形成されている。ベース領域６７がソース端子と接続され、ソース・ドレイン間にサージバイパス用ダイオードＤ４を形成している。
【００６２】
さらに、図１８，１９に示すように、横型ＩＧＢＴ（Ｌ−ＩＧＢＴ）に適用してもよい。図１９において、ＳＯＩ基板７１が使用されており、ＳＯＩ基板７１はｐ+ 型シリコン基板７２の上にシリコン酸化膜７３を介して薄膜のシリコン層７４を配置した構成となっている。シリコン層７４においては、ｎ- 型シリコン層７６の下にｎ+ 型シリコン層（第１導電型の埋め込み半導体層）７５が埋め込まれている。つまり、ｎ- 型シリコン層（第１導電型の表面側半導体層）７６はｎ+ 型シリコン層７５上に形成され、同シリコン層７５よりも低濃度である。
【００６３】
シリコン層７４にはトレンチ７７が形成され、トレンチ７７により図１８に示すごとく、島が区画形成されている。１つの島に横型ＩＧＢＴが形成されている。
【００６４】
横型ＩＧＢＴ形成島において、図１９に示すように、ｎ- 型シリコン層７６の表層部にはゲート酸化膜７８を介してポリシリコンゲート電極７９が配置されている。ポリシリコンゲート電極７９の端部でのｎ- 型シリコン層７６の表層部にはチャネルｐウェル領域８０が形成されるとともに、チャネルｐウェル領域８０の内部においてその表層部にはｎ+ 型領域（第１導電型のエミッタ領域）８１およびｐ+ 型領域８２が形成されている。このように、ｎ- 型シリコン層７６での少なくともチャネルｐウェル領域８０の一部領域に対しゲート酸化膜７８を介してポリシリコンゲート電極７９が配置されている。また、ｎ- 型シリコン層７６の表層部にｐ型コレクタ領域８３が形成されるとともに、その表層部にはｐ+ 型領域８４が形成されている。
【００６５】
さらに本例では、ｎ- 型シリコン層７６の表層部にディープｎ+ 領域（第１導電型の半導体領域）８５が形成されるとともに、ｎ- 型シリコン層７６の表層部にディープｎ+ 領域８５と一部が重なるようにｐ型ベース領域８６が形成されている。ベース領域８６がエミッタ端子と接続され、又、ディープｎ+ 領域８５がコレクタ端子と接続されている。これにより、エミッタ・コレクタ間にサージバイパス用ダイオードＤ５が形成されている。
【００６６】
なお、ＶＤＭＯＳ構造（図１７）、横型ＩＧＢＴ構造（図１９）においても、サージ電流の印加条件に応じた最大電流をサージバイパス用ダイオードに流した際の同ダイオードのカソード電位がトランジスタのドレイン耐圧（またはコレクタ耐圧）以下になるように設定している。
【００６７】
また、ＬＤＭＯＳ構造（図１５）、ＶＤＭＯＳ構造（図１７）、横型ＩＧＢＴ構造（図１９）においても、図１２，１３を用いて説明したごとく、サージバイパス用ダイオードを、トランジスタ形成島とは別の領域に形成してもよい。
【００６８】
さらには、これまで説明してきた素子はＮチャネル素子であったが、Ｐチャネル素子でもよく、上記各パワー素子のｐ，ｎを全て反対にすればよい。
【図面の簡単な説明】
【図１】 実施の形態における複合ＩＣの平面図。
【図２】 図１のＡ−Ａ線での縦断面図。
【図３】 要部の拡大図。
【図４】 配線図。
【図５】 回路構成を示す図。
【図６】 製造工程を説明するための断面図。
【図７】 製造工程を説明するための断面図。
【図８】 製造工程を説明するための断面図。
【図９】 製造工程を説明するための断面図。
【図１０】 製造工程を説明するための断面図。
【図１１】 製造工程を説明するための断面図。
【図１２】 複合ＩＣの平面図。
【図１３】 図１２のＢ−Ｂ線での縦断面図。
【図１４】 複合ＩＣの平面図。
【図１５】 図１４のＣ−Ｃ線での縦断面図。
【図１６】 複合ＩＣの平面図。
【図１７】 図１６のＤ−Ｄ線での縦断面図。
【図１８】 複合ＩＣの平面図。
【図１９】 図１８のＥ−Ｅ線での縦断面図。
【図２０】 従来技術を説明するための回路構成を示す図。
【図２１】 従来技術を説明するための半導体装置の断面図。
【符号の説明】
５…ｎ+ 型シリコン層、６…ｎ- 型シリコン層、８…ゲート酸化膜、９…ポリシリコンゲート電極、１０…チャネルｐウェル領域、１１…ｎ+ 型領域、１５…ディープｎ+ 領域、１７…ｐ型ベース領域、４５…ｎ+ 型シリコン層、４６…ｎ- 型シリコン層、４８…ゲート酸化膜、４９…ポリシリコンゲート電極、５０…チャネルｐウェル領域、５１…ｎ+ 型領域、５５…ディープｎ+ 領域、５６…ｐ型ベース領域、６０…ｎ+ 型シリコン基板、６１…ｎ- 型シリコン層、６２…ゲート酸化膜、６３…ポリシリコンゲート電極、６４…チャネルｐウェル領域、６５…ｎ+ 型領域、６６…ディープｎ+ 領域、６７…ｐ型ベース領域、７５…ｎ+ 型シリコン層、７６…ｎ- 型シリコン層、７８…ゲート酸化膜、７９…ポリシリコンゲート電極、８０…チャネルｐウェル領域、８１…ｎ+ 型領域、８５…ディープｎ+ 領域、８６…ｐ型ベース領域。
【発明の属する技術分野】
この発明は、パワーＭＯＳトランジスタに係り、サージから保護するための技術に関するものである。
【０００２】
【従来の技術】
自動車用に使用されるパワーＭＯＳトランジスタ（パワーＭＯＳＦＥＴ等）は、一般に低オン抵抗、高耐量、低コストが要求される。
【０００３】
自動車用複合ＩＣに搭載されるパワーＭＯＳＦＥＴには、縦型パワーＭＯＳＦＥＴ（アップドレインＭＯＳ等）、あるいは横型のパワーＭＯＳＦＥＴ（ＬＤＭＯＳ等）がよく利用されている。
【０００４】
ランプ、リレー等の負荷駆動に使用される、こうしたパワーＭＯＳには、その出力端子から静電気、Ｌ負荷など各種のサージ、ノイズが印加される。そのため、耐圧、オン抵抗以外に一定のサージ耐量が要求される。
【０００５】
これまで、サージ耐量、特にＥＳＤ（静電気放電）サージからパワーＭＯＳを保護するために、（i)チャネルウェルの濃度を濃くして寄生トランジスタ動作を抑えるなどパワー素子自身を強化する方法、（ii）ドレイン・ゲート間にコンデンサなどトリガー回路を入れてＭＯＳ動作でサージを流す方法、（iii)コンデンサ、パワーツェナーダイオードなどをパワーＭＯＳＦＥＴと並列に入れるサージバイパス方法が使われてきた（図２０参照）。
【０００６】
しかし、（i)，（ii）の方法は、閾値電圧Ｖthが上がってオン抵抗が増加したり、パワーＭＯＳの電流容量からパワーＭＯＳ自身のサイズでＥＳＤサージ耐量が変わるといった不具合があった。また、（iii)のサージバイパス方式では、ＩＣ外付け部品が増える、配線の寄生インダクタンス（図２０参照）によりＥＳＤ耐量が低下するなど種々問題があった。
【０００７】
一方、特開平１０−４１８０号公報には、サージ耐量がパワー素子のサイズ、配線等に影響されない手法が開示されている。この技術を図２１を用いて説明する。
【０００８】
図２１において、Ｒｅｓｕｒｆ型のＬＤＭＯＳ構造におけるＥＳＤ対策として、ＬＤＭＯＳの外周部に内部セルより低い耐圧でブレークする保護ダイオードＤ１１を内蔵させている。そして、ドレイン側からのサージ電流は保護ダイオードＤ１１を通してソース側に抜ける。
【０００９】
ところが、この構造においても改良すべき点が見いだせる。つまり、この構造では、ＬＤＭＯＳセル部、保護ダイオード部とも同一のＬＤｐウェル領域１００上のｎ型拡散層１０１を利用する、いわゆるＲｅｓｕｒｆ構造（ＬＤｐウェル領域１００上のＬＤｎウェル領域１０１の濃度と拡散深さで耐圧を決める）を前提としている。そのため、ＬＤＭＯＳセル部の耐圧が約７０ボルト、保護ダイオードＤ１１はセル部のＬＤｎウェル領域１０１にさらにドレインｎ領域１０２を重ねているので、その耐圧は約６０ボルトとなり、その差は約１０ボルト程度と小さい。
【００１０】
また、図２１の構成では、保護ダイオードＤ１１のアノード領域であるｐ層１００がｎ型のＬＤｎウェル領域１０１（もしくはｎ型ドレイン領域１０２）とｎ層１０３，１０４の間に挟まれた、いわゆるピンチ抵抗の構造をしているため、そのシート抵抗は約１０ｋΩ／□と非常に高い。
【００１１】
さらに、図２１の構成では、保護ダイオードＤ１１の下にｎ型のエピ層１０４が存在するため、純粋なダイオード構造ではなく、寄生のｎｐｎトランジスタ（コレクタがＬＤｎウェル領域１０１とｎ型ドレイン領域１０２を重ねた表面のｎ領域、ベースはその下のＬＤｐウェル層１００、エミッタは基板のｎ- 層１０４）を内蔵したものとなっている。このため、サージ電流が多くなると、寄生トランジスタのｐ型ベース層の電位が上昇してバイポーラ動作が起きる。すなわち、保護ダイオードＤ１１がバイポーラ動作による電流集中作用で破壊されやすくなる。
【００１２】
【発明が解決しようとする課題】
そこで、この発明の目的は、新規な構成にて耐圧差が大きいとともにシート抵抗が小さい保護ダイオードを有するパワーＭＯＳトランジスタを提供することにある。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明は、アップドレイン型ＭＯＳＦＥＴにおいて、表面側半導体層の表層部において、チャネル領域よりも深くてかつ、埋め込み半導体層には達しない深さをもって、ディープドレイン領域と一部が重なるように第２導電型のベース領域を形成するとともに、当該ベース領域をソース側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオードを形成し、前記サージバイパス用ダイオードのアノード領域の表面における非絶縁面は、その全面が前記アップドレイン型ＭＯＳＦＥＴのソース電極とのコンタクト領域となるとともに、同サージバイパス用ダイオードのカソード領域の表面における非絶縁面は、その全面が前記アップドレイン型ＭＯＳＦＥＴのドレイン電極とのコンタクト領域となることを特徴としている。
【００１４】
請求項２に記載の発明は、アップドレイン型ＭＯＳＦＥＴにおいて、表面側半導体層の表層部の当該ＭＯＳＦＥＴ形成領域とは別の領域において、埋め込み半導体層に達するように第１導電型の半導体領域を形成するとともに、前記埋め込み半導体層には達しない深さをもって、当該半導体領域と一部が重なるように第２導電型のベース領域を形成し、当該ベース領域をソース側に、又、前記第１導電型の半導体領域をドレイン側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオードを形成し、前記サージバイパス用ダイオードのアノードである前記第２導電型のベース領域の表面における非絶縁面は、その全面が２層目の配線層であるアノード電極とのコンタクト領域となるとともに、同サージバイパス用ダイオードのカソードである前記第１導電型の半導体領域の表面における非絶縁面は、その全面が２層目の配線層であるカソード電極とのコンタクト領域となることを特徴としている。
【００１５】
請求項３に記載の発明は、ＬＤＭＯＳＦＥＴにおいて、埋め込み半導体層に達するように第１導電型の半導体領域を形成するとともに、表面側半導体層の表層部において、チャネル領域よりも深くてかつ、前記埋め込み半導体層には達しない深さをもって、前記第１導電型の半導体領域と一部が重なるように第２導電型のベース領域を形成し、当該ベース領域をソース側に、又、第１導電型の半導体領域をドレイン側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオードを形成し、前記サージバイパス用ダイオードのアノードである前記第２導電型のベース領域の表面における非絶縁面は、その全面が前記ＬＤＭＯＳＦＥＴのソース電極とのコンタクト領域となるとともに、同サージバイパス用ダイオードのカソードである前記第１導電型の半導体領域の表面における非絶縁面は、その全面が前記ＬＤＭＯＳＦＥＴのドレイン電極とのコンタクト領域となることを特徴としている。
【００１６】
請求項４に記載の発明は、ＶＤＭＯＳＦＥＴにおいて、表面側半導体層の表層部から半導体基板に達する第１導電型のディープ領域を形成するとともに、表面側半導体層の表層部において、チャネル領域よりも深くてかつ、前記半導体基板には達しない深さをもって、前記ディープ領域と一部が重なるように第２導電型のベース領域を形成し、当該ベース領域をソース側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオードを形成し、前記サージバイパス用ダイオードのアノードである第２導電型のベース領域の表面における非絶縁面は、その全面が前記ＶＤＭＯＳＦＥＴのソース電極とのコンタクト領域となることを特徴としている。
【００１７】
請求項５に記載の発明は、横型ＩＧＢＴにおいて、表面側半導体層の表層部において、エミッタセルからなる当該横型ＩＧＢＴの外周が第２導電型のベース領域によって囲繞されてなるとともに、該第２導電型のベース領域がさらに第１導電型の半導体領域によって囲繞されてなり、これら第１導電型の半導体領域および第２導電型のベース領域のうち、前記第１導電型の半導体領域は、前記埋め込み半導体層に達するように形成されるとともに、前記第２導電型のベース領域は、前記チャネル領域よりも深くてかつ、前記埋め込み半導体層には達しない深さをもって、前記第１導電型の半導体領域と一部が重なるように形成されたものであり、前記第２導電型のベース領域がアノードとして当該横型ＩＧＢＴのエミッタ電極と接続され、かつ、第１導電型の半導体領域がカソードとして当該横型ＩＧＢＴのコレクタ電極と接続されることにより、エミッタ・コレクタ間にサージバイパス用ダイオードが形成されてなることを特徴としている。
【００１８】
このような構造を採用することにより、Ｒｅｓｕｒｆ型のＭＯＳ構造と比較して、ソースセル部（またはエミッタセル部）の耐圧はセル集積による電界の曲率緩和効果で高い（例えば、約１２０ボルト）。一方、保護ダイオードであるサージバイパス用ダイオードの耐圧は２つの拡散領域の間隔で決まり低くできる（例えば、約７０ボルト）。つまり、保護ダイオードの耐圧はセル部の耐圧とはまったく独立に設計できるため、耐圧差を十分に確保できる。
【００１９】
また、２つの拡散領域でダイオードを形成するため、アノードのシート抵抗はベース領域で低くでき（例えば、約２００Ω／□）、図２１の装置よりも保護ダイオードの動作抵抗を下げることができる。さらに、保護ダイオードがバイポーラ動作による電流集中作用を受けにくく耐量の改善が図られる。
【００２０】
以上のようにして、耐圧差が大きいとともにシート抵抗が小さい保護ダイオードを有するパワーＭＯＳトランジスタとすることができる。
【００２１】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
図１に、本実施の形態における複合ＩＣの平面図を示す。また、図１のＡ−Ａ線での縦断面を図２に示す。この複合ＩＣは自動車用コントローラを構成する部材として使用されるものであって、ランプやリレー等の負荷を駆動するためのものである。さらに、複合ＩＣに搭載されるパワーＭＯＳトランジスタとしてアップドレイン型ＭＯＳＦＥＴを用いており、図３にはアップドレイン型ＭＯＳＦＥＴの要部の拡大図を示す。さらに、図４には配線図を示す。
【００２２】
図２において、ＳＯＩ基板１が使用されており、ＳＯＩ基板１はｐ+ 型シリコン基板２の上にシリコン酸化膜３を介して薄膜のシリコン層４を配置した構成となっている。シリコン層４においては、ｎウェル層６の下にｎ+ 型シリコン層（第１導電型の埋め込み半導体層）５が埋め込まれている。つまり、ｎウェル層（第１導電型の表面側半導体層）６は、ｎ+ 型シリコン層５上に形成され、同シリコン層５よりも低濃度である。
【００２３】
シリコン層４にはトレンチ（溝）７が形成され、その内壁面にはシリコン酸化膜が形成されるとともに同トレンチ７内にはポリシリコンが充填されている。このトレンチ７により図１に示すごとく、島が区画形成されている。そして、多数の島の内の１つの島にアップドレインＭＯＳＦＥＴが形成されている。
【００２４】
アップドレインＭＯＳ形成島において、図３に示すように、ｎウェル層６の表層部にはゲート酸化膜８を介してポリシリコンゲート電極９が配置されている。ポリシリコンゲート電極９の端部でのｎウェル層６の表層部にはチャネルｐウェル領域１０が形成されるとともに、チャネルｐウェル領域１０の内部においてその表層部にはｎ+ 型領域（第１導電型のソース領域）１１およびｐ+ 型領域１２が形成されている。このように、ｎウェル層６での少なくともチャネルｐウェル領域１０の一部領域に対しゲート酸化膜８を介してポリシリコンゲート電極９が配置されている。また、ポリシリコンゲート電極９の上はシリコン酸化膜１３にて覆われている。シリコン酸化膜１３の上にはソース電極（アルミ層）１４が配置されている。このソース電極（アルミ層）１４はｎ+ 型領域１１およびｐ+ 型領域１２と接触している。このようなソースセルが、図１に示すように多数形成されている。
【００２５】
さらに、図３のｎウェル層６の表層部にはディープｎ+ 領域（第１導電型のディープドレイン領域）１５が形成され、ディーブｎ+ 領域１５はｎ+ 型シリコン層５に達している。ディーブｎ+ 領域１５の内部においてその表層部にはｎ+ 型領域１６が形成されている。
【００２６】
一方、図３のｎ型シリコン層４上のＬＯＣＯＳ酸化膜１９の上にはドレイン電極（アルミ層）２０が配置され、このドレイン電極（アルミ層）２０はｎ+ 型領域１６と接触している。図２において、ドレイン電極（アルミ層）２０およびソース電極（アルミ層）１４の上にはシリコン酸化膜２１が形成されている。また、ソース電極（アルミ層）１４の上には２層目のアルミ層２２が形成されるとともに、ドレイン電極（アルミ層）２０の上には２層目のアルミ層２３が形成されている。アルミ層２２，２３の上はパッシベーション膜２４で覆われている。
【００２７】
このようなアップドレインＭＯＳＦＥＴにおいては、図４に示すように、ポリシリコンゲート電極９への電圧印加により、ドレイン電極（アルミ層）２０から電流が、ｎ+ 型領域１６→ディーブｎ+ 領域１５→ｎ+ 型シリコン層５→ｎウェル層６→チャネルｐウェル領域１０の表層部→ｎ+ 型領域１１およびｐ+ 型領域１２→ソース電極（アルミ層）１４へと流れる。
【００２８】
さらに本例では、図３のｎウェル層６の表層部においてディープｎ+ 領域１５と一部が重なるようにｐ型ベース領域１７が形成されている。また、ｐ型ベース領域１７の内部においてその表層部にはｐ+ 型領域１８が形成されている。ｐ+ 型領域１８（ｐ型ベース領域１７）がソース電極１４と接続されている。これにより、ソース・ドレイン間にサージバイパス用ダイオードＤ１が形成されることになる。
【００２９】
ディープｎ+ 領域１５及びｐ型ベース領域１７のレイアウトに関して説明する。図１に示すように、全ソースセルが４つに区画され、４つのソースセル群を構成しており、このブロック化されたソースセル群の周囲にディーブｎ+ 領域１５が形成されている。このディーブｎ+ 領域１５に隣接してｐ型ベース領域１７が延設されている。
【００３０】
回路構成としては、図５に示すように、ＩＣ内においてパワーＭＯＳＦＥＴ（アップドレインＭＯＳＦＥＴ）およびゲート駆動回路が形成され、パワーＭＯＳＦＥＴにはボディーダイオードＤ６が形成されるとともに、寄生のｎｐｎトランジスタＱ１が形成されている。つまり、図３において、チャネルｐウェル領域１０とｎウェル層６によりボディーダイオードＤ６が形成されるとともに、ソースｎ+ 領域１１、チャネルｐウェル領域１０、ｎウェル層（ドリフトｎ層）６により寄生のｎｐｎトランジスタＱ１が形成されている。さらに、ディーブｎ+ 領域１５とｐ型ベース領域１７にて図５のバイパスダイオード（サージバイパス用ダイオード）Ｄ１が形成されている。
【００３１】
そして、本例のサージバイパス用ダイオードＤ１が無い場合には、ＥＳＤサージがドレイン端子に印加されると、最初はボディーダイオードＤ６だけでサージ電流を流しているが電流量が時間とともに増大していくと、寄生トランジスタＱ１のベース抵抗Ｒｂによる電圧降下が大きくなり、ベースが十分にバイアスされると寄生トランジスタ動作を引き起こす。バイポーラトランジスタＱ１はその正帰還作用からますます電流を流し、ついには永久破壊に至る。
【００３２】
実際のＬＤＭＯＳやアップドレインＭＯＳといったパワーＭＯＳＦＥＴは、およそ１０μｍ前後の非常に微細なサイズのＭＯＳＦＥＴ（セル）を無数に並列配置したもので（１ｍｍ□なら約１００００個）、各トランジスタ（セル）の配線抵抗は同一ではなく、一般的にパッドに近いトランジスタ（セル）の配線抵抗は当然小さく、また、２層アルミ配線をベタで（太く）レイアウトする場合ではドレイン・ソースの２層目のアルミが接近する個所の配線抵抗が小さくなるなど、素子、アルミ配線レイアウトで大きく変わる（例えば１ｍｍ□にＬＤＭＯＳをレイアウトし、厚さ０．４５μｍの１層目のアルミにてストライプ状に斜め４５度にドレイン、ソースを交互につなぎ、０．９μｍ厚の２層目のアルミを三角形ベタでレイアウトすると、トランジスタ間の配線抵抗差は最大でおよそ１０Ωにもなる）。従って、最終的に破壊されるトランジスタ（セル）は配線抵抗が小さい極一部のトランジスタ（セル）に限定され、パワーＭＯＳ全体が破壊されるわけではない。
【００３３】
いずれにせよ、寄生バイポーラトランジスタＱ１の動作が引き金になることから、サージ耐量を確保するにはバイポーラトランジスタ動作させないことが第一であり、そのためには、まずパワーＭＯＳＦＥＴをブレーク動作させないのがベストである。
【００３４】
そこで本例では、図５において、ＩＣ内部に設けられたサージバイパス用ダイオード（バイパスダイオード）Ｄ１に全サージ電流Ｉesd を流したとき、その耐圧ＢＶｄと動作抵抗Ｒｄによる電圧降下分Ｒｄ・Ｉesd を足しあわせた電圧がパワーＭＯＳＦＥＴの耐圧ＢＶｍ以下となるようにしている。すなわち、
ＢＶｍ＞ＢＶｄ＋Ｒｄ・Ｉesd
∴Ｒｄ＜（ＢＶｍ−ＢＶｄ）／Ｉesd ・・・（１）
つまり、バイパスダイオードＤ１の動作抵抗（寄生抵抗）Ｒｄが（１）式を満足するように、そのサイズ、形状をレイアウトしている。サイズをなるだけ小さくレイアウトするには、高濃度のｐｎ接合（例えば、ディープｎ+ ／ベースなど）の長さ（総対向長）を長くするのがよい。
【００３５】
なお、図５の場合、サージ印加条件として、電圧Ｖesd ＝２５ｋＶ、抵抗Ｒesd ＝１５０Ωとしており、サージ電流Ｉesd は次のようになる。
Ｉesd ＝Ｖesd ／Ｒesd ＝２５ｋ／１５０≒１７０Ａ
このように、本実施形態は、ＥＳＤサージ電流にはその印加条件に応じた最大値があり、その最大電流をバイパスダイオードＤ１に流した際、バイパスダイオードＤ１のカソード電位がパワーＭＯＳのドレイン耐圧以下になるよう、バイパスダイオードＤ１の動作抵抗、耐圧を設計することで、サージ耐量がパワー素子のサイズ、配線等に影響されないサージ保護回路を構築している。
【００３６】
次に、図２１の装置と本実施形態の装置を比較しつつ説明を加える。
図２１の装置は、Ｒｅｓｕｒｆ型のＬＤＭＯＳ構造におけるＥＳＤ対策として、ＬＤＭＯＳの外周部に内部セルより低い耐圧でブレークする保護ダイオードＤ１１を内蔵させる構造となっている。この構造では、ＬＤＭＯＳセル部、保護ダイオード部とも同一のＬＤｐウェル領域１００上のｎ型拡散層１０１を利用する、いわゆるＲｅｓｕｒｆ構造（ＬＤｐウェル領域１００上のＬＤｎウェル領域１０１の濃度と拡散深さで耐圧を決める）を前提としている。そのため、ＬＤＭＯＳセル部の耐圧が約７０ボルト、保護ダイオードＤ１１はセル部のＬＤｎウェル領域１０１にさらにドレインｎ領域１０２を重ねているので、その耐圧は約６０ボルトとなり、その差は約１０ボルト程度と小さい。
【００３７】
これに対し、本実施形態のアップドレイン（Ｕｐｄｒａｉｎ）構造では、ソースセル部の耐圧はセル集積による電界の曲率緩和効果で約１２０ボルトと高い。一方、外周の保護ダイオードＤ１の耐圧は外周に設けられたディープｎ+ ／ベース領域の間隔で決まり約７０ボルトである。
【００３８】
つまり、本実施形態のアップドレイン構造では、ダイオードＤ１の耐圧はセル部の耐圧とはまったく独立に設計できるため、耐圧差を十分に確保できる。そのため、ＥＳＤ耐量をより一層向上させることができる。
【００３９】
さらに、図２１の装置では、保護ダイオードＤ１１のアノード領域であるｐ層１００がｎ型のＬＤｎウェル領域１０１（もしくはｎ型ドレイン領域１０２）とｎ層１０３，１０４の間に挟まれた、いわゆるピンチ抵抗の構造をしているため、そのシート抵抗は約１０ｋΩ／□と非常に高い。
【００４０】
これに対し、本実施形態では、ディープｎ+ ／ベース層でダイオードを形成するため、アノードのシート抵抗はベース領域１７の約２００Ω／□と低い。このため、図２１の装置よりも保護ダイオードの動作抵抗を下げることができ、ＥＳＤ耐量を図２１の装置よりも上げることができる。
【００４１】
また、図２１の装置では、保護ダイオードＤ１１の下にｎ型のエピ層１０４が存在するため純粋なダイオード構造ではなく、寄生のｎｐｎトランジスタ（コレクタがＬＤｎウェル領域１０１とｎ型ドレイン領域１０２を重ねた表面のｎ領域、ベースはその下のＬＤｐウェル層１００、エミッタは基板のｎ層１０４）を内蔵したものとなっている。このため、サージ電流が多くなると、寄生トランジスタのｐ型ベース層の電位が上昇してバイポーラ動作が起きる。すなわち、保護ダイオードＤ１１がバイポーラ動作による電流集中作用で破壊されやすくなるという欠点がある。実際、同一素子サイズでＥＳＤ耐量を比較実験すると、図２１の場合では約３ｋＶ、本実施形態では１８ｋＶと大幅に耐量が改善されており、本実施形態の優位性は明らかである。
【００４２】
次に、製造方法を図６〜図１１を用いて説明する。
まず、図６（ａ）に示すように、ＳＯＩウエハ１を形成する。詳しくは、ボロン（Ｂ）の濃度が約１×１０18ｃｍ-3のｐ+ 支持基板２上に、厚さ約１μｍの埋め込み酸化膜３を形成する。さらに、その上に、リン（Ｐ）の濃度１×１０15ｃｍ-3、厚さ１５μｍのｎ型デバイス形成層４を形成する。この際、埋め込みｎ+ 層５としてアンチモン（Ｓｂ）をウエハ全面に拡散（シート抵抗が約２０Ω／□、拡散深さが約３μｍ）する。
【００４３】
そして、図６（ｂ）に示すように、酸化膜をトレンチマスクとしてドライエッチにて素子分離領域となる溝（トレンチ）７を形成する。トレンチ形成後、ダメージ回復のためのＣＤＥ（ケミカルドライエッチ）、アニール等を行う。そして、トレンチの側壁酸化、ポリシリコンの埋め込みを行う。また、余分なポリシリコンをエッチバックもしくはＣＭＰ（ケミカルメカニカルポリッシュ）で除去してシリコン面（デバイス形成面）を露出させる。
【００４４】
さらに、図６（ｃ）に示すように、アップドレイン素子のドレイン、保護ダイオードのカソードとなるディープｎ+ 領域１５を形成する。詳しくは、約４０ｎｍの酸化膜をスルー酸化膜としてリン（Ｐ）を３×１０15ｃｍ-2インプラドーズし熱処理（約１０５０℃、１時間）でウエハ内部に拡散させる。さらに、素子のドリフト抵抗を下げるために、ｎウェル層６を形成する。詳しくは、リン（Ｐ）を約３×１０12ｃｍ-2インプラドーズし、熱処理（約１１７０℃、１０時間）でウエハ内部に拡散させる。その結果、図７（ａ）のようになる。
【００４５】
そして、図７（ｂ）に示すように、保護ダイオードのアノードとなるｐ型ベース領域１７を形成する。詳しくは、ボロン（Ｂ）を２×１０14ｃｍ-2インプラドーズし、熱処理（約１１５０℃、０．５時間）でウエハ内部に拡散させる。なお、ｐ型ベース領域１７は保護ダイオード部だけでなく、ソースセル部に入れてもよい。入れた方がセル部の寄生ｎｐｎトランジスタのベース濃度が下がり、寄生トランジスタ動作しにくいのでセル自身のサージ耐圧を上げることができる。
【００４６】
引き続き、図７（ｃ）に示すように、フィールド部にＳｉＮをマスクとして熱酸化膜（ＬＯＣＯＳ）１９を形成する（９５０℃、１１時間）。
そして、図８（ａ）に示すように、ゲート電極９となるゲートポリシリコンをデポし、リンデポ後にパターニングする（デポ厚さ約３７０ｎｍ、シート抵抗約２５Ω／□）。その後、ポリシリコン９の丸め酸化を行う（１０００℃、１時間）。
【００４７】
さらに、図８（ｂ）に示すように、チャネルｐウェル領域１０をポリシリコン９をマスクにして形成する。詳しくは、ボロン（Ｂ）のドーズ量が約３×１０13ｃｍ-2であり、約１０５０℃、７時間の熱処理を行う。
【００４８】
引き続き、図８（ｃ）に示すように、ｐ+ 型領域１２，１８を形成するとともに、図９（ａ）に示すように、ｎ+ 型領域１１，１６を形成する。ドーズ量はそれぞれ、ＢＦ2 で５×１０15ｃｍ-2、Ａｓで５×１０15ｃｍ-2である。
【００４９】
そして、図９（ｂ）に示すように、ＢＰＳＧ膜１３を約６７０ｎｍデポするとともにドライエッチにてコンタクトを形成する。その後、図１０（ａ）に示すように、１層目のアルミ１４，２０を約４５０ｎｍデポおよびパターニングする。
【００５０】
その後、図１０（ｂ）に示すように、ＴＥＯＳ層間膜２１をデポし、ビアホールをエッチングにより形成する。そして、図１１（ａ）に示すように、２層目のアルミ２２，２３を約９００ｎｍデポおよびパターニングする。さらに、図１１（ｂ）に示すように、ＳｉＮ２４をデポし、パッド部のＳｉＮ２４をエッチングにて除去する。これにより、素子工程は完了する。
【００５１】
このように、本実施形態は下記の特徴を有する。
（イ）図３に示すように、アップドレイン型ＭＯＳＦＥＴにおいて、ｎウェル層（表面側半導体層）６の表層部においてディーブｎ+ 領域（ディープドレイン領域）１５と一部が重なるようにｐ型ベース領域（第２導電型のベース領域）１７を形成し、ベース領域１７をソース側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオードＤ１を形成したので、Ｒｅｓｕｒｆ型のＭＯＳ構造と比較して、ソースセル部の耐圧はセル集積による電界の曲率緩和効果で約１２０ボルトと高い。また、保護ダイオードの耐圧はセル部の耐圧とはまったく独立に設計でき、外周の保護ダイオードＤ１の耐圧は外周に設けられたディープｎ+ ／ベース領域の間隔で決まり約７０ボルトであり、耐圧差を十分に確保できる。そのため、ＥＳＤ耐量をより一層向上させることができる。さらに、ｎ+ ／ベース層でダイオードを形成するため、アノードのシート抵抗はベース層の約２００Ω／□と低くでき、図２１の装置よりも保護ダイオードの動作抵抗を下げることができ、ＥＳＤ耐量を図２１の装置よりも上げることができる。また、保護ダイオードがバイポーラ動作による電流集中作用を受けにくく耐量の改善が図られる。以上のようにして、耐圧差が大きいとともにシート抵抗が小さい保護ダイオードＤ１を有するパワーＭＯＳトランジスタとなる。
（ロ）ＭＯＳでセル外周部にフィールドプレート構造を設けた素子（一般的な素子）では、セル外周部の耐圧が内部セル部の耐圧より高いのでサージが印加されるとセル内部が先にブレークしてしまい、保護ダイオードのようなサージバイパス効果は期待できない。これに対し、本実施形態では、サージ電流の印加条件に応じた最大電流をサージバイパス用ダイオードＤ１に流した際の同ダイオードＤ１のカソード電位がトランジスタのドレイン耐圧以下になるように設定したので、実用上好ましいものとなる。
【００５２】
なお、これまで説明したもの以外にも次のように実施してもよい。
図１に示す構成では、トランジスタ形成島の内部においてサージバイパス用ダイオードＤ１を形成したが、図１２，１３に示すように、サージバイパス用ダイオード（Ｄ２）を、トランジスタ形成島（トランジスタ形成領域）とは別の島（別の領域）に形成してもよい。つまり、図１３に示すように、トレンチ島においてｎウェル層（表面側半導体層）６の表層部にはディープｎ+ 領域（第１導電型の半導体領域）３０が形成され、このディープｎ+ 領域３０は、図１２に示すように、直線状に延び、かつ、複数並設されている。ディープｎ+ 領域３０は図２のディーブｎ+ 領域（ディープドレイン領域）１５を形成する際に同時に形成したものである。また、図１３のディープｎ+ 領域３０と一部が重なるようにｐ型ベース領域（第２導電型のベース領域）３１が形成され、このｐ型ベース領域３１は図１２に示すようにディープｎ+ 領域３０に隣接して直線的に延びている。さらに、図１２のカソード電極（２層目アルミ）３２およびアノード電極（２層目アルミ）３３を用いて、別の島に形成したトランジスタに対し、ｐ型ベース領域３１がソース側に、又、ディープｎ+ 領域３０がドレイン側に接続されている。このように、ソース・ドレイン間にサージバイパス用ダイオードＤ２が形成されている。
【００５３】
また、これまでの説明ではアップドレイン構造を例示したが、ＬＤＭＯＳ構造に適用してもよい。詳しくは、図１４に示す平面構造をなし、図１４のＣ−Ｃ断面を図１５に示す。
【００５４】
図１５において、ＳＯＩ基板４１が使用されており、ＳＯＩ基板４１はｐ+ 型シリコン基板４２の上にシリコン酸化膜４３を介して薄膜のシリコン層４４を配置した構成となっている。シリコン層４４においては、ｎ- 型シリコン層４６の下にｎ+ 型シリコン層（第１導電型の埋め込み半導体層）４５が埋め込まれている。つまり、ｎ- 型シリコン層（第１導電型の表面側半導体層）４６は、ｎ+ 型シリコン層４５上に形成され、同シリコン層４５よりも低濃度である。
【００５５】
シリコン層４４にはトレンチ４７が形成され、トレンチ７により図１４に示すごとく、島が区画形成されている。１つの島にＬＤＭＯＳＦＥＴが形成されている。
【００５６】
ＬＤＭＯＳＦＥＴ形成島において、図１５に示すように、ｎ- 型シリコン層４６の表層部にはゲート酸化膜４８を介してポリシリコンゲート電極４９が配置されている。ポリシリコンゲート電極４９の端部でのｎ- 型シリコン層４６の表層部にはチャネルｐウェル領域５０が形成されるとともに、チャネルｐウェル領域５０の内部においてその表層部にはｎ+ 型領域（第１導電型のソース領域）５１およびｐ+ 型領域５２が形成されている。このように、ｎ- 型シリコン層４６での少なくともチャネルｐウェル領域５０の一部領域に対しゲート酸化膜４８を介してポリシリコンゲート電極４９が配置されている。
【００５７】
また、ｎ- 型シリコン層４６の表層部にｎ型ドレイン領域５３が形成され、さらに、ドレイン領域５３の表層部にはｎ+ 型領域５４が形成されている。
さらに本例では、ｎ- 型シリコン層４６の表層部においてディープｎ+ 領域（第１導電型の半導体領域）５５が形成されるとともに、ディープｎ+ 領域５５と一部が重なるようにｐ型ベース領域５６が形成され、ベース領域５６がソース端子と、又、ディープｎ+ 領域５５がドレイン端子と接続されている。これにより、ソース・ドレイン間にサージバイパス用ダイオードＤ３が形成されている。
【００５８】
また、サージ電流の印加条件に応じた最大電流をサージバイパス用ダイオードＤ３に流した際のダイオードＤ３のカソード電位がトランジスタのドレイン耐圧以下になるように設定している。
【００５９】
このＬＤＭＯＳ構造においても、Ｒｅｓｕｒｆ構造ではないため、従来例のような寄生トランジスタは保護ダイオード部には存在しないので破壊されにくい。
配線方法としては、ドレインと保護ダイオードのカソード（ディープｎ+ 領域５５）とつなぎ、ソースとアノード（ベース領域５６）をつないでいるので、ゲートを駆動させる通常のＭＯＳ動作時には保護ダイオードＤ３には電流は流れない。オフ状態でドレインにＥＳＤのような過電圧が印加されると、耐圧の低い保護ダイオードＤ３がブレークしてサージ電流を流す。
【００６０】
また、図１６，１７に示すように、ＶＤＭＯＳＦＥＴに適用してもよい。図１７において、ドレイン領域となるｎ+ 型シリコン基板（第１導電型の半導体基板）６０上にはｎ- 型シリコン層（第１導電型の表面側半導体層）６１がエピタキシャル成長されている。つまり、ｎ- 型シリコン層６１はｎ+ 型シリコン基板６０上に形成され、同基板６０よりも低濃度である。ｎ- 型シリコン層６１の表層部にはゲート酸化膜６２を介してポリシリコンゲート電極６３が配置されている。ポリシリコンゲート電極６３の端部でのｎ- 型シリコン層６１の表層部にはチャネルｐウェル領域６４が形成されるとともに、チャネルｐウェル領域６４の内部においてその表層部にはｎ+ 型領域（第１導電型のソース領域）６５が形成されている。このように、ｎ- 型シリコン層６１での少なくともチャネルｐウェル領域６４の一部領域に対しゲート酸化膜６２を介してポリシリコンゲート電極６３が配置されている。
【００６１】
さらに本例では、ｎ- 型シリコン層６１の表層部からｎ+ 型シリコン基板６０に達するディープｎ+ 領域６６が形成されるとともに、ｎ- 型シリコン層６１の表層部にディープｎ+ 領域６６と一部が重なるようにｐ型ベース領域６７が形成されている。ベース領域６７がソース端子と接続され、ソース・ドレイン間にサージバイパス用ダイオードＤ４を形成している。
【００６２】
さらに、図１８，１９に示すように、横型ＩＧＢＴ（Ｌ−ＩＧＢＴ）に適用してもよい。図１９において、ＳＯＩ基板７１が使用されており、ＳＯＩ基板７１はｐ+ 型シリコン基板７２の上にシリコン酸化膜７３を介して薄膜のシリコン層７４を配置した構成となっている。シリコン層７４においては、ｎ- 型シリコン層７６の下にｎ+ 型シリコン層（第１導電型の埋め込み半導体層）７５が埋め込まれている。つまり、ｎ- 型シリコン層（第１導電型の表面側半導体層）７６はｎ+ 型シリコン層７５上に形成され、同シリコン層７５よりも低濃度である。
【００６３】
シリコン層７４にはトレンチ７７が形成され、トレンチ７７により図１８に示すごとく、島が区画形成されている。１つの島に横型ＩＧＢＴが形成されている。
【００６４】
横型ＩＧＢＴ形成島において、図１９に示すように、ｎ- 型シリコン層７６の表層部にはゲート酸化膜７８を介してポリシリコンゲート電極７９が配置されている。ポリシリコンゲート電極７９の端部でのｎ- 型シリコン層７６の表層部にはチャネルｐウェル領域８０が形成されるとともに、チャネルｐウェル領域８０の内部においてその表層部にはｎ+ 型領域（第１導電型のエミッタ領域）８１およびｐ+ 型領域８２が形成されている。このように、ｎ- 型シリコン層７６での少なくともチャネルｐウェル領域８０の一部領域に対しゲート酸化膜７８を介してポリシリコンゲート電極７９が配置されている。また、ｎ- 型シリコン層７６の表層部にｐ型コレクタ領域８３が形成されるとともに、その表層部にはｐ+ 型領域８４が形成されている。
【００６５】
さらに本例では、ｎ- 型シリコン層７６の表層部にディープｎ+ 領域（第１導電型の半導体領域）８５が形成されるとともに、ｎ- 型シリコン層７６の表層部にディープｎ+ 領域８５と一部が重なるようにｐ型ベース領域８６が形成されている。ベース領域８６がエミッタ端子と接続され、又、ディープｎ+ 領域８５がコレクタ端子と接続されている。これにより、エミッタ・コレクタ間にサージバイパス用ダイオードＤ５が形成されている。
【００６６】
なお、ＶＤＭＯＳ構造（図１７）、横型ＩＧＢＴ構造（図１９）においても、サージ電流の印加条件に応じた最大電流をサージバイパス用ダイオードに流した際の同ダイオードのカソード電位がトランジスタのドレイン耐圧（またはコレクタ耐圧）以下になるように設定している。
【００６７】
また、ＬＤＭＯＳ構造（図１５）、ＶＤＭＯＳ構造（図１７）、横型ＩＧＢＴ構造（図１９）においても、図１２，１３を用いて説明したごとく、サージバイパス用ダイオードを、トランジスタ形成島とは別の領域に形成してもよい。
【００６８】
さらには、これまで説明してきた素子はＮチャネル素子であったが、Ｐチャネル素子でもよく、上記各パワー素子のｐ，ｎを全て反対にすればよい。
【図面の簡単な説明】
【図１】 実施の形態における複合ＩＣの平面図。
【図２】 図１のＡ−Ａ線での縦断面図。
【図３】 要部の拡大図。
【図４】 配線図。
【図５】 回路構成を示す図。
【図６】 製造工程を説明するための断面図。
【図７】 製造工程を説明するための断面図。
【図８】 製造工程を説明するための断面図。
【図９】 製造工程を説明するための断面図。
【図１０】 製造工程を説明するための断面図。
【図１１】 製造工程を説明するための断面図。
【図１２】 複合ＩＣの平面図。
【図１３】 図１２のＢ−Ｂ線での縦断面図。
【図１４】 複合ＩＣの平面図。
【図１５】 図１４のＣ−Ｃ線での縦断面図。
【図１６】 複合ＩＣの平面図。
【図１７】 図１６のＤ−Ｄ線での縦断面図。
【図１８】 複合ＩＣの平面図。
【図１９】 図１８のＥ−Ｅ線での縦断面図。
【図２０】 従来技術を説明するための回路構成を示す図。
【図２１】 従来技術を説明するための半導体装置の断面図。
【符号の説明】
５…ｎ+ 型シリコン層、６…ｎ- 型シリコン層、８…ゲート酸化膜、９…ポリシリコンゲート電極、１０…チャネルｐウェル領域、１１…ｎ+ 型領域、１５…ディープｎ+ 領域、１７…ｐ型ベース領域、４５…ｎ+ 型シリコン層、４６…ｎ- 型シリコン層、４８…ゲート酸化膜、４９…ポリシリコンゲート電極、５０…チャネルｐウェル領域、５１…ｎ+ 型領域、５５…ディープｎ+ 領域、５６…ｐ型ベース領域、６０…ｎ+ 型シリコン基板、６１…ｎ- 型シリコン層、６２…ゲート酸化膜、６３…ポリシリコンゲート電極、６４…チャネルｐウェル領域、６５…ｎ+ 型領域、６６…ディープｎ+ 領域、６７…ｐ型ベース領域、７５…ｎ+ 型シリコン層、７６…ｎ- 型シリコン層、７８…ゲート酸化膜、７９…ポリシリコンゲート電極、８０…チャネルｐウェル領域、８１…ｎ+ 型領域、８５…ディープｎ+ 領域、８６…ｐ型ベース領域。
Claims (7)
- 第１導電型の埋め込み半導体層（５）上での同半導体層（５）よりも低濃度である第１導電型の表面側半導体層（６）における表層部に形成された第２導電型のチャネル領域（１０）と、
前記チャネル領域（１０）の表層部に形成された第１導電型のソース領域（１１）と、
前記表面側半導体層（６）での少なくとも前記チャネル領域（１０）の一部領域に対しゲート絶縁膜（８）を介して配置されたゲート電極（９）と、
前記表面側半導体層（６）の表層部から前記埋め込み半導体層（５）に達する第１導電型のディープドレイン領域（１５）と、
を備えたアップドレイン型ＭＯＳＦＥＴであって、
前記表面側半導体層（６）の表層部において、前記チャネル領域（１０）よりも深くてかつ、前記埋め込み半導体層（５）には達しない深さをもって、前記ディープドレイン領域（１５）と一部が重なるように第２導電型のベース領域（１７）を形成するとともに、当該ベース領域（１７）をソース側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオード（Ｄ１）を形成し、
前記サージバイパス用ダイオード（Ｄ１）のアノード領域の表面における非絶縁面は、その全面が前記アップドレイン型ＭＯＳＦＥＴのソース電極（１４）とのコンタクト領域となるとともに、同サージバイパス用ダイオード（Ｄ１）のカソード領域の表面における非絶縁面は、その全面が前記アップドレイン型ＭＯＳＦＥＴのドレイン電極（２０）とのコンタクト領域となる
ことを特徴とするパワーＭＯＳトランジスタ。 - 第１導電型の埋め込み半導体層（５）上での同半導体層（５）よりも低濃度である第１導電型の表面側半導体層（６）における表層部に形成された第２導電型のチャネル領域（１０）と、
前記チャネル領域（１０）の表層部に形成された第１導電型のソース領域（１１）と、
前記表面側半導体層（６）での少なくとも前記チャネル領域（１０）の一部領域に対しゲート絶縁膜（８）を介して配置されたゲート電極（９）と、
前記表面側半導体層（６）の表層部から前記埋め込み半導体層（５）に達する第１導電型のディープドレイン領域（１５）と、
を備えたアップドレイン型ＭＯＳＦＥＴであって、
前記表面側半導体層（６）の表層部の当該ＭＯＳＦＥＴ形成領域とは別の領域において、前記埋め込み半導体層（５）に達するように第１導電型の半導体領域（３０）を形成するとともに、前記埋め込み半導体層（５）には達しない深さをもって、当該半導体領域（３０）と一部が重なるように第２導電型のベース領域（３１）を形成し、当該ベース領域（３１）をソース側に、又、前記第１導電型の半導体領域（３０）をドレイン側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオード（Ｄ２）を形成し、
前記サージバイパス用ダイオード（Ｄ２）のアノードである前記第２導電型のベース領域（３１）の表面における非絶縁面は、その全面が２層目の配線層であるアノード電極（３３）とのコンタクト領域となるとともに、同サージバイパス用ダイオード（Ｄ２）のカソードである前記第１導電型の半導体領域（３０）の表面における非絶縁面は、その全面が２層目の配線層であるカソード電極（３２）とのコンタクト領域となる
ことを特徴とするパワーＭＯＳトランジスタ。 - 第１導電型の埋め込み半導体層（４５）上での同半導体層（４５）よりも低濃度である第１導電型の表面側半導体層（４６）における表層部に形成された第２導電型のチャネル領域（５０）と、
前記チャネル領域（５０）の表層部に形成された第１導電型のソース領域（５１）と、
前記表面側半導体層（４６）での少なくとも前記チャネル領域（５０）の一部領域に対しゲート絶縁膜（４８）を介して配置されたゲート電極（４９）と、
前記表面側半導体層（４６）の表層部に形成された第１導電型のドレイン領域（５３）と、
を備えたＬＤＭＯＳＦＥＴであって、
前記埋め込み半導体層（４５）に達するように第１導電型の半導体領域（５５）を形成するとともに、前記表面側半導体層（４６）の表層部において、前記チャネル領域（５０）よりも深くてかつ、前記埋め込み半導体層（４５）には達しない深さをもって、前記半導体領域（５５）と一部が重なるように第２導電型のベース領域（５６）を形成し、当該ベース領域（５６）をソース側に、又、前記第１導電型の半導体領域（５５）をドレイン側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオード（Ｄ３）を形成し、
前記サージバイパス用ダイオード（Ｄ３）のアノードである前記第２導電型のベース領域（５６）の表面における非絶縁面は、その全面が前記ＬＤＭＯＳＦＥＴのソース電極とのコンタクト領域となるとともに、同サージバイパス用ダイオード（Ｄ３）のカソードである前記第１導電型の半導体領域（５５）の表面における非絶縁面は、その全面が前記ＬＤＭＯＳＦＥＴのドレイン電極とのコンタクト領域となる
ことを特徴とするパワーＭＯＳトランジスタ。 - ドレイン領域となる第１導電型の半導体基板（６０）上での同半導体基板（６０）よりも低濃度である第１導電型の表面側半導体層（６１）における表層部に形成された第２導電型のチャネル領域（６４）と、
前記チャネル領域（６４）の表層部に形成された第１導電型のソース領域（６５）と、
前記表面側半導体層（６１）での少なくとも前記チャネル領域（６４）の一部領域に対しゲート絶縁膜（６２）を介して配置されたゲート電極（６３）と、
を備えたＶＤＭＯＳＦＥＴであって、
前記表面側半導体層（６１）の表層部から前記半導体基板（６０）に達する第１導電型のディープ領域（６６）を形成するとともに、前記表面側半導体層（６１）の表層部において、前記チャネル領域（６４）よりも深くてかつ、前記半導体基板（６０）には達しない深さをもって、前記ディープ領域（６６）と一部が重なるように第２導電型のベース領域（６７）を形成し、当該ベース領域（６７）をソース側に接続することにより、ソース・ドレイン間にサージバイパス用ダイオード（Ｄ４）を形成し、
前記サージバイパス用ダイオード（Ｄ４）のアノードである第２導電型のベース領域（６７）の表面における非絶縁面は、その全面が前記ＶＤＭＯＳＦＥＴのソース電極とのコンタクト領域となる
ことを特徴とするパワーＭＯＳトランジスタ。 - 第１導電型の埋め込み半導体層（７５）上での同半導体層（７５）よりも低濃度である第１導電型の表面側半導体層（７６）における表層部に形成された第２導電型のチャネル領域（８０）と、
前記チャネル領域（８０）の表層部に形成された第１導電型のエミッタ領域（８１）と、
前記表面側半導体層（７６）での少なくとも前記チャネル領域（８０）の一部領域に対しゲート絶縁膜（７８）を介して配置されたゲート電極（７９）と、
前記表面側半導体層（７６）の表層部に形成された第２導電型のコレクタ領域（８３）と、
を備えた横型ＩＧＢＴであって、
前記表面側半導体層（７６）の表層部において、エミッタセルからなる当該横型ＩＧＢＴの外周が第２導電型のベース領域（８６）によって囲繞されてなるとともに、該第２導電型のベース領域（８６）がさらに第１導電型の半導体領域（８５）によって囲繞されてなり、
これら第１導電型の半導体領域（８５）および第２導電型のベース領域（８６）のうち、前記第１導電型の半導体領域（８５）は、前記埋め込み半導体層（７５）に達するように形成されるとともに、前記第２導電型のベース領域（８６）は、前記チャネル領域（８０）よりも深くてかつ、前記埋め込み半導体層（７５）には達しない深さをもって、前記第１導電型の半導体領域（８５）と一部が重なるように形成されたものであり、前記第２導電型のベース領域（８６）がアノードとして当該横型ＩＧＢＴのエミッタ電極と接続され、かつ、前記第１導電型の半導体領域（８５）がカソードとして当該横型ＩＧＢＴのコレクタ電極と接続されることにより、エミッタ・コレクタ間にサージバイパス用ダイオード（Ｄ５）が形成されてなることを特徴とするパワーＭＯＳトランジスタ。 - 請求項３〜５のいずれか１項に記載のパワーＭＯＳトランジスタにおいて、
前記サージバイパス用ダイオードを、トランジスタ形成領域とは別の領域に形成したことを特徴とするパワーＭＯＳトランジスタ。 - 請求項１〜６のいずれか１項に記載のパワーＭＯＳトランジスタにおいて、
サージ電流の印加条件に応じた最大電流を前記サージバイパス用ダイオードに流した際の同ダイオードのカソード電位がトランジスタのドレイン耐圧またはコレクタ耐圧以下になるように設定したことを特徴とするパワーＭＯＳトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30765499A JP4872141B2 (ja) | 1999-10-28 | 1999-10-28 | パワーｍｏｓトランジスタ |
| US09/626,479 US6365932B1 (en) | 1999-08-20 | 2000-07-26 | Power MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30765499A JP4872141B2 (ja) | 1999-10-28 | 1999-10-28 | パワーｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001127294A JP2001127294A (ja) | 2001-05-11 |
| JP4872141B2 true JP4872141B2 (ja) | 2012-02-08 |
Family
ID=17971655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30765499A Expired - Lifetime JP4872141B2 (ja) | 1999-08-20 | 1999-10-28 | パワーｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4872141B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4695823B2 (ja) * | 2003-02-28 | 2011-06-08 | ミツミ電機株式会社 | 半導体装置 |
| KR100485910B1 (ko) * | 2003-06-20 | 2005-04-29 | 삼성전자주식회사 | 고내압 모스 트랜지스터 및 그 제조 방법 |
| JP4682533B2 (ja) * | 2004-05-18 | 2011-05-11 | 株式会社デンソー | 半導体装置 |
| KR100648276B1 (ko) | 2004-12-15 | 2006-11-23 | 삼성전자주식회사 | 역방향 다이오드가 구비된 수직형 디모스 소자 |
| JP4890773B2 (ja) | 2005-03-07 | 2012-03-07 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| JP4845410B2 (ja) * | 2005-03-31 | 2011-12-28 | 株式会社リコー | 半導体装置 |
| JP2006319072A (ja) * | 2005-05-11 | 2006-11-24 | Denso Corp | 半導体装置およびその設計方法 |
| JP5151087B2 (ja) * | 2005-11-01 | 2013-02-27 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP2009099679A (ja) * | 2007-10-15 | 2009-05-07 | Mitsumi Electric Co Ltd | Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置 |
| JP6925236B2 (ja) * | 2017-10-30 | 2021-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP7158317B2 (ja) * | 2019-03-07 | 2022-10-21 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745283A (en) * | 1980-08-29 | 1982-03-15 | Nec Home Electronics Ltd | Semiconductor device |
| JPH0685441B2 (ja) * | 1986-06-18 | 1994-10-26 | 日産自動車株式会社 | 半導体装置 |
| JPS6377155A (ja) * | 1986-09-19 | 1988-04-07 | Fujitsu Ltd | オ−プンドレイン出力回路 |
| JPH0638505B2 (ja) * | 1987-04-20 | 1994-05-18 | 三洋電機株式会社 | 半導体集積回路 |
| JP2508826B2 (ja) * | 1987-11-24 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
| JPH0817234B2 (ja) * | 1988-07-20 | 1996-02-21 | 富士電機株式会社 | 半導体集積回路 |
| JPH03248476A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 半導体装置 |
| JP2629426B2 (ja) * | 1990-09-19 | 1997-07-09 | 富士電機株式会社 | ２重拡散型ｍｉｓｆｅｔを備えた半導体装置及びその製造方法 |
| JPH10107263A (ja) * | 1996-09-27 | 1998-04-24 | Fuji Electric Co Ltd | 絶縁ゲート型炭化ケイ素半導体装置 |
| JP3397057B2 (ja) * | 1996-11-01 | 2003-04-14 | 日産自動車株式会社 | 半導体装置 |
| JP3237555B2 (ja) * | 1997-01-09 | 2001-12-10 | 富士電機株式会社 | 半導体装置 |
-
1999
- 1999-10-28 JP JP30765499A patent/JP4872141B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001127294A (ja) | 2001-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6365932B1 (en) | Power MOS transistor | |
| JP5045441B2 (ja) | 半導体装置およびその製造方法 | |
| JP2988871B2 (ja) | トレンチゲートパワーｍｏｓｆｅｔ | |
| US7910962B2 (en) | SOI trench lateral IGBT | |
| JP4277496B2 (ja) | 半導体装置 | |
| JP4167294B2 (ja) | 半導体素子及び電気機器 | |
| JP4185157B2 (ja) | 半導体素子及び電気機器 | |
| TWI415223B (zh) | Semiconductor device and manufacturing method thereof | |
| WO2011161748A1 (ja) | 半導体装置およびその製造方法 | |
| US9236459B2 (en) | Insulated gate bipolar transistor (IGBT) electrostatic discharge (ESD) protection devices | |
| JPH10284731A (ja) | ショットキーダイオード本体構成体を有するｄｍｏｓトランジスタ | |
| KR20180062379A (ko) | 반도체 장치, rc-igbt 및 반도체 장치의 제조 방법 | |
| JPH0817233B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP4872141B2 (ja) | パワーｍｏｓトランジスタ | |
| JP2015032767A (ja) | 半導体装置 | |
| JPH07312424A (ja) | 半導体装置及びその製造方法 | |
| JP2011243919A (ja) | 半導体装置およびその製造方法 | |
| JP6011136B2 (ja) | 半導体装置 | |
| CN111816651B (zh) | 静电放电防护元件 | |
| JP3298455B2 (ja) | 半導体装置 | |
| JP3869580B2 (ja) | 半導体装置 | |
| JP2937185B2 (ja) | 高破壊耐量ｍｏｓ型半導体装置 | |
| JP3543508B2 (ja) | 半導体装置 | |
| JP4432332B2 (ja) | 半導体素子及びその製造方法 | |
| JP4177229B2 (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051028 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080725 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090804 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101026 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111025 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4872141 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |