JP4682533B2 - 半導体装置 - Google Patents

Description

この発明は、例えば横型拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタのように、半導体基板中の素子領域に交互に形成されたソース層とドレイン層との間のチャネルの上にそれぞれ設けられた各ゲート電極に駆動電圧が印加されることによって、それらソース層とドレイン層との間のチャネルに流れる電流を制御する半導体装置に関する。

従来、この種の半導体装置としては、例えば特許文献１に記載されるものがある。この半導体装置は、例えば車載装置の駆動に供される集積回路等の高耐圧素子に用いられるものであり、図１９に、従来の半導体装置の一例についてその概略構造を示す。なお、同図１９において、図１９（ａ）はこの半導体装置の平面構造の一部を示す拡大平面図、図１９（ｂ）は図１９（ａ）のＢ−Ｂ’線に沿った断面図である。

図１９（ａ）に示すように、この半導体装置は、素子領域ＥＡと、該素子領域ＥＡの外周に設けられた外周領域ＴＡと、これらの領域を囲繞するかたちで形成されたトレンチＴＮとを有して構成されている。このうち、素子領域ＥＡには、複数の横型拡散ＭＯＳ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが電気的に並列接続される態様で形成されている。そして、上記トレンチＴＮによって、このトランジスタと周囲の他の素子とが素子分離されている。

より具体的には、上記素子領域ＥＡおよび外周領域ＴＡは、格子状に区画されている。そして、それら素子領域ＥＡ内に格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース層が形成されるソースセルＳＣとドレイン層が形成されるドレインセルＤＣとが割り当てられている。また、外周領域ＴＡ内に区画された各領域には、いずれの領域にもソースセルＳＣが割り当てられ、これによって、上記素子領域ＥＡの外周は当該ソースセルＳＣによって終端されることとなる。

また、図１９（ｂ）に示すように、この半導体装置は、基本的には、例えばＰ型の半導体層（基板）１１、例えば酸化シリコンからなる絶縁層１２、例えばＮ型の半導体層（埋込み層）１３、および該半導体層１３よりも低濃度なＮ型の半導体層（エピタキシャル層）１４が順に積層された構造を有して構成されている。

そして、上記半導体層１４の中には、該半導体層１４よりも高濃度なＮ型のドリフト層２１、該ドリフト層２１よりもさらに高濃度なＮ型のドレイン層２２、Ｐ型のチャネル層２３、および上記ドレイン層２２と同程度の濃度をもったＮ型のソース層２４が形成されている。このうち、ドレイン層２２およびソース層２４は、各々、上記ドリフト層２１あるいはチャネル層２３によって囲繞されるかたちで、上記ドレインセルＤＣあるいはソースセルＳＣに相当する箇所に形成されている。また、上記素子分離用のトレンチＴＮの内部には、例えばトレンチ内壁に形成されたシリコン酸化膜（図示略）を介して多結晶シリコン等からなる絶縁膜ＩＬが埋設されている。なお、上記半導体層１１および１３および１４の材料としては、例えばシリコン（Ｓｉ）やＳｉＣ、ＧａＡｓ等が用いられる。

また、上記素子領域ＥＡや外周領域ＴＡを周囲の領域と分離すべく、あるいはこれら素子領域ＥＡおよび外周領域ＴＡに形成されたソース層やドレイン層を隣接する素子と絶縁分離（素子分離）すべく、ＬＯＣＯＳ構造をとる素子分離用のフィールド酸化膜３１が設けられている。さらに基板上には、同フィールド酸化膜３１や例えば酸化シリコンからなる絶縁膜３０および３２を介して、例えば多結晶シリコンからなる導電性膜材４０および４２が配設されている。このうち、導電性膜材４０は、上記ドレイン層２２とソース層２４との間に形成されたチャネル（チャネル層２３）の上に絶縁膜（ゲート絶縁膜）３０を介して配設されることとなり、いわばゲート電極として機能する。そして、上記導電性膜材４０および４２の上には、これら各導電性膜材を覆う態様で層間絶縁膜５１がパターン形成されている。

また、上記導電性膜材４０および４２、並びに層間絶縁膜５１をパターン形成する際には、上記ドレイン層２２やソース層２４のコンタクトホールが形成される。そして、それらコンタクトホールを埋め込むかたちで成膜した電極材料を適宜パターニングすることによって、上記ドレイン層２２およびソース層２４の上には、それぞれドレイン電極６１およびソース電極６２が形成されることとなる。なお、これらドレイン電極６１およびソース電極６２は、上記層間絶縁膜５１を介して上記導電性膜材４０および４２と絶縁されている。

次に、上記半導体装置の動作について説明する。
図１９（ｂ）に示されるように、上記ゲート電極（導電性膜材４０）、ドレイン電極６１、およびソース電極６２は、それぞれ端子Ｇ、端子Ｄ、および端子Ｓと電気的に接続されている。また、上記素子領域ＥＡ内に交互に形成される複数のドレイン電極６１およびソース電極６２、並びにこれらの間に配設される複数のゲート電極は、それぞれ電気的に並列に接続されている。そして、この半導体装置においては、上記端子Ｇを通じて各ゲート電極に駆動電圧が印加されることにより、それら各ゲート電極下の電流通路に相当するチャネル幅がその印加される駆動電圧に応じて変更される。このように、この半導体装置では、上記並列接続された各横型拡散ＭＯＳトランジスタのソース・ドレイン間に流れる電流、すなわち端子Ｓと端子Ｄとの間に流れる電流を、上記各ゲート電極に印加される駆動電圧に応じて制御するようになっている。
特開２００１−３５２０７０号公報

ところで、このような半導体装置において、例えばＥＳＤ（静電気放電）等によるサージ電流が印加されるようなことがあると、例えば端子Ｄ（図１９（ｂ））から当該半導体装置に対して瞬間的に大電流が供給されることによる素子劣化や素子破壊、あるいは当該半導体装置の誤動作などが懸念されるようになる。そこで従来、例えばドレイン層やドリフト層の不純物濃度を調整することによって、ＥＳＤ印加時における空乏層の広がりを制御してサージ耐量を高めた構造なども提案されている。

ところがこうした構造によれば、確かに上記素子領域内に格子状に区画されたセル毎のサージ耐量は高められるものの、同素子領域の一部に局所的に過大な電流が流れるようなことがあると、他の部分は無事であるにもかかわらず、その部分で局所的な素子破壊や素子劣化が生じるようになる。そして、先の図１９に例示したような半導体装置においては、特に外周領域ＴＡ付近で上述の素子破壊や素子劣化が顕著であることが発明者らによって確認されている。以下、図２０を参照して、このことについてさらに説明する。なお、同図２０は、先の図１９に例示した半導体装置について、主に素子領域の外周付近の平面構造を示す平面図である。

ここでいま、上記ＥＳＤ（静電気放電）等によるサージ電流が当該半導体装置に印加されたとすると、同図２０に示すように、外周領域ＴＡ付近に配設されたドレイン層Ｄ５には、外周領域ＴＡに配設されたソース層Ｓ５からの電流（キャリア）が集中することとなり、その部分の電流密度（キャリア密度）は高くなる。このため、これら外周領域ＴＡ付近に配設されたドレイン層は、素子領域ＥＡのより内側に配設されるドレイン層よりも先に、素子劣化あるいは素子破壊されることとなる。

このように、先の図１９に例示したような半導体装置においては、ＥＳＤ（静電気放電）等に起因するサージ電流が印加された際に、外周領域ＴＡ付近に配設されたドレイン層での局所的な素子破壊や素子劣化が生じ易くなっている。このため、上述のドレイン層やドリフト層の不純物濃度を調整することによってサージ耐量を高めた構造を採用した場合あれ、ＥＳＤ等に起因するサージに対する十分な耐性を確実に確保するには至っていない。

この発明は、こうした実情に鑑みてなされたものであり、ソース層とドレイン層とが交互に形成された素子領域を有していながら、該素子領域の外周付近での電流（キャリア）の集中を緩和して、ＥＳＤ（静電気放電）等に起因するサージに対する耐性のさらなる強化を図ることのできる半導体装置を提供することを目的とする。

こうした目的を達成すべく、請求項１に記載の発明では、半導体基板中の素子領域にソース層とドレイン層とが交互に形成されるとともに、それら交互に形成されたソース層とドレイン層との間にはそれぞれチャネルが形成されて且つ、それらチャネルの上にそれぞれゲート絶縁膜を介して配設されたゲート電極に駆動電圧が印加されることによって、前記ソース層と前記ドレイン層との間に流れる電流を制御する半導体装置として、前記素子領域の外周が前記ドレイン層によって終端されてなるとともに、前記素子領域に交互に形成されてなる前記ソース層および前記ドレイン層は、前記素子領域の外周付近においては該ソース層よりも前記ドレイン層のほうが面積の比率が大きくなるような配置をもってなり、第１の導電型からなる前記ドレイン層は、該ドレイン層の導電型と同一の導電型からなるように前記半導体基板に設けられる半導体層の中に同じくドレイン層の導電型と同一の導電型からなるドリフト層によって囲繞されるかたちで形成されるとともに、前記ドリフト層の不純物濃度は、前記半導体層の不純物濃度よりも高くかつ前記ドレイン層の不純物濃度よりも低くなる態様で前記ドレイン層に近づくほど高濃度になっている。

このような構造を採用することによって、前述したような、ＥＳＤ（静電気放電）等によるサージ電流が印加された際の上記素子領域の外周付近に配設されたドレイン層への電流（キャリア）の集中は好適に緩和されるようになり、ひいてはＥＳＤ等に起因するサージに対する耐性のさらなる強化が図られるようになる。

また、このような半導体装置に関して、具体的には、例えば請求項１に記載の発明によるように、
・前記素子領域は格子状に区画されるとともに、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、前記ソース層が形成されるソースセル
と前記ドレイン層が形成されるドレインセルとが割り当てられてなる。
等々の構造を採用することができる。

加えて、上記請求項１に記載の発明では、前記ソース層および前記ドレイン層のいずれも形成されない空きセルを前記素子領域の外周に設けるようにする。こうすることによって、前記素子領域内のいずれのソースセルにも四方に１つずつ前記ドレインセルが隣接されるようにした構造とすることで、前記素子領域内に形成されるソース層について、サージ印加時の電流（キャリア）密度の均一化が図られるようになる。また、上記空きセルを活用することによって、半導体基板のスペースを有効に利用することも可能である。

具体的には、請求項２に記載の発明によるように、前記空きセルに、例えばダイオードや、トランジスタ、抵抗、サイリスタ等の半導体素子が形成された構造とすることで、前記素子領域に形成されたトランジスタあるいは前記素子領域の外側に形成されたその他の素子に対し、上記空きセルの半導体素子を接続して各種の回路を実現することもできるようになる。

特に、前記半導体素子についてはこれを、請求項３に記載の発明によるように、前記素子領域に形成されたトランジスタのゲート・ドレイン間もしくはゲート・ソース間に配設される耐圧保護素子とすることが、当該半導体装置のサージ耐性の強化を図る上で特に有効である。

さらに、上記請求項２または３にかかる発明に関して、前記半導体素子についてはこれを、請求項４に記載の発明によるように、前記素子領域に形成されるトランジスタと素子分離されたものとすることがより有効である。こうした構造とすることで、半導体装置に関する回路設計の自由度が高められることとなる。そして、例えば前記半導体素子と前記素子領域に形成されるトランジスタとに適宜の配線を行って、当該半導体装置のサージに対する耐性をいっそう高めることなどもできるようになる。
また、上記請求項１〜４のいずれか一項にかかる発明に関しては、請求項５に記載の発明によるように、
・前記素子領域に交互に形成された前記ソース層および前記ドレイン層を、前記素子領域
の外周付近においては該ソース層よりも前記ドレイン層のほうが個数の比率が大きくなるような配置にする。
といった構造を採用することによっても、前述したような、ＥＳＤ（静電気放電）等によるサージ電流が印加された際の上記素子領域の外周付近に配設されたドレイン層への電流（キャリア）の集中は好適に緩和されるようになり、ひいてはＥＳＤ等に起因するサージに対する耐性のさらなる強化が図られるようになる。

また、上記請求項１〜５のいずれか一項にかかる発明に関しては、請求項６に記載のように、前記素子領域に形成されるトランジスタが、周囲の素子と素子分離された構造とすることがより有効である。

またこの場合、請求項７に記載の発明によるように、前記素子領域に形成されるトランジスタが、トレンチアイソレーションによって周囲の素子と素子分離された構造とすることで、前記素子領域に形成される素子とその周囲の素子とが確実に素子分離されるようになる。また、上記トレンチアイソレーションによれば、前記素子領域と当該素子分離との間隔をより狭くすることができるようになり、半導体装置の小型化を図る上でもこのような構造は特に有効である。

また、上記請求項１〜７のいずれか一項に記載の半導体装置においては、請求項８に記載の発明によるように、前記半導体基板が第１の導電型からなる半導体層を有し、前記ソース層および前記ドレイン層が第１の導電型からなるとともに、該ソース層が前記チャネルとしての第２の導電型からなるチャネル層によって囲繞されるかたちで形成され、且つ、これらソース層およびドレイン層およびチャネル層がいずれも前記第１の導電型からなる半導体層の中に形成された構造とすることがより有効である。

例えば、表面電界緩和型（ＲＥＳＵＲＦ）の横型拡散ＭＯＳトランジスタとして、第２の導電型の半導体層（下層）と第１の導電型の半導体層（上層）とが順に積層された構造をとるものがよく知られている。こうしたトランジスタにおいて、例えば上記ソース層を囲繞するかたちで形成された第２の導電型からなるチャネル層が、上記第１の導電型の半導体層（上層）内におさまらずに、同じく第２の導電型からなる半導体層（下層）に接続される態様で形成されると、このチャネル層（ソース層）の部分においては上記第１の導電型の半導体層（上層）と第２の導電型の半導体層（下層）とによるｐｎ接合が形成されなくなり、ドレイン層の部分に選択的にｐｎ接合が形成されることとなる。このため、それらソース層の部分とドレイン層の部分との間で高周波に対してのインピーダンスに差が生じるようになり、ひいてはインピーダンスの低い部分にサージ電流が集中して過電流に起因する素子劣化や素子破壊が起こることなども懸念されるようになる。この点、上記構造によれば、上記ソース層およびドレイン層およびチャネル層がいずれも前記第１の導電型からなる半導体層の中におさまるかたちで形成されるようになり、上述のソース層の部分とドレイン層の部分との間でのインピーダンス差の発生は抑制されるようになり、上記懸念される素子劣化や素子破壊等も好適に抑制されるようになる。

（第１の実施の形態）
図１および図２に、この発明にかかる半導体装置についてその第１の実施の形態を示す。

この実施の形態にかかる半導体装置も、先の図１９に例示した半導体装置と同様、半導体基板中の素子領域に交互に形成されたソース層とドレイン層との間にそれぞれ設けられた各ゲート電極に駆動電圧が印加されることによって、それらソース層とドレイン層との間に流れる電流を制御するものである。ただし、この実施の形態の半導体装置では、図１および図２に示すようなセル構造とすることによって、素子領域の外周付近での電流（キャリア）の集中を緩和して、ＥＳＤ（静電気放電）等に起因するサージに対する耐性の強化を図るようにしている。

はじめに、同図１および図２を参照して、この実施の形態にかかる半導体装置の構造について詳述する。なお、図１はこの半導体装置の平面構造を模式的に示す平面図、図２は図１中に二点鎖線で示される領域Ａを拡大して示すものである。詳しくは、図２（ａ）は同領域Ａの平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ’線に沿った断面図、図２（ｃ）は図２（ａ）のＣ−Ｃ’線に沿った断面図である。また、これら各図において、先の図１９に示した要素と同一の要素には各々同一の符号を付して示している。

図１に示すように、この半導体装置も、素子領域ＥＡと、該素子領域ＥＡの外周に設けられた外周領域ＴＡと、これらの領域を囲繞するかたちで形成されたトレンチＴＮとを有して構成されている。そして、上記素子領域ＥＡには、複数の横型拡散ＭＯＳ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが電気的に並列接続される態様で形成されている。そして、上記トレンチＴＮによって、このトランジスタと周囲の他の素子とが素子分離されている。

具体的には、上記素子領域ＥＡおよび外周領域ＴＡも、図２（ａ）に示すように、格子状に区画されている。そして、それら素子領域ＥＡ内に格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース層が形成されるソースセルＳＣとドレイン層が形成されるドレインセルＤＣとが割り当てられている。

また、この実施の形態にかかる半導体装置において、上記外周領域ＴＡ内に区画された各領域には、いずれの領域にもドレインセルＤＣが割り当てられている。また、これら外周領域ＴＡおよび素子領域ＥＡ内のソース層やドレイン層は、各々、いずれのソースセルＳＣあるいはいずれのドレインセルＤＣにあっても等しい面積を有している。

すなわち、この実施の形態にかかる半導体装置は、
（イ）素子領域ＥＡの外周がドレイン層（ドレインセルＤＣ）によって終端される。
（ロ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが個数の比率が大きい。
（ハ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが面積の比率が大きい。
といったセル構造をとることとなる。

また、図２（ｂ）および（ｃ）に示すように、この半導体装置も、基本的には、例えばＰ型の半導体層（基板）１１、例えば酸化シリコンからなる絶縁層１２、例えばＮ型の半導体層（埋込み層）１３、および該半導体層１３よりも低濃度なＮ型の半導体層（エピタキシャル層）１４が順に積層された構造を有して構成されている。すなわち、先の図１９に例示した半導体装置においても同様であるが、通常のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を利用しての加工が可能な構造となっている。

そして、上記半導体層１４の中には、該半導体層１４よりも高濃度なＮ型のドリフト層２１、該ドリフト層２１よりも高濃度なＮ型のドレイン層２２、Ｐ型のチャネル層２３、および上記ドレイン層２２と同程度の濃度をもったＮ型のソース層２４が形成されている。このうち、ドレイン層２２およびソース層２４は、各々、上記ドリフト層２１あるいはチャネル層２３によって囲繞されるかたちで、上記ドレインセルＤＣあるいはソースセルＳＣに相当する箇所に形成されている。また、上記素子分離用のトレンチＴＮの内部には、例えばトレンチ内壁に形成されたシリコン酸化膜（図示略）を介して多結晶シリコン等からなる絶縁膜ＩＬが埋設されている。なお、上記半導体層１１および１３および１４の材料としては、例えばシリコン（Ｓｉ）やＳｉＣ、ＧａＡｓ等が用いられる。

ところで、例えば表面電界緩和型（ＲＥＳＵＲＦ）の横型拡散ＭＯＳトランジスタとして、Ｐ型の半導体層（下層）とＮ型の半導体層（上層）とが順に積層された構造をとるものがよく知られている。そして、こうしたトランジスタにおいて、例えばＰ型からなるチャネル層が、上記Ｎ型の半導体層（上層）内におさまらずに、同じくＰ型からなる上記半導体層（下層）に接続される態様で形成されると、このチャネル層（ソース層）の部分においては上記Ｎ型の半導体層（上層）とＰ型の半導体層（下層）とによるｐｎ接合が形成されなくなる。すなわち、ドレイン層の部分に選択的にｐｎ接合が形成されるようになる。このため、それらソース層の部分とドレイン層の部分との間で高周波に対してのインピーダンスに差が生じるようになり、ひいてはインピーダンスの低い部分にサージ電流が集中して過電流に起因する素子劣化や素子破壊が起こることなども懸念されるようになる。この点、この実施の形態にかかる半導体装置においては、上記ドレイン層２２、チャネル層２３、およびソース層２４が、いずれも半導体層１４の中に形成されている。このため、上述のソース層２４の部分とドレイン層２２の部分との間でのインピーダンス差の発生は抑制されるようになり、ひいては上記懸念される素子劣化や素子破壊等も好適に抑制されるようになる。

また、上記ドリフト層２１は、上記ドレイン層２２の周辺濃度を高めるものである。こうした構造にすることで、当該半導体装置のサージ耐性のさらなる強化を図っている。ちなみに、このドリフト層２１は、ドレイン層２２に近づくほど高濃度になっており、ドレイン層２２付近においてその表面濃度は「５×１０¹⁵ｃｍ^-3〜２×１０¹⁷ｃｍ^-3」となっている。

そして、基板の表面にはさらに、上記素子領域ＥＡや外周領域ＴＡを周囲の領域と分離すべく、あるいはこれら素子領域ＥＡおよび外周領域ＴＡに形成されたソース層やドレイン層を隣接する素子と絶縁分離（素子分離）すべく、ＬＯＣＯＳ構造をとる素子分離用のフィールド酸化膜３１が設けられている。さらに基板上には、同フィールド酸化膜３１や例えば酸化シリコンからなる絶縁膜３０および３２を介して、例えば多結晶シリコンからなる導電性膜材４０〜４２が配設されている。このうち、導電性膜材４０は、上記ドレイン層２２とソース層２４との間に形成されたチャネル（チャネル層２３）の上に絶縁膜（ゲート絶縁膜）３０を介して配設されることとなり、いわばゲート電極として機能する。そして、上記導電性膜材４０〜４２の上には、これら各導電性膜材を覆う態様で層間絶縁膜５１がパターン形成されている。

また、上記導電性膜材４０〜４２、並びに層間絶縁膜５１をパターン形成する際には、上記ドレイン層２２やソース層２４のコンタクトホールが形成される。そして、それらコンタクトホールを埋め込むかたちで成膜した電極材料を適宜パターニングすることによって、上記ドレイン層２２およびソース層２４の上には、それぞれドレイン電極６１およびソース電極６２が形成されることとなる。なお、これらドレイン電極６１およびソース電極６２は、上記層間絶縁膜５１を介して上記導電性膜材４０および４２と絶縁されている。

また、この実施の形態にかかる半導体装置においても、図２（ｂ）および（ｃ）に示されるように、上記ゲート電極（導電性膜材４０）、ドレイン電極６１、およびソース電極６２は、それぞれ端子Ｇ、端子Ｄ、および端子Ｓと電気的に接続されている。そして、上記素子領域ＥＡ内に交互に形成される複数のドレイン電極６１およびソース電極６２、並びにこれらの間に配設される複数のゲート電極は、それぞれ電気的に並列に接続されている。すなわちここでも、上記端子Ｇを通じて各ゲート電極に駆動電圧が印加されることにより、それら各ゲート電極下の電流通路に相当するチャネル幅がその印加される駆動電圧に応じて変更される。このように、この半導体装置では、上記並列接続された各横型拡散ＭＯＳトランジスタのソース・ドレイン間に流れる電流、すなわち端子Ｓと端子Ｄとの間に流れる電流を、上記各ゲート電極に印加される駆動電圧に応じて制御するようになっている。

上述のように、この実施の形態にかかる半導体装置は、
（イ）素子領域ＥＡの外周がドレイン層（ドレインセルＤＣ）によって終端される。
（ロ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが個数の比率が大きい。
（ハ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが面積の比率が大きい。
といったセル構造をとる。これにより、前述したような、ＥＳＤ（静電気放電）等によるサージ電流が印加された際の上記素子領域ＥＡの外周付近に配設されたドレイン層２２への電流（キャリア）の集中は緩和されるようになり、ひいてはＥＳＤ等に起因するサージに対する耐性の強化が図られるようになる。以下、図３〜図５を参照して、このことについてさらに詳しく説明する。

図３は、この実施の形態にかかる半導体装置について、主に素子領域の外周付近の平面構造を示す平面図である。
ここでいま、ＥＳＤ等によるサージ電流がこの半導体装置に印加されたとすると、この半導体装置においては、先の図１９に例示した半導体装置とは異なって、同図３に示すように、外周領域ＴＡ付近に配設されたソース層Ｓ１から外周領域ＴＡに配設されたドレイン層Ｄ１へ電流（キャリア）が流れるようになる。これにより、前述したような、上記素子領域ＥＡの外周付近に配設されたドレイン層Ｄ１への電流（キャリア）の集中は緩和されるようになり、ひいては半導体装置における局所的な電流密度の上昇が抑制されるようになる。

図４（ａ）は、この実施の形態にかかる半導体装置と先の図１９に例示した従来の半導体装置とについて、ＥＳＤによるサージ電流が印加された際のサステイン特性（ドレイン電圧・ドレイン電流特性）をシミュレーションによって求めた結果を対比して示す図表である。なお、同図４（ａ）の表中に示すＩ_SUSとは、図４（ｂ）に示すグラフからも見てとれるように、サステイン特性が負特性になる時のドレイン電流の値である。

同図４（ａ）に示されるように、先の図１９に例示した従来の半導体装置（Ｓ終端）では、上記Ｉ_SUSは「７２Ａ（アンペア）」となる。これに対し、この実施の形態にかかる半導体装置（Ｄ終端）では、上記Ｉ_SUSは「１０５Ａ（アンペア）」となり、上記従来の半導体装置よりも高い電流値までサステイン特性に負特性は現れなくなる。

また、図５は、この実施の形態にかかる半導体装置と先の図１９に例示した従来の半導体装置とについて、それらのＥＳＤ耐量を対比して示すグラフである。
同図５に示されるように、先の図１９に例示した従来の半導体装置（Ｓ終端）は約「２２（ｋＶ）」のＥＳＤ耐量を、この実施の形態にかかる半導体装置（Ｄ終端）は約「２６（ｋＶ）」のＥＳＤ耐量をそれぞれ有している。すなわち、この実施の形態にかかる半導体装置は、先の図１９に例示した従来の半導体装置よりも高いＥＳＤ耐量を有している。

これらのデータからも分かるように、上述したセル構造を採用することによって、素子領域ＥＡの外周付近での電流（キャリア）の集中は緩和され、ＥＳＤ等に起因するサージに対する耐性の強化が図られるようになる。

以上説明したように、この実施の形態にかかる半導体装置によれば、以下のような優れた効果が得られるようになる。
（１）上記素子領域ＥＡの外周がドレイン層によって終端された構造にした。また、同素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが個数や面積の比率が大きくなるように、それらソース層およびドレイン層を配置するようにした。これにより、前述したようなサージ印加時の上記素子領域ＥＡの外周付近に配設されたドレイン層への電流（キャリア）の集中は緩和されるようになり、ひいてはＥＳＤ等に起因するサージに対する耐性のさらなる強化が図られるようになる。

（２）また、サージ耐性を強化することによって、半導体装置の歩留りも向上し、ひいては低コスト化や省エネルギー化が図られるようになる。
（３）上記素子領域ＥＡがトレンチアイソレーションによって周囲の素子と素子分離された構造とした。これにより、同素子領域ＥＡに形成された素子とその周囲の素子とが確実に素子分離されるようになる。また、こうしたトレンチアイソレーションを用いることで、素子領域ＥＡとトレンチＴＮとの間隔をより狭くすることができるようになる。このため、半導体装置の小型化を図る上でもこのような構造は有効である。

（４）上記Ｎ型（第１の導電型）のドレイン層２２、Ｐ型（第２の導電型）のチャネル層２３、およびＮ型のソース層２４が、いずれもＮ型の半導体層１４の中に形成された構造とした。これにより、上記ソース層２４の部分とドレイン層２２の部分との間でのインピーダンス差の発生は抑制されるようになり、これに起因する素子劣化や素子破壊等も好適に抑制されるようになる。

（５）またさらに、上記ドレイン層２２の周辺濃度を高めるドリフト層２１をさらに設ける構造とすることで、当該半導体装置のサージ耐性のさらなる強化が図られるようになる。

（第２の実施の形態）
図６に、この発明にかかる半導体装置についてその第２の実施の形態を示す。
この実施の形態にかかる半導体装置も、先の第１の実施の形態の半導体装置と同様、半導体基板中の素子領域に交互に形成されたソース層とドレイン層との間にそれぞれ設けられた各ゲート電極に駆動電圧が印加されることによって、それらソース層とドレイン層との間に流れる電流を制御するものである。そして、上述したセル構造を採用することによって、素子領域の外周付近での電流（キャリア）の集中を緩和して、ＥＳＤ（静電気放電）等に起因するサージに対する耐性の強化を図るようにしている。

以下、同図６を参照して、この実施の形態にかかる半導体装置の構造について詳述する。なお、図６（ａ）は、先の図２（ａ）に対応するものであって、この半導体装置の平面構造を模式的に示す平面図である。また、図６（ｂ）は図６（ａ）のＢ−Ｂ’線に沿った断面図、図６（ｃ）は図６（ａ）のＣ−Ｃ’線に沿った断面図である。そして、これら各図において、先の図２に示した要素と同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明は割愛する。

図６（ａ）に示すように、この半導体装置も、素子領域ＥＡと、該素子領域ＥＡの外周に設けられた外周領域ＴＡと、これらの領域を囲繞するかたちで形成されたトレンチＴＮとを有して構成されている。そして、上記素子領域ＥＡには、複数の横型拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタが電気的に並列接続される態様で形成されている。そして、上記トレンチＴＮによって、このトランジスタと周囲の他の素子とが素子分離されている。

より具体的には、この実施の形態にかかる半導体装置おいても、上記素子領域ＥＡおよび外周領域ＴＡは格子状に区画されている。そして、それら素子領域ＥＡ内に格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース層が形成されるソースセルＳＣとドレイン層が形成されるドレインセルＤＣとが割り当てられている。

また、この実施の形態にかかる半導体装置おいて、上記外周領域ＴＡ内に区画された各領域には、上記ドレインセルＤＣとともに、ソース層およびドレイン層のいずれも形成されない空きセルＦＣが割り当てられ、これによって、上記素子領域ＥＡ内のいずれのソースセルＳＣにも四方に１つずつドレインセルＤＣが隣接するようになる。このため、この実施の形態にかかる半導体装置においては、素子領域ＥＡ内に形成されるソース層について、サージ印加時の電流（キャリア）密度の均一化が図られるようになるとともに、上記空きセルＦＣを活用して半導体基板のスペースの有効利用を図ることも可能になる。

またここでも、上記外周領域ＴＡや素子領域ＥＡ内のソース層およびドレイン層は、各々、いずれのソースセルＳＣあるいはいずれのドレインセルＤＣにおいても等しい面積を有している。

すなわち、この実施の形態にかかる半導体装置も、先の第１の実施の形態の半導体装置と同様、
（イ）素子領域ＥＡの外周がドレイン層（ドレインセルＤＣ）によって終端される。
（ロ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが個数の比率が大きい。
（ハ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが面積の比率が大きい。
といったセル構造をとることとなる。

また、この実施の形態にかかる半導体装置も、上記空きセルＦＣが設けられていることを除けば、その断面構造は、先の第１の実施の形態と略同様である。すなわち、図６（ｂ）および（ｃ）に示すように、この半導体装置も、例えばＰ型の半導体層（基板）１１、例えば酸化シリコンからなる絶縁層１２、例えばＮ型の半導体層（埋込み層）１３、および該半導体層１３よりも低濃度なＮ型の半導体層（エピタキシャル層）１４が順に積層された構造を有して構成されている。

そして、上記半導体層１４の中には、該半導体層１４よりも高濃度なＮ型のドリフト層２１、該ドリフト層２１よりも高濃度なＮ型のドレイン層２２、Ｐ型のチャネル層２３、および上記ドレイン層２２と同程度の濃度をもったＮ型のソース層２４が形成されている。同図６（ｂ）および（ｃ）に示されるように、これら各要素の断面構造や基板表面の断面構造については、上記空きセルＦＣが設けられていることを除けば、基本的には、図２（ｂ）および（ｃ）に例示した先の第１の実施の形態にかかる半導体装置と同様であるため、ここではその詳細説明を割愛する。

図７は、この実施の形態にかかる半導体装置と先の図１９に例示した従来の半導体装置とについて、それらのＥＳＤ耐量を対比して示すグラフである。
同図７に示されるように、この実施の形態にかかる半導体装置（Ｄ終端）は、約「２５（ｋＶ）」のＥＳＤ耐量を有しており、先の第１の実施の形態にかかる半導体装置と同様、先の図１９に例示した従来の半導体装置よりも高いサージ耐性を示している。

こうしたデータからも分かるように、上述したセル構造を採用することによっても、素子領域ＥＡの外周付近での電流（キャリア）の集中は緩和され、ＥＳＤ等に起因するサージに対する耐性の強化が図られるようになる。

以上説明したように、この実施の形態にかかる半導体装置によれば、先の第１の実施の形態の前記（１）〜（５）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（６）上記空きセルＦＣを素子領域ＥＡの外周に設けることによって、素子領域ＥＡ内のいずれのソースセルＳＣにも四方に１つずつドレインセルＤＣが隣接されるようにした。これにより、素子領域ＥＡ内に形成されるソース層２４について、サージ印加時の電流（キャリア）密度の均一化が図られるようになる。また、上記空きセルＦＣを活用して半導体基板のスペースの有効利用を図ることも可能になる。

（第３の実施の形態）
図８に、この発明にかかる半導体装置についてその第３の実施の形態を示す。
この実施の形態にかかる半導体装置も、先の第１および第２の実施の形態の半導体装置と同様、半導体基板中の素子領域に交互に形成されたソース層とドレイン層との間にそれぞれ設けられた各ゲート電極に駆動電圧が印加されることによって、それらソース層とドレイン層との間に流れる電流を制御するものである。そして、上記セル構造を採用することによって、素子領域の外周付近での電流（キャリア）の集中を緩和して、ＥＳＤ（静電気放電）等に起因するサージに対する耐性の強化を図るようにしている。また、この実施の形態の半導体装置においても、先の第２の実施の形態の半導体装置と同様、素子領域の外周に空きセルが設けられている。さらにこの実施の形態の半導体装置では、その空きセルに耐圧保護用のダイオードを形成することによって、当該半導体装置のサージ耐性をさらに強化するようにしている。

以下、同図８を参照して、この実施の形態にかかる半導体装置の構造について詳述する。なお、図８（ａ）は、先の図２（ａ）に対応するものであって、この半導体装置の平面構造を模式的に示す平面図である。また、図８（ｂ）は図８（ａ）のＢ−Ｂ’線に沿った断面図である。そして、これら各図において、先の図２に示した要素と同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明は割愛する。

図８（ａ）に示すように、この半導体装置も、素子領域ＥＡと、該素子領域ＥＡの外周に設けられた外周領域ＴＡと、これらの領域を囲繞するかたちで形成されたトレンチＴＮとを有して構成されている。そして、上記素子領域ＥＡには、複数の横型拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタが電気的に並列接続される態様で形成されている。そして、上記トレンチＴＮによって、このトランジスタと周囲の他の素子とが素子分離されている。

より具体的には、この実施の形態にかかる半導体装置おいても、上記素子領域ＥＡおよび外周領域ＴＡは格子状に区画されている。そして、それら素子領域ＥＡ内に格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース層が形成されるソースセルＳＣとドレイン層が形成されるドレインセルＤＣとが割り当てられている。また、上記外周領域ＴＡ内に区画された各領域には、ドレインセルＤＣとともに、ソース層およびドレイン層のいずれも形成されない空きセルＦＣが割り当てられ、これによって、上記素子領域ＥＡ内のいずれのソースセルＳＣにも四方に１つずつドレインセルＤＣが隣接するようになる。またここでも、上記外周領域ＴＡや素子領域ＥＡ内のソース層およびドレイン層は、各々、いずれのソースセルＳＣあるいはいずれのドレインセルＤＣにおいても等しい面積を有している。

すなわち、この実施の形態にかかる半導体装置も、先の第１の実施の形態の半導体装置と同様、
（イ）素子領域ＥＡの外周がドレイン層（ドレインセルＤＣ）によって終端される。
（ロ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが個数の比率が大きい。
（ハ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが面積の比率が大きい。
といったセル構造をとることとなる。

さらに、この実施の形態にかかる半導体装置おいては、上記空きセルＦＣに素子形成領域ＦＡが設けられている。そして、この素子形成領域ＦＡには、耐圧保護用のダイオード（ツェナーダイオード）が形成されている。すなわち、この半導体装置において上記素子形成領域ＦＡに相当する箇所には、図８（ｂ）に示されるように、フィールド酸化膜３１によって上記素子領域ＥＡに形成されるトランジスタ等と絶縁分離（素子分離）される態様で、ダイオードＴＤが形成されている。より具体的には、このダイオードＴＤは、半導体層１４内に形成されたＮ型の拡散層２５と、同じく半導体層１４内に該拡散層２５を囲繞するかたちで形成されたＰ型の拡散層２６とをそれぞれカソード側あるいはアノード側にもって構成されている。そして、上記拡散層２６に設けられた電極６３や適宜の配線を介して、このダイオードＴＤは上記素子領域ＥＡ内の各ゲート電極（導電性膜材４０）と電気的に接続される。図９に、この実施の形態にかかる半導体装置の回路構成を示す。

同図９に示すように、この半導体装置においては、上記素子形成領域ＦＡに形成されたダイオードＴＤが、上記素子領域ＥＡに並列接続される態様で形成されたトランジスタ１００のゲート・ドレイン間に配設されることとなる。すなわち、このダイオードＴＤは、いわば耐圧保護素子として機能し、この半導体装置のサージに対する耐性を高めることとなる。

以上説明したように、この実施の形態にかかる半導体装置によれば、先の第１あるいは第２の実施の形態による前記（１）〜（６）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（７）空きセルＦＣにダイオードＴＤを形成してこれを、上記素子領域ＥＡ内に形成されたトランジスタ１００のゲート・ドレイン間に配設される耐圧保護素子として用いるようにした。これにより、当該半導体装置のサージ耐性のさらなる強化が図られるようになる。

（第４の実施の形態）
図１０に、この発明にかかる半導体装置についてその第４の実施の形態を示す。
この実施の形態にかかる半導体装置も、先の第１〜第３の実施の形態の半導体装置と同様、半導体基板中の素子領域に交互に形成されたソース層とドレイン層との間にそれぞれ設けられた各ゲート電極に駆動電圧が印加されることによって、それらソース層とドレイン層との間に流れる電流を制御するものである。そして、上記セル構造を採用することによって、素子領域の外周付近での電流（キャリア）の集中を緩和して、ＥＳＤ（静電気放電）等に起因するサージに対する耐性の強化を図るようにしている。また、この実施の形態の半導体装置においても、先の第３の実施の形態の半導体装置と同様、素子領域の外周付近に空きセルを設けるとともに、その空きセルにダイオード等の半導体素子を形成することによって、当該半導体装置のサージ耐性の強化を図るようにしている。しかも、この実施の形態の半導体装置では、その空きセルに形成された半導体素子と上記素子領域に形成されるトランジスタとを、トレンチアイソレーションを用いて素子分離することによって、半導体装置に関する回路設計の自由度を高めるようにもしている。

以下、同図１０を参照して、この実施の形態にかかる半導体装置の構造について詳述する。なお、図１０は、先の図２（ａ）に対応するものであって、この半導体装置の平面構造を模式的に示す平面図である。また、この図１０において、先の図２に示した要素と同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明は割愛する。

図１０に示すように、この半導体装置も、素子領域ＥＡと、該素子領域ＥＡの外周に設けられた外周領域ＴＡと、これらの領域を囲繞するかたちで形成されたトレンチＴＮとを有して構成されている。そして、上記素子領域ＥＡには、複数の横型拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタが電気的に並列接続される態様で形成されている。そして、上記トレンチＴＮによって、このトランジスタと周囲の他の素子とが素子分離されている。

より具体的には、この実施の形態の半導体装置においても、上記素子領域ＥＡおよび外周領域ＴＡは格子状に区画されている。そして、それら素子領域ＥＡ内に格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース層が形成されるソースセルＳＣとドレイン層が形成されるドレインセルＤＣとが割り当てられている。また、上記外周領域ＴＡ内に区画された各領域には、ドレインセルＤＣとともに、ソース層およびドレイン層のいずれも形成されない空きセルＦＣが割り当てられ、これによって、上記素子領域ＥＡ内のいずれのソースセルＳＣにも四方に１つずつドレインセルＤＣが隣接するようになる。そして、この実施の形態の半導体装置において、上記空きセルＦＣの適宜の箇所には、例えばダイオードや、抵抗、トランジスタ等の半導体素子が形成される素子形成領域ＦＡが設けられている。またここでも、上記外周領域ＴＡや素子領域ＥＡ内のソース層およびドレイン層は、各々、いずれのソースセルＳＣあるいはいずれのドレインセルＤＣにおいても等しい面積を有している。

すなわち、この実施の形態にかかる半導体装置も、先の第１の実施の形態の半導体装置と同様、
（イ）素子領域ＥＡの外周がドレイン層（ドレインセルＤＣ）によって終端される。
（ロ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが個数の比率が大きい。
（ハ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが面積の比率が大きい。
といったセル構造をとることとなる。

また、この実施の形態にかかる半導体装置では、図８（ａ）に例示した先の第３の実施の形態の半導体装置とは異なって、上記素子領域ＥＡや外周領域ＴＡの外周ではなく、それら領域においてソースセルＳＣおよびドレインセルＤＣのいずれかが割り当てられた領域の外周に沿うかたちで、上記素子分離用のトレンチＴＮが配設されている。すなわち、このトレンチＴＮによって、上記素子形成領域ＦＡに形成された半導体素子と上記素子領域ＥＡに形成されるトランジスタとが素子分離されることとなる。このため、半導体装置に関する回路設計の自由度が高められるようになり、例えば図１１（ａ）あるいは図１１（ｂ）に示す構成を有する回路なども容易に実現することができるようになる。

例えば、上記空きセルＦＣに設けられた素子形成領域ＦＡにそれぞれダイオード（ツェナーダイオード）ＴＤ１１〜ＴＤ１３を形成してこれらを、図１１（ａ）に示すように、上記素子領域ＥＡ内に並列接続される態様で形成されたトランジスタ１００のゲート・ドレイン間に配設する。

また例えば、上記空きセルＦＣに設けられた素子形成領域ＦＡにそれぞれダイオード（ツェナーダイオード）ＴＤ２１、抵抗ＲＥ、およびトランジスタＴＲを形成してこれらを、図１１（ｂ）に示すように、上記素子領域ＥＡ内に並列接続される態様で形成されたトランジスタ１００のゲート・ドレイン間に配設する。

そして、いずれの回路構成によっても、上記素子形成領域ＦＡに形成されたダイオードＴＤ１１〜ＴＤ１３、あるいはダイオードＴＤ２１、抵抗ＲＥ、およびトランジスタＴＲといった半導体素子が、いわば耐圧保護素子として機能し、この半導体装置のサージに対する耐性をいっそう高めることとなる。

以上説明したように、この実施の形態にかかる半導体装置によれば、先の第１〜第３の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（８）空きセルＦＣに形成された半導体素子と上記素子領域ＥＡに形成されるトランジスタとを、トレンチアイソレーションを用いて素子分離することとした。これにより、半導体装置に関する回路設計の自由度が高められることとなる。そして、例えばそれら半導体素子と素子領域ＥＡに形成されるトランジスタとに適宜の配線を行うことによって、半導体装置のサージに対する耐性をいっそう高めることもできるようになる。

（他の実施の形態）
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記第３の実施の形態においては、半導体基板中にＮ型の拡散層２５およびＰ型の拡散層２６を形成することで、空きセルＦＣに設けられた素子形成領域ＦＡに耐圧保護用のダイオードを形成するようにした。しかし、こうした耐圧保護用のダイオードの形成態様はこれに限られることなく、例えば、図１２に示すように、素子分離用のフィールド酸化膜３１を介して基板上に、多結晶シリコン等からなるＮ型の半導体膜４３およびＰ型の半導体膜４４を形成することで、上記耐圧保護用のダイオードを形成するようにしてもよい。またこの場合、上記フィールド酸化膜３１によって、当該耐圧保護用のダイオードと上記素子領域ＥＡに形成されるトランジスタとが絶縁分離（素子分離）されるようになる。すなわち、こうした構造とすることによっても、半導体装置に関する回路設計の自由度が高められるようになり、例えば図１３に示す構成を有する回路なども容易に実現することができるようになる。なお、この図１３において、先の図１１（ａ）に示した要素と同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明は割愛する。

・上記第３あるいは第４の実施の形態において、上記空きセルＦＣに形成される半導体素子は任意であり、例えばサイリスタ等の半導体素子を形成するようにしてもよい。また、その空きセルＦＣに形成される半導体素子は、素子領域ＥＡに形成されたトランジスタのゲート・ドレイン間に配設されるものにも限られず、例えばゲート・ソース間に配設して耐圧保護素子として用いられるものであってもよい。さらに同半導体素子は、上記素子領域ＥＡに形成されたトランジスタと接続されずに、例えば上記素子領域ＥＡの外側に形成された他の素子と接続して利用されるものであってもよい。

・上記各実施の形態においては、上記素子領域ＥＡに形成されるトランジスタと周囲の他の素子あるいは空きセルＦＣに形成された半導体素子との素子分離に、トレンチアイソレーションを用いるようにした。しかし、素子分離方法は任意であり、例えばｐｎ接合分離を用いるようにしてもよい。図１４に、先の図６に示した第２の実施の形態の半導体装置についてこうしたｐｎ接合分離を適用した一例を示す。なお、この図１４において、図１４（ａ）はこの半導体装置の平面図、図１４（ｂ）は図１４（ａ）のＢ−Ｂ’線に沿った断面図、図１４（ｃ）は図１４（ａ）のＣ−Ｃ’線に沿った断面図である。また、この図１４において、先の図６に示した要素と同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明は割愛する。同図１４に示されるように、ここでは半導体基板の中に、上記Ｎ型の半導体層（埋込み層）１４に代えてＰ型の半導体層（埋込み層）１５が、上記トレンチＴＮに代えてＰ型の拡散層ＤＦがそれぞれ形成されている。そしてこれらによって、上記素子領域ＥＡに形成されるトランジスタと周囲の他の素子とが絶縁分離（素子分離）されることとなる。また、拡散層ＤＦに設けられた電極６４を通じて、当該半導体基板の電位を固定することも可能である。

・上記各実施の形態においては、素子領域ＥＡが格子状に区画されるとともに、それら格子状に区画された各領域に対し、同格子の縦列および横列についてそれぞれ交互にソースセルＳＣとドレインセルＤＣとが割り当てられた構造とした。しかし、素子領域ＥＡの構造はこうしたものに限られることなく、先の
（イ）素子領域ＥＡの外周がドレイン層によって終端される。
（ロ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが個数の比率が大きい。
（ハ）素子領域ＥＡの外周付近においては、ソース層よりもドレイン層のほうが面積の比率が大きい。
という要件を満たすような構造であれば、前述の効果と同様の効果もしくはそれに準じた効果を得ることができる。

例えば、図１５に示すように、六角形の平面形状を有するソース層Ｓ２の各々が、メッシュ形状を有するドレイン層Ｄ２に囲繞されるかたちで上記素子領域ＥＡに形成された構造なども適宜採用することができる。また例えば、図１６に示すように、上記素子領域ＥＡにあって、ストライプ形状をもったソース層Ｓ３とドレイン層Ｄ３とが交互に並設された構造としてもよい。さらに、図１７に示すように、ストライプ形状を有するソース層Ｓ４とドレイン層Ｄ４とが、同心円状に並設された構造とすることもできる。また、先の図１５に例示した半導体装置に関しては、ソース層Ｓ２およびドレイン層Ｄ２のいずれか一方が多角形もしくは円形の平面形状を有し、その各々がメッシュ形状の他方に囲繞されるかたちで素子領域ＥＡに形成されるといった構造をとる範囲で適宜変更することも可能である。

・さらに、上記（イ）〜（ハ）の要件をすべて満たす必要はなく、これらのうちのいずれか１つの要件を満たせば、前述の効果に準じた効果を得ることができる。例えば、図１８に示すように、上記素子領域ＥＡの外周がドレイン層によって終端されていない構造であっても、上記（ロ）や（ハ）の要件を満たすことで、前述の効果に準じた効果は得ることができる。

この発明にかかる半導体装置の第１の実施の形態についてその半導体装置の平面構造を模式的に示す平面図。 同第１の実施の形態にかかる半導体装置について、（ａ）はその半導体装置の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った断面図、（ｃ）は（ａ）のＣ−Ｃ’線に沿った断面図。 同第１の実施の形態にかかる半導体装置について、サージ印加時の電流の方向（キャリアが流れる方向）を示す平面図。 （ａ）および（ｂ）は、同第１の実施の形態にかかる半導体装置と従来の半導体装置とについて、ＥＳＤによるサージ電流が印加された際のサステイン特性（ドレイン電圧・ドレイン電流特性）をシミュレーションによって求めた結果を対比して示す図表およびグラフ。 同第１の実施の形態にかかる半導体装置と従来の半導体装置とについて、それらのＥＳＤ耐量を対比して示すグラフ。 この発明にかかる半導体装置の第２の実施の形態について、（ａ）はその半導体装置の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った断面図、（ｃ）は（ａ）のＣ−Ｃ’線に沿った断面図。 同第２の実施の形態にかかる半導体装置と従来の半導体装置とについて、それらのＥＳＤ耐量を対比して示すグラフ。 この発明にかかる半導体装置の第３の実施の形態について、（ａ）はその半導体装置の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った断面図。 同第３の実施の形態にかかる半導体装置について、その回路構成を示す回路図。 この発明にかかる半導体装置の第４の実施の形態についてその半導体装置の平面構造を模式的に示す平面図。 （ａ）および（ｂ）は、同第４の実施の形態にかかる半導体装置について、その回路構成を示す回路図。 上記第３の実施の形態にかかる半導体装置の変形例について、その半導体装置の概略構造を模式的に示す断面図。 同第３の実施の形態にかかる半導体装置の変形例について、その回路構成を示す回路図。 上記第２の実施の形態にかかる半導体装置の変形例について、（ａ）はその半導体装置の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った断面図、（ｃ）は（ａ）のＣ−Ｃ’線に沿った断面図。 この発明にかかる半導体装置の他の実施の形態についてその半導体装置の平面構造を模式的に示す平面図。 この発明にかかる半導体装置の他の実施の形態についてその半導体装置の平面構造を模式的に示す平面図。 この発明にかかる半導体装置の他の実施の形態についてその半導体装置の平面構造を模式的に示す平面図。 この発明にかかる半導体装置の他の実施の形態についてその半導体装置の平面構造を模式的に示す平面図。 従来の半導体装置の一例について、（ａ）はその半導体装置の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った断面図。 同従来の半導体装置について、サージ印加時の電流の方向（キャリアが流れる方向）を示す平面図。

符号の説明

１１…半導体層（基板）、１２…絶縁層、１３…半導体層（埋込み層）、１４…半導体層（エピタキシャル層）、１５…半導体層、２１…ドリフト層、２２…ドレイン層、２３…チャネル層、２４…ソース層、２５、２６…拡散層、３０…絶縁膜（ゲート絶縁膜）、３１…フィールド酸化膜、３２…絶縁膜、４０…導電性膜材（ゲート電極）、４１、４２…導電性膜材、４３、４４…半導体膜、５１…層間絶縁膜、６１…ドレイン電極、６２…ソース電極、６３、６４…電極、１００…トランジスタ、Ｄ１〜Ｄ５…ドレイン層、ＤＣ…ドレインセル、ＤＦ…拡散層、ＥＡ…素子領域、ＦＡ…素子形成領域、ＦＣ…空きセル、ＩＬ…絶縁膜、ＲＥ…抵抗、Ｓ１〜Ｓ５…ソース層、ＳＣ…ソースセル、ＴＡ…外周領域、ＴＤ、ＴＤ１１〜ＴＤ１３、ＴＤ２１…ダイオード、ＴＮ…トレンチ、ＴＲ…トランジスタ。

Claims (8)

1. 半導体基板中の素子領域にソース層とドレイン層とが交互に形成されてなるとともに、それら交互に形成されたソース層とドレイン層との間にはそれぞれチャネルが形成されてなり、それらチャネルの上にそれぞれゲート絶縁膜を介して配設されたゲート電極に駆動電圧が印加されることによって、前記ソース層と前記ドレイン層との間に流れる電流を制御する半導体装置において、
   前記素子領域の外周が前記ドレイン層によって終端されてなるとともに、前記素子領域に交互に形成されてなる前記ソース層および前記ドレイン層は、前記素子領域の外周付近においては該ソース層よりも前記ドレイン層の方が面積の比率が大きくなるような配置をもってなり、
   前記ドレイン層（２２）は、該ドレイン層（２２）の導電型と同一の導電型からなるように前記半導体基板に設けられる半導体層（１４）の中に同じくドレイン層（２２）の導電型と同一の導電型からなるドリフト層（２１）によって囲繞されるかたちで形成されるとともに、前記ドリフト層（２１）の不純物濃度は、前記半導体層（１４）の不純物濃度よりも高くかつ前記ドレイン層（２２）の不純物濃度よりも低くなる態様で前記ドレイン層（２２）に近づくほど高濃度になっており、
   前記素子領域は格子状に区画されて、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、前記ソース層が形成されるソースセルと前記ドレイン層が形成されるドレインセルとが割り当てられてなるとともに、前記ソース層および前記ドレイン層のいずれも形成されない空きセルを前記素子領域の外周に設けることによって、前記素子領域内のいずれのソースセルにも四方に１つずつ前記ドレインセルが隣接されるようにした
   ことを特徴とする半導体装置。
2. 前記空きセルには、半導体素子が形成されてなる
   請求項１に記載の半導体装置。
3. 前記半導体素子は、前記素子領域に形成されるトランジスタのゲート・ドレイン間もしくはゲート・ソース間に配設される耐圧保護素子である
   請求項２に記載の半導体装置。
4. 前記半導体素子は、前記素子領域に形成されるトランジスタと素子分離されてなる
   請求項２または３に記載の半導体装置。
5. 前記素子領域の外周付近においては該ソース層よりも前記ドレイン層のほうが個数の比率が大きくなるような配置をもってなる
   ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記素子領域に形成されるトランジスタが、周囲の素子と素子分離されてなる
   請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記素子領域に形成されるトランジスタが、トレンチアイソレーションによって周囲の素子と素子分離されてなる
   請求項６に記載の半導体装置。
8. 前記半導体基板は第１の導電型からなる半導体層（１４）を有してなるとともに、前記ソース層（２４）および前記ドレイン層（２２）は第１の導電型からなって且つ、該ソース層（２４）は第２の導電型からなるチャネル層（２３）によって囲繞されるかたちで形成されてなり、これらソース層（２４）およびドレイン層（２２）およびチャネル層（２３）は、いずれも前記第１の導電型からなる半導体層（１４）の中に形成されてなる
   請求項１〜７のいずれか一項に記載の半導体装置。

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