JPS6377155A - オ−プンドレイン出力回路 - Google Patents
オ−プンドレイン出力回路Info
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- JPS6377155A JPS6377155A JP22241286A JP22241286A JPS6377155A JP S6377155 A JPS6377155 A JP S6377155A JP 22241286 A JP22241286 A JP 22241286A JP 22241286 A JP22241286 A JP 22241286A JP S6377155 A JPS6377155 A JP S6377155A
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- static electricity
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- 230000015556 catabolic process Effects 0.000 claims abstract description 10
- 230000005611 electricity Effects 0.000 abstract description 19
- 230000003068 static effect Effects 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はオープンドレイン形式の出力回路において、Ｍ
ＯＳ形電界効果トランジスタ（ＦＥＴ）のソースとトレ
イン間にダイオードを接続することにより、 静電気による出力回路の破壊を防止プるようにしたもの
である。
ＯＳ形電界効果トランジスタ（ＦＥＴ）のソースとトレ
イン間にダイオードを接続することにより、 静電気による出力回路の破壊を防止プるようにしたもの
である。
（産業上の利用分野〕
本発明はオープンドレイン出力回路に関する。
螢光表示管などの表示素子を駆動するためにグラウンド
電位よりも低い駆動電圧が必要になったり、または正の
電源電圧よりも高い駆動電圧が必要になることがある。
電位よりも低い駆動電圧が必要になったり、または正の
電源電圧よりも高い駆動電圧が必要になることがある。
このような３Ｑ合などには、オープンドレイン出力回路
が用いられる。
が用いられる。
しかし、オープンドレイン出力回路を構成するＭＯＳ形
ＦＥＴは静電気による破壊の危険性を持っているため、
静電気に対して十分な保護を図ることが重要となる。
ＦＥＴは静電気による破壊の危険性を持っているため、
静電気に対して十分な保護を図ることが重要となる。
（従来の技術〕
第３Ａ図は従来のオープンドレイン出力回路の一例の回
路図、第３Ｂ図は従来のオーブントレイン出力回路の一
例の構造断面図を示す。第３Ａ図において、１はＰチャ
ンネルＭＯ８形ＦＥＴで、そのゲートは入力端子２に接
続され、そのドレインは出力端子（バッド）３に接続さ
れており、更にそのソースは正の電源電圧Ｖｏｏの入力
端子に接続されている。
路図、第３Ｂ図は従来のオーブントレイン出力回路の一
例の構造断面図を示す。第３Ａ図において、１はＰチャ
ンネルＭＯ８形ＦＥＴで、そのゲートは入力端子２に接
続され、そのドレインは出力端子（バッド）３に接続さ
れており、更にそのソースは正の電源電圧Ｖｏｏの入力
端子に接続されている。
ＰチャンネルＭＯ８形ＦＥＴ１の構造断面は周知の如く
、第３８図に示すようにＮ形半導体基板４に形成された
Ｐ＋領域５及び６と、それらとＮ形半導体基板４との上
に形成された酸化膜７と電極８とにより構成されている
。ドレインであるＰ＋領域６は出力端子３に接続されて
おり、またソースであるＰ“領域５には電源電圧Ｖｏｏ
が印加される。
、第３８図に示すようにＮ形半導体基板４に形成された
Ｐ＋領域５及び６と、それらとＮ形半導体基板４との上
に形成された酸化膜７と電極８とにより構成されている
。ドレインであるＰ＋領域６は出力端子３に接続されて
おり、またソースであるＰ“領域５には電源電圧Ｖｏｏ
が印加される。
かかる構造のオープンドレイン出力回路において、Ｎ形
半導体基板４とＰ“領域６とのＰＮ接合により、寄生ダ
イオード（第３Ａ図にＤ＋で示す）が構成される。
半導体基板４とＰ“領域６とのＰＮ接合により、寄生ダ
イオード（第３Ａ図にＤ＋で示す）が構成される。
従来のオープンドレイン出力回路においては、静電気に
よる大なる電圧が瞬間的に出力端子３に印加された場合
、上記の寄生ダイオードＤ１％すなわちソースとドレイ
ン間耐圧のブレークダウン特性により吸収されるため、
寄生ダイオードＤ１が保護ダイオードの役割を果してい
る。
よる大なる電圧が瞬間的に出力端子３に印加された場合
、上記の寄生ダイオードＤ１％すなわちソースとドレイ
ン間耐圧のブレークダウン特性により吸収されるため、
寄生ダイオードＤ１が保護ダイオードの役割を果してい
る。
しかるに、上記のソースとドレイン間の耐圧は静電気の
印加によりゲート耐圧以上の耐圧になる可能性がある。
印加によりゲート耐圧以上の耐圧になる可能性がある。
また、近年、高速化等のためＭＯ８形ＦＥＴ１のゲート
膜厚が薄膜化の傾向にある。
膜厚が薄膜化の傾向にある。
従って、上記の寄生ダイオードＤ１だけでは、静電気に
対しての保護にならないこともある等の問題点があった
。
対しての保護にならないこともある等の問題点があった
。
本発明は上記の点に鑑みて創作されたもので、静電気に
対して十分保護を図り得るオープンドレイン出力回路を
提供することを目的とする。
対して十分保護を図り得るオープンドレイン出力回路を
提供することを目的とする。
本発明のオープンドレイン出力回路は、ＭＯ８形ＦＥＴ
のトレイン・ソース間に、ＭＯＳＯ３形Ｔのドレイン・
ソース間の寄生ダイオードよりも低耐圧のダイオードを
接続した構成からなる。
のトレイン・ソース間に、ＭＯＳＯ３形Ｔのドレイン・
ソース間の寄生ダイオードよりも低耐圧のダイオードを
接続した構成からなる。
ゲート入力をそのドレインから出力端子へ出力するオー
プンドレイン出力回路を構成するＭＯ８形ＦＥＴのソー
ス・ドレイン間に低耐圧のダイオードを接続したので、
出力端子に静電気により大なる電圧が瞬間的に印加され
た場合は、寄生ダイオードの方ではなく、新たに接続し
たダイオードを介して電流が流される。
プンドレイン出力回路を構成するＭＯ８形ＦＥＴのソー
ス・ドレイン間に低耐圧のダイオードを接続したので、
出力端子に静電気により大なる電圧が瞬間的に印加され
た場合は、寄生ダイオードの方ではなく、新たに接続し
たダイオードを介して電流が流される。
第１Ａ、１［３図は夫々本発明の第１実施例の回路図及
び構造断面図を示す。両図中、第３Ａ、３Ｂ図と同一構
成部分には同一符号を付し、その説明を省略する。第１
Ａ図において、ＰチャンネルＭＯ８形ＦＥＴ１のドレイ
ンは抵抗Ｒ１を介して出力端子３に接続されている。ま
た、ＭＯ８形ＦＥＴ１のソースはダイオードＤ２のカソ
ードに接続され、抵抗Ｒ１と出力ＱＱ子３との接続点が
ダイオードＤ２のアノードに接続されている。
び構造断面図を示す。両図中、第３Ａ、３Ｂ図と同一構
成部分には同一符号を付し、その説明を省略する。第１
Ａ図において、ＰチャンネルＭＯ８形ＦＥＴ１のドレイ
ンは抵抗Ｒ１を介して出力端子３に接続されている。ま
た、ＭＯ８形ＦＥＴ１のソースはダイオードＤ２のカソ
ードに接続され、抵抗Ｒ１と出力ＱＱ子３との接続点が
ダイオードＤ２のアノードに接続されている。
上記のダイオードＤ２は寄生ダイオードＤ１の耐圧より
も低耐圧に選定されである。これは、静電気により出力
端子３に大なる電圧が印加されたときに、優先的に、ダ
イオードＤ２にそれによる電流を流させ、寄生ダイオー
ドＤ＋の方にはできるだけ電流を流さないようにし、こ
れにより静電気によるＦＥＴＩのゲート破壊を防止する
ためである。
も低耐圧に選定されである。これは、静電気により出力
端子３に大なる電圧が印加されたときに、優先的に、ダ
イオードＤ２にそれによる電流を流させ、寄生ダイオー
ドＤ＋の方にはできるだけ電流を流さないようにし、こ
れにより静電気によるＦＥＴＩのゲート破壊を防止する
ためである。
上記のダイオードＤ２は第１Ｂ図に示す如く、ＭＯ８形
ＦＥＴ１が形成されているＮ形半導体基板１０上に形成
されている。すなわち、第１Ｂ図において、静電気に対
して十分な保護を図るには、耐圧を上げるためにＰ＋領
域６の面積をかなり大にしなければならず、高集積度が
得られない。
ＦＥＴ１が形成されているＮ形半導体基板１０上に形成
されている。すなわち、第１Ｂ図において、静電気に対
して十分な保護を図るには、耐圧を上げるためにＰ＋領
域６の面積をかなり大にしなければならず、高集積度が
得られない。
そこで、本実施例では第１Ｂ図に示す如く、Ｐ−領域１
１及びＮ＋領域１２を設け、それらの境界にジャンクシ
ョン領１ｉｉ１３を形成する。このジャンクション領域
１３が上記のダイオードＤ２に相当する。このダイオー
ドＤ２は前記した理由から低耐圧であり、よって、ジャ
ンクション領域１３が小面積で済む。なお、Ｒ１はＰ１
領域６による拡散抵抗である。この抵抗Ｒ１はなくても
よい。
１及びＮ＋領域１２を設け、それらの境界にジャンクシ
ョン領１ｉｉ１３を形成する。このジャンクション領域
１３が上記のダイオードＤ２に相当する。このダイオー
ドＤ２は前記した理由から低耐圧であり、よって、ジャ
ンクション領域１３が小面積で済む。なお、Ｒ１はＰ１
領域６による拡散抵抗である。この抵抗Ｒ１はなくても
よい。
第１Ａ、１８図に示すオープンドレイン出力回路は、入
力端子２に入来した入力電圧がＭＯ８形ＦＥＴＩのゲー
トに入力され、更にそのドレインより出力端子３へ出力
する。この出力電圧は電源電圧Ｖｏｏが正であるのに対
し、負電圧である。
力端子２に入来した入力電圧がＭＯ８形ＦＥＴＩのゲー
トに入力され、更にそのドレインより出力端子３へ出力
する。この出力電圧は電源電圧Ｖｏｏが正であるのに対
し、負電圧である。
このようなオープンドレイン出力回路において、静電気
により出力端子３に正の大なる電圧が瞬間的に印加され
た場合、低耐圧のダイオードＤ２に上記電圧による順方
向電流が流れ、また抵抗Ｒ＋により電流が制限されるの
で、寄生ダイオードＤ１には電流が殆ど流れない。従っ
て、静電気による過大なノイズ電圧はダイオードＤ２に
より吸収され、ＭＯＳ形ＦＥＴ１の破壊を防止すること
ができる。
により出力端子３に正の大なる電圧が瞬間的に印加され
た場合、低耐圧のダイオードＤ２に上記電圧による順方
向電流が流れ、また抵抗Ｒ＋により電流が制限されるの
で、寄生ダイオードＤ１には電流が殆ど流れない。従っ
て、静電気による過大なノイズ電圧はダイオードＤ２に
より吸収され、ＭＯＳ形ＦＥＴ１の破壊を防止すること
ができる。
次に本発明の第２実施例につき説明するに、第２Ａ、２
Ｂ図は夫々本発明回路の第２実施例の回路図及び構造断
面図を示す。本実施例はＮチャンネルＭＯ８形ＦＥＴ１
５によるオープンドレイン出力回路で、入力端子１６に
入来した入力電圧はＮチャンネルＭＯ８形ＦＥＴ１５の
ゲートに入力され、更にそのドレインより取り出されて
出力端子１７へ出力される。この出力電圧は電源電圧Ｖ
ｓｓ（例えばＯＶ）よりも大なる正の電圧である。
Ｂ図は夫々本発明回路の第２実施例の回路図及び構造断
面図を示す。本実施例はＮチャンネルＭＯ８形ＦＥＴ１
５によるオープンドレイン出力回路で、入力端子１６に
入来した入力電圧はＮチャンネルＭＯ８形ＦＥＴ１５の
ゲートに入力され、更にそのドレインより取り出されて
出力端子１７へ出力される。この出力電圧は電源電圧Ｖ
ｓｓ（例えばＯＶ）よりも大なる正の電圧である。
上記のオープンドレイン出力回路は第２Ｂ図に示す如く
、Ｐ形半導体基板１８上にＮ＋領域１９及び２０が夫々
形成され、またそれらに酸化膜２１を介して電極２２が
形成された構成のＮチＶンネルＭＯＳ形ＦＥＴ１５のド
レイン・ソース間に、Ｎ３領域２ｏとＰ形半導体基板１
８とのＰＮ接合による寄生ダイオード（第２Ａ図にＤ３
で示す）が接続されてあり、更にＮ′″領域２３がＮ＋
領ｔｌｉ２０とＰ＋領域２４とに跨がる如くに形成され
である。
、Ｐ形半導体基板１８上にＮ＋領域１９及び２０が夫々
形成され、またそれらに酸化膜２１を介して電極２２が
形成された構成のＮチＶンネルＭＯＳ形ＦＥＴ１５のド
レイン・ソース間に、Ｎ３領域２ｏとＰ形半導体基板１
８とのＰＮ接合による寄生ダイオード（第２Ａ図にＤ３
で示す）が接続されてあり、更にＮ′″領域２３がＮ＋
領ｔｌｉ２０とＰ＋領域２４とに跨がる如くに形成され
である。
上記のＮ′″領域２３とＰ＋領ｖ１．２４とにより形成
された小面積のジャンクション領！ｉｉ！２５は、第２
Ａ図にＤ４で示した低耐圧のダイオードに相当する。こ
のダイオードＤ４のアノードは電源電圧Ｖｓｓ入力端子
に接続され、ダイオードＤ４のカソードはＭＯ８形ＦＥ
ＴＩ ５のドレイン（Ｎ＋領域２０）及び出力端子１７
に接続されている。また、ＭＯ８形ＦＥＴ１５のソース
（Ｎ＋領域１９）はＮ＋領域１９による拡散抵抗Ｒ２を
介して電源電圧Ｖｓｓ入力端子に接続されている。従っ
て、ダイオードＤ４のアノードは第２Ａ図に示す如く拡
散抵抗Ｒ２を介してＭＯ８形ＦＥＴ１５のソースに接続
されたことと笠価である。なお、Ｒ２はなくても差し支
えない。
された小面積のジャンクション領！ｉｉ！２５は、第２
Ａ図にＤ４で示した低耐圧のダイオードに相当する。こ
のダイオードＤ４のアノードは電源電圧Ｖｓｓ入力端子
に接続され、ダイオードＤ４のカソードはＭＯ８形ＦＥ
ＴＩ ５のドレイン（Ｎ＋領域２０）及び出力端子１７
に接続されている。また、ＭＯ８形ＦＥＴ１５のソース
（Ｎ＋領域１９）はＮ＋領域１９による拡散抵抗Ｒ２を
介して電源電圧Ｖｓｓ入力端子に接続されている。従っ
て、ダイオードＤ４のアノードは第２Ａ図に示す如く拡
散抵抗Ｒ２を介してＭＯ８形ＦＥＴ１５のソースに接続
されたことと笠価である。なお、Ｒ２はなくても差し支
えない。
かかる構造のオープンドレイン出力回路において、静電
気により出力端子１７に負の大なるノイーズ電圧が瞬間
的に印加された場合、低耐圧のダイオードＤ４に殆ど順
方向電流が流れるため、ＭＯ８形ＦＥＴ１５には過大な
ノイズ電圧が印加されることはなく、ＭＯ８形ＦＥＴ１
５の破壊を防止することができる。
気により出力端子１７に負の大なるノイーズ電圧が瞬間
的に印加された場合、低耐圧のダイオードＤ４に殆ど順
方向電流が流れるため、ＭＯ８形ＦＥＴ１５には過大な
ノイズ電圧が印加されることはなく、ＭＯ８形ＦＥＴ１
５の破壊を防止することができる。
上述の如く、本発明によれば、静電気による大なるノイ
ズ電圧に対して低耐圧のダイオードにより吸収すること
ができるので、ｆｉ？’？Ｔｌ１ｉ気によるＭＯ８形Ｆ
ＥＴの破壊を防止することができ、また低耐圧のダイオ
ードを小面積で構成することができる等の特長を有する
ものである。
ズ電圧に対して低耐圧のダイオードにより吸収すること
ができるので、ｆｉ？’？Ｔｌ１ｉ気によるＭＯ８形Ｆ
ＥＴの破壊を防止することができ、また低耐圧のダイオ
ードを小面積で構成することができる等の特長を有する
ものである。
第１ Ａ、’１ Ｂ図は本発明の第１実施例の回路図及
び構造断面図、 第２Ａ、２Ｂ図は本発明の第２実施例の回路図及び構造
断面図、 第３Ａ、３Ｂ図は従来のオープンドレイン出力回路の一
例の回路図及び構造断面図である。 図において、 １はＰチャンネルＭＯ８形ＦＥＴ（電界効果１〜ランジ
スタ）、 ２．１６は入力端子、 ３．１７は出力端子、 １０はＮ形半導体基板、 １３．２５はジャンクション領域、 １５はＮチャンネルＭｏＳ形ＦＥＴ （＝界効果トラン
ジスタ）、 １８はＰ形半導体基板、 Ｄ＋ 、Ｄ３は寄生ダイオード、 Ｄ２．Ｄａは保護用ダイオードである。 本発明１５茶７更施）１つ回診用 第１Ａ図 ４（屓４β１１す）マー１寅方を４御ｊの勲畔！５」第
１Ｂ図 ネ冬朗の表情ｖＩ１ｍ回路回 第２Ａ図
び構造断面図、 第２Ａ、２Ｂ図は本発明の第２実施例の回路図及び構造
断面図、 第３Ａ、３Ｂ図は従来のオープンドレイン出力回路の一
例の回路図及び構造断面図である。 図において、 １はＰチャンネルＭＯ８形ＦＥＴ（電界効果１〜ランジ
スタ）、 ２．１６は入力端子、 ３．１７は出力端子、 １０はＮ形半導体基板、 １３．２５はジャンクション領域、 １５はＮチャンネルＭｏＳ形ＦＥＴ （＝界効果トラン
ジスタ）、 １８はＰ形半導体基板、 Ｄ＋ 、Ｄ３は寄生ダイオード、 Ｄ２．Ｄａは保護用ダイオードである。 本発明１５茶７更施）１つ回診用 第１Ａ図 ４（屓４β１１す）マー１寅方を４御ｊの勲畔！５」第
１Ｂ図 ネ冬朗の表情ｖＩ１ｍ回路回 第２Ａ図
Claims (1)
- ゲート入力をそのドレインから出力端子（３、１７）へ
出力するＭＯＳ形ＦＥＴ（１、１５）のソース・ドレイ
ン間に、該ＭＯＳ形ＦＥＴ（１、１５）のドレイン・ソ
ース間の寄生ダイオード（Ｄ＿１、Ｄ＿３）よりも低耐
圧のダイオード（Ｄ＿２、Ｄ＿４）を接続してなること
を特徴とするオープンドレイン出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22241286A JPS6377155A (ja) | 1986-09-19 | 1986-09-19 | オ−プンドレイン出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22241286A JPS6377155A (ja) | 1986-09-19 | 1986-09-19 | オ−プンドレイン出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6377155A true JPS6377155A (ja) | 1988-04-07 |
Family
ID=16781978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22241286A Pending JPS6377155A (ja) | 1986-09-19 | 1986-09-19 | オ−プンドレイン出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6377155A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02369A (ja) * | 1987-11-24 | 1990-01-05 | Nec Corp | 半導体装置 |
| US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
| JP2001127294A (ja) * | 1999-10-28 | 2001-05-11 | Denso Corp | パワーｍｏｓトランジスタ |
| JP2005243772A (ja) * | 2004-02-25 | 2005-09-08 | Victor Co Of Japan Ltd | 半導体集積回路 |
| JP2006319072A (ja) * | 2005-05-11 | 2006-11-24 | Denso Corp | 半導体装置およびその設計方法 |
| WO2008156888A1 (en) * | 2007-06-21 | 2008-12-24 | Intersil Americas Inc. | Integrated circuit with a subsurface diode |
-
1986
- 1986-09-19 JP JP22241286A patent/JPS6377155A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02369A (ja) * | 1987-11-24 | 1990-01-05 | Nec Corp | 半導体装置 |
| JP2508826B2 (ja) * | 1987-11-24 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
| US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
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| WO2008156888A1 (en) * | 2007-06-21 | 2008-12-24 | Intersil Americas Inc. | Integrated circuit with a subsurface diode |
| US7700977B2 (en) | 2007-06-21 | 2010-04-20 | Intersil Americas Inc. | Integrated circuit with a subsurface diode |
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