JPH02369A - 半導体装置 - Google Patents

半導体装置

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JPH02369A
JPH02369A JP63295006A JP29500688A JPH02369A JP H02369 A JPH02369 A JP H02369A JP 63295006 A JP63295006 A JP 63295006A JP 29500688 A JP29500688 A JP 29500688A JP H02369 A JPH02369 A JP H02369A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特にドレインとソース間
の破壊耐量を向上するための保護用のダイオードを備え
た電界効果トランジスタを含む半導体装置に関する。
〔従来の技術〕
従来この種の半導体装置では、保護用ダイオードを備え
た場合の例として、特開昭５９−９８５５７号公報に示
されているように、縦型電界効果トランジスタの構造に
対して、半導体基板内部にツェナーダイオードを形成し
ているものがあった。第６図は、この従来の半導体装置
の断面図である。
この縦型電界効果トランジスタは、Ｎ＋＋電型の基板２
１″及びこのＮ＋導導電電型基板２１″上に形成された
Ｎ導電型のドレイン領域２２″からなる半導体基板４″
の下面部にドレイン電極９″が接合され、Ｎ型ドレイン
領導２″内には半導体基板４″の上面側、゛すなわちド
レイン電極９″が接合されている側とは反対の表面側か
ら複数のＰ導電型のベース領域３″が互いに所定間隔を
あけて拡散形成されている。又、各Ｐ型ベース領域３″
内には一対のＮ＋導電型のソース領域１０″が互いに所
定間隔をあけて表面側から拡散形成され、この一対のソ
ース領域１０″の間にはＰ＋導電型のベースコンタクト
拡散領域１１″が形成されている。Ｐ型ベース領域３″
が形成されていないＮ型ドレイン領域２２″の表面部分
２２ａ″とＰ型ベース領域３″の表面及びソース領域１
０″の表面にゲート酸化膜６″を介してゲートポリシリ
コン電極５″が形成されている。又、ソース領域１０″
及びＰ＋ベースコンタクト拡散領域１１″にはソース電
極８″が形成されソース電極８″とゲート電極５″との
間には、層間絶縁膜１２″が形成されている。このよう
にして、ソース電極８″、Ｎ＋ソソー領域ｌＯ″、Ｐ型
ベース領域３″、Ｎ型ドレイン領域２２’、Ｎ＋ドレイ
ン領域２１″及びドレイン電極９″を有する縦型電界効
果トランジスタが形成されている。
また、ベース領域３″の底部はＮ＋ドレイン領域２１″
と接するように形成されているので、各ベース領域３″
の底部にはツェナーダイオードが形成される。このよう
にして、ドレイン領域２２″とベース領域３″とで決定
される耐圧より低いソースドレイン間耐圧でブレークダ
ウンするツェナーダイオードが、ソース、ドレイン間に
形成され、縦型電界効果トランジスタのソース・ドレイ
ン間の破壊耐量を増加させている。すなわち、この例の
半導体装置の等価回路は、第７図に示すように、ＦＥＴ
７０のドレインＤとソースＳとの間に保護用ツェナーダ
イオードＤ２を接続した構成となっている。なお、１４
″はフィールド熱酸化膜である。
〔発明が解決しようとする課題〕
上述した従来技術は、縦型電界効果トランジスタ構造で
は比較的容易に実現できるが、一つの半導体基板上に多
数の電界効果トランジスタを構成できる横型電界効果ト
ランジスタにおいては、実現が困難である。又従来技術
においてツェナーダイオードの電圧を変化させるために
はＰ型ベース領域３″の濃度を変化させる必要がある。
しかし、従来技術の電界効果トランジスタのチャンネル
領域はＰ型ベース領域３″の表面に形成されるので、こ
のベース領域３″の濃度を変化させるとスレッシュホル
ド電圧Ｖ？も変化してしまう。
よって従来技術ではツェナーダイオードの電圧を変化さ
せるのは困難であった。
また、横型電界効果トランジスタにおいては、第８図に
示すように、半導体基板に独立に形成した電界効果トラ
ンジスタ（以降ＦＥＴと称す）とツェナーダイオードと
を接続した構造とすることが考えられる。この構造は、
Ｐ型の半導体基板８１″にＮ型のウェル８２“及び８６
″を設け、ウェル８２″表面にＰ型のベース８３″、Ｎ
Ｗ高濃度のソース８４″及びＮ型高濃、度の不純物領域
８５″を設け、少くともベース８３″のチャネル形成領
域上にはゲート絶縁膜を介してゲート８８″を設け、ウ
ェル８６″表面にはＰ空高濃度領域８３ａ″及びＮ型高
濃度の不純物領域８５″を設け、ソース８４’、ベース
８３″、及びウェル８６″内のＰ空高濃度領域８３ａ″
はソース電極８９″Ｓに接続され、ウェル８２″内のＮ
型高濃度のドレイン接続領域８５″とウェル８６″内の
Ｎ型高濃度の不純物領域８５″には、ドレイン電極８９
ｄ″が接続している。ここで、Ｎ型のウェル８６″とＰ
型高濃度の不純物領域８３ａ″とはそれぞれをカソード
と７ノードとする保護用のツェナーダイオードを構成し
ている。
従って、この半導体装置の等価回路も、第７図に示すよ
うに、ＦＥＴ７０のドレインＤとソースＳとの間に保護
用のツェナーダイオードＤ２を接続した構成となってい
る。
上述した半導体装置では、ＦＥＴとサージに対する保護
用のツェナーダイオードとを半導体基板に独立に形成し
ているので、ツェナーダイオードの破壊耐量を充分に大
きくしようとすると素子面積が大きくなり高密度化を阻
害すると共に構造が複雑になって寄生素子効果によるラ
ッチアップが起こるなど動作が不安定になり易いという
欠点がある。
〔課題を解決するための手段〕
本発明の半導体装置は、第１導電型の半導体層からなる
ドレインと、このドレイン表面に設けた第２導電型のベ
ースと、このベース表面の所定の位置に設けた第１導電
型のソースと、ベース表面のベースとドレインとに挟ま
れた部分からなるチャネル形成領域上にゲート絶縁膜を
介して設けたゲートとを備えた電界効果トランジスタを
含む半導体装置において、ベース表面のチャネル形成領
域以外の部分にドレインに連なる第１導電型でドレイン
より高濃度の不純物領域を形成してベースとこの不純物
領域とからなる保護用のダイオードを設けて成る。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第１図は、本発明の第１の実施例の断面図である。この
実施例は、Ｐ型の半導体基板ｌにＮ型のウェル２からな
るドレイン領域を設け、ウェル２の表面にＰ型のベース
３．Ｎ型高濃度のソース１０、Ｐ壁高濃度不純物領域１
１．及びゲート絶縁膜を介して形成したゲート電極５を
設け、ベース３を７ノードとする保護用のツェナーダイ
オードのカソードのＮ型高濃度の不純物領域１３を設ケ
、更にベース３とソース１０とをソース電極８で接続し
、不純物領域７を介してドレイン電極９にウェル２から
なるドレイン領域とツェナーダイオードのカソードとな
る不純物領域１３とを接続している。上記の実施例につ
いてソース、ドレイン間耐圧２５Ｖ電流容量ＩＡの横型
電界゛効果トランジスタの場合を取り上げ数値を用いて
説明する。
Ｐ型基板１は比抵抗が１１．０〜１５．０Ωｃｍ程度の
ものでその表面から拡散によりＮ型のウェル領域２が形
成されている。ウェル領域２は深さ６μｍ程度であり表
面濃度は２〜４　Ｘ　ｌ　Ｏ”ａｔｍ／−である。ベー
ス領域３は、深さ２．５μｍ程度で表面濃度は５〜８　
ｘ　１０　”ａｔｍ／　ｃａｌである。この表面濃度に
よりトランジスタのスレッシュホルド電ＪＥｖＴがコン
トロールされる。ソース領域１ｏ及びＰ型高濃度不純物
領゛域１１は両方とも深さ１．０μｍ程度１表面濃度ｌ
Ｘｌ０”程度である。ドレイン領域のＮ型高濃度領域７
はソース１０と同時に形成される。ここで重要な点は、
ツーエナー電圧を決定する領域１３の濃度だがこれはイ
オン注入法によって正確にコントロールできる。耐圧２
５Ｖの場合は、加速電圧５０ＫｅＶドーズ量２Ｘ１０１
３ｃｍ−”で形成され深さは２μｍ程度１表面濃度は、
Ｉ　Ｘ　１０　”ａｔｍ／ａａ程度にコントロールされ
る。
横方向の寸法はゲート電極５の幅はｌＯμｍ間隔は１５
μｍであり、コンタクト孔の寸法はソース側１０μｍド
レイン側６μｍアルミニウム電極の幅はドレイン側１０
μｍソース側１５μｍである。第２図は本実施例の平面
図である。各領域はそれぞれ第１図に対応している。ツ
ェナー形成用の高濃度不純物領域１３はゲート電極５を
とり囲む様に形成しである。この領域は巾５〜１０μｍ
程度で十分でありこの領域を形成する為に新たに素子面
積が増加する事はない。それはドレインとソース間の耐
圧を十分確保するためには、高濃度領域７とベース領域
３の間は１０μｍ以上離す必要がある為、その領域を使
用して、ツェナーダイオードを形成できるからである。
この図において１５はドレインコンタクト領域、１６は
ソースコンタクト領域でありその他は第１図の各領域に
対応している。
第３図は本発明の第２の実施例の断面図である。
この実施例では、Ｐ型の半導体基板３１’表面のＮ型高
濃度の埋込層３２ａ′上のＰ型の不純物領域３１ａ’か
らなる素子分離領域に′よって仕切られたＮ型のエピタ
キシャル層３２′がラナルドレイン領域を設け、埋込層
３２ａ′からエピタキシャル層３２′表面に至るＮ型高
濃度の不純物領域３５′からなるドレイン引出し領域を
設け、エピタキシャル層３２′表面にＰ型のベース３３
′Ｎ型高濃度のソース３４′及びゲート絶縁膜を介して
形成したゲート３８′並びにＮ型高濃度の不純物領域３
６′からなるツェナーダイオードのカソードを設け、更
にソース３４′及びベース３３′を接続したソース電極
３９ｓ′と不純物領域３５′に接続したドレイン電極３
９ｄ′とを設けている。
第４図は本発明の第３の実施例の断面図である。
これは、本発明を縦型電界効果トランジスタに適用した
場合である。この第４図は、Ｎ＋導電型の基板２１″及
びこのＮ＋導電型基板２１’の上に形成されたＮ導電型
のドレイン領域２２′からなる半導体基板４′からなり
この基板の下面部にドレイン電極９′が接合され、上部
には、ベース領域３′ソース領域１０’及びゲートポリ
シリコン電［ｉ５’　、ソースアルミニウム電極８′が
ある。１２’は層間絶縁膜、１１′は高濃度ベース領域
である。本実施例の特徴は、不純物領域１３’を有して
いることであり、ベース領域３′と不純物領域１３’接
触させてソースとドレイン間にツェナーダイオードを形
成している。この実施例においても、ツェナーダイオー
ドの電圧をＮ型不純物領域１３′の濃度を変化させるこ
とによって、縦型電界効果トランジスタの閾値電圧Ｖｔ
と独立に制御できる。
なお、第１〜第３の実施例の半導体装置の等何回路も、
第７図に示すように、ＦＥＴ７０のドレインＤとソース
４との間に保護用のツェナーダイオードＤ２を接続した
構成となっている。
第５図は、イオンの加速エネルギーが１００ＫｅＶのと
きの、イオン注入のドーズ量−ツェナー電圧特性図であ
る。
従って、第１〜第３の実施例の不純物領域１３．６’及
び１３’を、イオン注入法によって形成する場合には、
第５図に示すような関係によりツェナー電圧を所望の値
に設定することが出来る。
〔発明の効果〕
以上説明した様に本発明の半導体装置では、ソース及び
ドレイン間に接続するサージに対する保護用のツェナー
ダイオードをベースとベースに接する反対導電型の不純
物領域とで構成することによって、破壊耐量の十分にあ
る保護用のツェナーダイオードを占有面積をほとんどと
らずに素子内に面積効率良く形成出来て素子の高密度化
をより一層進めることができる。また、ベースと反対導
電型の不純物領域を付加することによりツェナーダイオ
ードを形成しているので構造がより単純になり、寄生素
子によるラッチアップ等の誤動作が起きにくい安定動作
が可能になるという効果がある。さらに、従来の様に、
半導体基板内部に形成するのに対して、本発明において
は、不純物領域を表面に設けているので、イオン注入等
により耐圧コントロールが容易にでき、又内部に高濃度
領域がいらない為その分低価格にする事ができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を説明するための断面図
、第２図は第１図の平面図であり、第１図は第２図のＡ
Ａ’線断面図である。第３図は本発明の第２の実施例を
説明するための断面図、第４図は本発明の第３の実施例
を説明するための断面図、第５図は本発明の第１〜第３
の実施例の半導体装置におけるドーズ量とツェナー電圧
との関係を示した図、第６図は従来の半導体装置の断面
図、第７図は本発明の第１〜第３の実施例及び従来の半
導体装置の等価回路図、第８図は本発明と関連する半導
体装置の断面図である。 １・・・・・・半導体基板、２・・・・・・ウェル領域
、３゜３′、３″・・・・・・ベース領域、４’、４″
・・団・ドレイン基板領域、５．５’５″・・・・・・
ゲートポリシリ電極、６．６’　、６″・・・・・・ゲ
ート酸化膜、７・・・・・・高濃度ドレイン領域、８．
８’８″・・・・・・ソースアルミ’ｔＬ　　９，９’
　、９″・・・・・・ドレインアルミｉｌ［，１０，１
０’　、１０“・・団・ソース領域、１１．１１’、１
１″・・・・・・高濃度ベース領域、１２．１２’、１
２″・・・・・・層１間絶縁膜、１３゜１３′・・・・
・・ツェナー形成用不純物領域、１４．１４’１４″・
・・・・・フィールド酸化膜、１５・・・・・・ドレイ
ンコンタクト領域、１６・・・・・・ソースコンタクト
領域、２１．２１’・・・・・・Ｎ＋導電型基板、２２
″２２″・・・・・・Ｎ導電型ドレイン領域、３１′８
１″・・・・・・半導体基板、３１ａ′・・・・・・不
純物領１３２’・・・・・・エピタキシャル層、３２　
ａ　’　・旧・・埋込層、８２“・・・・・・ウェル、
３３’、８３″・・・・・・ベース、８３ａ　　・・・
・・・不純物領域、３４’、８４″・・・・・・ソース
、３５’　、８５’　、３６’・・・・・・不純物領域
、８６“・・・・・・ウェル、３７’、３７’・・・・
・・酸化膜、３８’、８８″・・・・・・ゲート、３９
ｄ’　　、８９ｄ”　・・・・・・ドレイン電極、３９
ｓ’　、８９ｓ　　・・・・・・ソース電極、７０・・
・・・・ＦＥＴ、Ｄ・・・・・・ドレイン、ＤＺツェナ
ーダイオード、Ｇ・・・・・・ゲート、Ｓ・・・・・・
ソース。 代理人　弁理士　　内　原　　　晋 梢 違　　　Ｃ′″　　　（ミ 笥　　　　　Ｎ ＮｗＩベー魯司夕（〉） 躬 と 図 豹７図

Claims (1)

    【特許請求の範囲】
  1. 第１導電型の半導体層からなるドレインと、該ドレイン
    表面に設けた第２導電型のベースと、該ベース表面の所
    定の位置に設けた前記第１導電型のソースと、前記ベー
    ス表面の前記ベースと前記ドレインとに挟まれた部分か
    らなるチャネル形成領域上にゲート絶縁膜を介して設け
    たゲートとを備えた電界効果トランジスタを含む半導体
    装置において、前記ベース表面のチャネル形成領域以外
    の部分に前記ドレインに連なる第１導電型で前記ドレイ
    ンより高濃度の不純物領域を形成して前記ベースと前記
    不純物領域とからなる保護用のダイオードを設けたこと
    を特徴とする半導体装置
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