JPS6337646A - Ｃ−ｍｏｓ出力回路 - Google Patents
Ｃ−ｍｏｓ出力回路Info
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- JPS6337646A JPS6337646A JP61180488A JP18048886A JPS6337646A JP S6337646 A JPS6337646 A JP S6337646A JP 61180488 A JP61180488 A JP 61180488A JP 18048886 A JP18048886 A JP 18048886A JP S6337646 A JPS6337646 A JP S6337646A
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- 230000005611 electricity Effects 0.000 abstract description 14
- 230000003068 static effect Effects 0.000 abstract description 14
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 230000005669 field effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 244000171726 Scotch broom Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＩ要〕
本発明はＣ−ＭＯＳにより構成された出ノｊ回路におい
て、ＭＯＳ形電界効果トランジスタ（ＦＥＴ）のソース
とドレイン間にツェナーダイオードをｌ＆続することに
より、 静電気による出力回路の破壊を防止するようにしたもの
である。
て、ＭＯＳ形電界効果トランジスタ（ＦＥＴ）のソース
とドレイン間にツェナーダイオードをｌ＆続することに
より、 静電気による出力回路の破壊を防止するようにしたもの
である。
本発明はＣ−ＭＯＳにより構成された出力回路に関する
。
。
ＰヂャンネルＭＯＳ形ＦＥＴ （電界効宋トランジスタ
）とＮチャンネルＭＯＳ形ＦＥＴとが組合わされて同一
半導体基板上に肖られた、Ｃ−ＭＯＳは、低消費電力、
動作電圧範囲が広い、雑音余裕度が大きい、入力インピ
ーダンスが高い、温度特性が良い等の特長を有しており
、各種の分野に広く使用されていることは周知の通りで
ある。
）とＮチャンネルＭＯＳ形ＦＥＴとが組合わされて同一
半導体基板上に肖られた、Ｃ−ＭＯＳは、低消費電力、
動作電圧範囲が広い、雑音余裕度が大きい、入力インピ
ーダンスが高い、温度特性が良い等の特長を有しており
、各種の分野に広く使用されていることは周知の通りで
ある。
しかし、ＭＯＳ形Ｆ Ｅ Ｔは静電気による破壊の危険
性を持っているため、静電気に対して−［分な保５を図
ることが重要となる。
性を持っているため、静電気に対して−［分な保５を図
ることが重要となる。
第３Ａ図は従来のＣ−ＭＯＳＯ８出回１回路例の回路図
、第３Ｂ図は従来のＣ−ＭＯＳ出力回路の一例の構造断
面図を示す。第３Ａ図において、１は入力端子で、Ｐチ
ャンネルＭＯＳ形Ｆ Ｅ １−２のゲート及びＮブヤン
ネルＭＯＳ形ＦＥＴ３のゲートに夫々接続されている。
、第３Ｂ図は従来のＣ−ＭＯＳ出力回路の一例の構造断
面図を示す。第３Ａ図において、１は入力端子で、Ｐチ
ャンネルＭＯＳ形Ｆ Ｅ １−２のゲート及びＮブヤン
ネルＭＯＳ形ＦＥＴ３のゲートに夫々接続されている。
ＭＯＳ形ＦＥＴ２及び３の両ドレインは出力端子４に共
通接続されている。
通接続されている。
上記ＭＯＳ形ＦＥＴ２及び３は夫々第３Ｂ図に示す、シ
リコン等のＮ形半導体基板５上に形成されており、Ｎ＋
領域６．７及びＰ−領域８と酸化膜９及び電極１０とに
よりＮチャンネルＭＯＳ形ＦＥＴ３が構成されている。
リコン等のＮ形半導体基板５上に形成されており、Ｎ＋
領域６．７及びＰ−領域８と酸化膜９及び電極１０とに
よりＮチャンネルＭＯＳ形ＦＥＴ３が構成されている。
また、Ｐ”領域１１゜１２、酸化膜１３及び電極１４は
ＰヂャンネルＭＯＳ形ＦＥＴ２を構成している。
ＰヂャンネルＭＯＳ形ＦＥＴ２を構成している。
かかる構造のＣ−ＭＯＳ出力回路において、Ｐチャンネ
ルＭＯＳ形ＦＥＴ２のドレインである第３Ｂ図に１１で
示すＰ＋領域が半導体基板５との間で第１の寄生ダイオ
ード（第３Ａ図にＤ＋で示す）を生ぜしめ、またＮチャ
ンネルＭＯＳ形ＦＥＴ３のドレインであるＮ“領域７と
Ｐ−領域８とにより第２の寄生ダイオード（第３Ａ図に
Ｄ２で示す）が必然的に生じる。
ルＭＯＳ形ＦＥＴ２のドレインである第３Ｂ図に１１で
示すＰ＋領域が半導体基板５との間で第１の寄生ダイオ
ード（第３Ａ図にＤ＋で示す）を生ぜしめ、またＮチャ
ンネルＭＯＳ形ＦＥＴ３のドレインであるＮ“領域７と
Ｐ−領域８とにより第２の寄生ダイオード（第３Ａ図に
Ｄ２で示す）が必然的に生じる。
従来のＣ−ＭＯＳ出力回路においては、静電気は上記の
寄生ダイオードＤ１及びＤ２のブレークダウン特性及び
順方向特性により吸収され、寄生ダイオードＤ１及びＤ
２が保護ダイオードの役割を果していた。
寄生ダイオードＤ１及びＤ２のブレークダウン特性及び
順方向特性により吸収され、寄生ダイオードＤ１及びＤ
２が保護ダイオードの役割を果していた。
しかるに、近年、Ｃ−ＭＯＳ出力回路は高速。
高性能化を目的として、ゲート長がショートチャネル化
され、かつ、ＭＯＳ形Ｆ Ｅ −ｒ ２及び３の各ソー
ス、ドレインの拡散深さが益々浅く形成されるようにな
ってきた。
され、かつ、ＭＯＳ形Ｆ Ｅ −ｒ ２及び３の各ソー
ス、ドレインの拡散深さが益々浅く形成されるようにな
ってきた。
このため、このようなＣ−ＭＯＳ出力回路においては、
静電気に対して上記の奇生ダイオードだけでは保護が十
分でなく、ジャンクション破壊（ＭＯＳ形ＦＥＴ２及び
３の夫々のソース・ドレイン間のショート）が発生し易
いという問題点があった。
静電気に対して上記の奇生ダイオードだけでは保護が十
分でなく、ジャンクション破壊（ＭＯＳ形ＦＥＴ２及び
３の夫々のソース・ドレイン間のショート）が発生し易
いという問題点があった。
本発明は上記の点に鑑みて０１作されたもので、静電気
に対して十分保護を図り得るＣ−ＭＯＳ出力回路を提供
することを目的とする。
に対して十分保護を図り得るＣ−ＭＯＳ出力回路を提供
することを目的とする。
本発明のＣ−ＭＯＳ出力回路は、Ｃ−ＭＯＳを構成する
ＰチャンネルＭＯＳ形ＦＥＴ及びＮチャンネルＭＯＳ形
ＦＥＴの各ドレイン・ソース間の人々にツェナーダイオ
ードを接続した構成からなる。
ＰチャンネルＭＯＳ形ＦＥＴ及びＮチャンネルＭＯＳ形
ＦＥＴの各ドレイン・ソース間の人々にツェナーダイオ
ードを接続した構成からなる。
Ｃ−ＭＯＳを構成する２つのＭＯＳ形ＦＦＴの両ドレイ
ン・ソース間には別々にツェナーダイオードＺＤ＋及び
ＺＤ２が接続されているので、Ｃ−ＭＯＳの出力端子に
、静電気により正のノイズ電圧が印加された場合も、負
のノイズ電圧が印加された場合も、ツェナーダイオード
の順方向特性及び逆り内筒性によりツェナーダイオード
に電流が流される。
ン・ソース間には別々にツェナーダイオードＺＤ＋及び
ＺＤ２が接続されているので、Ｃ−ＭＯＳの出力端子に
、静電気により正のノイズ電圧が印加された場合も、負
のノイズ電圧が印加された場合も、ツェナーダイオード
の順方向特性及び逆り内筒性によりツェナーダイオード
に電流が流される。
（実施例）
第１Ａ、１Ｂ図は夫々本発明の第１実施例の回路図及び
構造断面図を示す。両図中、第３へ。
構造断面図を示す。両図中、第３へ。
３Ｂ図と同一構成部分には同一符号を付し、その説明を
省略する。第１Ａ図に示す如く、ＭＯＳ形ＦＥＴ２及び
３の両ドレインは抵抗Ｒ１を介して出力端子４に接続さ
れている。ツェナーダイオードＺＤ＋のカソードはＭＯ
Ｓ形ＦＥＴ２のソース（Ｃ−ＭＯＳのドレイン）に接！
ｆｃされ、またツェナーダイオードＺ０２のアノードは
ＭＯＳ形ＦＥＴ３のソースに接続されている。更に、ツ
ェナーダイオードＺＤ＋のアノード及びツェナーダイオ
ードＺＤ２のカソードは、抵抗Ｒ１と出力Ｅ ’Ｆ ４
との接続点に接続されている。
省略する。第１Ａ図に示す如く、ＭＯＳ形ＦＥＴ２及び
３の両ドレインは抵抗Ｒ１を介して出力端子４に接続さ
れている。ツェナーダイオードＺＤ＋のカソードはＭＯ
Ｓ形ＦＥＴ２のソース（Ｃ−ＭＯＳのドレイン）に接！
ｆｃされ、またツェナーダイオードＺ０２のアノードは
ＭＯＳ形ＦＥＴ３のソースに接続されている。更に、ツ
ェナーダイオードＺＤ＋のアノード及びツェナーダイオ
ードＺＤ２のカソードは、抵抗Ｒ１と出力Ｅ ’Ｆ ４
との接続点に接続されている。
上記のツェナーダイオードＺＤ＋及びＺＤ２は奇生ダイ
オードＤ＋及びＤ２の耐Ｂよりも低耐圧に選定されてあ
り、またその逆方向特性（ブレークダウン特性）はＭＯ
Ｓ形ＦＥＴ２及び３のゲート耐Ｉ−［よりも低くされで
ある。ツェナーダイオードを用いたのは、例えば０．７
ｖ以上の順電圧に対して順方向に電流が流れ、また所定
のツエフー電圧以上の逆電圧に対して逆方向に゛電流が
流れるという、ツェナーダイオードの所定の電圧−電流
特竹を利用することにより、静゛電気により出力端ｒ４
に正のノイズ電圧が加わっても、口のノイズ電汀が加わ
っても、いずれの場合もツェナーダイオードＺＤ＋及び
ＺＤ２に電流が流れるようにするためである。
オードＤ＋及びＤ２の耐Ｂよりも低耐圧に選定されてあ
り、またその逆方向特性（ブレークダウン特性）はＭＯ
Ｓ形ＦＥＴ２及び３のゲート耐Ｉ−［よりも低くされで
ある。ツェナーダイオードを用いたのは、例えば０．７
ｖ以上の順電圧に対して順方向に電流が流れ、また所定
のツエフー電圧以上の逆電圧に対して逆方向に゛電流が
流れるという、ツェナーダイオードの所定の電圧−電流
特竹を利用することにより、静゛電気により出力端ｒ４
に正のノイズ電圧が加わっても、口のノイズ電汀が加わ
っても、いずれの場合もツェナーダイオードＺＤ＋及び
ＺＤ２に電流が流れるようにするためである。
また、ツェナーダイオードＺＤ＋及びＺＤ２を低耐圧に
した理由は、静電気に対して優先的にツェナーダイオー
ドＺＤ＋及びＺＤ２に電流を流すようにして、寄生ダイ
オードＤ１及びＤ２の方にはできるだけ電流を流さない
ようにし、もってソース、ドレインの拡散深さが浅い高
速Ｃ−ＭＯＳにおいても、ジャンクション破壊が生じな
いようにするためである。
した理由は、静電気に対して優先的にツェナーダイオー
ドＺＤ＋及びＺＤ２に電流を流すようにして、寄生ダイ
オードＤ１及びＤ２の方にはできるだけ電流を流さない
ようにし、もってソース、ドレインの拡散深さが浅い高
速Ｃ−ＭＯＳにおいても、ジャンクション破壊が生じな
いようにするためである。
上記のツェナーダイオードＺＤ＋及びＺＤ２は、第１Ｂ
図に示す如く、ＭＯＳ形ＦＥＴ２及び３が夫々形成され
ているＮ形半導体基板１７上に形成されている。すなわ
ち、第１Ｂ図において、Ｎ＋領域１８及びＰ＋領域１９
よりなるＰＮ接合の拡散形ダイオードがツェナーダイオ
ードＺＤ＋ を構成している。また、Ｎ＋領域２０及び
Ｐ＋領域２１よりなるＰＮ接合の拡散形ダイオードがツ
ェナーダイオードＺＤ２を構成している。Ｎ＋領域１８
及びＰ＋領域１９の周囲にはＰ−領域２２が形成されて
おり、またＮ”領域２０及びＰ＋領域２１の周囲にはＰ
−領１４２３が形成されである。
図に示す如く、ＭＯＳ形ＦＥＴ２及び３が夫々形成され
ているＮ形半導体基板１７上に形成されている。すなわ
ち、第１Ｂ図において、Ｎ＋領域１８及びＰ＋領域１９
よりなるＰＮ接合の拡散形ダイオードがツェナーダイオ
ードＺＤ＋ を構成している。また、Ｎ＋領域２０及び
Ｐ＋領域２１よりなるＰＮ接合の拡散形ダイオードがツ
ェナーダイオードＺＤ２を構成している。Ｎ＋領域１８
及びＰ＋領域１９の周囲にはＰ−領域２２が形成されて
おり、またＮ”領域２０及びＰ＋領域２１の周囲にはＰ
−領１４２３が形成されである。
Ｐ９領域１９及びＮ＋領１ｉ！！！２０は出力端子４に
接続されている。
接続されている。
このようなＭ４造のＣ−ＭＯＳ出力回路においては、静
電気により出力端子４に正、ｅ４の大なるノイズが生じ
たとしても、前記したようにゲート耐圧以下のツェナー
ダイオードＺＤ＋及びＺＤ２のブレークダウン特性等に
より、これらを吸収することができ、更に抵抗Ｒ１によ
り°電流を制限でさる。これにより、静電気ストレスに
対してＣ−ＭＯＳ出力回路を保護することができる。
電気により出力端子４に正、ｅ４の大なるノイズが生じ
たとしても、前記したようにゲート耐圧以下のツェナー
ダイオードＺＤ＋及びＺＤ２のブレークダウン特性等に
より、これらを吸収することができ、更に抵抗Ｒ１によ
り°電流を制限でさる。これにより、静電気ストレスに
対してＣ−ＭＯＳ出力回路を保護することができる。
次に本発明の第２実施例につき説明するに、第２Ａ、２
８図は本発明の第２実施例の回路図及び構３？Ｉ断面図
を示す。両図中、第１Ａ、１８図と同一構成部分には同
一符号を付し、その説明を省略する。第２Ａ図に示す如
く、ＭＯＳ形ＦＥＴ２のソース（Ｃ−ＭＯＳのドレイン
）はツェナーダイオードＺＤ３及びＺＤ＋を夫々直列に
介して抵抗Ｒ１と出力端子４との接続点に接続されてい
る。
８図は本発明の第２実施例の回路図及び構３？Ｉ断面図
を示す。両図中、第１Ａ、１８図と同一構成部分には同
一符号を付し、その説明を省略する。第２Ａ図に示す如
く、ＭＯＳ形ＦＥＴ２のソース（Ｃ−ＭＯＳのドレイン
）はツェナーダイオードＺＤ３及びＺＤ＋を夫々直列に
介して抵抗Ｒ１と出力端子４との接続点に接続されてい
る。
また、ＭＯＳ形Ｆ Ｅ −ｒ ３のソースはツェナーダ
イオードＺＤ４及びＺＤ２を夫々直列に介して上記接続
点に接続されている。
イオードＺＤ４及びＺＤ２を夫々直列に介して上記接続
点に接続されている。
上記のツェナーダイオードＺＤ３ 、ＺＤ４は、７Ｄ＋
及びＺＤ２と同様に低耐Ｉ■のらのが使用される。ツェ
ナーダイオードＺＤ３は第２Ｂ図に示すＮ形半導体基板
２５上に形成されたＮ＋領域２６とＰ＋領域２７とによ
り構成され、またツェナーダイオードＺＤ４はＮ″Ｔ４
域２８とＰ＋領域２９とにより構成される。Ｎ＋領域１
８はＰ＋領域２７に接続され、また［）１領域２１はＮ
“領域２８に接続されている。また、Ｎ＋領域２６は電
源電圧Ｖｏｏ” の入力端子に接続されている。
及びＺＤ２と同様に低耐Ｉ■のらのが使用される。ツェ
ナーダイオードＺＤ３は第２Ｂ図に示すＮ形半導体基板
２５上に形成されたＮ＋領域２６とＰ＋領域２７とによ
り構成され、またツェナーダイオードＺＤ４はＮ″Ｔ４
域２８とＰ＋領域２９とにより構成される。Ｎ＋領域１
８はＰ＋領域２７に接続され、また［）１領域２１はＮ
“領域２８に接続されている。また、Ｎ＋領域２６は電
源電圧Ｖｏｏ” の入力端子に接続されている。
本実施例は第１実施例の電源電圧Ｖｏｏに比し、畠い電
源°１を圧Ｖｏｏ’ で動作ツるＣ−ＭＯＳ出力回路で
、電源電圧が高いために、それに対応して所要の高いツ
ェナー電圧を得られるよう、ツェナーダイオードが２個
ずつ直列接続した点が第１実施例と異なるが、静電気に
より出力端子に印加される大なるノイズ電圧に対しては
、ツェナーダイオードＺＤ＋及びＺＤ３ 、あるいはＺ
Ｄ２及びＺＯ４に電流を流すことにより、［気によるＭ
ＯＳ形ＦＥＴ２及び３のジャンクション破壊を防止する
点は第１実施例と同様である。
源°１を圧Ｖｏｏ’ で動作ツるＣ−ＭＯＳ出力回路で
、電源電圧が高いために、それに対応して所要の高いツ
ェナー電圧を得られるよう、ツェナーダイオードが２個
ずつ直列接続した点が第１実施例と異なるが、静電気に
より出力端子に印加される大なるノイズ電圧に対しては
、ツェナーダイオードＺＤ＋及びＺＤ３ 、あるいはＺ
Ｄ２及びＺＯ４に電流を流すことにより、［気によるＭ
ＯＳ形ＦＥＴ２及び３のジャンクション破壊を防止する
点は第１実施例と同様である。
上述の如く、本発明によれば、静電気による正及び貞の
いずれのノイズ電圧が出力端子に印加された場合であっ
ても、低耐圧のツェナーダイオードに優先的に電流を流
させてノイズ電圧を吸収するようにしているので、ゲー
ト長がショートチャネル化し、かつ、ソース、ドレイン
の拡散深さの浅い近年のＭＯＳＯ３形Ｔに対しても静電
気によるジャンクション［１を十分に防止することがぐ
き、静電気に対する保護を十分に果すことができる等の
特長を右するものである。
いずれのノイズ電圧が出力端子に印加された場合であっ
ても、低耐圧のツェナーダイオードに優先的に電流を流
させてノイズ電圧を吸収するようにしているので、ゲー
ト長がショートチャネル化し、かつ、ソース、ドレイン
の拡散深さの浅い近年のＭＯＳＯ３形Ｔに対しても静電
気によるジャンクション［１を十分に防止することがぐ
き、静電気に対する保護を十分に果すことができる等の
特長を右するものである。
第１△、１Ｂ図は本発明の第１実施例の回路図及び構造
断面図、 第２Ａ、２Ｂ図は本発明の第２実施例の回路図及び構造
断面図、 第３Ａ、３Ｂ図は従来回路の一例の回路図及び構造断面
図である。 図において、 ２はＰチャンネルＭＯＳ形ＦＥＴ （電界効果トランジ
スタ）、 ３はＮチャンネルＭＯＳ形ＦＥＴ （電界効果トランジ
スタ）、 ＺＤ＋ 、ＺＤ２．７Ｄ３ 、ＺＤ４は’／ｘｔ−ダイ
オードである。 ７１′−１・ 代理人 弁理士 井 桁 負 Ｔ ′・ Ｉｊ、ｌ、。 ゝく二／′ 本Ｊ１川の箒１冑が影伜１の９關 第１Ａ図 本塾明妨１７臭υ１の福橢遼忙面田 第１Ｂ図
断面図、 第２Ａ、２Ｂ図は本発明の第２実施例の回路図及び構造
断面図、 第３Ａ、３Ｂ図は従来回路の一例の回路図及び構造断面
図である。 図において、 ２はＰチャンネルＭＯＳ形ＦＥＴ （電界効果トランジ
スタ）、 ３はＮチャンネルＭＯＳ形ＦＥＴ （電界効果トランジ
スタ）、 ＺＤ＋ 、ＺＤ２．７Ｄ３ 、ＺＤ４は’／ｘｔ−ダイ
オードである。 ７１′−１・ 代理人 弁理士 井 桁 負 Ｔ ′・ Ｉｊ、ｌ、。 ゝく二／′ 本Ｊ１川の箒１冑が影伜１の９關 第１Ａ図 本塾明妨１７臭υ１の福橢遼忙面田 第１Ｂ図
Claims (1)
- Ｃ−ＭＯＳを構成するＰチャンネルＭＯＳ形ＦＥＴ（２
）及びＮチャンネルＭＯＳ形ＦＥＴ（３）の各ドレイン
・ソース間の夫々に、ツェナーダイオード（ＺＤ＿１〜
ＺＤ＿４）を接続してなることを特徴とするＣ−ＭＯＳ
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180488A JPS6337646A (ja) | 1986-07-31 | 1986-07-31 | Ｃ−ｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180488A JPS6337646A (ja) | 1986-07-31 | 1986-07-31 | Ｃ−ｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337646A true JPS6337646A (ja) | 1988-02-18 |
Family
ID=16084107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180488A Pending JPS6337646A (ja) | 1986-07-31 | 1986-07-31 | Ｃ−ｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675543A2 (en) * | 1994-03-31 | 1995-10-04 | Seiko Instruments Inc. | Semiconductor device including protection means and manufacturing method thereof |
| US5491655A (en) * | 1993-07-08 | 1996-02-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having non-selecting level generation circuitry for providing a low potential during reading mode and high level potential during another operation mode |
| JP2004512685A (ja) * | 2000-10-16 | 2004-04-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 過電圧保護を備えた集積回路及びその製造方法 |
-
1986
- 1986-07-31 JP JP61180488A patent/JPS6337646A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491655A (en) * | 1993-07-08 | 1996-02-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having non-selecting level generation circuitry for providing a low potential during reading mode and high level potential during another operation mode |
| US5506805A (en) * | 1993-07-08 | 1996-04-09 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device having circuitry for enlarging write recovery margin |
| US5515326A (en) * | 1993-07-08 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device having circuitry for lowering potential of bit lines at commencement of data writing |
| US5544105A (en) * | 1993-07-08 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device having circuitry for lowering potential of bit lines at commencement of data writing |
| US5629900A (en) * | 1993-07-08 | 1997-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device operable to write data accurately at high speed |
| US5659513A (en) * | 1993-07-08 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device having improved characteristics |
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