JPS62208655A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62208655A JPS62208655A JP3633286A JP3633286A JPS62208655A JP S62208655 A JPS62208655 A JP S62208655A JP 3633286 A JP3633286 A JP 3633286A JP 3633286 A JP3633286 A JP 3633286A JP S62208655 A JPS62208655 A JP S62208655A
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- 239000012535 impurity Substances 0.000 claims abstract description 35
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
外部から入力する過大な電圧から内部の半導体素子を保
護するためのＭＯＳ電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）を有する半導体装置であって、該過大電圧の１−昇
に伴いＭＯＳＦＥＴの基板の電圧が１−昇し、所定の電
圧以上になるとき該ＭＯ３ＦＥＴがオンし、これにより
過大電圧を吸収して内部の半導体素子の保護を図る。
護するためのＭＯＳ電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）を有する半導体装置であって、該過大電圧の１−昇
に伴いＭＯＳＦＥＴの基板の電圧が１−昇し、所定の電
圧以上になるとき該ＭＯ３ＦＥＴがオンし、これにより
過大電圧を吸収して内部の半導体素子の保護を図る。
本発明は静電気などの過大な電圧から内部の半導体素子
を保護する半導体装置に関するものであり、更に詳しく
言えば比較的高い動作電圧で作動するバイポーラ型の半
導体素子を保護する半導体装置に関するものである。
を保護する半導体装置に関するものであり、更に詳しく
言えば比較的高い動作電圧で作動するバイポーラ型の半
導体素子を保護する半導体装置に関するものである。
第２図は従来例に係る半導体装置の等価回路を示す図で
あり、１２はダイオードである。ダイオード１２の逆耐
圧は８ｖ前後の値に設定されている。すなわち８Ｖ以上
の過大電圧が入力するとダイオード１２はブレークダウ
ンして過大エネルギーを吸収して内部の半導体素子を保
護するとともに、通常の入力電圧においてはブレークダ
ウンすることなく内部回路の正常動作を保証している。
あり、１２はダイオードである。ダイオード１２の逆耐
圧は８ｖ前後の値に設定されている。すなわち８Ｖ以上
の過大電圧が入力するとダイオード１２はブレークダウ
ンして過大エネルギーを吸収して内部の半導体素子を保
護するとともに、通常の入力電圧においてはブレークダ
ウンすることなく内部回路の正常動作を保証している。
ところである種の伝送機器においては、±２５Ｖという
広い入力電圧範囲で動作するバイポーラ型トランジスタ
で構成される集積回路が用いられる。
広い入力電圧範囲で動作するバイポーラ型トランジスタ
で構成される集積回路が用いられる。
かかる集積回路の保護素子として耐圧が８ｖ程度のダイ
オード１２を用いるとき、回路の正常動作を保証するこ
とができないことは明らかである。このような場合には
、集積回路の動作電圧に対応した耐圧のダイオードを用
いることが必要であるが、他の半導体素子を形成するプ
ロセス条件によってダイオードの耐圧も定まるので、所
定の耐圧のダイオードを形成することは一般に困難であ
る。
オード１２を用いるとき、回路の正常動作を保証するこ
とができないことは明らかである。このような場合には
、集積回路の動作電圧に対応した耐圧のダイオードを用
いることが必要であるが、他の半導体素子を形成するプ
ロセス条件によってダイオードの耐圧も定まるので、所
定の耐圧のダイオードを形成することは一般に困難であ
る。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、広い入力電圧範囲で動作する半導体素子に適し
た静電気破壊防１Ｆ素子を備える半導体装置の提供を目
的とする。
であり、広い入力電圧範囲で動作する半導体素子に適し
た静電気破壊防１Ｆ素子を備える半導体装置の提供を目
的とする。
本発明は、低面部および側面部が逆導電型の不純物領域
（１，４）によって囲まれ、電位的にフローティング状
態にある一導電型の不純物領域（３）と、前記不純物領
域（３）内に形成され、外部端子に接続されている逆導
電型の不純物領域（５）と、前記不純物領域（４）、（
５）がソース・ドレインとして作動するように前記不純
物領域（３）の１−に形成されたゲート用絶縁膜（６）
と、前記絶縁膜（６）の上に形成され、所定の電圧レベ
ルに設定されたゲート電極（８）を有し、前記外部端子
から過大な電圧が入力するとき、前記不純物領域（２）
、（３）、（４）、前記絶縁膜（６）およびゲート’ｉ
ｔ極（８）によって構成されるＭＯ３電界効果トランジ
スタがオンして該過大な電圧を吸収することにより、内
部の半導体素子を保護することを特徴とする。
（１，４）によって囲まれ、電位的にフローティング状
態にある一導電型の不純物領域（３）と、前記不純物領
域（３）内に形成され、外部端子に接続されている逆導
電型の不純物領域（５）と、前記不純物領域（４）、（
５）がソース・ドレインとして作動するように前記不純
物領域（３）の１−に形成されたゲート用絶縁膜（６）
と、前記絶縁膜（６）の上に形成され、所定の電圧レベ
ルに設定されたゲート電極（８）を有し、前記外部端子
から過大な電圧が入力するとき、前記不純物領域（２）
、（３）、（４）、前記絶縁膜（６）およびゲート’ｉ
ｔ極（８）によって構成されるＭＯ３電界効果トランジ
スタがオンして該過大な電圧を吸収することにより、内
部の半導体素子を保護することを特徴とする。
外部端子から過大電圧が入力するとき、フローティング
状態にある不純物領域（３）の電位が上昇してゲート電
極（８）と不純物領域（３）との電位差がＭＯＳＦＥＴ
（１１）の閾値電圧を越えるとき、該ＭＯ３ＦＥＴ
（ｌ ｌ）がオンする。
状態にある不純物領域（３）の電位が上昇してゲート電
極（８）と不純物領域（３）との電位差がＭＯＳＦＥＴ
（１１）の閾値電圧を越えるとき、該ＭＯ３ＦＥＴ
（ｌ ｌ）がオンする。
従って入力端子に印加された過大電圧による電荷は該Ｍ
Ｏ３ＦＥＴ （１１）を通して不純物領域（４）および
（１）に放出されるので、過大電圧は有効に吸収される
。
Ｏ３ＦＥＴ （１１）を通して不純物領域（４）および
（１）に放出されるので、過大電圧は有効に吸収される
。
また比較的厚く形成された絶縁膜（６）を用いることに
より、該ＭＯ５ＦＥＴ （１１）の閾値電圧を内部回路
素子の動作電源電圧範囲以上の値に容易に設定すること
ができる。
より、該ＭＯ５ＦＥＴ （１１）の閾値電圧を内部回路
素子の動作電源電圧範囲以上の値に容易に設定すること
ができる。
これにより、内部回路素子の正常な回路動作が保証され
るとともに、静電気等の過大電圧による内部半導体素子
の破壊を防１にすることが可能となる。
るとともに、静電気等の過大電圧による内部半導体素子
の破壊を防１にすることが可能となる。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係る半導体装置を説明する
図であり、それぞれ第１図（ａ）が−■二面図、第１図
（ｂ）が矢視断面図、第１図（Ｃ）が等価回路図、第１
図（ｄ）がその特性を示す図である。
。第１図は本発明の実施例に係る半導体装置を説明する
図であり、それぞれ第１図（ａ）が−■二面図、第１図
（ｂ）が矢視断面図、第１図（Ｃ）が等価回路図、第１
図（ｄ）がその特性を示す図である。
ｌはＰ型シリコン基板であり、２はその」−に形成され
た高濃度のＮ型埋め込み層である。また３はさらにその
」二に形成されたＮ型エピタキシャル層である。
た高濃度のＮ型埋め込み層である。また３はさらにその
」二に形成されたＮ型エピタキシャル層である。
４はアイソレーション用不純物領域４であり、これによ
りＮ型エピタキシャル層３の一部はアイソレートされる
。５はアイソレートされたＮ型エピタキシャル層に形成
されたＰ型不純物領域である。
りＮ型エピタキシャル層３の一部はアイソレートされる
。５はアイソレートされたＮ型エピタキシャル層に形成
されたＰ型不純物領域である。
６は比較的厚く形成された５１０２膜であり、７はコン
タクトホールを介１．てＰ型不純物領域５に接続してい
る入力配線層である。８は５１０２膜６のＬに形成され
たゲート電極であり、これにより不純物領域４および５
をソース・ドレインとする閾値電圧の高いＰチャネルＭ
Ｏ３ＦＥＴＩＩが形成される。
タクトホールを介１．てＰ型不純物領域５に接続してい
る入力配線層である。８は５１０２膜６のＬに形成され
たゲート電極であり、これにより不純物領域４および５
をソース・ドレインとする閾値電圧の高いＰチャネルＭ
Ｏ３ＦＥＴＩＩが形成される。
これを等軸回路で表すと、第１図（Ｃ）に示す回路とな
る。９はＰ型不純物領域５とＮ型エピタキシャル層３に
よって形成されるダイオードであり、ｌＯはＮ型エピタ
キシャル層３（又はＮ型埋め込み層２）とＰ型シリコン
基板ｌによって形成されるダイオードである。すなわち
ダイオード１０．１１は互いに逆向きで直列接続の構成
となっている。
る。９はＰ型不純物領域５とＮ型エピタキシャル層３に
よって形成されるダイオードであり、ｌＯはＮ型エピタ
キシャル層３（又はＮ型埋め込み層２）とＰ型シリコン
基板ｌによって形成されるダイオードである。すなわち
ダイオード１０．１１は互いに逆向きで直列接続の構成
となっている。
１１はＰ型不純物領域５をドレイン、Ｐ型アイソレーシ
ョン不Ｔｈ１ｉ物ｉ域４をソース、Ｎ型エピタキシャル
層３を基板、 ５ｉ０２膜６をゲート絶縁膜。
ョン不Ｔｈ１ｉ物ｉ域４をソース、Ｎ型エピタキシャル
層３を基板、 ５ｉ０２膜６をゲート絶縁膜。
ＧＮＤ配線層８をゲート電極とするＰチャネルＭＯ３Ｆ
ＥＴである。なおＰ型シリコン基板ｌはＧＮＤレベルに
設定されている。
ＥＴである。なおＰ型シリコン基板ｌはＧＮＤレベルに
設定されている。
第１図（ｄ）は本発明の実施例装置の特性図であり、横
軸は入力電圧、縦軸は実施例の半導体装置によって吸収
される電流である。ＩＦの高い電圧が入力するときには
ダイード１０のブレークダウン電圧より低い閾値電圧を
有するＭＯＳＦＥＴＩＩの特性が現れ、負の高い電圧が
入力するときにはダイオード９の特性が現れる。
軸は入力電圧、縦軸は実施例の半導体装置によって吸収
される電流である。ＩＦの高い電圧が入力するときには
ダイード１０のブレークダウン電圧より低い閾値電圧を
有するＭＯＳＦＥＴＩＩの特性が現れ、負の高い電圧が
入力するときにはダイオード９の特性が現れる。
次に本発明の実施例の動作について説明する。
所定の電圧範囲の電圧が入力する通常動作においては、
Ｎ型エピタキシャル層３の電位がＭＯＳＦＥＴＩＩの闇
値電圧にまでは達しない。
Ｎ型エピタキシャル層３の電位がＭＯＳＦＥＴＩＩの闇
値電圧にまでは達しない。
またダイオード９および１０の双方が共にオンすること
もないので、入力電圧はそのまま内部回路に伝達され、
内部回路は所定の回路動作を行う。
もないので、入力電圧はそのまま内部回路に伝達され、
内部回路は所定の回路動作を行う。
次に静電気などの過大な電圧が入力するときの動作につ
いて考える。いま正の電圧が入力すると、ダイオード９
が順方向となってＮ型エピタキシャル層３の電位、すな
わちＰチャネルＭＯ３ＦＥＴＩＩの基板電位が上昇する
。基板電位が−１： ’ｊ１シてＰチャネルＭＯ３ＦＥ
ＴＩＩの闇値電圧に達すると、該ＭＯ３ＦＥＴＩＩがオ
ンする。これにより入力端子に印加した過大電圧による
電荷は該ＭＯ３ＦＥＴを介してＰ型アイソレーション不
純物領域４およびシリコン基板ｌに吸収される。
いて考える。いま正の電圧が入力すると、ダイオード９
が順方向となってＮ型エピタキシャル層３の電位、すな
わちＰチャネルＭＯ３ＦＥＴＩＩの基板電位が上昇する
。基板電位が−１： ’ｊ１シてＰチャネルＭＯ３ＦＥ
ＴＩＩの闇値電圧に達すると、該ＭＯ３ＦＥＴＩＩがオ
ンする。これにより入力端子に印加した過大電圧による
電荷は該ＭＯ３ＦＥＴを介してＰ型アイソレーション不
純物領域４およびシリコン基板ｌに吸収される。
このようにして過大電圧はＭＯＳＦＥＴＩＩを介して吸
収することができるので、内部回路素子をかかる過大電
圧から有効に保護することができる。
収することができるので、内部回路素子をかかる過大電
圧から有効に保護することができる。
特にＭＯＳＦＥＴＩＩは基板電位が高くなるにつれオン
状態も深くなり、これにより放出する電荷量も増加する
ことになるので保護効果もそれだけ大きい。
状態も深くなり、これにより放出する電荷量も増加する
ことになるので保護効果もそれだけ大きい。
なおＭＯＳＦＥＴＩＩにチャネル長が短く、かつチャネ
ル幅が大きいほど電流の吸収効果が大きくなるので、本
発明に係る半導体装置を実施する場合には、かかる点に
配慮することが望ましい。
ル幅が大きいほど電流の吸収効果が大きくなるので、本
発明に係る半導体装置を実施する場合には、かかる点に
配慮することが望ましい。
また実施例ではＰチャネルＭＯ３ＦＥＴＩＩが形成され
る場合について説明したが、各不純物の型を反対にする
ことにより保護素子としてのｎチャネルＭＯＳＦＥＴを
同様に形成することができる。さらにＰチャネルＭＯ３
ＦＥＴとＮチャネルＭＯＳＦＥＴの双方を形成すれば、
ｉＴＥ負双方の電荷を有効に吸収することができるので
、本発明の効果は一層大きくなる。
る場合について説明したが、各不純物の型を反対にする
ことにより保護素子としてのｎチャネルＭＯＳＦＥＴを
同様に形成することができる。さらにＰチャネルＭＯ３
ＦＥＴとＮチャネルＭＯＳＦＥＴの双方を形成すれば、
ｉＴＥ負双方の電荷を有効に吸収することができるので
、本発明の効果は一層大きくなる。
以上説明したように、本発明の半導体装置は、入力過大
電圧の」−昇とともに基板電位が−に昇し、これにより
オン状態が深くなるＭＯＳＦＥＴを有しているので、過
大電圧を有効に吸収して内部の半導体素子の保護を図る
ことが可能となる。
電圧の」−昇とともに基板電位が−に昇し、これにより
オン状態が深くなるＭＯＳＦＥＴを有しているので、過
大電圧を有効に吸収して内部の半導体素子の保護を図る
ことが可能となる。
また厚い絶縁膜をゲート絶縁膜を用いることにより、容
易に高い閾値電圧のＭＯＳＦＥＴを得ることができるの
で、広い電源電圧範囲で動作する内部半導体素子の保護
に用いれば特に有効である。
易に高い閾値電圧のＭＯＳＦＥＴを得ることができるの
で、広い電源電圧範囲で動作する内部半導体素子の保護
に用いれば特に有効である。
第１図は本発明の詳細な説明する図であり、第２図は従
来例を説明する図である。 （符号の説明） １・・・Ｐ型シリコン基板（逆導電型の不純物領域）、 ２・・・Ｎ型埋め込み層、 ３・・・Ｎ型エピタキシャル層（−導電型の不純物領域
）、 ４・・・Ｐ型アイソレーション不純物領域（逆導電型の
不純物領域）、 ５・・・Ｐ型不純物領域（逆導電型の不純物領域）、６
・・・厚い５ｉ０２膜（ゲート用絶縁膜）、７・・・入
力配線層、 ８・・・ＧＮＤ配線層（ゲート電極）、９．１０．１２
・・・ダイオード。 １１・・・ＭＯＳＦＥＴ。 ｇ玉イス’）Ａ 吉シさ１日月 図 可乎斤、
来例を説明する図である。 （符号の説明） １・・・Ｐ型シリコン基板（逆導電型の不純物領域）、 ２・・・Ｎ型埋め込み層、 ３・・・Ｎ型エピタキシャル層（−導電型の不純物領域
）、 ４・・・Ｐ型アイソレーション不純物領域（逆導電型の
不純物領域）、 ５・・・Ｐ型不純物領域（逆導電型の不純物領域）、６
・・・厚い５ｉ０２膜（ゲート用絶縁膜）、７・・・入
力配線層、 ８・・・ＧＮＤ配線層（ゲート電極）、９．１０．１２
・・・ダイオード。 １１・・・ＭＯＳＦＥＴ。 ｇ玉イス’）Ａ 吉シさ１日月 図 可乎斤、
Claims (1)
- 【特許請求の範囲】 低面部および側面部が逆導電型の不純物領域（１、４）
によって囲まれ、電位的にフローティング状態にある一
導電型の不純物領域（３）と、前記不純物領域（３）内
に形成され、外部端子に接続されている逆導電型の不純
物領域（５）と、 前記不純物領域（４）、（５）がソース・ドレインとし
て作動するように前記不純物領域（３）の上に形成され
たゲート用絶縁膜（６）と、前記絶縁膜（６）の上に形
成され、所定の電圧レベルに設定されたゲート電極（８
）を有し、前記外部端子から過大な電圧が入力するとき
、前記不純物領域（２）、（３）、（４）、前記絶縁膜
（６）およびゲート電極（８）によって構成されるＭＯ
Ｓ電界効果トランジスタがオンして該過大な電圧を吸収
することにより、内部の半導体素子を保護することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3633286A JPS62208655A (ja) | 1986-02-20 | 1986-02-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3633286A JPS62208655A (ja) | 1986-02-20 | 1986-02-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208655A true JPS62208655A (ja) | 1987-09-12 |
| JPH0248143B2 JPH0248143B2 (ja) | 1990-10-24 |
Family
ID=12466872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3633286A Granted JPS62208655A (ja) | 1986-02-20 | 1986-02-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62208655A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399893A (en) * | 1993-08-24 | 1995-03-21 | Motorola, Inc. | Diode protected semiconductor device |
| JP2005204297A (ja) * | 2003-12-18 | 2005-07-28 | Matsushita Electric Ind Co Ltd | バイアス回路を搭載した増幅装置 |
| JP2008277510A (ja) * | 2007-04-27 | 2008-11-13 | Sharp Corp | 半導体装置およびその製造方法 |
-
1986
- 1986-02-20 JP JP3633286A patent/JPS62208655A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399893A (en) * | 1993-08-24 | 1995-03-21 | Motorola, Inc. | Diode protected semiconductor device |
| JP2005204297A (ja) * | 2003-12-18 | 2005-07-28 | Matsushita Electric Ind Co Ltd | バイアス回路を搭載した増幅装置 |
| JP2008277510A (ja) * | 2007-04-27 | 2008-11-13 | Sharp Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0248143B2 (ja) | 1990-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |