KR0166805B1 - 입력보호회로 제조방법 - Google Patents

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KR0166805B1
KR0166805B1 KR1019900005060A KR900005060A KR0166805B1 KR 0166805 B1 KR0166805 B1 KR 0166805B1 KR 1019900005060 A KR1019900005060 A KR 1019900005060A KR 900005060 A KR900005060 A KR 900005060A KR 0166805 B1 KR0166805 B1 KR 0166805B1
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김대병
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구본준
엘지반도체주식회사
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Abstract

내용 없음.

Description

입력보호회로 제조방법
제1도는 종래 입력보호회로의 설계도.
제2도는 제1도의 회로도.
제3도는 본 발명의 설계도.
제4도는 제3도의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1,2 : P-웰 3 : 접촉창
4 : N형 확산영역 D1,D2: 다이오드
R : 저항 I : 입력단자
P : 피-모스 트랜지스터 N : 앤-모스 트랜지스터
본 발명은 입력보호회로 제조방법에 관한 것으로 특히 칩의 면적을 적게함을 물론 입력단자의 저항을 증가시켜 레치-업(Latch-up) 현상을 방지할 수 있도록 한 것이다.
종래의 입력보호회로는 제2도와 같이 입력단자(I)에 저항(R)과 다이오드(D1)(D2)를 통하여 피-모스 트랜지스터(P)와 앤-모스 트랜지스터(N)를 접속하였으며 이를 제1도의 설계도를 통하여 보면 저항(R)은 폴리실리콘(빗금친 부분(Ra))의 저항값을 이용하여 형성하고 전원(VDD)과 입력단자 사이의 보호 다이오드(D1)는 N형 기판위에 P형 확산영역(세로 실선부분(D1a))을 형성하여 구성하였다.
또한, 접지와 입력단자 사이의 보호 다이오드(D2)는 P-웰(D2a) 위에 N형 확산영역(가로 실선부분(D2b))을 형성하므로 입력보호 회로를 구성하였다.
종래 입력단자에 있어서의 파괴현상은 정전기(Electro Static Charge)에 의한 파괴현상과 기생 트랜지스터의 작용에 따른 레치-업으로 인한 파괴현상으로 대별되며 전자와 같은 정전기에 의한 파괴는 상기 저항(R)의 구조와 다이오드(D1)(D2)의 면적에 의해 좌우되는데 이들의 값이 클수록 양호한 파괴 방지효과를 얻을 수 있다.
또한, 후자와 같은 레치-업에 의한 파괴는 저항(R)의 크기 및 피-모스 트랜지스터(P), 앤-모스 트랜지스터(N) 그리고 N형 확산영역(D1b)(D2b)과 P형 확산영역(D1a)(D2c)에 의해 좌우된다.
상기와 같은 점을 감안하여 저항(R)의 값을 크게 하면 레치-업이나 정전기 파괴특성의 방지효과를 증대시킬 수는 있으나, 폴리실리콘(Ra)의 저항이 매우 낮아 저항(R)값이 수백Ω-1.0㏀으로 제한되므로 이를 해결하기 위하여는 폴리실리콘(Ra)의 면적을 크게 해야만 했다.
그러나 이와 같이 폴리실리콘(Ra)의 면적을 늘리면 집적도가 저하되는 문제점이 있었다.
또한, 다이오드(D1)(D2)를 별개로 형성시키므로 피-모스 트랜지스터(P)와 앤-모스 트랜지스터(N) 사이의 N형 확산영역(D1b)(D2b)과 P형 확산영역(D1a)(D2c)의 면적이 많이 소요되었다. 즉, 종래 입력보호회로에서는 저항(R), 다이오드(D1)(D2)를 형성하는데 각각 고유면적을 차지하므로 회로의 면적이 증가함은 물론 제한된 면적에 형성되는 저항(R)값이 상대적으로 낮아 정전기 파괴 및 레치-업 파괴현상을 방지하기가 미약한 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로 저항을 형성하기 위하여 폴리실리콘을 사용하지 않고 입력보호회로를 설계면적을 적게 할 수 있도록 간단히 구성하여 칩의 고집적화를 얻을 수 있게함을 그 목적으로 한다.
이와같은 목적을 달성하기 위하여 본 발명을 제3도와 제4도를 참고로 하여 설명하면, 먼저 입력단자(I) 아래에 P-웰(1)(일점쇄선 부분)을 확산시켜 이에 입력저항(R) 및 보호 다이오드(D1)를 함께 형성하고 전원(VDD)과 입력단자(I) 사이의 다이오드(D2)는 별도의 구성없이 저항으로 이용되는 P-웰(2)(일점쇄선 부분)과 N형 확산영역(4)의 P-N 다이오드에 의해 형성한다.
이와 같이 제4도와 같은 회로를 구성하면 입력단자(I)에 신호가 가해질 때 이 신호가 입력단자(I) 우측의 P형 확산영역과의 접촉창(Contact window)(3)을 통해 입력단자(I) 아래 형성된 P-웰(1) 영역을 거치게 되고 다시 좌측의 P형 확산영역을 통하여 내부회로를 전달되게 된다.
이때, 다이오드(D1)는 P-웰(1)과 N형 기판에 의해 그리고 다이오드(D2)는 별개의 P웰(2)과 N형 확산영역(4)에 의해 형성되어 있으므로 입력으로부터의 과부하나 전압/전류를 보호해주게 되는 것이다.
또한, 입력저항으로 이용되는 P-웰(1)의 저항(R)은 보통 수㏀ 이상이 되어 외부의 과부하에 대해 제어효과가 뛰어나므로 결국 입력보호회로를 단순화시킴과 아울러 설계면적을 적게 하면서도 저항(R)값을 크게할 수 있어 칩의 고집적화를 이룰 수가 있으며, 이에 따른 정전기 파괴특성 및 레치-업 현상을 방지할 수 있는 장점을 가진다.

Claims (1)

  1. 반도체 기판에 각각 분리되는 P형 제1웰 그리고 P형 제2웰을 형성하고 P형 제1웰(1)내에 반대 도전형을 불순물을 주입하여 다이오드(D1)를 형성하고 P형 제2웰(2)과 그에 접합되는 N형 확산 영역(4)으로 PN접합의 다이오드(D2)를 형성한 후 입력 저항으로 사용되는 P형 제1웰(1)영역에 콘택되고 다이오드(D2)에 콘택되는 금속 라인을 형성하는 것을 특징으로 하는 입력보회로 제조방법.
KR1019900005060A 1990-04-12 1990-04-12 입력보호회로 제조방법 KR0166805B1 (ko)

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