KR100253585B1 - 정전기 보호용 반도체장치 - Google Patents
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Abstract
본 발명은 정전기 보호용 반도체장치에 관한 것으로서, N웰 가드링과 접촉되는 P웰이 외부 단자와의 연결을 위한 고농도 불순물영역과 직접 접촉되도록 하거나 LDD 구조의 저농도 및 고농도 불순물 영역과 접촉되도록 형성하여 기생 다이오드의 항복전압을 낮추어 기생 바이폴라 트랜지스터가 저전압에서 일찍 동작하도록 하였으므로, ESD 특성이 향상되공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 정전기 보호용 반도체장치에 관한 것으로서, 특히, N웰 가드링과 접촉되는 P웰이 외부 단자와의 연결을 위한 고농도 불순물영역과 직접 접촉되도록하여 기생 다이오드의 항복전압을 낮추어 ESD 특성이 향상시킬 수 있는 정전기 보호용 반도체장치에 관한 것이다.
반도체소자에서 여러가지 원인에 의해 순간전압이 3000V 이상이 되는 높은 전압의 정전기(electro static discharge)에 노출되는데 이러한 상황에서는 반도체소자내의 모스 전계효과 트랜지스터(Metal OxideSemicomductor; MOS) 소자의 게이트 절연막 파괴나 접합 스파이킹 등이 발생되어 소자가 완전히 파괴되거나 미세하게 손상을 받아 소자의 신뢰성에 심각한 영향을 미치게 되므로 반도체소자의 개별단계에서 이를 방지하는 것이 상당히 중요한 문제로 대두되고 있다.
이러한 것을 방지하기 위해 ESD 방지회로를 사용하는데, 근본적으로 EDS 특성을 개선하기 위해서는 보호회로의 크기를 크게하면 해결할 수 있으나 장치가 고집적화되어 칩면적이 감소되므로 보호회로를 크게 형성하기가 어려운 상황이다. 또한 ESD 특성 개선 방법중의 하나중 내부회로를 보호하기 위해 파워라인 상호간에 다이오드를 연결하여 내부회로의 손상을 막아주는데 이러한 다이오드를 만드는 면적도 상당히 크게 요구된다.
제1도 및 제2도는 종래의 방법에 따른 어드레스 및 제어패드의 ESD 보호회로를 설명하기 위한 도면들로서 서로 연관시켜 설명한다.
여기서 ESD 보호용 주NPN 바이폴라트랜지스터(11)와 저항(12), ESD 보호용 게이트 다이오드인 NMOS 트랜지스터(13) 및 NP웰 가이링(Guardling)으로 인한 기생 NPN 바이폴라트랜지스터(14)가 어드레스 및 제어 패드(10)와 연결되어 Vcc 및 Vss단과 접촉되고, 파워 간에는 N-웰 가드링으로 인한 기생 다이오드(15)와 게이트 다이오드 트랜지스터(16)가 연결되고 패드(10) 단부에 내부회로(17)가 연결된다.
이를 구조적으로 살펴보면 제2도에 도시되어 있는 바와 같이, P형의 실리콘 반도체기판(21)에 폐고리 형상의 N-웰(22)과, 그 내부 및 주변에 형성된 P-웰 (23) 및 각각의 경계 부분에 형성되어 있는 소자분리절연막(24)을 구비하고 반도체기판(21)의 표면에는 N+소오스/드레인 고농도 확산영역(25)을 형성한다. 여기서 상기 N-웰(22)은 가드링으로서 웰-픽-업 목적으로 N-웰(22) 중앙부위에 N+고농도 확산영역을 형성하여 파워라인(Vcc)에 연결된다.
상기의 종래 기술에 따른 반도체소자의 ESD 방지 회로는 기생 NPN 바이폴라트랜지스터(14)와 기생 다이오드(15)의 Vcc단(㉮)의 접속이 N-웰로 구성되어 있기 때문에 NPN 바이폴라(14) 및 N+기생 다이오드(15)의 기능이 주NPN 바이폴라트랜지스터(11)에 비해 전류능력이 상당히 떨어져 고압의 ESD로 부터 효과적으로 내부회로를 보호하지 못하여 소자의 신뢰성 및 공정수율이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 ESD 보호에서 사용되고 있는 N-웰 가드링을 변형 시켜 종래 기생 바이폴라트랜지스터가 있는 N-웰이 연결되어 N-웰의 항복전압이 높아 실제로 주 ESA 보호기능에 도움이 되지 않던것을 본 발명에서는 N-웰의 모서리에서 N+확산 영역을 걸리게 하여 주 ESA 보호기능 및 가드링 역활을 같이 할 수 있도록 제조하여 종래 기생으로 생기는 기생 바이폴라트랜지스터 및 기생 다이오드의 기능을 강화하여 주 ESD 보호기능을 보강하고, 파워라인간의 다이오드 연결 기능을 보강함으로써 ESD 특성을 개선하여 소자의 신뢰성 및 수율을 향사시키고, 소자의 고집적화에 유리한 정전기 보호용 반도체장치를 제공함에 있다.
제1도는 종래 기술에 따른 정전기 보호용 반도체장치가 어드레스 및 제어 패드에 적용된 회로도.
제2도는 제1도의 회로가 구현된 반도체소자의 단면도.
제3도는 본발명에 따른 정전기 보호용 반도체장치가 어드레스 및 제어 패드에 적용된 회로도.
제4도는 본발명에 따른 정전기 보호용 반도체장치가 입출력 패드에 적용된 회로도.
제5도는 제3도의 회로를 구현하는 일실시예에 따른 반도체소자의 단면도.
제6도는 제3도의 회로를 구현하는 다른 실시예에 따른 반도체소자의 단면도.
제7도는 제3도의 회로를 구현하는 또 다른 실시예에 따른 반도체소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 어드레스 및 제어 패드 12 : 저항
11 : 주ESD 보호용 NPN 바이폴라트랜지스터
13 : NMOS 트랜지스터 15 : 기생 다이오드
14 : 기생 NPN 바이폴라트랜지스터
16 : 게이트 다이오드 트랜지스터 17 : 내부회로
18 : 풀업 트랜지스터 19 : 풀다운 트랜지스터
21 : 반도체기판 22 : N-웰
23 : P-웰 24 : 소자분리절연막
25 : N+소오스/드레인 고농도 확산영역 30 : N 저농도 확산영역
상기와 같은 목적을 달성하기 위한 본 발명에 따른 정전기 보호용 반도체장치의 특징은, 정전기 보호용 반도체장치에 있어서, 반도체기판상에 가드링 형상으로 형성되어있는 제1도전형의 웰과, 상기 제1도전형 웰의 내외측에 형성되어 잇는 제2도전형 웰과, 상기 제1 및 제2도전형 웰의 경계 부분에 형성되어 있는 소자분리 산화막과, 상기 제1 및 제2도전형 웰들의 표면에 형성되어 전원선 및 패드와 연결되되, 상기 제2도전형 웰과 접촉되는 제1도전형의 고농도 불순물 영역을 구비함에 있다.
이하, 본 발명에 따른 정전기 보호용 반도체장치에 관하여 첨부도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 정전기 보호용 반도체장치를 어드레스 및 제어패드에 적용한 예이다.
먼저, ESD 보호용의 주NPN 바이폴라트랜지스터(11)와 저항(12), ESD 보호용 게이트 다이오드인 NMOS 트랜지스터(13) 및 N-웰 가드링(Guardling)으로 인한 기생 NPN 바이폴라트랜지스터(14)가 어드레스 및 제어 패드(10)와 연결되어 Vcc 및 Vss단과 접촉되고, 상기 파워 간에는 N-웰 가드링으로 인한 기생 다이오드(15)가 연결되며, 기생 NPN 바이폴라트랜지스터(14)와 기생 다이오드(15)는 종래와는 달리 N-웰에 접속되지 않고 N-웰 모서리에나 N+확산 영역과 접속되어, 전류능력을 크게하며, 파워간에는 게이트 다이오드트랜지스터를 사용하지 않는다.
제4도는 본 발명에 따른 정전기 보호용 반도체장치를 입·출력 패드에 적용한 예로서, 제3도에서와 같이, Vcc 및 Vss 파워 간에는 기생 NPN 바이폴라트랜지스터(14)와 N-웰 가드링으로 인한 기생 다이오드(15)가 N-웰 모서리나 N+확산 영역과 접속되어, 풀업 트랜지스터(18)와 풀다운 트랜지스터(19)가 연결되어 있다.
제5도는 제3도의 회로를 구현하는 일실시예에 따른 반도체소자의 단면도이다.
먼저, P형의 실리콘 반도체기판(21)상에 가드링인 폐고리 형상의 N-웰(22)이 형성되어 잇고, 상기 N-웰(22)의 내부 및 외부에는 P-웰(23)이 형성되어 있고, 각각의 경계 부분에 형성되어 있는 소자분리절연막(24)을 구비하고 반도체기판(21)의 표면에는 N+소오스/드레인 고농도 확산영역(25)을 형성한다.
또한 상기 내측 P-웰(23)에 위치하는 N+소오스/드레인 고농도 확산영역(25)은 패드 및 Vss선과 연결되고, N-웰(22) 산부의 N+소오스 고농도 확산영역(25)은 파워라인(Vcc)에 연결된다. 이때 상기 N-웰(22)의 부위에서 웰-픽-업용 N+소오스/드레인 확산영역(25)의 일부가 P-웰(23)과 직접 만나도록 제조함으로써 기생 NPN 바이폴라 트랜지스터의 내압특성을 개선할 수 있다.
제6도는 제3도의 회로를 구현하는 다른 실시예에 따른 반도체소자의 단면도로서, 제5도와 다른 부분은 동일하나, N-웰(22)과 P-웰(23)이 만나는 지점에 N 저농도 확산영역(30)을 형성하여, 상기의 N 저농도 확산영역(30)이 P-웰(23)과 만나게 되도록 제조하였다.
제7도는 제3도의 회로를 구현하는 또 다른 실시예에 따른 반도체소자의 단면도로서, 제5도와 다른 부분은 동일하나, N-웰(22)과 만나는 양측의 P-웰(23)에 N 저농도 확산영역(30)을 소정농도, 예를들어 1E18/㎤~5E19/㎤의 농도로 형성한다.
본 발명자의 실험 결과에 따르면, 종래 N-웰(22)과 P-웰(23)집적 접촉되도록 하는 경우에는 기생 다이오드의 항복전압이 20V~40V 정도되는데, 본 발명의 제1 실시예인 N+소오스/드레인 고농도 확산영역(25)과 P-웰(23)이 접촉되도록하는 경우에는 기생 다이오드의 항복전압이 10~15V 정도로 낮아지고, 제2 및 제3실시예에서의 N 저농도 확산영역(30)과 P-웰(23)이 접촉되는 경우에는 항복전압이 17V정도가 된다. 따라서 기생 다이오드의 항복전압이 낮아지므로 기생 NPN 바이폴라트랜지스터도 낮은 전압에서 동작을 시작하여 ESD 방전이 일어나므로 ESD 특성이 개선된다.
또한 도시되어 있지는 않으나, 저농도 불순물 영역이 N웰의 양측에 위치하도록 하는 것도 본 발명의 효과를 얻을 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 정전기 보호용 반도체장치는 N 웰 가드링과 접촉되는 P웰이 외부 단자와의 연결을 위한 고농도 불순물영역과 직접 접촉되도록 하거나 LDD 구조의 저농도 및 고농도 불순물 영역과 접촉되도록 형성하여 기생 다이오드의 항복전압을 낮추어 기생 바이폴라 트랜지스터가 저전압에서 일직 동작하도록 하였으므로, ESD 특성이 향상되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (6)
- 정전기 보호용 반도체장치에 있어서, 반도체기판상에 가드링 형상으로 형성되어있는 제1도전형의 웰과, 상기 제1도전형 웰의 내외측에 형성되어 있는 제2도전형 웰과, 상기 제1 및 제2도전형 웰의 경계 부분에 형성되어 있는 소자분리 산화막과, 상기 제1 및 제2 도전형 웰들의 표면에 형성되어 전원선 및 패드와 연결되되, 상기 제2도전형 웰과 접촉되는 제1도전형의 고농도 불순물 영역을 구비하는 정전기 보호용 반도체장치.
- 제1항에 있어서, 상기 제1 및 제2 도전형이 서로 반대 도전형으로서 각각 N 및 P형인 것을 특징으로하는 정전기 보호용 반도체장치.
- 제1항에 있어서, 상기 제1도전형 고농도 불순물 영역이 제2도전형 웰과 양측 또는 일측으로 접촉되는 것을 특징으로 하는 정전기 보호용 반도체.
- 제1항에 있어서, 상기 제1도전형의 고농도 불순물 영역과 접촉되는 제2도 전형 웰과의 사이에 제1도전형의 저농도 불순물영역이 개재되어 있는 것을 특징으로 하는 정전기 보호용 반도체장치.
- 제1항에 있어서, 상기 제1도전형의 저농도 불순물 영역이 1E18/㎤~5E19/㎤ 농도의 불순물을 함유하는 것을 특징으로 하는 정전기 보호용 반도체 장치.
- 제1항에 있어서, 상기 제2도전형의 고농도 불순물 영역과 제1도전형의 반도체기판의 사이에 제2도전형의 저농도 불순물 영역이 개재되어있는 것을 특징으로 하는 정전기 보호용 반도체장치.
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